JPS6085691A - デイジタル画像信号の処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野〜 本発明は２画像フレームメモリ及びディジタル演算回絽
を備えたディジタル画像信号の処理装置に関するもので
ある。

従来技術と問題点 従来、この種ディジタル画像処理装置は、検査対象等の
外観をＩＴＶカメラ等で取込み、２値化回路等でディジ
タル画像４１号に変換した後、このディジタル化画像信
号の１フレ一ム分をフレームメモリ内に一旦蓄積し、こ
れを漸次ＣＰＨに読出して特徴抽出等の処理を行うこと
によシ、検査対象の良否判定や検査対象に対する制御の
修正を行っていた。

しかしながら、上記従来装置はＣＰＵにおけるソフトウ
ェア的な処理を主体にしているため、処理時間が長引い
て流れ作業や１孔連の制御に必要な高速処理に対応でき
なくなったｐ、ＣＰＵが関連の他の制御動作を行う時間
が制限されたシするという問題があった。この問題は、
高速処理が可能なＣＰＵを使用することで解決できるが
、これに伴いＣＰＵが高価になるという新たな問題が生
じる。

発明の目的 本発明は上記従来技術の問題点に鑑みてなされたもので
アシ、その目的は、安価でしかも高速処理が可能なディ
ジタル画像処理装置を提供することにある。

発明の構成 上記目的を達成する本発明は、供給されたディジタル画
像信号を処理し蓄積するハードウェア部分及び該ハード
ウェア部分の動作を制御するマイクロプログラム制御部
分を備え、更に該マイクロプログラム制御部分は、ラン
ダムアクセス・メモリで構成されたマイクロプログラム
・メモリを備えると共に、前記ハードウェア部分の制御
に必要なサブルーチンおよび２画像処理の内容を選択す
る。サブルーチンコール命令の含まれるメインルーチン
を主メモリからマイクロプログラム・メモリに転送せし
めるように構成されている。

以下２本発明の更に詳細を実施例によって説明する。

発明の実施例 本発明のディジタル画像処理装置の一実施例は。

第１図の構成ブロック図に示すように２例えばカメラ１
と２値化回路２を経て供給されたディジタル画像信号を
処理し蓄積するハードウェア部分ｉｏ。

このハードウェア部分１ｏの動作を制御するマイクロプ
ログラム制御部分２ｏ及び主メモリ等を備えたホスト部
分３０から構成されている。

ハードウェア部分１０はシフトレジスタ１１．平滑化回
路１２．孤立点除去回路１６．フレームメモリ１４、ア
ドレス発生回路１５．ディジタル演算回路１６及びデー
タメモリ１７を備えている。２値化回路２から供給され
たディジタル画像信号はシフトレジスタ１１にシフトイ
ンされる。このシフトレジスタ１１は１例えばカメラ１
の１走査線（行）あたシ２５６ビツトのディジタル画像
信号を３〜４行ぶん。

転送し保持する。シフトレジスタ１１に保持された敗走
査線相当のディジタル画像信号は、平滑化回路１２や孤
立点除去回路１６で処理された後、再びシフトレジスタ
１１を経て１例えば２５６Ｘ２５６の容量のフレームメ
モリ１４に１フレ一ム分一旦蓄積される。フレームメモ
リ１４に蓄積されたディジタル画像信号は、アドレス発
生回路１５で指定されるアドレスに従って順次読出され
、演算回路１６で演算され処理され２図形としての面積
９周長１重心。

慣性モーメント、特徴等のデータとなってデータメモリ
１７に蓄積される。又、フレームメモリ１４゜データメ
モリ１７は１画像信号処理を行なっていない間はホスト
コンピュータ６２のバス４１と接続され処理の結果をホ
ストコンピュータが読み取る事が出来る。

上記ハードウェア部分１０の動作を制御するマイクロプ
ログラム制御部分２０は、マイクロプログラム・シーケ
ンサ２１．マルチプレクサ２２．マイクロプログラム・
メモリ２６およびパイプライン・レジスタ２４を備えて
いる。

シーケンサ２１は、ハードウェア部分１０からの処理終
了通知やパイプラインルジスタ２４からの順序制御デー
タに基づき２次に実行すべき命令をＩｔしているマイク
ロプログラム・メモリ２６のアドレスをマルチプレクサ
２２を介してマイクロプログラム・メモリ２３に供給す
る。これを受けたマイクロプログラム・メモリ２６は、
指定さ。

れたアドレスから新たなマイクロ命令を読出してパイプ
ライン・レジスタ２４にセットする。セットされたマイ
クロ命令の制御フィールドは、信号線２５を介してハー
ドウェア部分１ｏ内の所定のハードウェアの動作を制御
する。

マイクロプログラム・メモリ２３は、数百マイクロステ
ップを格納出来る容量のランダムアクセス・メモリ（Ｒ
ＡＭ）で構成されておシ、平滑化回路１２や孤立点除去
回路１６における固定的な前処理や、演算回路１６にお
ける２画像データの抽出のだめの個々の処理がサブルー
チン化されて、格納されている。

即ち、演算回路１６が行う図形の面積９周長。

重心、慣性モーメント、特徴等のデータ処理を制御する
だめの面積計算２周長針算等のサブルーチンプログラム
および、平滑化・孤立点除去処理のサブルーチンプログ
ラムが格納されている。

又９画像処理を行なう対象物の大きさ、形状等の変化に
適した処理を、上記サブルーチンの中からその処理順序
２組合せおよび繰返し回数を選択的に指定するメインプ
ログラムも格納する。

さらに、処理が複雑化して、ザブルーチンプログラムの
数が多くなシアマイクロプログラムメモリ２３に全ての
サブルーチンプログラムが格納出来ない場合は、主メモ
リ３１からサブルーチンコール命令によシマイクロプロ
グラム・メモリ２６にローディングされる。

シーケンサ２１は、ホストコンピュータ３２からの画像
処理開始指令信号４５がないときには特定アドレス（Ｎ
番地）でダイナミックストップ状態にあるが２画像処理
開始指令信号４５によシメインプログラムを実行し、メ
インプログラムに含まれているザブルーチンコール命令
によシアサブルーチンを実行し、その終了後再度メイン
プログラムに復帰する。

このようにして一連のメインプログラムの動作が完了す
ると、自己の番地（Ｎ番地）に分岐せよという命令が格
納されている特定アドレス（Ｎ番地）に分岐することに
ょシ、マイクロプログ２ム制御部２０の動作は動的に停
止（ダイナミック・ストップ）の状態になる。この時パ
イプラインレジスタ２４のセットクロック信号４７は、
ゲート回路４６のクロック停止信号４８がｏ”になる事
によシパイプラインレジスクの内容は以後変化しなくな
シアマイクロプログラムメモリ２５をホストコンピュー
タからアクセスすることが出来る。

つ−１この状態の時に、メインプログラム又はサブルー
チンプログラムをマイクロプログラムメモリ２３にホス
トコンピュータが書込む。マイクロシーケンサの起動は
画像処理開始信号４５上に１マイクロサイクルの間論理
の“１”を出力する。オアゲート４３の他方の入力端子
には、信号線４４の最下位ビット線が結合されている。

前述のＮ番地を偶数番地に選択しておけば、オアゲート
４３の後段における信号線４４上のアドレスはＮ＋１番
地を指定することになる。この結果、マイクロプログラ
ム制御部２０の動作は前述のダイナミック・ストップ状
態を脱してＮ千１番地に移行し。

マイクロプログラムメモリ２３よｊ）／Ｖ＋１番地のマ
イクロコマンドがパイプラインレジスタ２４ニ入力され
る。パイプラインレジスタ２４のセットクロック４７は
２画像処理開始指令信号よＩ）ＦＦ５０によって、１マ
イクロサイクル遅延してマイクロプログラムメモリ２６
の出力がＮ千１番地の内容を出力してそれが確定したタ
イミングに出力される。

これによシクロツク停止信号４８が１”にセットされて
以後″０″にリセットされるまで、マイクロプログラム
制御部２０は動作しつづける。

例えば、メインプログラムで、マイクロプログラム２３
に既に格納されている面積計算サブルーチンをコールし
た後、引続いて、ホスト部６０の主メモリ３１　に格納
されている周長計算サブルーチンをコールする場合を想
定して、この場合の周長計算サブルーチンをコール動作
によシマイクロプログラムメモリにローディングする動
作を第２図を参照して説明する。

アドレス発生回路１５がフレームメモリ１４内の最終ア
ドレスを指すことによシ、フレームメモリ１４内の全て
の画像信号に対して面積計算が完了したことがシーケン
サ２１に通知される。これを受けたシーケンサ２１は、
マイクロプログラム・メモリ２３に格納されているプロ
グラム内のサブルーチンコール命令の先頭アドレスをマ
イクロプログラム・メモリ２３　に供給する。パイプラ
イン・レジスタ２４に順次セットされる一連のマイクロ
命令から成るサブルーチンコール命令に基づき。

まず周長計算サブルーチンを格納している主メモリ６１
　内の先頭アドレス（＃、（１）がデータ線３６を経て
ダイレクト・メモリアクセス制御装置（ＤＭＡｃ）６４
内のレジスタにセットされ、マイクロプログラム・メモ
リ２３内のサブルーチン格納領域の先頭アドレス（ＭＡ
２）がデータ線３７を経てＤＭＡＣ５４内のレジスタに
セットされ、マイクロプログラム・メモリ２３に新たに
ローディングされるべきザブルーチンのバイト数がＤＭ
Ａ、Ｃ５４内のバイトカウンタＢＣ内にセットされ、　
ＤＭＡＣ５４に連なるＤＭＡスタート信号線３９がオン
状態となシ、シーケンサ２１内のマイクロプログラムカ
ウンタの内容がスタフにブツシュされ、最後にＮＩ奇地
に分岐する。

分岐先のＮ１査地には、自己の番地（Ｎ１番地）に分岐
せよという命令が格納されているので、前述のダイナミ
ックストップ状態になる。

一方、起動されたＤＭＡＣ５４は２局長計鏝−サブルー
チンを格納している主メモリ６１内の先頭アドレス（Ｍ
、４１）をアドレス紳４０経出で主メモリ６１に供給し
、またマイクロプログラム・メモリ２６内のサブルーチ
ン格納領域の先頭アドレス（ＭＡ２）をアＤＭＡＣ６４
は、主メモリろ１とマイクロプログラムメモリ２３にそ
れぞれリード指令とライト指令を与えかつバスバッファ
３３を制御する。　ＤＭＡＣ５４は上記リード／ライト
指令を発するたびにＡｆＡｌとＭＡ２レジスタの内容を
インクリメントすると共に。

バイトカウンタＢＣの内存をデクリメントする。

このようにして、主メモリ６１から内部バス４１゜バス
バッファ６６、システムバス４２及ヒ入力端子ＩＮ経由
でマイクロプログラム・メモリ２６　へ周長計算のサブ
ルーチンがローディングされる。

所定バイト数のＩ）ＨＡ転送が終了してバイトカウンタ
ＢＣの内容がゼロに々ると、ＤＭＡＣ５４はオアゲート
５３の一方の入力端子に連なる信号線５５上に１マイク
ロサイクルの間論理の１”を出力する。

オアゲート５５の出力は、オアゲート４３の一方の入力
端子と、１マイクロサイクル遅延用のＦＦ５０の入力端
子に接続されている。信号線６５に送出された１マイク
ロサイクル間の論理の〆１”信号は、前述の画像処理開
始信号４５と同様にマイクロシーケンサ−をダイナミッ
クストップ状態から脱しせしめる。この結果マイクロプ
ログラム制御部２０は、＃、＋１番地に移行する。

Ｎ＋１番地のマイクロ命令はＤＭＡＣ６４に連々るＤＭ
Ａスタート信号線６９をオフにした後、ローディングし
たばかシの周長計算サブルーチンプログラムの実行を開
始する。このサブルーチンプログラムの実行の終了がア
ドレス発生回路１５から通知されるとメインプログラム
へのリターンが行われ。

シーケンサ２１内でスタックのポツプが行われる。

また上記実施例ではＤＭＡ転送を利用する場合を例示し
たが、これに代えて、サブルーチンコール命令に基づき
ホストコンピュータ６２に割込みをカケ、主メモリ６１
からホストコンピュータ６２経出でマイクロプログラム
・メモリ２６に必要なザブルーチンプログラムをローデ
ィングせしめる構成とすることもできる。

発明の効果 以上詳細に説明したように２本発明は、高速処理が可能
なハードウェア部とそれの動作を高速に制御できるマイ
クロプログラム制御部を設けるように構成されているの
で２画像信号を高速に処理できるという利点がある。

また１本発明は、処理プログラム全体を演算処理の独別
ごとにサブルーチンプログラムに分割する事によシ画像
処理の内容を、きめているメインプログラムを一連のサ
ブルーチンコール命令により構成出来、そのマイクロプ
ログラムのステップ数を少なくすることが出来る。この
ことによ９２画像処理の内容の変更は、メインプログラ
ムのローディングを行なえばよく、処理内容の変更時間
が短かくできる。しかも核剤１な画像処理を行なう場合
で、サブルーチンの数が多くなシすぎて全てのサブルー
チンプログラムを、マイクロプログラムメモリ内に常駐
でき々い時、サブルーチンプログラムを主メモリからマ
イクロプログラム・メモリにローディングするように構
成されているので。

マイクロプログラム・メモリの容量が低減でき。

システム全体が安価になるという利点がある。

更に２本発明はサブルーチンプログラムの組合せによシ
画像処理の内容を選択的に構成出来るので、メインプロ
グラムへの復帰動作が簡単であシ。

ソフトウェアにおいて簡易化が図れるという利点がある
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図。 第２図は第１図の動作を説明するだめの概念図である。 １０・・・ハードウェア部分、２０・・・マイクロプロ
グラム制御部分、６０・・・ホスト部分、１１・・・シ
フトレジスタ、１４・・・フレームメモリ、１６・・・
演算回路。 １７・・・データメモリ、２１・・・シーケンサ、２２
・・・マルチプレクサ、２３・・・マイクロプログラム
・メモリ。 ２４・・・パイプライン・レジスタ、３１・・・主メモ
リ。 ６２・・・ホストコンピュータ、３４・・・ダイレクト
・メモリアクセス制御壕買。 特許出願人　ファナック株式会社 代理人　弁理士玉蟲久五部（外２名）

Claims (1)

1. 【特許請求の範囲】 画像フレームメモリ及びディジタル演鏝−回路を備えた
   ディジタル画像信号の処理装置において。 供給されたディジタル画像信号を処理し蓄積するハード
   ウェア部分及び該ハードウェア部分の動作を制御するマ
   イクロプログラム制御部分を備え、該マイクロプログラ
   ム制御部分は、ランダムアクセス・メモリで構成された
   マイクロプログラム・メモリを備えると共に、前記ハー
   ドウェア部分を制御して、ディジタル画像信号よシ図形
   としての面積１周長等の特徴値の抽出、および平滑化、
   孤立点除去の前処理を行なうだめのマイクロプログラム
   を、各々独立したツブルーチン化しておくことによシ、
   処理の内容をサブルーチンの組合せによシ自由に選択出
   来、又それらを、マイクロプログラム・メモリに、主メ
   モリよシ転送出来ることを特徴とするディジタル画像信
   号の処理装置。