JPS5834862B2 - アレイ・プロセツサ - Google Patents

Description

【発明の詳細な説明】 この発明は、高速かつ特定用途のための補助プロセッサ
において、順次的なデータ（アレイ）のストリングにつ
いて、くり返し型の演算オペレーションを遂行するもの
に関するものである。

特に、このプロセッサは、中央プロセッサ・ユニットか
らの干渉を極力少なくして、中央メモリにおいて、デー
タ・アレイをアドレスし、フェッチし、処理し、及び蓄
積するための、直接メモリアクセス（ＤＭＡ）式の周辺
デバイスとして操作されるものである。

地震についてのデータを収集し、処理するためにミニコ
ンピユータ・システムを適用することは処理されていな
い地震についてのデータを、より効率的に、迅速に、か
つ完全に分析することに対する強い要請によって促進さ
れてきた。

ミニコンピユータ・システムによれば、多くの地震につ
いてのデータを処理するためのタスクを容易に、かつ効
率的に処理できる。

しかしながら、コンボリューション、フーリエ変換、複
素演算、スペクトル分析などのような、より進んだ信号
処理機能が必要とされるときには、従来からのコンピュ
ータでは不充分である。

このことは、大部分のミニコンピユータが、順次的な命
令の処理を行うようにされた、汎用のマシンであるとい
う事実に基づくものである。

更に、大部分のミニコンピユータは固定小数点式の演算
能力を有するものに限られ、またその精度にも限界があ
るものである。

したがって、このようなミニコンピユータは、特徴抽出
、ゲ゛イン回復およびＡＧＣ，デマルテイプレクシング
（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）、編集、静的訂正、
単純なＮＭＯ訂正、複合化（スクッキング）、及び一般
的なシステム制御（ブックキーピング）というような、
さ程精密さを要しないタスクには好適なものである。

しかし、より複雑な処理の適用が必要とされるときには
、このようなタスクを所要の速度と精度をともなって、
効率的に実行するためニハ、特定目的のハードウェア、
周辺機器が用いられねばならず、このようにすることに
よって、ミニ・システムの処理能力を向上させうるもの
である。

現在、商用されているアレイ変換システムは、地震につ
いての信号の処理には、余り好適なものではない。

現用されているプロセッサにおいて、完全な能力を有し
ているものはない。

これまでの大部分の変換システムは、固定小数式の演算
によるものに限られており、そのため、演算精度及び融
通性について、著しい限界がある。

浮動小数点式能力を有するものにおいても、入出カフオ
ーマット、演算上の制限、速度、順応性、融通性、及び
地震についての特定の機能を果す能力というような、多
くの点について限界があるものである。

この発明によるプロセッサは、浮動小数点式の演算によ
り、データ・アレイを高速で処理するようにされた補助
プロセッサである。

このプロセッサは、直接メモリ・アクセス（ＤＭＡ）式
の周辺プロセッサとして操作されるものであって、中央
プロセッサ・ユニット（ＣＰＵ）からの干渉を極力少な
くして、メモリにおいてデータのアドレス、フェッチ、
処理及び蓄積を行なおうというものである。

オペレーションは、いわゆるパイプライン式になされる
ものであり、機能の重複及び並行された遂行がなされ、
順次設定される結果出力のために、効果的な高速度が達
成されるものである。

マイクロプログラムを含んでいる、予めプログラムされ
た読出し専用メモリ（ＲＯＭ）により、中央メモリ位置
に対するアドレス操作、プロセッサにおけるデータのル
ート選択、及びデータの処理に対する制御が行われる。

この発明のプロセッサはマイクロプログラム化されたも
のであるから、特定の目的に適合させることは、マイク
ロプログラムの変更または修正によって、ユーザの手で
なされうるものである。

これには２組のバッファ・メモリが設けられており、フ
ァスト（Ｆａｓｔ ）フーリエ変換（ＦＦＴ）オペレー
ション及びコンボルバ（フィルタ）オペレーションのよ
うなくり返しオペレーションを遂行するときには、メイ
ン・メモリに対するプロセッサからの要求を減じるよう
にされる。

この発明によれば、浮動小数点式の演算をとり入れた高
速の補助プロセッサである、特定目的の周辺プロセッサ
が提供されるものである。

中央メモリにおけるデータの処理、アドレス操作、フェ
ッチ及び蓄積は、中央プロセッサ・ユニット（ＣＰＵ）
の干渉を極小にして遂行される。

付加的なフォーマット、マイクロプログラム化された読
出し専用メモリ式のコントロール手段及びパイプライン
・オペレーションにより、インデックス、カウント及び
メモリのアクセス操作は、演算オペレーションと並行し
てなされるように適合される。

特に、演算ユニットにおいては、アレイ信号の処理が行
われるようにされている。

プロセッサのメモリには、２個の独立区分が含まれてい
る。

リード・バス及びライト・バスは、プロセッサのメモリ
の双方の区分、及び演算ユニットに結合されている。

コントロール手段は、プロセッサのメモリの２個の区分
の間で、中央メモリとプロセッサのメモリとの間の第１
のデータ・ワードの流れ、及び、同時に存在する、プロ
セッサのメモリと演算ユニットとの間の第２の流れとを
入れ代えるように操作される。

コントロール手段には、演算ユニット及びプロセッサの
メモリに結合された、複数個のマイクロプログラム化さ
れた読出し専用メモリが含まれている。

中央メモリのアドレス・ユニットは、中央メモリにおい
て同時におこる読出し及び書込みの制御をするために、
読出し専用メモリ式のコントロール手段の１個に対応し
ている。

所定の観点によれば、コントロール・ユニットの各々に
は、ステイトＲＯＭに対応するマルチステイトのマルチ
ビットと、あるＲＯＭステイトを選択するアドレスの蓄
積をするためのアドレス・レジスタとが含まれている。

テスト（決定）区分は、ＲＯＭの現在のステイト出力に
おける、選択された、プログラム可能な複数個のテスト
・ビットに対応しており、また、所定の条件設定の存在
の如何をチェックするための、選択可能なテストロシッ
クに結合されている。

テスト・ユニットを作動させ、テストの結果に依存して
、レジスタ内に次のステイト・アドレスを蓄積するため
の手段が設けられている。

更にも１つの要旨によれば、相互に排他的な３組のテス
トがテスト・ユニットによって行われ、４個のアドレス
の中のいずれか１個がレジスタに入れられるが、このよ
うなアドレスは誤りによってのみ入れられるものである
。

マルチステイト・プロセッサの、リード／ライト、アド
レス制御及び処理制御のためのプログラムは、３個の独
立したＲＯＭの中に蓄積されている。

ＲＯＭのプログラム・ステイトは、満足された処理テス
ト条件に応じて変更される。

特定のプログラム可能なＲＯＭのビットにより、３個の
ＲＯＭのコントロール手段を結合させる（同期化させる
）ための役割を果す共通フラグの制御がなされる。

この発明において、新規な特徴と信じられるものは、特
許請求の範囲の記載中に開示されているが、発明それ自
体は、その目的・利点とともに、添付した図面に示され
ている実施例についての詳細な記述を参照することによ
り、理解されうるものである。

第１図には、アレイ・プロセッサ２０、汎用コンピュー
タ９、及び、これらの間のインタフェースにおける一般
的な関係が示されている。

コンピュータ９には、中央メモリ１１とメモリ・コント
ロール手段ＤＭＡＣ１２とを有するＣＰＵ１０が含まれ
ている。

好ましい実施例においては、プロセッサ２０はコンピュ
ータ９のＤＭＡ（直接メモリ・アクセス）チャンネル１
２に接続される。

コンピュータ９としては、テキサス州ダラスのＴ、１．
会社によって製造・販売されている、モデル９８０Ａコ
ンピユータなる形式のものが好ましい。

このコンピュータについては、１９７２年Ｔ、１．会社
によって、モデル９８０Ａコンピユータのために出版さ
れたマニュアル中に詳述されている。

コンピュータ９は、リード・データ・バス２１、ライト
・データ・バス２２、及びアドレス・バス２３を介して
、この発明によるアレイ・プロセッサ２０との間で通信
が行われる。

リード・データ・バス２１は、通常は９８０Ａのような
コンピュータとともに用いられる、標準的なコントロー
ル用インタフェースを包含するエレメントに結合される
。

この例の場合には、リード・データ・バス２１は、ＡＴ
Ｉ（自動転送命令）コントロール・ユニット２５、ステ
ィタス・コントロール・ユニット２６、及びリスト・コ
ントロール・ユニット２７に結合されている。

リスト・コントロール・ユニット２７は、バス２８を介
して蓄積／フェッチ・コントロール・ユニット２９が結
合され、また、このユニット２９にはアドレス・バス２
３が結合されている。

また、リード・データ・バス２１は、バス３１を介して
蓄積／フェッチ・コントロール・ユニット２９と連結さ
れるメモリ・アドレス・ユニット３０に結合されている
。

スティタス・コントロール・ユニット２６は、リード／
ライト・バス２２に結合されている。

リスト・コントロール・ユニット２Ｔは、バス３２を介
して、メモリ・アドレス・ユニット３０と、データ・フ
ォーマット変換ユニット３３とに結合されている。

インタフェース・ユニツ１−２５．２６，２７゜２８．
２９，３０及び３１は、メモリ１１への、及びメモリ１
１からのデータ及び別異の情報の流れを制御し、また、
スティタス及びコントロール命令のようなオペレーショ
ンのモニタのために、通常のやり方で、その役割を果す
ことが認められる。

ＡＴＩコントロール・ユニット２５、スティタス・コン
トロール・ユニット２６、リスト・コントロール・ユニ
ット２７、及び１Ｈｊｆｊ／フエツチ・コントロール・
ユニット２９は、全て、コンピュータとアレイ・プロセ
ッサ２０との間でのインタフェースとしての役割を果す
ために、相互に作用し合っているものである。

プロセッサ２０には、５個の主要なエレメントが含まれ
ている。

第１のエレメントは内部メモリ・ユニット４０である。

これは、２個の分離されたメモリ区分４１，４２１こよ
って構成され、これらに関連したアドレス・カウンタ及
びリード／ライト・コントロール部４３が設けられてい
る。

プロセッサ２０の第２の主要なエレメントは演算ユニッ
ト５０である。

これには、加減算及び移動オペレーションのための演算
論理ユニットが含まれている。

これに加えて、乗算用区分が演算ユニット５０に設けら
れている。

第３の主要なエレメントはリード・コントロール手段６
０である。

これには、テスト・ロジック区分６１、ステイト・アド
レス転送コントロール手段６２及び１組の関連したＲＯ
Ｍ６３が含まれている。

第４の主要なエレメントはアドレス・コントロール手段
７０である。

これは、テスト・ロジックユニット７１、ステイト・ア
ドレス及び転送コントロール手段７２、及び１組の関連
したＲＯＭ７３よりなるものである。

第５のエレメントは処理コントロール手段８０であり、
これには、テスト・ロジック・ユニット８１、ステイト
・アドレス転送コントロール手段８２、及び１組の関連
したＲＯＭ８３が含まれている。

プロセッサ２０の第６のエレメントは、共通プラグ・コ
ントロール・ユニット９０である。

フォーマット変換ユニット３３からのデータ出力バス１
００は双方向性のものであり、前記フォーマット変換ユ
ニット３３への、及び、このユニット３３からのデータ
を導くものである。

また、バス１００によって、内部メモリ・ユニット４０
は演算ユニット５０に結合される。

演算ユニット５０とメモリ・ユニット４０とは、プロセ
ッサ・バス１０１によって相互に結合され、両者間で、
データが双方向に流れるようにされる。

演算ユニット５０及びメモリ・ユニット４０の主要な制
御は、ＲＯＭ区分８３を介して、処理コントロール手段
８０によって行われる。

ＲＯＭの選択されたビットは、ＲＯＭコントロール・バ
ス８４を介して、演算ユニット５０とメモリ・ユニット
４０とに結合される。

また、メモリ・ユニット４０は、コントロール手段６０
におけるＲＯＭ６３の選択されたビットからのバス６４
を介して制御されるものである。

メモリ・アドレス・ユニット３０は、ユニット７３にお
ける選択されたＲＯＭを前記メモリ・アドレス・ユニッ
ト３０に対して結合させるバス７４を介して制御される
。

共通フラグ・コントロール・ユニット９０は、３個のコ
ントロール手段と、夫々チャンネル６５゜７５及び８５
を介して連絡される。

この発明によれば、プロセッサ２０の構成は、極めて効
率的なオペレーションが可能であるようになされるもの
である。

これによって極めて複雑な、アレイ変換形式のオペレー
ションを実時間で遂行可能となるものである。

特に、このシステムは、地震についての信号の処理オペ
レーションのために好適なものである。

地震についての記録を取り入れている間は、マルチビッ
ト形式の地震についてのサンプル・ワードは、多重形式
で取り込まれる。

サンプル・ワードは、６０個の多重形のものである。

これは、あるサンプル周期の間に、各チャンネルにつき
１個のサンプルの割合で分離された信号チャンネルから
取り出されるものである。

前記のサンプル周期は４ミリ秒をこえるものではなく、
したがって、４ミリ秒ごとに、６０個の３２ビツト・ワ
ー ドかえられることとなる。

あとで示される表■の命令の実行のさいに含まれるオペ
レーションは、この発明によれば、実時間で行われうる
ものである。

メモリ・ユニット４０は高速形式のものである。

関連しているコントロール手段及び演算部は、このよう
な高速のオペレーションに適合されつるものである。

地震についてのデータを実時間内に処理するためには、
特定の処理構成が、その構成部分に関して採用されてお
り、これにより、選択された命令のどれについても、高
速で実行することが可能となる。

この発明の一実施例にかいては、内部メモリ区分４１．
４２には、夫々に、３２ビット単位のアドレス可能な２
５６個のメモリ位置が含まれている。

これらは、高速の、バイポーラ型ショットキィＴＴＬメ
モリ・ユニットである。

更に、メモリ区分４１．４２は、アドレス・コントロー
ル手段７０、リード・コントロール手段６０、または処
理コントロール手段８０によって、独立してアクセスす
ることが可能である。

システムが正常なオペレーションをしているときには、
アドレス・コントロール手段７０及びリード・コントロ
ール手段６０は、メモリ区分４１または４２の一方とと
もに排他的に操作され、方、処理コントロール手段８０
は２個の区分４１及び４２の他方とともに排他的に操作
されるものである。

これにより、該システムに釦いて、２個の分離されたオ
ペレーション、すなわち、（ａ）リード・コントロール
手段６０及びアドレス・コントロール手段７０によって
データを蓄積し、フェッチすること、及び、（ｂ）処理
コントロール手段６０の制御の下にデータを処理するこ
と、が並行して行われることとなる。

したがって、３個のコントロール手段６０．７０及び８
０は同時に並行して操作され、システムの効率は著しく
向上される。

３個のコントロール手段は、共通フラグ・コントロール
・ユニット９０を介して、相互に同期化される。

また、前記の共通フラグ・コントロール・ユニット９０
は、各コントロール手段のスティタスを識別するための
所定のテストを経て、コントロール手段６０．７０及び
８０の夫々の特定の作動状態を識別する役割を果すもの
である。

この発明の一実施例においては、メモリ区分４１及び４
２のエレメントは、Ｔ、１．会社によって製造販売され
、カタログ／／６８７４８２００として識別される。

最大６０ナノ秒のアクセス・タイムの、ショットキィＴ
ＴＬ型バイポーラ・メモリである。

第２図には、メモリ４０及び演算ユニット５０が相互に
関連づけられているところが示されている。

このシステムにかいては、ＤＢＰバス１００が、セレク
タ１０２及び１０３を介してメモリ区分４１及び４２に
結合されているところが示されている。

また、ＤＢＰバス１０１も、セレクタ１０２及び１０３
を介してメモリ区分４１及び４２に結合されている。

同様にして、区分４１及び４２の出力はセレクタ１０４
及び１０５を介して結合されている。

このようにして、メモリ・ユニット４１からの出力、ま
たはメモリ４２からの出力は、２本の出力バス１０６及
び１０７のいずれかによって伝送される。

セレクタ・コントロール・ユニット１０８は、リンケー
ジ１０９を介して、セレクタ１０２，１０３，１０４及
び１０５に結合されている。

かくして、メモリ・ユニット４１が、処理されたデータ
を中央メモリ１１に伝送し、処理されるべき新しいデー
タを中央メモリ１１から受入れている間に、メモリ・ユ
ニット４２は、演算ユニット５０にデータを供給し、ま
た、処理されたデータを前記演算ユニット５０から受入
れるために使用されることとなる。

セレクタ１０２乃至１０５の適切な作動によって、並行
したオペレーションが遂行される。

セレクタ１１０，１１１及び１１２は、その出力部にか
いて、バスＤＢＩ、ＤＢＰ及びＤＢＦに夫々結合されて
いる。

バスＤＢＩは、メモリ４０と演算ユニット５０との間の
直接的な連絡リンクである。

バスＤＢＦ及びＤＢＰには、夫々バス１００及び１０１
が含まれている。

バスＤＢＦ及びＤＢＰは、セレクタ１１３に結合されて
いる。

また、このセレクタ１１３は、浮動小数点演算ユニット
のレジスタ１１４及び１１５に結合されている。

３本のバス（ＤＢＩ、ＤＢＰ及びＤＢＦ）は、セレクタ
１１６及び１１７を介して、浮動小数点乗算部の入力レ
ジスタ１１８乃至１２１に結合されている。

また、ｓｉｎ／ｃｏｓ入カニニット１２２も、セレクタ
１１６及び１１７に結合されている。

レジスタ１１８及び１１９は、セレクタ１２３に結合さ
れている。

レジスタ１２０及び１２１は、セレクタ１２４に結合さ
れている。

セレクタ１２３及び１２４の出力は、乗算ユニット１２
５に対する入力とされる。

この乗算ユニット１２５の出力は、キャリイ加算ユニッ
ト１２７と結合されているレジスタ１２６に連絡されて
いる。

その出力は、次いで、セレクタ１２８に連絡される。

このセレクタ１２８のモラ一方の入力はＤＢ■バスから
のものである。

セレクタ１２８の出力は、Ａ−レジスタ１３０の一方の
入力に結合されているＰ−レジスタ１２９に対して結合
される。

Ａ−レジスタ１３０と対をなすＢ−レジスタ１３１には
、レジスタ１１４及び１１５からの入力が加えられる。

レジスタ１３０及び１３１は、その出力がレジスタ１３
３と結合されている演算ユニット１３２に連絡される。

また、前記レジスタ１３３は、正規化手段（ノーマライ
ザ）１３４に結合される。

レジスタ１３３の出力は、ライン１３５を介して、レジ
スタ１３０に対する第２の入力とされる。

ノーマライザ１３４は、Ｗ−レジスタ１３６Ｑ−レジス
タ１３７、及びＳ−レジスタ１３８の各々の入力部に結
合される。

レジスタ１３７及び１３８からの出力は、レジスタ１３
０及び１３１に対する第３及び第４の入力とされる。

Ｗ−レジスタ１３６及びＱ−レジスタ１３７は、その出
力部において、セレクタ１３９及び１６０に対して結合
される。

セレクタ１３９及び１６０の出力部は、夫々 バス１０
１及び１００を含むものである。

メモリ・ユニット４０と演算ユニット５０との間の関係
は、前述したところから理解される。

次に、コントロール手段６０．７０及び８０の構成につ
いて検討を加えることとする。

一般的にいえば、これらはいずれも同様なものである。

夫々のものには、１組のテスト・ロジック、ステイト・
アドレス及び転送コントロール手段、及び１組のＲＯＭ
が含まれている。

第３図には、−例としてコントロール手段８０のための
配列の態様が示されている。

コントロール手段８０には、９ビツトのアドレス・レジ
スタ２００が含まれている。

レジスタ２００の内容は、ＲＯＭセット２０１のための
アドレスである。

ＲＯＭセット２０１には５１２個のステイトが含まれる
。

各ステイトは１６０ビツトよりなる。

ＲＯＭのステイトの各々に対する１６０ビツトは区別さ
れている。

その一部はバス８４上に現われ、ハードウェアの制御の
ために用いられる。

残りはバス２０２上に現われ、次続ステイトの転送制御
のために用いられる。

この実施例に釦いては、ＲＯＭのビット群の中、４８個
が次のステイトの転送制御のために用意され、また１１
２個がハードウェアの制御のために用いられる。

かくして、１１２本のラインがバス８４に含まれ、また
、４８本のラインがバス２０２に含まれることとなる。

オペレーションにさいしては、レジスタ２００における
初期アドレスはＯである。

レジスタ２００における９個のアドレス・ビットにより
、ＲＯＭ２０１内の５１２個のステイトのどれでもアド
レスすることができる。

バス２０２には、３本の９ビツトのサブ・バス２０２ｂ
、２０２ｃ及び２０２ｄが含まれる。

これらの各々には、アドレス・セレクタ２０３に対して
アドレスＢ、Ｃ及びＤを加えるための９本のラインが含
まれる。

３本の付加的なサブ・バス２０２ｒ 、２０２ｓ及び２
０２ｔが、テスト・ロジック・セレクタ・ユニット２０
４の入力部に接続される。

これらのバス２０２ｒ、２０２ｓ及び２０２ｔの各々に
は、７本のラインが含まれる。

このようにして、セレクタ２０３によって選択されるべ
き、ＲＯＭ２０１内での次のアドレスを決定するために
、セレクタ・ユニット２０４のｆｆ１ｔＨｔｌの下にラ
ンされるべき、１２８個の異なったテストの中のどれで
も指定することができる。

すなわち、テストロシック・セレクタ・ユニット２０４
にはリンケージ２０５を含むセレクタ２０３に対する出
力があることとなる。

セレクタ２０３のオペレーションは、アドレス・レジス
タ２００の入力部にかいて、ＲＯＭ２０１内での次続す
るステイト位置を与えることである。

テストａ、ｃ及びｄは、ユニット２０４によって順次サ
ンプルされる。

これらの中のいずれかが有効なものであれば、ラインＡ
、ＣまたはＤのアドレスをレジスタ２００に印加するよ
うにセレクタ２０３が作動される。

ユニット２０４によるこれらのテストは、唯一個のアド
レスが選択されるように、相互に排他的なものとされて
いる。

Ａ、ＣまたはＤのアドレスのいずれも選択されなければ
、それらの欠除により、アドレスＢが選択されて、コン
トロール手段８０で作用する次続の有効アドレスとして
レジスタ２００に印加されることとなる。

テストａ、ｃ及びｄが相互に排他的なものであることか
ら、そのいずれもが満足されなければ、それらの欠除に
より、アドレスＢが選択されるのは明らかなことである
。

したがって、Ｂのためのテスト・ロジックがユニット２
０４内で充足されている必要はないものである。

現在のアドレスに１を加えるために、１加算ユニツト２
０７に、バス２０６を介して現在のアドレスを印加する
ことが留意される。

上述されたシステムにおいては、バス８４に含まれるビ
ット・ラインを介して、該システム内の各種のコントロ
ール・ポイントに伝達されるコントロール・ビットのセ
ットを選択するように操作されるということが理解され
る。

注記されたように、４８本のラインが、次続ステイト・
アドレス制御区分２０１ａにかいて用いられてち・す、
残りの１１２本のラインはＲＯＭ２０１からのプログラ
ム可能な制御のために用いられる。

そして、これらはバス８４を介して、演算ユニット５０
、メモリ４０及びアドレス・ユニット３０の制御のため
に、システムを通じて選択されたコントロールポイント
に結合されている。

第３図に示されているシステムは、処理コントロール手
段８０と同様に、リード・コントロール手段６０、アド
レス・コントロール手段７０の典型的な構成のものとし
て理解される。

アドレス・ビットの個数、−選択されるテストの個数と
その性質が、コントロール手段６０，７０及び８０の間
で相違するのみである。

第２図において、メモリ・ユニット４１及び４２の制御
をしているとき、その中での有効なアドレスは、４個の
カウンタＡ、Ｂ、Ｃ及びＸによって制御される。

これらのカウンタはＲＯＭ内のビットによって選択され
うるものであって、セレクタ２１０及び２１１を介して
メモリ・ユニット４１及び４２に結合される。

このようにして、カウンタＡ、Ｂ、Ｃ及びＸの中のいず
れかのカウント値によって表わされるアドレスは、現用
されているメモリ・ユニット４１または４２のアドレス
にされるものである。

第４図には、バス８４上に現われるＲＯＭのビット（第
３図）がメモリ・アドレスとされるためにカウンタＸ用
に使われることの特定のやり方が示されている。

特に第４図に卦いては、一対のＮＯＲゲート２２０及び
２２１が、それらの入力部においてデコーダ２２２に結
合されている。

デコーダ２２２の出力ターミナル１及び２は夫々カウン
タＸのインクレメント及びクリア入力部に結合されてい
る。

インクレメント・ターミナルは、インバータ２２３を介
して結合されている。

カウンタＸには、キャリイ出カライン２２４と、メモリ
・アドレスを表わす８本のラインよりなる出力バス２２
５とが設けられる。

ＮＯＲゲート２２０及び２２１は、ＲＯＭコントロール
手段６０，７０及び８０の論理的ＯＲを与えるために作
用される。

このことにより、コントロール手段のどれでも、カウン
タＸのアクセスができるようにされる。

かくして、入力ライン２２０Ｒは、リード・コントロー
ル手段６０のＲＯＭにおける特定のビットに結合される
。

ライン２２０Ａはアドレスコントロール手段７０の特定
のＲＯＭビットに結合される。

ライン２２０Ｐは、処理コントロール手段８０のＲＯＭ
ビットに結合される。

同様にしして、ライン２２１Ｒ，２２１Ａ及び２２１Ｐ
は夫々に、コントロール手段６０．７０及び８０の別異
の選択されたＲＯＭビットに結合される。

実際には、ＲＯＭが０のためにプログラムされているの
でなければ、ＲＯＭビットは真（７）または高０出力を
示すものである。

ライン２２ＤＲ。２２０Ａまたは２２０Ｐのいずれかが
低（旬であれば、デコーダ２２２への出力ラインＴまた
はＨである。

同様のことは、入力部２２１Ｒ，２２１Ａ及び２２１Ｐ
からのゲート２２１よりの出力ラインにおいても生じる
ものである。

デコーダ２２２は、このようにして、その２本の入力ラ
インに対する論理的デコードを与える。

２２０の出力がＨで、２２１の出力がＬであればカウン
タへのインクレメント・ラインが可能化される。

ゲート２２１の出力がＬで、ゲート２２０の出力がＨで
あれば、カウンタＸのクリア・ラインが可能化される。

このやり方により、ＲＯＭプログラムは、出力バス２２
５上に現われる新らしいアドレスを生じるようにカウン
タＸを制御し、または、場合によってはカウンタＸをク
リアするように用いられる。

ゲート２２０及び２２１の双方の出力がＴであれば、オ
ペレーションは遂行されない。

また、ゲート２２０及び２２１の双方の出力が偽りであ
っても、オペレーションは遂行されない。

カウンタＸのキャリイ出力は、テスト・オペレーション
にかいて用いられる。

特に、ユニット２０４（第３図）のようなテスト・ロジ
ックのオペレーションにかいて、カウンタＸ（第４図）
のカウント値が２５５であるかどうかを決定するための
テストをすることが要求される。

換言すればカウンタＸがその最大カウント値になれば、
それはメモリにかける最終アドレスに達したことを示す
ということである。

かくして、テストの１つとしてなしうることは、ライン
２２４上でステイトのサンプルをし、そのステイトに応
じて、セレクタ２０３（第３図）によって、特定の次続
アドレスを選択するということである。

３個の付加的なカウンタＡ、Ｂ及びＣが第２図に示され
ている。

カウンタＸのオペレーションはコントロール手段６０．
７０及び８０が、全てのカウンタＡ、Ｂ、Ｃ及びＸを通
じて、メモリ・ユニット４０と相互に関係づけられるや
り方を表わすものとして示されている。

第５図には、共通フラグ・コントロール手段９０が用い
られるやり方が示されている。

この実施例にかいては、フラグ・ビットＰＣＦがセット
されて、処理が完了したことを示している。

例えば、第４図に）いて、テストの結果として、カウン
タＸの出力がカウント値２５５にあることが決定される
と、このことは、メモリ４０内の２個のメモリ区分４１
及び４２の中のひとつのデータが完全に処理されて、処
理された結果を中央メモリ１１に戻せるようにされてい
ることを示すものである。

この条件の信号を出すために、カウンタＸのカウント値
が２５５に達したことを識別した処理コントロール手段
により、ＲＯＭ８３内の次続アドレスが選択される。

このＲＯＭ８３には、処理が完了したことを示す出力ビ
ットが設けられている。

すなわち、このビットにより、処理完了フラグがセット
されることとなる。

該ＲＯＭビットは、ライン２３０を介し、インバータ２
３１を通じてフリップ・フロップ２３２に結合されてい
る。

かくして、ライン２３３上に現われるフリップ・フロッ
プ２３２のＱ出力が、ユニット１６に現われる処理完了
フラグにあたることとなる。

その機能を果すアドレス・コントロール手段７０に卦い
て、ライン２３３上のフラグがテストされる。

アドレス・コントロール手段７０によって、ライン２３
３上のフラグがセットされていることが識別されると、
ライン２３４に入力を印加することによって、コントロ
ール手段ＴＯはフラグをクリアし、また、ユニット１０
８を作動させて（第２図）、セレクタ１０２乃至１０５
を切換え、メモリの２個の区分が作用する役割を再度識
別させるようにする。

第６図には、第１図のプロセッサにかいて具現される、
典型的な実行シーケンスのフロラ・ダイヤグラムが示さ
れている。

第６図には、処理コントロール手段８０によって制■さ
れる処理のフロラが示されている。

処理を通じたポイントに）いて、他のコントロール手段
６０及び７０による各種のテストで、コントロール・フ
ラグがセットされて、使用可能にされているところが示
されている。

第６図に示されているオペレーションは、表１に概略的
に表わされている。

表 １ ００ ０１ ０２ ０３ ０４ ０５ ステイト・アドレスＯにおいて開始 リスト・コントロール手段によって完了 されるべき、リスト・フェッチの待機 リストが完了されて、処理が始められ、 また、パイプラインが開始 カウンタＡがＯにクリア リード・コントロール手段によってセッ トされるフェッチ完了フラグの待機 フェッチ完了フラグのセットにつれて、 フェッチ完了フラグがリセットされ、処 理の実行を開始 ３０６ 特定メモリのサンプルにともなうＲＯＭプログ
ラムによる所定の処理の遂行 ３０６ａ エレメント・カウンタＢの減少３０６ｂ メ
モリ・カウンタＡの増加 ３０７ エレメントの全数が処理された（ＥＣＢ＝０
）かどうかを知るためのチェック ３０８ 全数が処理されていれば、バッファ・ストアが
使用できることの信号を出すため のＳＲＦフラグのセット；全てのエレメ ントが処理されたことを識別する処理完 了フラグＰＣＦのセット；それからステ イト０００へ移行 ３０９ 全てのエレメントが処理されていなければ、
カウンタＡが２５５に等しいかどう かを知るためのチェック。

そうでなければカウンタＢが０ではなく、カウンタＡ が２５５に等しくなるまで、サンプル加 算のためのループ実行のくり返し。

３１０ カウンタＡが２５５に等しければ、バッファ
・ストアが使用可能なことを示すフ ラグがセットされる新らしいステイトへ 進入。

元に戻って、フェッチ完了フラグがリード・コントロー
ル手段６０によっ てセットされるのを待醜このシーケン スは、カウンタＢが０になるまで続行。

プロセッサ２０のオペレーションは、２個のコントロー
ル・リスト、すなわち、（１）自動転送命令（ＡＴＩ）
、及び、（２）コマンド開始リスト、によって始められ
る。

プロセッサ・オペレーションを始めるために、ＡＴＩコ
マンドが、ＣＰＵ１０よりプロセッサ２０に出される。

ＡＴＩの第１のワード（表出）は、プロセッサ２０の動
作を開始させ、オペレーション・コントロールの識別の
ために用いられる。

ＡＴＩの第２のワードは、コマンド開始リスト（ＣＩＬ
）を始める、中央メモ１，１（ＣＭ）位置を特定するた
めに用いられる。

２個のＡＴＩワードにしたがって、プロセッサ２０には
、ＡＴＩが受入れられて、プロセッサが命令を実行して
いることを示す、初めのオール・ゼロ（ａｌｌ ｚｅｒ
ｏ）ステイトが蓄積される。

プロセッサ２０は、Ｒ−１とともに、いそでもＡＴＩを
受入れる。

これは、告知されたスティタスがないときには、無条件
リセットの原因となる。

ＡＴＩがＲ＝０とともに検知されたときにプロセッサが
ビジィであれば、そのＡＴＩは、表■にしたがって解釈
される。

第１のＡＴＩワード上でパリティ・エラーが検出されれ
ば、特定されていてもリセット・コマンドは実行されな
い。

ＡＴＩまたはリストのパリティ・エラーのいずれについ
ても中断及びストア・スティタスが出されて、コマンド
は終了される。

プロセッサ２０は高速のデバイスである。

たいていのオペレーションにおいて、データのフェッチ
及び蓄積のために、連続した、いくつかのメモリ・サイ
クルが必要とされる。

このようなとき、プロセッサ２０は、全てのメモリ・サ
イクルに対してアクセスをし、ＣＰＵ１０からのメモリ
・アクセスが妨げられることとなる。

Ｍビットが用いられ、これが１にセットされているとき
（ζは、連続的なサイクルが通常は必要とされるという
条件のもとに、プロセッサ２０をして、交番的なメモリ
・サイクルで、メモリにアクセスさせるようにする。

このビットは、ＡＴ■オペレーションの各各ζこついて
プログラムできるものであり、これが１にセットされて
いるとき、ＣＰＵ１０は、少なくとも交番的なメモリ・
サイクルでメモリ・アクセスが許容されるものである。

このビットは、いつでも（ビジィ、停止またはアイドル
）、適当なＡＴＩ Ｃ０ＮＴＩＮＵＥ（続行）命令を
出すこと１こよって変更されうるものである。

このビットが真（Ｉ＝１）であるとともに、ＡＴＩが受
入れられよとき、プロセッサ２０は、オペレーションか
完了されるまで、ＣＰＵ１０がメモリ・サイクルをとる
ことを防止する。

（最終の連鎖リストの実行）。

このビットは、Ｃ０ＮＴＩＮＵＥ（続行）命令によって
は変更されない。

この２ピント・フィールドは、ＡＴ■命令を、下記の４
個の中の１個として定めるのに用いられる。

１１−不法（Ｉｌｌｅｇａｌ） ＡＴＩ命令は、適切なアドレス操作がされたときには、
いつでもプロセッサ２０によって受入れられる。

したかって、ＡＴＴ命令は、ビジィ、停止またはアイド
ルのときに出されうるものであり、コントロール命令の
解釈はビジィ・スティタスに依存するものである。

表■には、ビジィ、停止またはアイドル・スティタスに
依存するＡＴＩコントロール品令の正確な解釈が示され
ている。

正常の状態では、開始（ＳＴＡＲＴ）命令は、新らしい
オペレーションを始めるために用いられるものであり、
また、それは、普通ではプロセッサ２０がアイドル状態
のときに出されるものである。

このような条件の下で、プロセッサ２０は、オペレーシ
ョンのために必要とされるＣＩＬをフェッチするために
、初めのＣＭ位置を表わすＡＴＩの第２のワードを解釈
するように操作される。

プロセッサ２０がビジィまたは停止状態のときに開始（
ＳＴＡＲＴ）命令が出されると、プロセッサ２０は不法
（ビジィ）スティタスに呼応して、中断、停止がなされ
ることとなる。

ここにおいては、Ｉ（ＣＰＵ禁止）及びＭ（メンテナン
ス・モード）ビットが無視されることに注意する必要が
ある。

停止（ＨＡＬＴ）命令は、正常では、プロセッサ２０が
ビジィのときに出されるものであり、これが出されると
、進行中のオペレーションが一時的に止められる。

プロセッサ２０が停止またはアイドル状態のときに停止
命令が出されると、この命令の機能はＮ０ＯＰ（無視さ
れる）とされる。

続行（ＣＯＮＴＩＮＵＥ）命令は、正常では、それ以前
に停止コントロール命令によって停止されているオペレ
ーションの続行のために用いられるものである。

プロセッサ２０がビジィまたは停止状態のときに続行命
令が出されると、プロセッサ２０は、Ｍビットにおける
どのような変化でも受入れて、中断することなく、その
ときのオペレーションを続行する。

プロセッサ２０がアイドル状態のときに続行命令が出さ
れると、その機能はＮＯＯＰ （無視される）とされる
。

プロセッサ２０における全ての実行コマンドは、表■の
ようなＣＩＬを必要とする。

各ＣＩＬは、メモリ１１内の隣接位置を占めるものであ
る。

リスト内のワード数は、表■から特定化される命令に依
存するものである。

各コマンドのためのリスト・ワードの数は固定されてい
るが、コマンドからコマンドへは変化するものである。

ＣＩＬのフォーマットはコマンドに依存するものである
が、一般的な特徴ｔこは共通するところがある。

大抵のコマンドにおいては、２個の入力アレイと１個の
出力アレイとからなる、３個までのアレイを必要とする
ものである。

また、ある種の改良されたオペレーションにおいては、
通常は固定小数点式フォーマットであって、メモリ１１
内の連続しい位置に蓄積されている補助的なコントロー
ル・アレイが必要とされる。

通常のＣＩＬは、１３個の特定化ワードよりなるもので
あり、これらは、全体として、プロセッサ２０のオペレ
ーションと、オペレーションによって用いられ、または
発生されるアーギュメントの特定化のために用いられる
。

表■には、この正常なりストワードの絹が含まれている
。

追加的なリスト・ワードを必要とする改良されたオペレ
ーションにおいては、リストは、これらの追加的なワー
ドを特定化するために、単に伸長されるだけである。

ＣＩＬの第１のワードはプロセッサ・コマンド・ワード
（ＰＣＷ）であり、そのフォーマットは表■に示される
。

完全なリストがとり込まれる。

次いで、プロセッサ２０は特定化されたコマンドの実行
を始める。

コマンドの処理は、メモリ・アクセスのときの衝突を除
いて、ＣＰＵ１０によるデータ処理についての障害とは
ならない。

プロセッサ２０は高速であり、時間による制約のない周
辺装置である。

そのアクセスに対するプライオリティは、他のＤＭＡデ
バイスよりも低くされている。

プロセッサ２０は、コマンドが完了するまで、コマンド
の実行（データのフェッチ、及び結果の蓄積）を続行す
る。

コマンドが完了すると、チェイニング・ビットが試験さ
れ、チェイニングの識別がされれば、次のＣＩＬリスト
がとり込まれて、特定のコマンドが実行される。

この処理は、チェイニングが指示されなくなるまで続行
される。

オペレーションが完了すると、オペレーション完了ステ
ィタス・ビットがオンにされ、蓄積スティタス及び中断
シーケンスが実行される。

各コマンドの終了のときに、付加的な中断命令を出すこ
とができる。

これらの中断があるごとに、そのときのスティタスは蓄
積され、プロセッサ２０は停止される。

オペレーションは、続行ＡＴＩ命令によって再開されう
る。

付加部分（Ｅ）が、伸長されたフォーマットの付加、ま
たは制限されたフォーマットの付加を指定するために、
ＰＣＷの一部として含まれている。

伸長されたフォーマット（ビットＥ−１）のために、ベ
クトルＡ、Ｂ及びＣが独立的に存在する。

したがって、これらのベクトルのためのフォーマット指
定ワードが特定されなけれはならない。

市［１限されたフォーマット付加（Ｅ＝Ｏ）のためには
ベクトルＡ、Ｂ及びＣのフォーマット指定ワードは、ソ
フトウェア・リストの一部としては含まれていない。

したがって、ベクトル・フォーマットは３２ビツトの浮
動小数点式のものとして識別される。

この場合の、正常なソフトウェア・リスＩ−は、１０個
のリスト・ワードからなるのみである。

このビットは、コマンド・オペレーションのチェイニン
グを許容するために用いられる。

これが１にセットされていると、チェイニングの指示が
なされ、現在のコマンドの完了とともに、次のＣＩＬリ
ストがフェッチされる。

次いで、所定の新らしいコマンドが実行される。

この方法によれば、新らしいＡ、ＴＩを必要とすること
なく、制約のないナエイニング操作が行イつれる。

最大エレメントの検出オプションが指定される（Ｄ＝１
）と、各々の結果の指標は、そのときまでに現われた最
大の指標に等しく保たれている内部の基準指標と比較さ
れて、ＣＭｌ １に蓄積される。

基準指標の初期値は、結果の指標が蓄積されるべき位置
（ＡＭＥ）に、プログラムによって供給さオフ、る。

コマンド・オペレーションの終了のとき、この最大の指
標に符号を加えたものは、リス１〜・ワードＢによって
指定される（ＡＭＥ）位置において、ＣＰＵのメモリ１
１に蓄積される。

このワードのフォーマットは、次の通りである。

プロセッサ２０は、（アイドルのとき） Ａ Ｔ Ｔ開
始（ＳＴＡＲＴ）Ｑ令を受入れると、直ちに初期スティ
タスの蓄積をする。

このスティタスは常にゼロであり、中断は生じない。

この初期スティタスの目的は、プロセッサ２０がＡＴＬ
命令の受入れに成功し、指定されたオペレーションの開
始ヲしたことをＣＰＵに告知することにある。

リスト・コマンドのためにプロクラム・コントロール式
中断が選択される（Ｐ＝１）と、コマンド実行の完了と
ともに、プロセッサ２０はステイタスを蓄積し、中断及
び停止をすることとなる。

最終スティタス蓄積オペレーションより、現在のスティ
タス蓄積への全てのスティタス条件が告知され、プロセ
ッサ２０のスティタス・レジスタが再起動される（ゼロ
にクリア）。

オペレーションは、続行コマンドによって再開され、ま
たは、リセット・コマンドによって終端される。

Ｐ＝０のとき、プログラム・コントロール式中断及びス
ティタス蓄積スティタスは、コマンドの完了によっても
実行されない。

チェイニングの指示されていないコマンド・オペレーシ
ョンが完了すると、ＡＴＬオペレーションは完了したも
のとみなされ、そのスティタスは常に告知される。

スティタス・ビットＯ（オペレーション完了）は真（１
）である。

もし、Ｐ（プラグロム・コントロール式中断）が指示さ
れると、この終端スティタスとともに中断が生じる。

Ｐ−〇であれば、中断は生じない。

失敗したという条件が生じると、どのようなコマンドの
実行がされていても、プロセッサ２０は進行中のオペレ
ーションを続行させず、スティタスの蓄積をし、ＣＰＵ
１０を中断し、そしてアイドル状態に戻る。

スティタスは告知された最終のスティタスより累積され
るものである。

スティタス・ビットＯ（オペレーション完了）は真であ
り、また、失敗したことの条件（ビット１または２）は
真である。

プロセッサ２０がビジィまたは停止のときに、ＡＴＩ−
開始（ＳＴＡＲＴ） コマンドが出されると、蓄積ス
ティタスに応じて、中断及び停止がなされる。

スティタスは、ビット１５（不法ＡＴＩ）が真であるこ
とを指示する。

コマンド実行は、続行命令によって再開され、または、
リセット８令によって終端されうる。

このオプションが選択される（ Ｅ＝ １ ）と、伸長
フォーマット・オプションは各ベクトルのために許容さ
れ、各ベクトルのためのフォーマット指定ワードは、リ
ストにおいて指定され、含まれていなければならない。

このビットがゼロのときには、各ベクトルのためのフォ
ーマットは浮動小数点式のものに限定され、各ベクトル
のための値、符号及びスケール・オプションは用いられ
ず、ゼ゛口とみなされる。

ベクトルＡ、Ｂ及びＣのためのフォーマット指定ワード
はリストの一部としては含まれず、それらの位置は次の
リスト・ワードのために用いられる。

このオプションにより、浮動小数点式のベクトルを用い
、かつ生じさせるオペレーションのための簡単化された
ＣＩＬ（ＩＪスト）の使用が許容される。

このビットが１にセットされているときに、スタックが
指示される。

表■で示されているように、全ての演算形式オペレーシ
ョン及びある種の改良されたオペレーションのために、
スタック・オプション及びサム（ＳＡＭ）オプションが
許容される。

全ての他のオペレーションのためには、スタック・オプ
ション及びサム・オプションは無視され、ゼロとみなさ
れる。

スタック・オプションが選択される（Ｋ＝１）と、各オ
ペレーションの結果は、対応する３個のアレイ・エレメ
ントに加えられ、このエレメントの適当な個所に蓄積さ
れる。

表■に、その−例が示されている。

このオプションは、スタック・オプションと同様に、多
くの演算オペ１ノージヨンのために許容されるものであ
る。

選択された（Σ−１）ときには、演算オペレーションの
結果は内部的に加えら、ｆ）、個々に中央メモリ１１に
戻されることはない。

指定された数のオペレーションが完了されると、その累
積和は、スタック・オプションによって決められるよう
に、中央メモリ１１に戻される。

プロセッサ２０は、順次的なデータ・ストリングについ
て、各種のくり返し形のオペレーションを実行するよう
に組織されている。

オペレーションの中のいくつかのものは、基本的な演算
形式、すなイつち、加ａ１減算、乗算及び除算である。

他のオペレーションは、より進んだものであり、それら
の機能は、より単純な基本的オペレーションを用いたア
ルゴリズムの実行によって果される。

プロセッサ２０の全てのオペレーションは、下記のよう
な、ＰＣＷの８ビット・フィールド（８１５）によって
指定される。

大部分のオペレーションは、スタック・オプション及び
サム・オプションによって修飾されうる。

ビット・フィールド（１２−１５）が、七狛であるビッ
ト・フィールド（８−１１）とともに用いられて、基本
的な移動、スキャン、実数演算及び複素数演算が、スキ
ャンを除く各々のためのスタック及びサム・オプション
とともに、指定されるものである。

ビット・フィールド（８−１５）は、より進んだオペレ
ーションの指定のために用いられる。

スタック・オプション（１、ある指定された、進んだオ
ペレーションのためにのみ許容される。

スタック及び／またはサム・オプションが許容されてい
ない、進んだオペレーションのためには、Ｋ及び／また
はΣフィールドは無視され、ゼロであるものとされる。

大部分のＣＩＬ（コマンド開始リス１〜）におけるこの
ワードは、完了前０）オペレーション・シーケンスの数
を指定するために用いられる。

特に、このワードは、出力がベクトルであれは、実行さ
れたコマンドによって生じる出力結果エレメントの数を
、また、出力がスカシであれば、入力ベクトル・アレイ
におけるエレメントの数を示すものである。

Ｎ０ＥＷは、その値が１〜２１６までの、正の１６ビツ
ト整数であり、ここに（Ｈｊ２１６と解釈されている。

各ベクトル・アレイは、アレイ指定ワード（Ａ、ＳＷ）
と呼ばれる３個のワードによって完全に記述され、また
、各ベクトルＡ、Ｂ及びＣのために、下記のワードより
なるものである。

ＦＳＡ−ベクトルＡのためのフォーマ“ント指定ＡＩＡ
−ベクトルＡのためのアドレス・インクレメント ５ＡＡ−ベクトルＡのための開始アドレス第一次アレイ
の各々のために、ＣＩＬには、アレイとそのエレメント
の性質を定めるために用いられるフィールドが含まれて
いる。

コマンドの記述において詳記されているように、例外は
あるけれども、第一次アレイの各々は、ＣＩＬにおける
４８ビツトのアレイ指定ワード（ＡＳＷ）によって記述
される。

完全なＣＩＬには、表■において示されているように、
Ｅ−１であれは３ワード０）Ｅ−０であれは２ワードの
、３個のＡＳＷグループが含まれている。

プロセッサ２０における、大部分のオペレーションのた
めの基本的なプログラム・コマンドのフォーマットは表
■に要約されている。

スケール−ベクトルスケールファクタ ＊Ｅ−０の場合、リストに含まれず（伸長フォーマット
は特定化されず） Ｆ−フォーマット（ＦＯＲＭＡＴ）ＦＳＡにおける、こ
の３ビツト・フィールドは、夫々のデータ・アレイのフ
ォーマットを指定するために用いられる。

テ゛−タ・フォーマットは、入力データ・アレイの５個
の形式のもののひとつ、または、出力データ・アレイの
ための４個の形式のもののひとつである。

各データ・アレイは、表×に示されているように独立的
に指定されうるものである。

このようなフォーマットについての詳細は表Ｘに示され
ている。

３ １）符号ビットは、正のデータには０１負のブタには１
． ２）ＬＳＨの右へ２進ポイント、 ３）符号ビット及び２進数は、負数のときには２の補数
として表示、 ２ビツト浮動小数点式 １）符号ビットは、正のデータには０１負のデータには
１． ２）２進ポイントは、２進仮数部のＭＳＢを左へ、 ３）符号及び仮数部はＳ ｉｇｎ／Ｍａｇｎｉ ｔ ｕ
ｄｅとして表示、 ４）指標部は、１０進領域で１６−２４〜６３を表わす
偏倚指数部、 ５）上記浮動小数点式で表示される数は ３２ビツトの、 入力データだけのための変換フォ ーマット １）符号ビットは、正のデータには０１負のデータには
１． ２）２進ポイントはＬＳＨの右へ、 ３）符号及び仮数部は、負数のときには２の補数で表示
、 ４）ゲイン・フィールドは６ビツト・ベースの、２の指
標で、加えられたゲインの表示、 ５）このフォーマットによる数の表示は、Ｎ＝ＳＸＮＸ
２”−ＧＡＩＮ Ｖ −値（ＶＡＬＵＥ） 、エレメントの値オプション
はテ゛−タ入カアレイにのみ適用されるものであり、影
響のあるエレメントは、代数値的（正常な）に、または
絶対値的（正数の大きさ）に扱われるべきことを指示す
るものである。

このことは、絶対値オプションが選択されたときには、
人力データは、適用されるアルゴリズムに入れられる前
に、正の絶対値に変換されるべきことを意味するもので
ある。

スタック・オプションが許容され、選択されているオペ
レーションにおいては、出力アレイは、入力として再使
用される。

入力として用いられると、値オプションが適用される。

したかって、値オプションは、どのようなデ゛−夕の入
力アレイにも適用されると、都合よくいえるものである
。

また、■−〇であれは代数値（正常な）であり、■−１
であれは、絶対値への変換がされるものである。

Ｓ−符号（ＳＩＧＮ） 符号オプションは、値オプションと同様に、入カデ゛−
タ・アレイにのみ適用される。

このビットは、指定された入力アレイのために、入力デ
ータが正常な符号とともに処理されるか、または符号が
反転されるべきであるかの指定をするのに用いられる。

反転された符号を適用されるものの中で、明白なものの
ひとつは、補数及び加算オペレーションを用いて減算を
行なうことである。

なお、Ｓ＝０は、正常な符号であり、また、Ｓ＝１は反
転符号を示すものである。

スケール・ファクタ（ＳＣＡＬＥ ＦＡＣＴＯＲ）。

この９ビツト・フィールドは、（適用されるときには）
、アレイ・エレメントのスケール・ファクタとして解釈
される、９ビツトの２の補数値を指定するために用いら
れる。

この数を適用することは、関連したアレイが、入力また
は出力アレイのいずれであるかに依存するものである。

入力アレイのために、この９ビツト・フィールドは、２
をベースとし、２進数の２の補数値を指数とするもの（
２Ｎ）として解釈されるものであり、これは、入力アレ
イの全てのエレメントに対するスケール・ファクタ（乗
数）として用いられるものである。

このことは、人力エレメントの全てが内部的な浮動小数
点式フォーマットに変換されたとき、指数フィールドは
、２をベースとする乗数の指数として用いられることを
意味するものである。

出力アレイのためには、この９ビツト・フイールドは、
同様にしてスケール・ファクタとして解釈される。

そして、これは、出力及びフォーマット変換がどのよう
なもめであれ、その前に、浮動小数点式の指数に対して
加えられる２進（２の補数）の指数を指定するものであ
る。

スタックの場合には例外が生じる。

ここでは、出力アレイは、また、入力アレイとして用い
られる。

この場合には、指数フィールドは出力アレイとしてのみ
適用される。

したがって、入力として用いられるアレイに影響は友ぼ
されない。

ＡＳＷの第２のワードは、アレイ・エレメントのアドレ
ス・インクレメントを指定するために用いられる。

このインデックス値は、１６ビツトの２の補数として表
わされる。

大多数のコマンドに対して、負のインデックスＩこより
、逆行のメモリ・アドレス操作が許容されるものである
。

アドレス・インクレメント値は、゛エレメント”・イン
クレメント値の識別のために用いられる。

ここに、各エレメントは、指定されたフォーマットによ
って決められる、多くの連続したメモリ位置によって表
わされるものである。

アドレス・インクレメント値は、以前のエレメント・ア
ドレスに関して、各エレメント・アドレスを決めるため
に用いられる。

ＡＩがゼロに等しいために、データ・エレメントはスカ
シであり、開始アドレスは常に同一値である。

いずれのＡＳＷに対するアドレス・インクレメント値も
ゼロであるときには、アレイは、単一のエレメント・ベ
クトル（スカシ）として指定される。

プロセッサ２０は、ＡＩ−〇でスカシであることを識別
し、スカシをくり返してフェッチすることはしないが、
コマンドの実行を通じて、再使用のために、その値が内
部的に維持される。

一般的には、（１）番目のエレメントのためのＣＭアド
レスは下記の通りである。

ＡＳＷの第３ワードは、中央メモリ１１内におけるアレ
イ・エレメントの開始アドレスを指定するために用いら
れるものであり、通常は、各アレイについて、夫々ＳＡ
Ａ、ＳＡＢまたはＳＡＣとして表わされる。

各アレイは分離してインデックスされて用いられ、その
出力結果アレイは、ソース・アレイに重なることが許容
される。

すなわち、結果は、メモリ・スペースを保つために、ソ
ース・データのあるべき場所に蓄積されるものである。

このワードは、ＰＣＷのビット１が真（最大指標を検出
するとＤ＝１）であるとき、プロセッサｔこよってフェ
ッチ／蓄積される初め及び終りの最大指標の双方の、Ｃ
Ｍｌｌのアドレスを指圧するために用いられる。

Ｄ＝０であるときには、このアドレスの内容は用いられ
ず、または修飾されない。

このワードは、ＰＣＷのビット０（（、’＝１）によっ
てチェイニングか指定されているとき、次続リストの第
１のワードのアドレスを指定するために用いられる。

コマンドの実行が完了すると、プロセッサ２０は自動的
に次続リストをとり込んで、指定されたオペレーション
の実行をする。

この連鎖式の処理は、リストがチェイニングを指示しな
い（Ｃ＝０）ようになるまで続行される。

このＡＮＬワードは常にとり込まれるけれども１、チェ
イニングが示されない（Ｃ＝Ｏ）ときには用いられない
。

プロセッサ２０には、新らしいオペレーションを指示す
る、とのＡ Ｔ Ｉ 命令にもしたがって、初期のステ
ィタスが蓄積される。

プログラム・コントロール式の中断により（指定された
ときには）、選択されたコマンド（ＬＩＳＴ）実行の完
了のさいに、スティタスを告知することが許容される。

どのような失敗した作動においても、そのスティタスが
告知され、このような作動が起るのにしたがって中断が
生じるものである。

ＡＴＩオペレーションの完了のさいには、スティタスは
常に蓄積されることとなる。

プログラム・コントロール式中断が選択されると中断が
また生じることとなる。

表■には、スティタス・ワードに割当てられているビッ
トが示されている。

スティタス・ビット０＝動作完了 １″によって、チェイニングが指示されていないオペレ
ーションの完了が示される。

このヒツトは、また、失敗した動作のオペレーションに
したがって、ｎ １ ｎになる。

スティタス・ビット１−指令誤り このビットは、不法コマンドを示すために用いられる。

不法コマンドが検出されると、プロセッサ２０は、（１
であれば）進行中のオペレーションを終端させ（失敗）
、スティタスの蓄積をし、そして中断を生じさせる。

コマンド・エラー・スティタスが示される。

ＡＴＩ コントロール・インストラクション−１１Ｆ
ＳＷＡ、ＦＳＷＢコード＝１０１，１１０，１１１ＦＳ
ＷＣＣｏｄｅ＝１００，１０１，１１０，１１１イリー
ガル Ｑｐコード（Ｉｌｌｅｇ、１ｌＩＩ Ｏｐ −Ｃ
ｏｄｅｓ ）スティタス・ビット２＝指令パリティ誤り
パリティ・エラーが示されるとともに、実行可能なＡＴ
Ｉまたはリスト・ワードが検出されると、プロセッサ２
０にかけるオペレーションは失敗とされ（アイドルに戻
る）、中断を生じ、この指示されたビットとともにステ
ィタスの蓄積がされる。

プログラム・コントロール式中断のステイトの如何によ
らず中断が生じる。

スティタス・ビット３＝データ・パリティ誤りデータ・
ワードがパリティ・エラーの指示とともに検出されると
、オペレーションは続行される。

そして、このビットは、次続してふ・こるスティタス蓄
積シーケンスにふ・いて、データ・パリティ・エラーを
指示するために用いられる。

スティタス・ビット４＝指数オーバフローこのビットは
、７Ｆ１６よりも大きい指標を有する結果を、オペレー
ションによって生じるということを指示するために用い
られる。

この条件が生じると、７Ｆ１６が指標に代置され、また
、ＦＦＦＦＦＦが小数部に代置される。

オペレーションは続行され、このスティタス・ビットは
、次続して釦こるスティタス蓄積シーケンスにかいて指
示されるものである。

符号は、入れられずに残される。スティタス・ビット５
−指数アンダフローこのビットは、０Ｏ０６よりも小さ
い指標を有する結果を、オペレーションによって生じる
ということを指示するために用いられる。

これが生じると、ゼロが、符号、指標及び小数部に代置
される。

オペレーションは続行され、このスティタス・ビットは
、次続してわこるスティタス蓄積シーケンスにかいて指
示されるものである。

スティタス・ビット６＝意図されたゼロによる除算 セロによる除算の試行がオペレーションの中に現われる
と、プロセッサ２０は、分子数値に等しい結果のセット
をし、オペレーションは続行される。

このスティタス・ビットは、次続するスティタス蓄積シ
ーケンスにち・いて、セットされ、指示される。

スティタス・ビット７＝固定小数点オーバフロー固定小
数点出力が指定されていて、このオペレーションの間に
、有意のデータ・ビットがＭＳＢをこえて移行されると
、オーパフロウが生じる。

このスティタス・ビットは、このようなオーパフロウの
条件を指示するために用いられ、また、これは、次続す
るスティタス蓄積シーケンスにふ・いて指示されるもの
である。

スティタス・ビット８−１３ （Ｎｏｔ Ｕｓｅｄ）ス
ティタス・ビット１４＝ハードウエアサービスが必要 ある種の内部的な失敗がモニタされる。

そしてどのようなことがおきても、状況を訂正するため
のサービスが要求されることを指示するものである。

このビットは、この条件の指示に用いられるもので、次
続して卦きるスティタス蓄積シーケンスにかいて指示さ
れるものである。

スティタス・ビット１５−ビジィ 開始（ＳＴＡＲＴ）を指示するＡＴ■が受入れられて、
プロセッサがビジィまたは停止であれば、プロセッサ２
０は進行中のオペレーションを停止し、中断を生じ、ス
ティタスの蓄積をする。

このスティタス・ビットは、ビジィ条件を指示するもの
である。

オペレーションの続行のために、続行命令を出さなけれ
ばならない。

プロセッサの命令録は、表Ｘ■に示されている。

プロセッサには、３６個の分離された命令が用意されて
いる。

これらの多くは特有な機能を果すためのものであり、地
震についての処理能力を向上させ、改良するようにされ
たものである。

各命令は、ＲＯＭ手段６３，７３及び８３に蓄積されて
いるマイクロプログラムによってコントロールされる。

相関、コンボリューション、開平−二乗平均（ＲＭＳ）
、及びデータの多重化、非多重化といった、プロセッサ
の付加的な機能が含まれる。

これらは、操作されるもののうち、特別なケースとして
可能にされるものである。

新しい機能を完全に果すために、マイクロプログラムの
能力は修正され、または完全に変更される。

この柔軟性により、変更への要求、または新らしい技法
が発見されたときに、プロセッサを変更させうるもので
ある。

コマンドは、次の２個のクラスに分けられている。

すなわち、■実数のデータについてのみ操作されるもの
、■複素数のデータについてのみ操作されるもの。

複素数を必要とするコマンドに卦いては、データは、２
個のワード、すなわち、１６または３２ビツトの実数部
と、これに続く、同様なフォーマットの虚数部よりなる
ものとみなされる。

このデータを含むアレイは、実数部と、それに続く虚数
部とよりなるものである。

大多数のコマンドにふ・いては、入力データは実数とし
て、また、出力データは、固定小数点式、浮動小数点式
または変換フォーマットとして操作されるものである。

多くの場合には、出力結果は、入力とは独立して、固定
または浮動小数点式のフォーマットとして指定される。

出力結果は、ひとつの例外を除いて、入力と同様に、実
数または複素数のものである。

その例外は、複素数の入力データより、実数の出力かえ
られる、複素数共役乗算のコマンドである。

プロセッサ２０の各命令は、ＲＯＭ手段６３゜７３及び
８３に蓄積されているマイクロプログラムによってコン
トロールされる。

マイクロプログラムによってプロセッサの各実行ステイ
トがコントロールされ、最大の可能な実行速度かえられ
るようにされる。

プロセッサ２０にふ・いて遂行されルオペレーションの
効率的な速度は、演算ユニット５０の演算速度、ユニッ
ト３３に訟けるフォーマット変換の速度、及び中央メモ
リ１，１へ、またはこれからのデータの転送速度に依存
するものである。

更に、操作速度は、インデックス、カウント及びメモリ
・アクセスが、データについての演算オペレーションと
並行して行われるパイプライン・オペレーションによっ
て高められるものである。

この実施例にわいては、プロセッサ２０によって、表Ｘ
ＩＶに示されるような処理時間が達成される。

プロセッサ２０の有効な高速度のために、このシステム
をして、地震データ処理システムの極めて効率的な周辺
装置ならしめることができる。

この発明を、特定の実施例について説明してきたが、多
くの修正は画業者にとって示唆されうるところであり、
またこのような修正は、特許請求の範囲の記載中に含ま
れるものである。

【図面の簡単な説明】

第１図は、この発明のプロセッサに卦ける、システムの
ブロック図である。 第２図は、プロセッサのメモリ及び演算ユニットの詳細
図である。 第３図は、プロセッサに含まれている３個のコントロー
ル手段の中の１個の典型的なオペレーション及び構成の
詳細図である。 第４図は、メモリ・ユニットを制御するためにプロセッ
サ・コントロールＲＯＭビットを用いることを示すもの
である。 第５図は、典型的ｆ！ ＲＯＭビットのコントロールと
、フラグのリセットを示すものである。 第６図は、実行処理中の、実行レベルのフロラ・ダイヤ
グラムである。 ９・・・・・・汎用コンピュータ、１０・・・・・・Ｃ
ＰＵ。 １１・・・・・・中央メモリ、１２・・・・・・メモリ
・コントロール手段、２０・・・・・・アレイ・プロセ
ッサ、４０・・・・・・内部メモリ、６０・・・・・・
リード・コントロール手段、７０・・・・・・アドレス
・コントロール手段、８０・・・・・・処理コントロー
ル手段、９０・・・・・・共通フラグ・コントロール・
ユニット、３０・・・・・・メモリ・アドレス・ユニッ
ト、５０・・・・・・演算ユニット。

Claims (1)

1. 【特許請求の範囲】 １ 相互に関係づけられているデータ・ワードのアレイ
   が中央メモリ内で利用できるシステムにおけるアレイプ
   ロセッサであって、 （ａ） アレイ信号処理のための演算ユニット、（ｂ
   ）２個の独立した区分を有するプロセッサ・メモリ、 （ｃ） 演算ユニットと独立した区分の各々との間に
   双方向性に接続された、相互間のデータ転送のためのデ
   ータ・バス、 （ｄ） 各々が前記中央メモリを前記プロセッサ・メ
   モリの両区分に動作可能に接続し、さらに前記プロセッ
   サ・メモリを前記演算ユニットに動作可能に接続するリ
   ード・バス及びライト・バス、（ｅ） 前記中央メモ
   リと前記プロセッサ・メモリとの間のデータ・ワードの
   第１の流れと、前記プロセッサ・メモリと前記演算ユニ
   ットとの間の第２の流れとを、前記プロセッサ・メモリ
   の両区分の間で交番させるためのコントロール手段、を
   含むアレイ・プロセッサ。