JPH10134036A - マルチメディア信号プロセッサの単一命令多重データ処理 - Google Patents

マルチメディア信号プロセッサの単一命令多重データ処理

Info

Publication number
JPH10134036A
JPH10134036A JP9222416A JP22241697A JPH10134036A JP H10134036 A JPH10134036 A JP H10134036A JP 9222416 A JP9222416 A JP 9222416A JP 22241697 A JP22241697 A JP 22241697A JP H10134036 A JPH10134036 A JP H10134036A
Authority
JP
Japan
Prior art keywords
register
vector
instruction
data
srb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9222416A
Other languages
English (en)
Inventor
Le Trong Nguyen
トロン ギュエン リ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH10134036A publication Critical patent/JPH10134036A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30112—Register structure comprising data of variable length
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Complex Calculations (AREA)
  • Advance Control (AREA)
  • Image Processing (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】 【課題】 妥当な費用、高い計算能力、及び馴染みのプ
ログラミング環境を提供するＤＳＰを提供すること。 【解決手段】 本発明は、ベクトルプロセッサアーキテ
クチャはプログラム可能なサイズとタイプのデータエレ
メントを有する固定されたサイズのベクトルレジスタを
備える。データエレメントのタイプとサイズはベクトル
レジスタと関連したオペランドを操作する命令により定
義される。命令によって定義されるデータサイズはベク
トルレジスタの数と命令を完了するために実行される並
列演算の数を決める。本発明の１実施の形態は全てのサ
イズについての整数タイプと３２ビットデータエレメン
トに対する浮動小数点データ型の８ビット、９ビット、
１６ビット、及び３２ビットのデータエレメントサイズ
を支援する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタル信号プロ
セッサ、特にビデオ信号及びオーディオ信号の符号化(e
ncoding)及び復号化(decoding)のようなマルチメディア
機能に有利に適用される命令毎に多重データエレメント
の並列処理を行なうプロセッサに関する。
【０００２】
【従来の技術】実時間ビデオ符号化及び復号化などのマ
ルチメディア応用のためのプログラム可能ディジタル信
号プロセッサ（ＤＳＰ：Digital Signal Processor、以
下ＤＳＰと称する）は、制限された時間内に処理される
べき多量のデータが発生するので高速な処理能力を必要
とする。例えば特開平６−３０９３４９号公報または特
開平６−２６６８６０号公報に示すように、ディジタル
信号プロセッサに対する幾つかのアーキテクチャ(archi
tecture)が知られている。大部分のマイクロプロセッサ
に採用されたこのような汎用アーキテクチャは、実時間
ビデオ符号化または復号化のための充分な計算能力を有
するＤＳＰを提供するためには高速演算周期を必要とす
る。このため、このようなＤＳＰは高コストとなる。
【０００３】超長命令ワード（ＶＬＩＷ：Very Long In
struction Word、以下ＶＬＩＷと称する）プロセッサは
多くの機能ユニットを有するＤＳＰであって、これらの
大部分は相違し、比較的単純なタスク(task)を行う。Ｖ
ＬＩＷＤＳＰに対する単一命令は１２８バイト或いはそ
れ以上であり、分離された機能ユニットを並列に実行す
る分離された部分をもっている。ＶＬＩＷＤＳＰは多く
の機能ユニットが並列演算を行えるために高い計算能力
を備えている。また、ＶＬＩＷＤＳＰは各機能ユニット
が比較的小さくて単純なので比較的安価である。
【０００４】
【発明が解決しようとする課題】ＶＬＩＷ ＤＳＰの問
題は、ＶＬＩＷＤＳＰの機能ユニットに対する並列実行
に適しない入出力制御、ホストコンピュータとの通信、
及び他の機能を処理することに対する非効率性である。
また、ＶＬＩＷソフトウェアは、通常のソフトウェアと
相違し、ＶＬＩＷソフトウェアアーキテクチャに慣れて
いるプログラマとプログラムツールが足りないために、
開発し難い。
【０００５】妥当な費用、高い計算能力、及び馴染みの
プログラミング環境を提供するＤＳＰがマルチメディア
応用に要求されている。
【０００６】
【課題を解決するための手段】本発明の一特徴によれ
ば、マルチメディアディジタル信号プロセッサは、高い
計算能力を提供するためにベクトルデータ（即ち、オペ
ランド当たり多重データエレメント）を操作するベクト
ルプロセッサを含む。プロセッサはＲＩＳＣ型命令セッ
トを有する単一命令−多重データ(single-instruction-
multiple-data)アーキテクチャを使用する。プログラマ
にとっては、プログラム環境が馴染みの汎用プロセッサ
のプログラム環境と類似しているので、プログラムはベ
クトルプロセッサのプログラム環境に容易に適応でき
る。
【０００７】ＤＳＰは１セットの汎用ベクトルレジスタ
を含む。各ベクトルレジスタは固定サイズをもっている
が、使用者の選択可能なサイズの分離されたデータエレ
メントに分割される。従って、ベクトルレジスタに記憶
されたデータエレメントの数は、エレメントに対する選
択されたサイズによって決定される。例えば、３２バイ
トレジスタは３２個の８ビットデータエレメント、１６
個の１６ビットデータエレメント、或いは８個の３２ビ
ットデータエレメントに分けられる。データサイズと形
式の選択はベクトルレジスタと演算されたデータを処理
する命令によって行われ、命令に対する実行データパス
は命令によって指示されたデータサイズによって多数の
並列演算を実行する。
【０００８】ベクトルプロセッサに対する命令はオペラ
ンドとしてベクトルレジスタ或いはスカラレジスタをも
つことができ、計算能力が高くなるように並列にベクト
ルレジスタの多重データエレメントを操作することがで
きる。本発明によるベクトルプロセッサに対する命令セ
ットの例はコプロセッサインタフェース演算、フロー制
御演算、ロード／記憶演算、及び論理／算術演算を含
む。論理／算術演算は、データエレメントの結果的なデ
ータベクトルを発生するために、１つのベクトルレジス
タからのデータエレメントを、１つ或いはそれ以上の他
のベクトルレジスタからの対応するデータエレメントと
結合させる演算を含む。他の論理／算術演算は１つ或い
はそれ以上のベクトルレジスタからの各種のデータエレ
メントを混合するか、或いはベクトルレジスタからのデ
ータエレメントをスカラ量と結合させる。
【０００９】ベクトルプロセッアーキテクチャの拡張は
それぞれスカラデータエレメントを含むスカラレジスタ
を加算する。スカラとベクトルレジスタの結合(combina
tion）は、ベクトルの各データエレメントをスカラ値と
並列に結合する命令を含むベクトルプロセッサの命令セ
ットの拡張を容易にする。例えば、１つの命令がベクト
ルのデータエレメントにスカラ値を乗算する。また、ス
カラレジスタは単一データエレメントの記憶場所を提供
してベクトルレジスタから抽出されるか、或いはベクト
ルレジスタに記憶されるようにする。また、スカラレジ
スタはベクトルプロセッサとスカラレジスタのみを備え
るアーキテクチャをもつコプロセッサとの間に情報をパ
スするか、或いはロード／記憶演算に対する有効アドレ
スの計算に便利である。
【００１０】本発明の他の特徴によれば、ベクトルプロ
セッサのベクトルレジスタはバンク(bank)から組み合わ
せられる。各バンクは“現在(current）”バンクとして
選択でき、一方他のバンクは“交替(alternative）”バ
ンクである。ベクトルプロセッサの制御レジスタで“現
在バンク”ビットは現在バンクを指示する。ビットの数
の減縮にはベクトルレジスタを識別することが必要であ
り、現在バンクにベクトルレジスタを識別するために若
干の命令はレジスタ番号のみを提供する。ロード／記憶
命令はあるバンクからベクトルレジスタを識別するため
に付加ビットをもつ。従って、ロード／記憶命令は現在
バンクでデータを操作する間、交替バンクでデータを取
り出すことができる。これはイメージ処理及びグラフィ
ック手続に対するソフトウェアパイプライニングを容易
にし、論理／算術演算が規則を外れて交替レジスタバン
クをアクセスするロード／記憶演算によって実行される
ことができるために、データ取出し時にプロセッサ遅延
を減らす。他の命令により交替バンクは現在バンクから
のベクトルレジスタと交替バンクからの対応するベクト
ルレジスタを含むダブルサイズベクトルレジスタの使用
を可能にする。このようなダブルサイズレジスタは命令
構文(syntax)から識別されることができる。ベクトルプ
ロセッサで制御ビットはデフォールトベクトルサイズが
１つ或いは２つのベクトルレジスタのいずれか１つにな
るように設定できる。また、交替バンクは２つのソース
と２つの目的地レジスタを有するシャフル(shuffle）、
アンシャフル(unshuffle）、飽和(saturate)、及び条件
移動のような複合命令の構文でより小さくて且つ明確な
識別されたオペランドを使用可能にする。
【００１１】さらに、ベクトルレジスタは平均カッド(q
uad)、シャフル、アンシャフル、ペア式最大と交換、及
び飽和などの新規命令を具現する。これらの命令はビデ
オ符号化及び復号化のようなマルチメディア機能に共通
の演算を行い、他の命令セットが同一の機能を具現する
ために必要とする２或いはそれ以上の命令に代える。従
って、ベクトルプロセッサ命令セットはマルチメディア
応用時にプログラムの効率と速度を向上させる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施の形態をさらに詳しく説明する。
【００１３】図中の同一部分には同一符号を付する。
【００１４】図２は本発明の実施の形態によるマルチメ
ディア信号プロセッサ１００（ＭＳＰ：Multimedia Sig
nal Processor)の実施の形態のブロック図を示す。マル
チメディアプロセッサ１００は汎用プロセッサ１１０と
ベクトルプロセッサ１２０を含むプロセッシングコア１
０５を含む。プロセッシングコア１０５はＳＲＡＭ１６
０，１９０、ＲＯＭ１７０、及びキャッシュコントロー
ル１８０を含むキャッシュサブシステム１３０を通して
マルチメディアプロセッサ１００の残りに接続されてい
る。キャッシュコントロール１８０はプロセッサ１１０
に対する命令キャッシュ１６２とデータキャッシュ１６
４でＳＲＡＭ１６０を構成することができ、ベクトルプ
ロセッサ１２０に対する命令キャッシュ１９２とデータ
キャッシュ１９４でＳＲＡＭ１９０を構成することがで
きる。
【００１５】ワンチップＲＯＭ１７０はプロセッサ１１
０，１２０に対するデータと命令を含み、且つキャッシ
ュから構成することができる。好ましい実施の形態にお
いて、ＲＯＭ１７０はリセット及び初期化手続、自己テ
スト診断手続、インタラプト及び例外処理器、及びサウ
ンドブラスタエミュレーション用サブルーチン、Ｖ．３
４モデム信号処理用サブルーチン、一般電話機能、１−
Ｄ及び３−Ｄグラフィックサブライブラリ、及びＭＰＥ
Ｇ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３、Ｇ．
７２８、Ｇ．７２３のようなオーディオ及びビデオ標準
用サブルーチンライブラリを含む。
【００１６】キャッシュサブシステム１３０は、プロセ
ッサ１１０，１２０を２つのシステムバス１４０，１５
０に接続させ、プロセッサ１１０，１２０とバス１４
０、１５０に結合された装置に対するキャッシュとスイ
ッチングステーションとして作用する。システムバス１
５０はバス１４０よりさらに高いクロック周波数で動作
し、それぞれ外部ローカルメモリ、ホストコンピュータ
のローカルバス、ダイレクトメモリアクセス（ＤＭＡ：
Direct Memory Access）、及び各種アナログ／ディジタ
ル（Ａ／Ｄ）及びディジタル／アナログ（Ｄ／Ａ）変換
器に対するインタフェースを提供するデバイスインタフ
ェース１５２、ＤＭＡコントローラ１５４、ローカルバ
スインタフェース１５６、及びメモリコントローラ１５
８に接続されている。バス１４０にはシステムタイマ１
４２、ＵＡＲＴ(Universal Asynchronous Receiver Tra
nsceiver）１４４、ビットストリームプロセッサ１４
６、及びインタラプトコントローラ１４８が接続されて
いる。“マルチメディア信号プロセッサのマルチプロセ
ッサ動作及びビデオデータを処理するための方法及び装
置”の名称を有する本願出願と合体する特許出願は、プ
ロセッサ１１０，１２０がキャッシュシステム１３０と
バス１４０，１５０を通してアクセスする、好ましいデ
バイスとキャッシュサブシステム１３０の作用をさらに
詳しく説明している。
【００１７】プロセッサ１１０，１２０は分離されたプ
ログラムスレッド(thread)を実行し、それらに割り当て
られた特定タスクをより効率的に実行するために構造的
に相違する。プロセッサ１１０は実時間作動システムの
実行のような制御機能と多数の反復的な計算を要求しな
い類似機能を優先している。従って、プロセッサ１００
は高い計算能力を必要とせず、通常の汎用プロセッサア
ーキテクチャを用いて具現することができる。ベクトル
プロセッサ１２０は大部分のマルチメディア処理におい
て共通のデータブロックに対する反復的な演算を含むナ
ンバクランチング(number crunching)を施す。高い計算
能力と比較的単純なプログラミングのために、ベクトル
プロセッサ１２０はＳＩＭＤ(Single Instruction Mult
iple Data)アーキテクチャを有し、例示された実施の形
態でベクトルプロセッサ１２０における大部分のデータ
パスはベクトルデータ操作を支援するために２８８或い
は５７６ビットのうち１つの広さを有する。また、ベク
トルプロセッサ１２０に対する命令セットは特にマルチ
メディア問題に適した命令を含む。
【００１８】上述の実施の形態において、プロセッサ１
１０は４０ＭＨｚで動作して、ＡＲＭ７標準によって定
義されたレジスタセットを含むＡＲＭ７プロセッサのア
ーキテクチャと一致する３２ビットＲＩＳＣプロセッサ
である。ＡＲＭ７ＲＩＳＣプロセッサに対するアーキテ
クチャと命令セットはAdvance RISC Machines Ltd.から
入手可能な“ＡＲＭ７ＤＭＤａｔａＳｈｅｅｔ”、文書
番号：ＡＲＭＤＤＩ００１０Ｇに記載されている。ＡＲ
Ｍ７ＤＭＤａｔａＳｈｅｅｔはこの出願に参考として含
まれる。後述する別添Ａには好ましい実施の形態でＡＲ
Ｍ７命令セットの拡張を説明している。
【００１９】ベクトルプロセッサ１２０はベクトルとス
カラ量を全て演算する。好ましい実施の形態において、
ベクトルプロセッサ１２０は８０ＭＨｚで動作するパイ
プライン構造のＲＩＳＣエンジンから構成されている。
ベクトルプロセッサ１２０のレジスタは３２ビットスカ
ラレジスタ、３２ビット特殊目的レジスタ、２バンクの
２８８ビットベクトルレジスタ、及び２ダブルサイズ
（例えば、５７６ビット）ベクトルアキュムレータレジ
スタを含む。後述する別添Ｃにはベクトルプロセッサ１
２０の好ましい実施の形態に対するレジスタセットを説
明する。好ましい実施の形態において、プロセッサ１２
０は０〜３１の５ビットレジスタ番号によって命令が識
別される３２個のスカラレジスタを含む。また、２バン
クの３２ベクトルレジスタ構造からなっている６４個の
２８８ビットベクトルレジスタを備えている。各ベクト
ルレジスタは１ビットのバンク番号（０または１）と０
〜３１の５ビットベクトルレジスタ番号によって識別さ
れる。大部分の命令はただベクトルプロセッサ１２０の
制御レジスタＶＣＳＲに記憶されたデフォールトバンク
ビットＣＢＡＮＫとして指示された現在バンクからベク
トルレジスタをアクセスする。第２制御ビットＶＥＣ６
４はデフォールトによるレジスタ番号が各バンクからレ
ジスタを含むダブルサイズベクトルレジスタを識別する
かを指示する。命令の構文はベクトルレジスタを識別す
るレジスタ番号をスカラレジスタを識別するレジスタ番
号と区別する。
【００２０】各ベクトルレジスタはプログラム可能なサ
イズのデータエレメントに分割されることができる。表
１は２８８ビットベクトルレジスタ内でデータエレメン
トに対して支援されるデータ形式を示す。
【００２１】
【表１】
【００２２】後述する別添Ｄにおいて本発明の好ましい
実施の形態から支援されるデータサイズとデータ形式に
対する追加説明を提供する。
【００２３】ｉｎｔ９データ形式の場合、９ビットバイ
トが２８８ビットベクトルレジスタに必然的に包装され
るが、他のデータ形式の場合には２８８ビットベクトル
レジスタに全ての９ビットは使用されない。２８８ビッ
トベクトルレジスタは３２個の８ビット又は９ビット整
数データエレメント、１６個の１６ビット整数データエ
レメント、或いは８個の３２ビット整数または浮動小数
点エレメントを保有することができる。また、２ベクト
ルレジスタはダブルサイズベクトルでデータエレメント
を包装するように結合できる。本発明の好ましい実施の
形態で制御及び状態レジスタＶＣＳＲに制御ビットＶＥ
Ｃ６４を設定することは、ダブルサイズ（５７６ビッ
ト）がベクトルレジスタのデフォールトサイズの場合、
ベクトルプロセッサ１２０をモードＶＥＣ６４に設定す
る。
【００２４】また、マルチメディアプロセッサ１００は
両プロセッサ１１０，１２０がアクセスし得る１セット
の３２ビット拡張レジスタ１１５を含む。後述する別添
Ｂにおいて本発明の好ましい実施の形態で１セットのレ
ジスタとそれらの機能を説明する。拡張レジスタとベク
トルプロセッサ１２０のスカラ及び特殊目的のレジスタ
は、幾つかの環境でプロセッサ１１０がアクセスし得
る。２つの特殊“使用者”拡張レジスタはプロセッサ１
１０，１２０が同時にレジスタを読み取れるように２つ
の読取りポートをもっている。他の拡張レジスタは同時
にアクセスされることができない。
【００２５】ベクトルプロセッサ１２０はベクトルプロ
セッサがランニング或いはアイドル状態にあるかを示す
２つの選択的な状態（ＶＰ＿ＲＵＮ，ＶＰ＿ＩＤＬＥ）
を有する。プロセッサ１１０はベクトルプロセッサ１２
０が状態ＶＰ＿ＩＤＬＥにある時、ベクトルプロセッサ
１２０のスカラ或いは特殊目的のレジスタを読み取るか
書き込むことができるが、ベクトルプロセッサ１２０が
状態ＶＰ＿ＲＵＮにある間にプロセッサ１１０がベクト
ルプロセッサ１２０のレジスタを読み取ったり書き込ん
だりした結果は未定である。
【００２６】プロセッサ１１０に対するＡＲＭ７命令セ
ットの拡張は拡張レジスタとベクトルプロセッサ１２０
のスカラ及び特殊目的のレジスタをアクセスする命令を
含む。命令ＭＦＥＲ，ＭＦＥＰはそれぞれ、拡張レジス
タとベクトルプロセッサ１２０のスカラ或いは特殊目的
のレジスタからプロセッサ１１０の一般レジスタにデー
タを移動させる。命令ＭＴＥＲ，ＭＴＥＰはそれぞれ、
プロセッサ１１０の一般的なレジスタから拡張レジスタ
とベクトルプロセッサ１２０のスカラ或いは特殊目的の
レジスタにデータを移動させる。ＴＥＳＴＳＥＴ命令は
拡張レジスタを読み取り拡張レジスタのビット３０を１
に設定させる。命令ＴＥＳＴＳＥＴはプロセッサ１１０
が生産された結果を読み取るか、或いは使用したプロセ
ッサ１２０に対する信号を発生するようにビット３０を
設定することにより、使用者／生産者同期を容易にす
る。ＳＴＡＲＴＶＰ及びＩＮＴＶＰのようなプロセッサ
１１０に対する他の命令はベクトルプロセッサ１２０の
演算状態を制御する。
【００２７】プロセッサ１１０はベクトルプロセッサ１
２０の演算を制御するマスタプロセッサとしての役割を
果たす。プロセッサ１１０，１２０の間の不均衡分割制
御を使用することはプロセッサ１１０，１２０の同期化
問題を単純化させる。プロセッサ１１０はベクトルプロ
セッサ１２０が状態ＶＰ＿ＩＤＬＥにある間にベクトル
プロセッサ１２０に対するプログラムカウンタに命令ア
ドレスを記録することにより、ベクトルプロセッサ１２
０を初期化させる。その後、プロセッサ１１０はベクト
ルプロセッサ１２０を状態ＶＰ＿ＲＵＮに変更させるＳ
ＴＡＲＴＶＰ命令を実行する。状態ＶＰ＿ＲＵＮにおい
てベクトルプロセッサ１２０はキャッシュサブシステム
１３０を通して命令を取り出し、プロセッサ１１０と並
列にそれら命令を実行し、引き続き自分のプログラムを
実行する。起動後にベクトルプロセッサ１２０は例外に
会うか、適切な条件が満足されてＶＣＪＯＩＮまたはＶ
ＣＩＮＴ命令を実行するか、或いはプロセッサ１１０に
よってインタラプトがかかる時まで実行し続ける。ベク
トルプロセッサ１２０は拡張レジスタに結果を記録する
か、プロセッサ１１０，１２０の共有アドレス空間に結
果を記録するか、或いはベクトルプロセッサ１２０が状
態ＶＰ＿ＩＤＬＥに再進入する時プロセッサ１１０がア
クセスするスカラ或いは特殊目的のレジスタに結果を残
すことにより、プロセッサ１１０に対するプログラム実
行の結果をパスすることができる。
【００２８】ベクトルプロセッサ１２０は自分の例外を
処理することができない。例外を引き起こす命令の実行
時にベクトルプロセッサ１２０は状態ＶＰ＿ＩＤＬＥに
進入してプロセッサ１１０に対してダイレクトラインを
通してインタラプト要求(interrupt request）を発生す
る。ベクトルプロセッサ１２０はプロセッサ１１０が他
のＳＴＡＲＴＶＰ命令を実行する時まで状態ＶＰ＿ＩＤ
ＬＥに残っている。プロセッサ１１０は例外現象を判断
してベクトルプロセッサ１２０のレジスタＶＩＳＲＣを
読み取り、ベクトルプロセッサ１２０を更に初期化させ
ることによりできるだけ例外を処理し、その後所望に応
じて、実行を再び始めるようにベクトルプロセッサ１２
０を調整する。
【００２９】プロセッサ１１０によって実行されるＩＮ
ＴＶＰ命令は、ベクトルプロセッサ１２０がアイドル状
態ＶＰ＿ＩＤＬＥに進入するようにベクトルプロセッサ
１２０にインタラプトを掛ける。例えば、命令ＩＮＴＶ
Ｐはマルチタスクシステム(multitasking system）に用
いられ、ビデオ復号化のような１つのタスクからサウン
ドカードエミュレーションのような他のタスクにベクト
ルプロセッサを交換する。
【００３０】ベクトルプロセッサ命令ＶＣＩＮＴ，ＶＣ
ＪＯＩＮは命令によって指示された条件が満足される場
合、ベクトルプロセッサ１２０による実行を停止し、状
態ＶＰ＿ＩＤＬＥにベクトルプロセッサ１２０を設定
し、このような要求が遮断されない場合、プロセッサ１
１０に対するインタラプトを発する。ベクトルプロセッ
サ１２０のプログラムカウンタ（特殊目的のレジスタＶ
ＰＣ）はＶＣＩＮＴ或いはＶＣＪＯＩＮ命令の次の命令
アドレスを示す。プロセッサ１１０はＶＣＩＮＴ或いは
ＶＣＪＯＩＮ命令がインタラプト要求を引き起こしたか
否かを判断するために、ベクトルプロセッサ１２０のイ
ンタラプトソースレジスタＶＩＳＲＣをチェックするこ
とができる。ベクトルプロセサ１２０は大きいデータバ
スをもっており且つレジスタのセーブ及び復旧にさらに
効率的なので、ベクトルプロセッサ１２０によって実行
されたソフトウェアは環境スイッチングの間、レジスタ
をセーブし復旧する。“マルチプロセッサにおける効率
的な環境セービング及び復旧”との名称の本願出願と関
連した他の出願には環境スイッチングに対する好ましい
システムが記述されている。
【００３１】図１はベクトルプロセッサ１２０の好まし
い実施の形態の重要な機能ブロックを示す。ベクトルプ
ロセッサ１２０は命令取出しユニット（ＩＦＵ：Instru
ction Fetch Unit）２１０、デコーダ２２０、スケジュ
ーラ２３０、実行データパス２４０、及びロード／記憶
ユニット（ＬＳＵ：Load/Store Unit)２５０を含む。Ｉ
ＦＵ２１０は命令を取り出してブランチ(Branch)のよう
なフローコントロール命令を処理する。命令デコーダ２
２０はＩＦＵ２１０から達した順序によって各サイクル
ごとに１つの命令を復号化して、命令から復号化された
フィールド値をＦＩＦＯ方式でスケジューラ２３０に記
録する。スケジューラ２３０は演算実行段階において必
要とする実行制御レジスタに発行されるフィールド値を
選択する。発行選択は実行データパス２４０或いはロー
ド／記憶ユニット２５０のような処理資源の有効性とオ
ペランド(operand）依存性による。実行データパス２４
０はベクトルまたはスカラデータを操作する論理／算術
命令を実行する。ロード／記憶ユニット２５０はベクト
ルプロセッサ１２０のアドレス空間をアクセスするロー
ド／記憶命令を実行する。
【００３２】図３はメイン命令バッファ３１０と第２命
令バッファ３１２に分割された命令バッファを含むＩＦ
Ｕ２１０の実施の形態に対するブロック図を示す。メイ
ンバッファ３１０は現在プログラムカウントに対応する
命令を含む８つの連続命令を含む。第２命令バッファ３
１２はバッファ３１０命令の後続の８命令を含む。ＩＦ
Ｕ２１０はまたバッファ３１０或いは３１２の次のフロ
ーコントロール命令のターゲットを含んだ８連続命令を
含むブランチターゲットバッファ３１４を備える。好ま
しい実施の形態でベクトルプロセッサ１２０は各命令が
３２ビットで長い場合、ＲＩＳＣ形命令セットを使用
し、バッファ３１０，３１２，３１４は８×３２ビット
バッファであり、２５６ビット命令バスを通じてキャッ
シュサブシステム１３０に接続される。ＩＦＵ２１０は
単一クロックサイクル内にキャッシュサブシステム１３
０からバッファ３１０，３１２，３１４中のいずれか１
つに８命令をロードすることができる。レジスタ３４
０，３４２，３４４はそれぞれのバッファ３１０，３１
２，３１４にロードされた命令に対するベースアドレス
を指示する。
【００３３】マルチプレクサＭＵＸ３３２はメイン命令
バッファ３１０から現在命令を選択する。もし、現命令
がフローコントロール命令でなく且つ命令レジスタ３３
０に記憶された命令が復号化段階の実行より前にある場
合、現命令は命令レジスタ３３０に記憶され、プログラ
ムカウントは増分される。プログラムカウントの増分が
バッファ３１０にある最終の命令を選択した後、次のセ
ットの８命令はバッファ３１０にロードされる。もしバ
ッファ３１２が所望の８命令を含む場合、バッファ３１
２とレジスタ３４２の内容は直ちにバッファ３１０とレ
ジスタ３４０に移動され、８以上の命令はキャッシュサ
ブシステム１３０から第２命令バッファ３１２に予め取
り出される。加算器３５０はマルチプレクサＭＵＸ３５
２によって選択されたオフセットレジスタ３４２のベー
スアドレスから次のセットの命令のアドレスを決定す
る。加算器３５０からの結果アドレスはレジスタ３４２
からのアドレスがレジスタ３４０に移動した場合に或い
はその後にレジスタ３４２に記憶される。さらに、計算
されたアドレスは８命令に対する要求を有するキャッシ
ュサブシステム１３０に送られる。キャッシュサブシス
テム１３０に対する予備呼出がバッファ３１０に要求さ
れる時、バッファ３１２に対する次の８命令がまだ備え
られていない場合、予め要求された命令はキャッシュサ
ブシステム１３０から受信され次第にバッファ３１０に
記憶される。
【００３４】現在命令がフローコントロール命令の場
合、ＩＦＵ２１０はフローコントロール命令に対する条
件を評価し、フローコントロール命令を従うプログラム
カウントをアップデートさせることにより命令を処理す
る。ＩＦＵ２１０は条件変更可能な従前の命令が完了し
ていないために、条件が決定されていない場合に保留に
なる。ブランチがなされない場合、プログラムは増分さ
れ、次の命令が前記のように選択される。もしブランチ
が成されてブランチターゲットバッファ３１４がブラン
チのターゲットを含む場合、バッファ３１４とレジスタ
３４４の内容がバッファ３１０及びレジスタ３４０に移
動され、ＩＦＵ２１０はキャッシュサブシステム１３０
からの命令を待たずにデコーダ２２０に引き続き命令を
提供する。
【００３５】ブランチターゲットバッファ３１４に対す
る命令を予め取り出すために、スキャナ３２０は現在プ
ログラムカウント後の次のフロー制御命令を探すため、
バッファ３１０，３１２をスキャニングする。もしフロ
ー制御命令がバッファ３１０または３１２から発見され
る場合、スキャナ３２０は命令を含むバッファ（３１０
又は３１２）のベースアドレスからフロー制御命令のタ
ーゲットアドレスを含む整列したセットの８命令に対す
るオフセットを決定する。マルチプレクサ３５２，３５
４はレジスタ３４０或いは３４２からバッファ３１４に
対する新しいベースアドレスを発生する加算器３５０に
ベースアドレスとフローコントロール命令からオフセッ
トを提供する。新しいベースアドレスはキャッシュサブ
システム１３０に印加されてブランチターゲットバッフ
ァ３１４に８命令を引き続き提供する。
【００３６】“減少及び条件部ブランチ”命令（ＶＤ１
ＣＢＲ，ＶＤ２ＣＢＲ，ＶＤ３ＣＢＲ）及び“変更制御
レジスタ”命令ＶＣＨＧＣＲのようなフローコントロー
ル命令を処理する場合、ＩＦＵ２１０はプログラムカウ
ントに付加してレジスタ値を変更することができる。Ｉ
ＦＵ２１０がフローコントロール命令でない命令を発見
した時、その命令は命令レジスタ３３０に送られてから
デコーダ２２０に送り出される。
【００３７】デコーダ２２０は図４に示すように、スケ
ジューラ２３０でＦＩＦＯバッファ４１０のフィールド
に制御値を記録することにより、命令を復号化する。Ｆ
ＩＦＯバッファ４１０は４行列のフリップフロップを含
み、各フリップフロップは１つの命令の実行を制御する
するための５フィールドの情報を含むことができる。行
列０〜行列３はそれぞれ一番古いものから一番新しい命
令に対する情報を保有し、ＦＩＦＯバッファ４１０の情
報はさらに古い情報が命令として完全に除去されたと
き、さらに低い行列にシフトされる。スケジューラ２３
０は実行レジスタ４２１〜４２７を含むコントロールパ
イプ４２０にロードされる命令の必要なフィールドを選
択することにより、実行端に命令を発行する。大部分の
命令は不規則的な順序で発行と実行を予定することがで
きる。特に論理／算術演算とロード／記憶演算の順序は
ロード／記憶演算と論理／算術演算との間のオペランド
従属性がない限り任意である。ＦＩＦＯバッファ４１０
でフィールド値の比較はあるオペランド従属性が存在す
るかを指示する。
【００３８】図５はベクトルプロセッサ１２０のアドレ
ス空間をアクセスせず、レジスタ対レジスタ演算を行う
命令に対する６段実行パイプラインを示す。命令取出し
段階５１１でＩＦＵ２１０は前記のように命令を取り出
す。取出し端はＩＦＵ２１０がパイプライン遅延、未解
決ブランチ条件、或いは予め取り出された命令を提供す
るキャッシュサブシステム１３０における遅延によって
保留されない限り１クロックサイクルを必要とする。復
号化段階５１２でデコーダ２２０はＩＦＵ２１０から命
令を復号化してスケジューラ２３０に命令に対する情報
を記録する。尚、復号化段階５１２はＦＩＦＯ４１０で
いずれの行列も新しい演算を利用しない限り１クロック
サイクルを必要とする。演算はＦＩＦＯ４１０で第１サ
イクルの間コントロールパイプ４２０に発行されること
ができるが、さらに古い演算の発行によって遅延するこ
ともある。
【００３９】実行データパス２４０はレジスタ対レジス
タ演算を行い、ロード／記録演算に対するアドレスを提
供する。図８は実行データパス２４０の実施の形態のブ
ロック図であり、実行段階５１４，５１５，５１６と関
連して説明される。実行レジスタ４２１は読取り段階５
１４の間クロックサイクルで読み取られたレジスタファ
イル６１０に２レジスタを識別する信号を提供する。レ
ジスタファイル６１０は３２スカラレジスタと６４ベク
トルレジスタを含む。図９はレジスタファイルのブロッ
ク図である。レジスタファイル６１０は各クロックサイ
クルごとに２読取り及び２書込みを収容するように２つ
の読取りポートと２つの書込みポートをもっている。各
ポートは選択回路６１２，６１４，６１６或いは６１８
と、２８８ビットデータバス６１３，６１５，６１７或
いは６１９を含む。回路６１２，６１４，６１６，６１
８のような選択回路は当分野の周知された事項であり、
命令から典型的に抽出された５ビットレジスタ番号から
デコーダ２２０が導出するアドレス信号ＷＲＡＤＤＲ
１，ＷＲＡＤＤＲ２，ＲＤＡＤＤＲ１或いはＲＤＡＤＤ
Ｒ２と、命令又は制御状態レジスタＶＣＳＲからのバン
クビットと、レジスタがベクトルレジスタ或いはスカラ
レジスタであるかを指示する命令構文を使用する。デー
タ読取りはマルチプレクサ６５６を通してロード／記憶
ユニット２５０に対してなされるか、或いはマルチプレ
クサ６２２，６２４を通してマルチプライヤ６２０、算
術論理ユニット６３０、又はアキュムレータ６４０に対
してなされる。大部分の演算は２レジスタを読み取り、
読取り段階５１４は１サイクルで完了する。しかし、乗
算及び加算命令ＶＭＡＤ及びダブルサイズベクトルを調
整する命令のような幾つかの命令は２以上のレジスタか
らデータを必要とするので、読取り段階５１４は１クロ
ックサイクルよりさらに長くなる。
【００４０】実行段階５１５において、マルチプライヤ
６２０、算術論理ユニット６３０、及びアキュムレータ
６４０を通る間、処理データはレジスタファイル６１０
から予め読み取られる。実行段階５１５は必要なデータ
の読取りに多数のサイクルが要求される場合、読取り段
階５１４をオーバーラップすることができる。実行段階
５１５の期間はデータエレメントのタイプ（整数或いは
浮動小数点）及び処理されたデータの量（読み取りサイ
クルの数）によって変わる。実行レジスタ４２２，４２
３，４２５の信号は実行段階の間行われた第１演算のた
めに算術論理ユニット６３０、アキュムレータ６４０、
及びマルチプライヤ６２０に対する入力データを制御す
る。実行レジスタ４３２，４３３，４３５は実行段階５
１５の間行われた第２演算を制御する。
【００４１】図１０は乗算器（マルチプライヤ）６２０
とＡＬＵ(arithmetic and logic unit）６３０の実施の
形態に対するブロック図である。マルチプライヤ６２０
は８つの独立した３６×３６ビットマルチプライヤ６２
６を含む整数マルチプライヤである。それぞれのマルチ
プライヤ６２６は制御回路に相互接続された４つの９×
９ビットマルチプライヤを含む。８ビット及び９ビット
データエレメントサイズをもつ場合、スケジューラ２３
０からの制御信号は４つの９×９ビットマルチプライヤ
を互いに分離させて各マルチプライヤ６２６が４乗算を
行うようにすることで、マルチプライヤ６２０が１サイ
クルの間３２独立乗算を行うようにする。１６ビットデ
ータエレメントの場合、制御回路は一対の９×９ビット
マルチプライヤが共に動作するように接続させて、マル
チプライヤ６２０は１６並列乗算を行う。３２ビット整
数データエレメント形の場合、８つのマルチプライヤ６
２６はクロックサイクルごとに８並列乗算を行う。乗算
の結果は９ビットデータエレメントサイズに対いて５７
６ビットを提供し、そして他のデータサイズに対して５
１２ビットを提供する。
【００４２】ＡＬＵ６３０は２クロックサイクル内にマ
ルチプライヤ６２０から生成された５７６ビットまたは
５１２ビットの結果を処理することができる。ＡＬＵ６
３０は８つの独立した３６ビットＡＬＵ６３６を含む。
各ＡＬＵ６３６は浮動小数点加算と乗算のための３２×
３２ビット浮動小数点ユニットを含む。整数操作のため
に各ＡＬＵ６３６は独立した８ビット及び９ビット操作
を行うことができ、１６ビット及び３２ビット整数デー
タエレメントに対して２或いは４セットで互いに接続さ
れ得る４ユニットを含む。
【００４３】累算器（アキュムレータ）６４０は結果を
累算し、中間結果でさらに高い精密度のために２つの５
７６ビットレジスタを含む。
【００４４】記録段階５１６の間実行段階の結果はレジ
スタファイル６１０に記憶される。２つのレジスタは単
一クロックサイクルの間に記録されることができ、入力
マルチプレクサ６０２，６０５は記録される２データ値
を選択する。演算に対する記録段階５１６の期間は演算
結果として記録されるデータの量と、レジスタファイル
６１０に記録することによりロード命令を完了できるＬ
ＳＵ２５０からの完了によって異なる。実行レジスタ４
２６，４２７からの信号は論理ユニット６３０、アキュ
ムレータ６４０、及びマルチプライヤ６２０のデータが
記録されるレジスタを選択する。
【００４５】図６はロード命令の実行のための実行パイ
プライン５２０を示す。実行パイプライン５２０のため
の命令取出し段階５１１、復号化段階５１２、及び発行
段階５１３はレジスタ対レジスタ演算に対して説明され
たものと同一である。また、読取り段階５１４はキャッ
シュサブシステム１３０に対する呼出用アドレスを決定
するために実行データパス２４０がレジスタファイル６
１０からデータを使用することを除いては前述と同一で
ある。アドレス段階５２５においてマルチプレクサ６５
２，６５４，６５６は実行段階５２６，５２７のために
ロード／記憶ユニット２５０に提供されるアドレスを選
択する。ロード演算に対する情報は段階５２６，５２７
の間ＦＩＦＯ４１０に残留し、一方ロード／記憶ユニッ
ト２５０は演算を処理する。
【００４６】図１１はロード／記憶ユニット２５０に対
する実施の形態を示す。２５６段階の間５２５段階で決
定されたアドレスのデータのためにキャッシュサブシス
テム１３０に対するコール（ｃａｌｌ）を行う。好まし
い実施の形態はプロセッサ１１０，１２０を含む多重デ
バイスがキャッシュサブシステム１３０を通してローカ
ルアドレス空間をアクセスする場合、トランザクション
ベースキャッシュコール(transaction based cache cal
l)を使用する。要求されたデータはキャッシュサブシス
テム１３０に対するコール後に幾つかのサイクルの間に
使用し得ないが、ロード／記憶ユニット２５０は他のコ
ールが保留(pending）されている間キャッシュサブシス
テムに対するコールをすることができる。従って、ロー
ド／記憶ユニット２５０は停止されない。要求されたデ
ータを提供するためにキャッシュサブシステムに要求さ
れるクロックサイクルの数は、データキャッシュ１９４
にヒット或いはミスが存在するかによっている。
【００４７】ドライブ段階５２７において、キャッシュ
サブシステム１３０はロード／記憶ユニット２５０に対
するデータ信号を要求する。キャッシュサブシステム１
３０はロード／記憶ユニット２５０にサイクル当たり２
５６ビット（３２バイト）データを提供することができ
る。バイトアライナ７１０は２８８ビット値を提供する
ために対応する９ビット記憶位置に３２バイトをそれぞ
れ整列させる。２８８ビットフォーマットは時々９ビッ
トデータエレメントを使用するＭＰＥＧ符号化及び復号
化のようなマルチメディア応用に便利である。２８８ビ
ット値は読取りデータバッファ７２０に記録される。記
録段階５２８でスケジューラ２３０はＦＩＦＯバッファ
４１０から実行レジスタ（４２６または４２７）にフィ
ールド４を伝送して、データバッファ７２０からレジス
タファイル６１０に２８８ビット量を記録する。
【００４８】図７は記憶命令の実行のための実行パイプ
ライン５３０を示す。実行パイプライン５３０のための
取出し段階５１１、復号化段階５１２、及び発行段階５
１３は前述と同様である。読み取り段階５１４は記憶さ
れるべきデータとアドレス計算用データとを読み取るこ
とを除いては前述と同一である。記憶されるべきデータ
はロード／記憶ユニット２５０で記録データバッファ７
３０に記録される。マルチプレクサ７４０は９ビットバ
イトを提供するフォーマットのデータを８ビットバイト
を有する通常のフォーマットに変換する。バッファ７３
０からの変換されたデータとアドレス計算段階５２５か
らの関連アドレスはＳＲＡＭ段階５３６の間キャッシュ
サブシステム１３０に並列に送られる。
【００４９】ベクトルプロセッサ１２０の好ましい実施
の形態において、各命令は３２ビット長であって、図８
に示された９つのフォーマットのうち１つをもち、ＲＥ
ＡＲ，ＲＥＡＩ，ＲＲＲＭ５，ＲＲＲＲ，ＲＩ，ＣＴ，
ＲＲＲＭ９，ＲＲＲＭ＊，及びＲＲＲＭ９＊＊のレベル
が付けてある。なお、別添Ｅにおいてベクトルプロセッ
サ１２０に対する命令セットについて説明する。
【００５０】有効アドレスを決定する時にスカラレジス
タを使用する幾つかのロード、記憶、及びキャッシュ演
算はＲＥＡＲフォーマットをもつ。ＲＥＡＲ−フォーマ
ット命令は０００ｂのビット２９〜３１によって識別さ
れ、スカラレジスタに対する２つのレジスタ番号ＳＲ
ｂ，ＳＲｉとビットＤによるスカラ或いはベクトルレジ
スタである可能性のあるレジスタのレジスタ番号Ｒｎに
よって識別される３オペランドをもつ。バンクビットＢ
はレジスタＲｎに対するバンクを識別するか、或いはデ
フォールトベクトルレジスタサイズがダブルサイズの場
合、ベクトルレジスタＲｎがダブルサイズベクトルレジ
スタであるかを指示する。ｏｐ−コードフィールドＯｐ
ｃはオペランドに実行される演算を識別し、フィールド
ＴＴはロード或いは記憶のような伝送タイプを指す。典
型的なＲＥＡＲ−フォーマット命令はスカラレジスタＳ
Ｒｂ，ＳＲｉの内容を加算することにより決定されるア
ドレスからレジスタＲｎをロードする命令ＶＬである。
もしビットＡが設定される場合、計算されたアドレスは
スカラレジスタＳＲｂに記憶される。
【００５１】ＲＥＡ１−フォーマット命令は、フィール
ドＩＭＭの８ビット中間値がスカラレジスタＳＲｉの内
容の代わりに使用されることを除いてはＲＥＡＲ命令と
同一である。ＲＥＡＲとＲＥＡＩフォーマットはデータ
エレメントサイズフィールドを持たない。
【００５２】ＲＲＲＭ５フォーマットは２ソースオペラ
ンドと１目的オペランドをもつ命令のためのものであ
る。これらの命令は３レジスタオペランド或いは２レジ
スタオペランドと５ビット中間値のうち１つを有する。
別添Ｅに示すように、フィールドＤ，Ｓ，Ｍの符号化は
第１ソースオペランドＲａがスカラまたはベクトルレジ
スタであるか否かを判断し、第２ソースオペランドＲｂ
／ＩＭ５がスカラレジスタ、ベクトルレジスタ、或いは
５ビット中間値であるか否かを判断し、目的レジスタＲ
ｄがスカラ或いはベクトルレジスタであるか否かを判断
する。
【００５３】ＲＲＲＲフォーマットは４レジスタオペラ
ンドをもつ命令のためのものである。レジスタ番号Ｒ
ａ，Ｒｂはソースレジスタを指摘する。レジスタ番号Ｒ
ｄは目的レジスタを示し、レジスタ番号Ｒｃはフィール
ドＯｐｃによるソースまたは目的レジスタのうち１つを
示す。レジスタＲｂがスカラレジスタであることを指示
するようにビットＳが設定されている場合を除いて全て
のオペランドはベクトルレジスタである。フィールドＤ
Ｓはベクトルレジスタに対するデータエレメントサイズ
を示す。フィールドＯｐｃは３２ビットデータエレメン
トに対するデータ型を選択する。
【００５４】ＲＩ−フォーマット命令は中間値をレジス
タにロードさせる。フィールドＩＭＭは１８ビットまで
の中間値を含む。レジスタ番号ＲｄはビットＤによるス
カラレジスタと現在バンクのベクトルレジスタのうち１
つである目的レジスタを示す。フィールドＤＳ，Ｆはそ
れぞれのデータエレメントサイズとタイプを指す。３２
ビット整数データエレメントの場合、１８ビット中間値
はレジスタＲｄにロードされる前に拡張されたサインで
ある。浮動小数点データエレメントの場合、ビット１
８、ビット１７〜１０、及びビット９〜０はそれぞれ３
２ビット浮動小数点値のサイン、指数、及び仮数(manti
ssa)を示す。
【００５５】ＣＴフォーマットはフローコントロール命
令に対するものであり、ｏｐ−コードフィールドＯｐ
ｃ、条件フィールドＣｏｎｄ、２３ビット中間値ＩＭＭ
を含む。条件フィールドによって示される条件が真実で
ある場合、ブランチが取られる。可能な条件コードは
“常時(always)”、“より少ない(less than）”、“同
一(equal）”、“以下或いは同一(less than or equa
l)”、“より大きい(greaterthan)”、“同一でない(no
t equal）”、“より大きいか或いは同一(greater than
or equal) ”、及び“オーバフロー(overflow)”であ
る。状態及び制御レジスタＶＣＳＲでビットＧＴ，Ｅ
Ｑ，ＬＴ，ＳＯは条件を評価するのに用いられる。
【００５６】フォーマットＲＲＲＭ９は３レジスタオペ
ランド或いは２レジスタオペランドと９ビット中間値の
うちいずれかを提供する。ビットＤ，Ｓ，Ｍの組合せは
どのオペランドがベクトルレジスタ、スカラレジスタ、
或いは９ビット中間値であるかを示す。フィールドＤＳ
はデータエレメントサイズを示す。ＲＲＲＭ９＊とＲＲ
ＲＭ９＊＊フォーマットはＲＲＲＭ９フォーマットの特
殊なケースであって、演算コードフィールドＯｐｃによ
って区別される。ＲＲＲＭ９＊＊フォーマットはソース
レジスタ番号Ｒａを条件コードＣｏｎｄとＩＤフィール
ドに置き換えた。ＲＲＲＭ９＊＊フォーマットは中間値
の最上位ビットＭＳＢを条件コードＣｏｎｄとビットＫ
に置き換えた。ＲＲＲＭ９＊とＲＲＲＭ９＊＊に対する
追加説明が条件部移動命令ＶＣＭＯＶ、エレメントマス
クを有する条件部移動ＣＭＯＶＭ、及び比較とマスク設
定ＣＭＰＶ命令と関連して後述する別添Ｅになされてい
る。
【００５７】以上、本発明による特定の好ましい実施の
形態に関連して図示し述べたが、特許請求の範囲によっ
て設けられる本発明の精神や分野を外れない限度内で本
発明を多様に改造及び変換し得ることは当分野で通常の
知識を有する者には明らかなことである。
【００５８】［別添Ａ］例示的な実施例において、プロ
セッサ１１０はＡＲＭ７プロセッサの規格に合う汎用プ
ロセッサである。ＡＲＭ７プロセッサ内のレジスタ内の
説明に関するＡＲＭアーキテクチャ文献或いはＡＲＭ７
データシート（１９９４年１２月に発行された文献番号
ＡＲＭＤＤＩ００２０Ｃ）を参照する。
【００５９】ベクトルプロセッサ１２０との相互作用の
ために、プロセッサ１１０はベクトルプロセッサを開始
及び停止させ、同期を含んだベクトルプロセッサ状態を
テストし、ベクトルプロセッサ１２０内のスカラ／特殊
レジスタからのデータをプロセッサ１１０内の汎用レジ
スタ側に伝送し、一般レジスタからのデータをベクトル
プロセッサスカラ／特殊レジスタ側に伝送する。このよ
うな伝送のためには仲介者としてメモリを必要とする。
【００６０】表２にはベクトルプロセッサの相互作用の
ためのＡＲＭ７命令セットの拡張について説明されてい
る。
【００６１】
【表２】
【００６２】
【表３】
【００６３】表３にはＡＲＭ７の例外がリストされてお
り、これら例外はフローティング命令を行う前に検出及
び報告される。例外ベクトルアドレスは１６進数表記で
与えられる。
【００６４】
【表４】
【００６５】次に、ＡＲＭ７命令セットに対する拡張の
構文について説明する。用語説明及び命令フォーマット
に関するＡＲＭアーキテクチャ文献或いはＡＲＭ７デー
タシート（１９９４年１２月に発行された文献番号ＡＲ
ＭＤＤＩ００２０Ｃを参照する。
【００６６】前記ＡＲＭアーキテクチャはコプロセッサ
インタフェースのための３種類の命令フォーマットを提
供する。
【００６７】１．コプロセッサデータ演算（ＣＤＰ） ２．コプロセッサデータ伝送（ＬＤＣ，ＳＴＣ） ３．コプロセッサレジスタ伝送（ＭＲＣ，ＭＣＲ） ＭＳＰアーキテクチャ拡張は３種類の形態を全て使用す
る。前記コプロセッサのデータ演算フォーマットＣＤＰ
はＡＲＭ７側に再び伝送する必要のない演算のために用
いられる。
【００６８】
【表５】
【００６９】
【表６】
【００７０】コプロセッサデータ伝送フォーマット（Ｌ
ＤＣ，ＳＴＣ）はベクトルプロセッサのレジスタのサブ
セットをメモリに直接ロード或いは記憶させるのに用い
られる。前記ＡＲＭ７プロセッサはワードアドレスを供
給する役目をし、前記ベクトルプロセッサはデータを供
給又は受信し、伝送されたワードの個数を制御する。よ
り詳細なことはＡＲＭ７データシートを参照する。
【００７１】
【表７】
【００７２】
【表８】
【００７３】コプロセッサレジスタ伝送フォーマット
（ＭＲＣ，ＭＣＲ）はＡＲＭ７とベクトルプロセッサと
の間で直接情報を通信するのに用いられる。このフォー
マットはＡＲＭ７レジスタとベクトルプロセッサスカラ
或いは特殊レジスタとの間の移動に用いられる。
【００７４】
【表９】
【００７５】
【表１０】
【００７６】拡張ＡＲＭ命令説明 拡張ＡＲＭ命令についてはアルファベット順で説明す
る。
【００７７】ＣＡＣＨＥ キャッシュ演算
【００７８】
【表１１】
【００７９】アセンブラ構文 ＳＴＣ｛ｃｏｎｄ｝ ｐ１５，ｃ０ｐｃ，（Ａｄｄｒｅ
ｓｓ） ＣＡＣＨＥ｛ｃｏｎｄ｝Ｏｐｃ，（Ａｄｄｒｅｓｓ） ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，Ｉｓ，ｇｅ，Ｉｔ，ｇｔ，ｌ
ｅ，ａｉ，ｎｖ｝、Ｏｐｃ＝｛０，１，３｝。ＬＤＣ／
ＳＴＣフォーマットのＣＲｎフィールドはＯｐｃを特定
するのに用いられるので、演算コードの十進数表記は第
１構文で文字“ｃ”（即ち、０の代わりにｃ０を使用す
る）で開始すべきことに注目されたい。アドレスモード
構文に関するＡＲＭ７データシートを参照する。
【００８０】
【表１２】
【００８１】演算 ＥＡを算出する方法に対するＡＲＭ７データシートを参
照する。
【００８２】例外 ＡＲＭ７保護侵害ＩＮＴＶＰ インタラプトベクトルプロセッサ
【００８３】
【表１３】
【００８４】アセンプラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，１，ｃ０，ｃ０，ｃ０ ＩＮＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌｅ，ａ
ｌ，ｎｓ｝ 説明 この命令はＣｏｎｄが真の時にのみ行われる。
【００８５】この命令はベクトルプロセッサを停止させ
るために信号伝送を行う。
【００８６】ＡＲＭ７はベクトルプロセッサの停止を待
たず、次の命令を引き続き行う。
【００８７】ＭＦＥＲ使用中(busy)待機ループはこの命
令が行われた後にベクトルプロセッサが停止されたかを
調べるために用いられるべきである。この命令はベクト
ルプロセッサが予めＶＰ＿ＩＤＬＥ状態であれば、何の
影響も及ぼさない。
【００８８】ビット１９：１２，７：１５及び３：０は
予約されている。
【００８９】例外 ベクトルプロセッサ利用不可能。
【００９０】ＭＦＥＲ 拡張レジスタからの移動
【００９１】
【表１４】
【００９２】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＦＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝、そしてＲＮＡ
ＭＥはアーキテクチャ的に特定されたレジスタニモニッ
ク｛即ち、ＰＥＲＯ或いはＣＳＲ｝を意味する。
【００９３】
【表１５】
【００９４】ビット１９：１７及び７：５は予約されて
いる。
【００９５】例外 使用者モード中にＰＥＲｘをアクセスしようとする時の
保護侵害ＭＦＶＰ ベクトルプロセッサからの移動
【００９６】
【表１６】
【００９７】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，Ｃｒｎ，ＣＲｍ，
０ ＭＦＶＰ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｃ
Ｒｎ＝｛ｃ０，・・・ｃ１５｝，ＣＲｍ＝｛ｃ０，・・
ｃ１５｝、そしてＲＮＡＭＥはアーキテクチャ的に特定
されたレジスタニモニック｛即ち、ＳＰＯ或いはＶＣ
Ｓ｝を意味する。
【００９８】
【表１７】
【００９９】ＳＲ０は常に０である３２ビットと判読
し、これに対する記録は無視される。
【０１００】例外 ベクトルプロセッサ利用不可能ＭＴＥＲ 拡張レジスタ側への移動
【０１０１】
【表１８】
【０１０２】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＲＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝，そしてＲＮＡ
ＭＥはアーキテクチャ的に特定されたレジスタニモニッ
ク｛即ち、ＰＥＲＯ或いはＣＳＲ｝を意味する。
【０１０３】
【表１９】
【０１０４】ビット１９：１７及び７：５は予約されて
いる。
【０１０５】例外 使用者モード中にＰＥＲｘをアクセスしようとする時の
保護侵害ＭＴＶＰ ベクトルプロセッサ側への移動
【０１０６】
【表２０】
【０１０７】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＲｎ，ＣＲｍ，
０ ＭＲＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌｅ，ａ
ｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，ＣＲｎ＝
｛ｃ０，・・ｃ１５｝、ＣＲｍ＝｛ｃ０，・・・ｃ１
５｝、そしてＲＮＡＭＥはアーキテクチャ的に特定され
たレジスタニモニック｛即ち、ＳＰＯ或いはＶＣＳ｝を
意味する。
【０１０８】
【表２１】
【０１０９】例外 ベクトルプロセッサ利用不可能ＰＦＴＣＨ プリフェッチ
【０１１０】
【表２２】
【０１１１】アセブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ１５，２，（Ａｄｄｒｅｓｓ） ＭＦＴＣＨ｛ｃｏｎｄ｝（Ａｄｄｒｅｓｓ） ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝、アドレスモード構文に関するＡＲＭ
７データシートを参照する。
【０１１２】説明 この命令はＣｏｎｄが真の時にのみ行われる。ＥＡによ
って特定されたキャッシュラインはＡＲＭ７データキャ
ッシュ側にプリフェッチされる。
【０１１３】演算 ＥＡが算出される方法に関してはＡＲＭ７データシート
を参照する。
【０１１４】例外 無しＳＴＡＲＴＶＰ 開始ベクトルプロセッサ
【０１１５】
【表２３】
【０１１６】アセブラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，２，ｃ０，ｃ０，ｃ０ ＳＴＡＲＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝ 説明 この命令はＣｏｎｄが真の時にのみ行われる。この命令
は遂行を開始するようにベクトルプロセッサ側に信号伝
送を行い、ＶＩＳＲＣ（ｖｊｐ）とＶＩＳＲＣ（ｖｉ
ｐ）を自動的にクリアさせる。ＡＲＭ７はベクトルプロ
セッサが遂行を開始することを待たず、次の命令を引き
続き行う。前記ベクトルプロセッサの状態はこの命令が
行われる前に所望の状態に初期化されるべきである。こ
の命令は前記ベクトルプロセッサが予めＶＰ＿ＲＵＮ状
態になっている場合には何の影響も及ぼさない。
【０１１７】ビット１９：１２，７：５，及び３：０は
予約されている。
【０１１８】例外 ベクトルプロセッサ利用不可能ＴＥＳＴＳＥＴ テスト及びセット
【０１１９】
【表２４】
【０１２０】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，０，Ｒｄ，ｃ０，ｃＥＲ，０ ＴＥＳＴＳＥＴ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｒｅ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・ｒ１５｝，ＥＲ
＝｛０，・・１５｝，そしてＲＡＮＡＭＥはアーキテク
チャ的に特定されたレジスタニモニック（即ち，ＵＥＲ
１或いはＶＡＳＹＮＣ）を意味する。
【０１２１】説明 この命令はＣｏｎｄが真の時にのみ行われる。この命令
はＵＥＲｘ乃至ＲＤの内容を復帰させ、ＵＥＲｘ（３
０）を１に設定する。ＡＲＭ７レジスタ（１５）が目的
レジスタとして特定されると、ＵＥＲｘ（３０）はＣＰ
ＳＲのＺビットから復帰し、これにより短い使用中(bus
y)待機ループが行われることができる。現在、ＵＥＲ１
のみがこの命令に従って動作するように定義されてい
る。
【０１２２】ビット１９：１２及び７：５は予約されて
いる。
【０１２３】例外 無し ［別添Ｂ］マルチメディアプロセッサのアーキテクチャ
１００はプロセッサ１１０がＭＦＥＲ命令或いはＭＴＥ
Ｒ命令でアクセスする拡張レジスタを定義する。この拡
張レジスタは特権拡張レジスタと使用者拡張レジスタを
含んでいる。
【０１２４】特権拡張レジスタはマルチメディア信号プ
ロセッサの演算を制御するのに主に用いられる。これら
は表１２に示されている。
【０１２５】
【表２５】
【０１２６】前記制御レジスタはＭＳＰ（１００）の演
算を制御する。ＣＴＲの全てのビットはリセット時にク
リアされる。前記レジスタ定義は表２Ｂに示されてい
る。
【０１２７】
【表２６】
【０１２８】
【表２７】
【０１２９】前記状態レジスタはＭＳＰ（１００）の状
態を指示する。フィールドＳＴＲの全てのビットはリセ
ット時にクリアされる。レジスタ定義は表１４に示され
ている。
【０１３０】
【表２８】
【０１３１】プロセッサバージョンレジスタはプロセッ
サのマルチメディア信号プロセッサファミリーの特定プ
ロセッサの特定バージョンを表示する。
【０１３２】ベクトルプロセッサインタラプトマスクレ
ジスタＶＩＭＳＫはプロセッサ１１０にベクトルプロセ
ッサ例外を報告する演算を制御する。ＶＩＭＳＫのそれ
ぞれのビットはＶＩＳＲＣレジスタの対応ビットと共に
セットされると、ＡＲＭ７に対してインタラプトを行う
例外をイネーブルさせる。これはベクトルプロセッサ例
外を検出する方法には何の影響も及ぼさず、但し前記例
外がＡＲＭ７に対してインタラプトを掛けるべきかにの
み影響を及ぼす。ＶＩＭＳＫの全てのビットはリセット
時にクリアされる。レジスタ定義は表１５に示されてい
る。
【０１３３】
【表２９】
【０１３４】ＡＲＭ７命令アドレス区切り点レジスタは
ＡＲＭ７プログラムデバック(debugging）時にこれを支
援する。レジスタ定義は表１６に示されている。
【０１３５】
【表３０】
【０１３６】ＡＲＭ７データアドレス区切り点レジスタ
はＡＲＭ７プログラムデバッグ(debugging）時にこれを
支援する。レジスタ定義は表１７に示されている。
【０１３７】
【表３１】
【０１３８】スクラッチパッドレジスタはキャッシュサ
ブシステム１３０のＳＲＡＭを使用して形成されたスク
ラッチのアドレスとサイズを構成する。レジスタ定義は
表１８に示されている。
【０１３９】
【表３２】
【０１４０】使用者拡張レジスタはプロセッサ１１０，
１２０の同期に主に用いられる。使用者拡張レジスタは
ビット３０にマッピングされた１ビットのみを持てるよ
うに現在定義されており、“ＭＦＥＲＲ１５，ＵＥＲ
ｘ”のような命令は例えばビット値をＺフラグ側に復帰
させる。ビットＵＥＲｘ（３１）及びＵＥＲｘ（２９：
０）は常にゼロと判読される。使用者拡張レジスタは表
１９に説明されている。
【０１４１】
【表３３】
【０１４２】表２０はパワーオンリセット時の拡張レジ
スタの状態を示す。
【０１４３】
【表３４】
【０１４４】［別添Ｃ］ベクトルプロセッサ１２０のア
ーキテクチャ状態は３２個の３２ビットスカラレジス
タ；３２個の２８８ビットベクトルレジスタの２つのバ
ンク：一対の５７６ビットベクトルアキュムレータレジ
スタ；１セットの３２ビット特殊レジスタを含んでい
る。スカラレジスタ、ベクトルレジスタ及びアキュムレ
ータレジスタは汎用プログラミングのためのものであ
り、多数の他のデータ形態を支援する。
【０１４５】このセクション及び次のセクションでは次
の表記を使用する。：ＶＲはベクトルレジスタを示し、
ＶＲｉは第ｉベクトルレジスタ（ゼロオフセット）を示
し、ＶＲ［ｉ］はベクトルレジスタＶＲの第ｉデータエ
レメントを示し、ＶＲ（ａ：ｂ）はベクトルレジスタＶ
Ｒのビットａ乃至ビットｂを示し、ＶＲ［ｉ］（ａ：
ｂ）はベクトルレジスタＶＲの第ｉデータエレメントの
ビットａ乃至ビットｂを示す。
【０１４６】ベクトルアーキテクチャは一つのベクトル
レジスタ内の多数のエレメントＤＭＬデータ種類とサイ
ズの追加された寸法をもっている。ベクトルレジスタは
固定されたサイズをもっているので、保持可能なデータ
エレメントの個数は前記エレメントのサイズに左右され
る。ＭＳＰアーキテクチャは表２１に示すように５種類
のエレメントサイズを定義している。
【０１４７】
【表３５】
【０１４８】ＭＳＰアーキテクチャは特定されたデータ
種類と命令サイズによってベクトルデータを解釈する。
現在、大部分の算術命令のバイト、バイト９、ハフワー
ド及びワードエレメントサイズに対しては２の補数（整
数）フォーマットが支援されている。また、ＩＥＥＥ７
４単一精密度フォーマットは大部分の算術命令のワード
エレメントサイズが支援されている。
【０１４９】命令シーケンスが意味のある結果をもたら
す限り、プログラマは所望の方式でデータを自由に解釈
する。例えば、プログラマはプログラムが“偽(fals
e）”オーバフロー結果を処理し得る限り、符号のない
８ビット数の貯蔵にバイト９サイズを自由に使用し、バ
イトサイズデータエレメントの符号の無い８ビット数を
同様に自由に貯蔵し、提供された２補数算術命令を使用
してこれらに対して演算を自由に行うことができる。
【０１５０】ＳＲ０乃至ＳＲ３１で表記された３２個の
スカラレジスタが存在する。これらスカラレジスタは幅
が３２ビットであり、未確定されたサイズのうちいずれ
かのサイズの１つのデータエレメントを含むことができ
る。スカラレジスタＳＲ０はこのレジスタＳＲ０が０か
らなる３２であって常に判読することができ、レジスタ
ＳＲ０への記録が無視される点から特別であると言え
る。バイト形、バイト９形及びハフワードデータ形は未
確定の値をもった最上位ビットをもっているスカラレジ
スタの最下位ビットに貯蔵される。
【０１５１】レジスタはデータ種類指示器を持っていな
いので、プログラマはそれぞれの命令に用いられるレジ
スタのデータ種類を知っていなければならない。これは
３２ビットレジスタが３２ビットレジスタを含んでいる
と仮定される他のアーキテクチャとは異なる。ＭＳＰア
ーキテクチャはデータ種類Ａの結果がデータ種類Ａに対
して未確定されたビットのみを修正することを指示す
る。例えば、バイト９加算の結果は３２ビット目的スカ
ラレジスタの下位９ビットのみを修正する。上位２３ビ
ットの値は命令に対して異に言及されなければ、未確定
された状態である。
【０１５２】６４ベクトルレジスタはそれぞれ３２ビッ
トレジスタをもっている２つのバンクから構成されてい
る。バンク０は第１の３２レジスタを含んでおり、バン
ク１は第２の３２ビットレジスタを含んでいる。これら
２つのバンクのうち、一つは現在バンクとして設定さ
れ、もう一つは交替バンクとして設定されるようにして
用いられる。交替バンクのベクトルレジスタをアクセス
し得るロード／記憶命令及びレジスタ移動命令を除いた
全てのベクトル命令はデフォルトであって、現在バンク
内のレジスタを使用する。ベクトル制御及び状態レジス
タＶＣＳＲのＣＢＡＮＫビットはバンク０或いはバンク
１を現在バンクとして設定するのに用いられる（他のバ
ンクは交替バンクになる）。現在バンク内のベクトルレ
ジスタはＶＲ０乃至ＶＲ３１とし、交替バンク内のベク
トルレジスタはＶＲＡ０乃至ＶＲＡ３１とする。
【０１５３】また、２つのバンクは概念的には５７６ビ
ットそれぞれのダブルサイズの３２個のベクトルレジス
タを提供し得るように結合することができる。制御レジ
スタＶＣＳＲのＶＥＣ６４ビットはこのモードを示す。
ＶＥＣ６４モードには現在バンク及び交替バンクが存在
せず、ベクトルレジスタ番号は２つのバンクからの対応
する対の２８８ベクトルビットベクトルを示す。即ち、 ＶＲｉ（５７５：０）＝ＶＲ１ｉ（２８７：０）：ＶＲ
０ｉ（２８７：０） ここで、ＶＲ０ｉ及びＶＲ１ｉはそれぞれバンク１及び
バンク０でレジスタ番号ＶＲｉをもっているベクトルレ
ジスタを示す。ダブルサイズベクトルレジスタはＶＲ０
乃至ＶＲ３１と表記されている。
【０１５４】ベクトルレジスタは表２２に示したバイ
ト、バイト９、ハフワード或いはワードサイズの多数の
エレメントを収容することができる。
【０１５５】
【表３６】
【０１５６】一つのベクトルレジスタ内のエレメントサ
イズ間の混合は支援されない。バイト９エレメントサイ
ズを除いては２８８ビットのうち２５６ビットにのみが
用いられる。特に、全ての第９ビットは用いられない。
バイト、ハフワード及びワードサイズのうち用いられな
い３２ビットは予約されており、プログラマはこれらの
値に対してどのの仮定もできない。ベクトルアキュムレ
ータレジスタは目的レジスタの結果より高い正確度をも
っている中間結果を記憶装置に提供する。ベクトルアキ
ュムレータレジスタは４つの２８８ビットレジスタ、即
ちＶＡＣ１Ｈ，ＶＡＣ１Ｌ，ＶＡＣ０Ｈ，ＶＡＣ０Ｌか
ら構成されている。ＶＡＣ０Ｈ，ＶＡＣ０Ｌ対はデフォ
ルトによって３つの命令によって用いられる。ＶＥＣ６
４モードでのみ、ＶＡＣ１Ｈ，ＶＡＣ１Ｌ対が６４種類
のバイト９ベクトル演算を模倣するのに用いられる。ソ
ースベクトルレジスタと同じ個数のエレメントをもって
いる拡張された正確度の結果を生成するために、拡張精
密度エレメントは表２３に示すように一対のレジスタに
わたって節減される。
【０１５７】
【表３７】
【０１５８】ＶＡＣ１Ｈ，ＶＡＣ１Ｌ対はＶＥＣ６４モ
ードでのみ用いられることができ、この時エレメントの
個数はバイト９（及びバイト）、ハフワード、及びワー
ドの場合にそれぞれ６４，３２，或いは１６になること
ができる。
【０１５９】メモリから直接ロードされ得るか、或いは
メモリに直接貯蔵されうる３３つの特殊レジスタがあ
る。ＲＡＳＲ０乃至ＲＡＳＲ１５とする１６つの特殊レ
ジスタは内部復帰アドレススタックを形成しており、そ
してサブルーチン呼出命令及びサブルーチン復帰命令に
よって用いられる。１７個以上の３２ビット特殊レジス
タが表２４に示されている。
【０１６０】
【表３８】
【０１６１】ベクトル制御及び状態レジスタ（ＶＣＳ
Ｒ）に関する定義は表２５に示されている。
【０１６２】
【表３９】
【０１６３】
【表４０】
【０１６４】
【表４１】
【０１６５】ベクトルプログラムカウンタレジスタＶＰ
Ｃはベクトルプロセッサ１２０によって行われる次の命
令のアドレスである。ＡＲＭ７プロセッサ１１０はベク
トルプロセッサ１２０の演算を開始させるためにＳＴＡ
ＲＴＶＰ命令を発生する前にレジスタＶＰＣをロードし
なければならない。
【０１６６】ベクトル例外プログラムカウンタＶＥＰＣ
は一番最近の例外を一番生じさせるような命令のアドレ
スを指定する。ＭＳＰ１００は正確な例外を支援せず、
よって“一番生じさせるような”という用語を使用す
る。
【０１６７】ベクトルインタラプト供給レジスタＶＩＳ
ＲＣはインタラプト供給源をＡＲＭ７プロセッサ１１０
に特定する。適切なビットは例外の検出時にハードウェ
アによって設定される。ソフトウェアはベクトルプロセ
ッサ１２０が遂行を再開する前にレジスタＶＩＳＲＣを
クリアさせなければならない。レジスタＶＩＳＲＣで設
定されたあるビットによってベクトルプロセッサ１２０
は状態ＶＰ＿ＩＤＬＥに入る。対応するインタラプトイ
ネーブルビットがＶＩＭＳＫに設定されると、プロセッ
サ１１０に対するインタラプトが信号伝送される。表２
６にはレジスタＶＩＳＲＣの内容が定義されている。
【０１６８】
【表４２】
【０１６９】ベクトルインタラプト命令レジスタＶＩＩ
ＮＳはＶＣＩＮＴ命令或いはＶＣＪＯＩＮ命令がＡＲＭ
７プロセッサ１００をインタラプトするために行われる
と、ＶＣＩＮＴ命令或いはＶＣＪＯＩＮ命令に更新され
る。
【０１７０】ベクトルカウントレジスタＶＣＲ１，ＶＣ
Ｒ２，ＶＣＲ３は減少及びブランチ命令ＶＤ１ＣＢＲ，
ＶＤ２ＣＢＲ，ＶＤ３ＣＢＲのためのものであり、行わ
れるループのカウントに初期化される。命令ＶＤ１ＣＢ
Ｒが行われると、レジスタＶＣＲ１は１だけデクレメン
ト(decrement）される。カウント値がゼロでなく前記命
令に特定された条件がＶＦＬＡＧと一致すると、ブラン
チが取られる。一致しなければ、ブランチは取られな
い。レジスタＶＣＲ１は２つの場合において１だけデク
レメントされる。レジスタＶＣＲ２，ＶＣＲ３も同一方
法で用いられる。
【０１７１】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ０は、ＶＥＣ６モードで影響を受けるＶＲ（５７５：
２８８）内のエレメントとＶＥＣ６４モードにおけるＶ
Ｒ（２８７：０）内のエレメントを指示するのに用いら
れる。レジスタＶＧＭＲ０のそれぞれのビットはベクト
ル目的レジスタの９ビットの更新を制御する。具体的
に、ＶＧＭＲ０（ｉ）は、ＶＥＣ３２モードではＶＲｄ
（９ｉ＋８：９ｉ）の更新を、そしてＶＥＣ６４モード
ではＶＲ０ｄ（９ｉ＋８：９ｉ）の更新を制御する。Ｖ
Ｒ０ｄはＶＥＣ６４モードでバンク０の目的レジスタを
示し。ＶＲｄはＶＥＣ３２モードでバンク０或いはバン
ク１になれる現在バンクの目的レジスタを意味する。ベ
クトルグローバルマスクレジスタＶＧＭＲ０はＶＣＭＯ
ＶＭ命令を除いた全ての命令の遂行に用いられる。
【０１７２】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ１はＶＥＣ６４モードで影響を受けるＶＲ（５７５：
２８８）内のエレメントを指示するのに用いられる。レ
ジスタＶＧＭＲ１のそれぞれのビットはバンク１のベク
トル目的レジスタの９ビットの更新を制御する。具体的
に、ＶＧＭＲ（ｉ）はＶＲ１ｄ（９ｉ＋８：９ｉ）の更
新を制御する。レジスタＶＧＲＭ１はＶＥＣ３２モード
では使用されないが、ＶＥＣ６４ではＶＣＭＯＶＭ命令
を除いた全ての命令の遂行に影響を及ぼす。
【０１７３】ベクトルオーバフローレジスタＶＯＲ０は
ベクトル算術演算後にオーバフロー結果を含んでいるＶ
ＥＣ６４モードでＶＲ（２８７：０）内のエレメントを
指示するのに用いられる。このレジスタはスカラ算術演
算に修正されない。セットされたビットＶＯＲ１（ｉ）
はバイトまたはバイト９の第ｉエレメント、ハフワード
の第（ｉｉｄｉｖ２）エレメント、或いはワードデータ
形演算の第（ｉｉｄｉｖ４）エレメントがオーバフロー
の結果を含んでいることを指示する。例えば、ビット１
とビット３は第１ハフワード及びワードエレメントのオ
ーバフローをそれぞれ指示するように設定される。ＶＯ
Ｒ０のビットのマッピングはＶＧＭＲ０或いはＶＧＭＲ
１のビットのマッピングとは異なる。
【０１７４】ベクトルオーバフローレジスタＶＯＲ１は
ベクトル算術演算後にオーバフローの結果を含んでいる
ＶＥＣ６４モードでＶＲ（５７５：２８８）内のエレメ
ントを指示するのに用いられる。レジスタＶＯＲ１はＶ
ＥＣ３２モードで使用されず、且つスカラ算術演算によ
って修正もされない。セットされたビットＶＯＲ１
（ｉ）はバイトまたはバイト９の第ｉエレメント、ハフ
ワードの第１（ｉｉｄｉｖ２）エレメント、或いはワー
ドデータ形演算の第（ｉｉｄｉｖ４）エレメントがオー
バフローの結果を含んでいることを指示する。例えば、
ビット１とビット３はそれぞれＶＲ（５７５：２８８）
で第１ハフワードとワードエレメントのオーバフローを
指示し得るようにセットされる。ＶＯＲ１のビットマッ
ピングはＶＧＭＲ０或いはＶＧＭＲ１のビットマッピン
グとは異なる。
【０１７５】ベクトル命令アドレス区切り点レジスタＶ
ＩＡＢＲはベクトルプログラムデバッグ(debugging）時
にこれを支援する。このレジスタ定義は表２７に示され
ている。
【０１７６】
【表４３】
【０１７７】ベクトルデータアドレス区切り点レジスタ
ＶＤＡＢＲはベクトルプログラムのデバッグ(debuggin
g）時にこれを支援する。表２８にレジスタ定義が示さ
れている。
【０１７８】
【表４４】
【０１７９】ベクトル移動マスクレジスタＶＭＭＲ０は
モード命令に対してＶＣＳＲ（ＳＭＭ）＝１の時のみな
らず、常にＶＣＭＯＶＭによって用いられる。レジスタ
ＶＭＭＲ０はＶＥＣ３２モードで影響を受ける目的レジ
スタのエレメント、及びＶＥＣ６４モードでＶＲ（２８
７：０）内のエレメントを指示する。ＶＭＭＲ０のそれ
ぞれのビットはベクトル目的レジスタの９ビットの更新
を制御する。具体的に、ＶＭＭＲ０（ｉ）はＶＥＣ３２
モードでＶＲｄ（９ｉ＋８：９ｉ）の更新及びＶＥＣ６
４モードでＶＲ０ｄ（９ｉ＋８：９ｉ）の更新を制御す
る。ＶＲ０ｄはＶＥＣ６４モードでバンク０の目的レジ
スタを示し、このＶＲｄはＶＥＣ３２モードでバンク０
或いはバンク１になれる現在バンクの目的レジスタを意
味する。
【０１８０】ベクトル移動マスクレジスタＶＭＭＲ１は
全ての命令に対してＶＣＳＲ（ＳＭＭ）＝１の時のみな
らず、常にＶＣＭＯＶＭによって用いられる。レジスタ
ＶＭＭＲ１はＶＥＣ３２モードで影響を受けるＶＲ（５
７５：２８８）内のエレメントを指示する。ＶＭＭＲ１
のそれぞれのビットはバンク１のベクトル目的レジスタ
の９ビットに対する更新を制御する。具体的に、ＶＧＭ
Ｒ０１（ｉ）はＶＲｄ（９ｉ＋８：９ｉ）の更新を制御
する。レジスタＶＧＭＲ１はＶＥＣ３２モードで用いら
れない。
【０１８１】ベクトル及びＡＲＭ７同期レジスタＶＡＳ
ＹＮＣはプロセッサ１１０とプロセッサ１２０との間に
生産者／消費者形態の同期を提供する。現在、ビット３
０のみが定義されている。ＡＲＭ７プロセッサは命令
（ＭＦＥＲ，ＭＴＥＲ，ＴＥＳＴＳＥＴ）を使用してレ
ジスタＶＡＳＹＮＣをアクセスすることができ、ベクト
ルプロセッサ１２０は状態ＶＰ＿ＲＵＮ或いは状態ＶＰ
＿ＩＤＬＥにある。レジスタＶＡＳＹＮＣはＴＶＰ或い
はＭＦＶＰ命令を通じてＡＲＭ７プロセッサにアクセス
できないが、これはこれら命令が第１の１６ベクトルプ
ロセッサの特殊レジスタに対してアクセスし得ないため
である。ベクトルプロセッサはＶＭＯＶ命令を通じてレ
ジスタＶＡＳＹＮＣをアクセスすることができる。
【０１８２】表２９はパワーオンリセット時の前記ベク
トルプロセッサの状態を示す。
【０１８３】
【表４５】
【０１８４】前記特殊レジスタは前記ベクトルプロセッ
サが命令を行える前に、ＡＲＭ７プロセッサ１１０によ
って初期化される。
【０１８５】〔別添Ｄ〕各命令はソースと目的オベラン
ドのデータタイプを意味するか或いは指定する。いくつ
かの命令はソースに対して一つのデータタイプを取り、
結果に対して相違したデータタイプを生成する意味をも
つ。この別添は好ましい実施例で指示されるデータタイ
プを説明する。この出願の表３０では支持されるデータ
タイプｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２，
及びフロート(float）について説明した。符号の無い整
数フォーマット(unsigned integer format）は支持され
ず、そしてそれの符号の無い整数値はまず使用前に２の
補数フォーマットに変換されるべきである。プログラマ
はオーバフローを適切に処理する限り、その選択による
ある他のフォーマット或いは符号の無い整数フォーマッ
トをもつ算術命令を自由に使用することができる。アー
キテクチャは単に２の補数整数のオーバフロー及び３２
ビット浮動小数点データタイプを定義する。アーキテク
チャは符号なしオーバフローの検出に必要な８，９，１
６，或いは３２ビット演算のキャリアウトを検出しな
い。
【０１８６】表３０はロード(load)演算によって支持さ
れるデータサイズを示す。
【０１８７】
【表４６】
【０１８８】アーキテクチャはデータタイプ境界に存在
するようにメモリアドレス整列を指定する。即ち、バイ
トに対しては何の整列要求事項もない。ハフワードに対
する整列要求事項はハフワード境界である。ワードに対
する整列要求事項はワード境界である。
【０１８９】表３１はストア(store）演算によって支持
されるデータサイズを示す。
【０１９０】
【表４７】
【０１９１】１以上のダム(dam）タイプはスカラ或いは
ベクトルでレジスタにマッピングされているために、若
干のデータタイプに対して何の定義もされていない結果
をもつ目的レジスタにビットが存在することができる。
実際に、ベクトル目的レジスタに対するバイト９データ
サイズ演算とスカラ目的レジスタに対するワードデータ
サイズ演算以外にも目的レジスタでその値が演算によっ
て定義されていないビットが存在する。これらビットの
ために、アーキテクチャはそれらの値が未定の状態にな
るように指定する。表３２は各データサイズに対して定
義されていないビットを示す。
【０１９２】
【表４８】
【０１９３】プログラマはプログラミング時にソース及
び目的レジスタ或いはメモリのデータタイプを知ってい
なければならない。一つのエレメントサイズから他のエ
レメントサイズへのデータタイプ変換は暫定的にベクト
ルレジスタに相違した数のエレメントが記憶されるよう
にする。例えば、ハフワードのワードデータタイプへの
ベクトルレジスタ変換は同一数の変換されたエレメント
を記憶するのに２つのレジスタを必要とする。逆に、ベ
クトルレジスタで使用者定義されたフォーマットが持て
るワードデータタイプからハフワードフォーマットへの
変換はベクトルレジスタの１／２に同一数のエレメント
と、他の１／２に残りのビットを生成する。いずれか一
つの場合に、データタイプの変換はソースエレメントと
相違したサイズをもつ変換されたエレメントの整列をも
つ構造的な発行(issue）を生成する。
【０１９４】原則的に、ＭＳＰアーキテクチャは結果と
してエレメントの数を密かに変更する演算を提供しな
い。アーキテクチャはプログラマが目的レジスタでエレ
メントの数を変更させる順序を知っていると判断する。
アーキテクチャは只一つのデータタイプから同一サイズ
の他のデータタイプに変換する演算を提供し、一つのデ
ータタイプから異なるサイズの他のデータタイプに変換
する時、プログラマがデータサイズの差異を調整するこ
とを要求する。
【０１９５】別添Ｅに説明されるＶＳＨＦＬＬ及びＶＵ
ＮＳＨＦＬＬのような特殊命令は第１サイズをもつベク
トルから第２データサイズをもつ第２ベクトルへの変換
を単純にする。ベクトルＶＲａ、例えばさらに小さいエ
レメントサイズのｉｎｔ８から、例えばさらに大きいサ
イズのｉｎｔ１６へ２の補数データタイプを変換するの
に含まれた基本段階は次のようである。
【０１９６】１．異なるベクトルＶＲｂをもつＶＲａに
あるエレメントをバイトデータタイプを使用して２ベク
トル（ＶＲｃ：ＶＲｄ）に分割する(shuffle）。ＶＲａ
にあるエレメントはダブルサイズレジスタ（ＶＲｃ：Ｖ
Ｒｄ）にあるｉｎｔ１６データエレメントの下位バイト
に移動させ、その値と関係の無いＶＲｂのエレメントは
ＶＲｃ：ＶＲｄの上位バイトに移動させる。この演算は
各エレメントのサイズをバイトからハフワードにダブル
化される間、ＶＲａエレメントの１／２をＶＲｃに、残
りの１／２をＶＲｄに効果的に移動させる。
【０１９７】２．８ビットでＶＲｃ：ＶＲｄにあるエレ
メントを算術シフトさせてそれらをサイン拡張させる。
【０１９８】ベクトルＶＲａ、例えばさらに大きいエレ
メントサイズのｉｎｔ１６から、例えばさらに小さいサ
イズのｉｎｔ８に２の補数データタイプを変換するのに
含まれた基本段階は次のようである。
【０１９９】１．ｉｎｔ１６データタイプの各エレメン
トがバイトサイズで表現され得るかを保障するためにチ
ェックする。もし必要なら、さらに小さいサイズに合わ
せるために両端のエレメントを飽和(saturate)させる。
【０２００】２．異なるベクトルＶＲｂをもつＶＲａに
あるエレメントを２ベクトルＶＲｃ：ＶＲｄに結合させ
る(unshuffle）。ＶＲａとＶＲｂにある各エレメントの
上位１／２をＶＲｃに移動させ、下位１／２をＶＲｄに
移動させる。これはＶＲａの全てのエレメントの下位１
／２をＶＲｄの下位１／２に効果的に集める。
【０２０１】特殊な命令は次のデータタイプ変換に提供
される：ｉｎｔ３２を単一精密浮動小数点に；単一精密
浮動小数点を固定小数点に（Ｘ．Ｙ注解）；単一精密浮
動小数点をｉｎｔ３２に；ｉｎｔ８をＩｎｔ９に；ｉｎ
ｔ９をｉｎｔ１６に；及びｉｎｔ１６をｉｎｔ９に。
【０２０２】ベクトルプログラミングに余裕度を与える
ために大部分のベクトル命令はベクトル内から選択され
たエレメントに対してのみ演算を行うようにエレメント
マスクを使用する。ベクトルグローバルマスクレジスタ
(Vector Global Mask Register：ＶＧＭＲ０，ＶＧＭＲ
１）はベクトル命令によってベクトルアキュムレータと
目的レジスタで修正されるエレメントを識別する。バイ
ト及びバイト９データサイズ演算のためにＶＧＭＲ０
（或いはＶＧＭＲ１）で３２ビットそれぞれは演算され
るエレメントを識別する。セット状態のビット（ＶＧＭ
Ｒ０（ｉ）はバイトサイズのエレメント（ｉ，ここでｉ
は０から３１まで）が影響を受けることを指示する。ハ
フワードデータサイズ演算のためにＶＧＭＲ０（或いは
ＶＧＭＲ１）で各３２ビット対は演算されるエレメント
を識別する。セット状態のビットＶＧＭＲ０（２ｉ：２
ｉ＋１）はエレメント（ｉ，ここでｉは０から１５ま
で）が影響を受けることを指示する。もしＶＧＭＲ０で
一対のうち只１つのビットがハフワードデータサイズ演
算のためにセットされた場合、対応するバイトで只その
ビットのみが修正される。ワードデータサイズ演算のた
めにＶＧＭＲ０（或いはＶＧＭＲ１）で各４ビットセッ
トは演算されるエレメントを識別する。セット状態のビ
ットＶＧＭＲ０（４ｉ：４ｉ＋３）はエレメント（ｉ，
ここでｉは０から７まで）が影響を受けることを指示す
る。もしＶＧＭＲ０で４ビットセットの全てのビットが
ワードデータサイズ演算のためにセットされない場合、
対応するバイトで単にそのビットのみが修正される。
【０２０３】ＶＧＭＲ０及びＶＧＭＲ１はベクトルレジ
スタをベクトル或いはスカラレジスタ或いはＶＣＭＰＶ
命令を使用した即値と比較することによりセットされる
ことができる。この命令は特定されたビットサイズによ
ってマスクを適切にセットする。スカラレジスタは只一
つのデータエレメントを含むように定義されるので、ス
カラ演算（即ち、目的レジスタがスカラである）はエレ
メントマスクによって影響を受けない。
【０２０４】ベクトルプログラミングに余裕度を与える
ために、大部分のＭＳＰ命令は３形態のベクトルとスカ
ラ演算を支援する。それらは次のようである： １．ベクトル＝ベクトルｏｐベクトル ２．ベクトル＝ベクトルｏｐスカラ ３．スカラ＝スカラｏｐスカラ スカラレジスタがＢオペランドとして特定されているケ
ース２の場合、スカラレジスタで単一エレメントはベク
トルＡオベランド内に多数のエレメントをマッチングさ
せるのに要求されるだけ多く複製される。複製されたエ
レメントは特定されたスカラオペランドでエレメントを
同じ値をもつ。スカラオペランドはスカラレジスタ或い
は命令から即値オペランド(immedoate operand）の形態
になることができる。即値オベランドの場合にもし特定
されたデータタイプが即値フィールドサイズの有用なも
のよりさらに大きいデータサイズを使用する場合、適当
なサイン−拡張が加えられる。
【０２０５】多くのマルチメディア応用ではソース、中
間及び最終結果の精密性に特別な注意が要求される。し
かも、整数マルチプライ(integer multiply)命令は２ベ
クトルレジスタに記憶され得る“２倍精密”中間結果を
生成する。
【０２０６】ＭＳＰアーキテクチャは現在８，９，１
６，及び３２ビットエレメントに対して２の補数整数フ
ォーマットと３２ビットエレメントに対してＩＥＥＥ７
５４単一精密フォーマットを支援する。オーバフローは
特定されたデータタイプによって表現され得る一番ポジ
ティブ或いは一番ネガティブ値以上の結果となるように
定義される。オーバフローが発生する時、目的レジスタ
に記録された値は有効番号でない。アンダーフローは単
に浮動小数点演算についてのみ定義される。
【０２０７】もし、その他の状態でなければ、全ての浮
動小数点演算はビット（ＶＣＳＲ＜ＲＭＯＤＥ）で特定
された４つのラウンディングモードのうち一つを使用す
る。若干の命令はゼロ（ラウンドイブン）ラウンディン
グモードからラウンドアウェイ(round away)として知ら
れたものを使用する。
【０２０８】飽和(Saturation)は多くのマルチメディア
応用で重要な機能である。ＭＳＰアーキテクチャは全て
の４整数及び浮動小数点演算で飽和を支援する。レジス
タＶＣＳＲでビットＩＳＡＴは整数飽和モードを特定す
る。また、速いＩＥＥＥモードと周知された浮動小数点
飽和モードはＶＣＳＲでＦＳＡＴビットに特定される。
飽和モードがイネーブルされる時、一番ポジティブ或い
は一番ネガティブ値以上になる結果はそれぞれ一番ポジ
ティブ或いは一番ネガティブ値にセットされる。オーバ
フローはこの場合に発生することができなく、オーバフ
ロービットはセットされることができない。
【０２０９】表３３は欠陥のある命令を実行する前に検
出されて報告される精密な例外(Precise Exception）に
対するリストを示す。
【０２１０】
【表４９】
【０２１１】表３４は欠陥のある命令よりプログラム順
序において後の方に存在するある番号の命令を実行した
後、検出されて報告される不精密な例外(Imprecise Exc
eption）に対するリストを示す。
【０２１２】
【表５０】
【０２１３】〔別添Ｅ〕ベクトルプロセッサに対する命
令セットは表３５に示すように１１個の分類を含む。
【０２１４】
【表５１】
【０２１５】
【表５２】
【０２１６】表３６はフローコントロール(Flow Contro
l)命令に対するリストを示す。
【０２１７】
【表５３】
【０２１８】論理（Logical)分類はブール(Boolean）デ
ータタイプを支援し、エレメントマスクによって影響を
受ける。表３７は論理(logic）命令リストである。
【０２１９】
【表５４】
【０２２０】シフト／ローテート(Shift/Rotate)分類命
令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１６及びｉｎｔ３２デ
ータタイプ（フロートデータタイプでない）を演算し、
エレメントマスクによって影響を受ける。表３８はシフ
ト／ローテート分類命令リストである。
【０２２１】
【表５５】
【０２２２】算術(Arithmetic)分類命令は一般にｉｎｔ
８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２，及びフローデ
ータタイプを支援し、エレメントマスクによって影響を
受ける。支援されないデータタイプに対する特別な制限
に対しては次の各命令の詳細な説明を参照されたい。Ｖ
ＣＭＰＶ命令はそれがエレメントマスクを演算するの
で、エレメントマスクによって影響を受けない。表３９
は算術演算命令リストである。
【０２２３】
【表５６】
【０２２４】ＭＰＥＧ命令はＭＰＥＧ符号化及び復号化
に特に適した命令分類であるが、多様な方式で用いられ
ることができる。ＭＰＥＧ命令はｉｎｔ８，ｉｎｔ９，
ｉｎｔ１６及びｉｎｔ３２データタイプを支援し、エレ
メントマスクによって影響を受ける。表４０はＭＰＥＧ
命令リストである。
【０２２５】
【表５７】
【０２２６】各データタイプ変換(Data Type Conversio
n)命令は特殊なデータタイプを支援し、アーキテクチャ
がレジスタで１以上のデータタイプを支援しないため
に、エレメントマスクによって影響を受けない。表４１
はデータタイプ変換命令リストである。
【０２２７】
【表５８】
【０２２８】インタ−エレメント算術（Inter-element
Arithmetic）分類命令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１
６，ｉｎｔ３２及びフローデータタイプを支援する。表
４２はインタエレメント算術分類命令リストである。
【０２２９】
【表５９】
【０２３０】インタエレメントムーブ(Inter-element M
ove)分類命令はバイト、バイト９、ハフワード及びワー
ドデータサイズを支援する。表４３はインタエレメント
ムーブ分類命令リストである。
【０２３１】
【表６０】
【０２３２】ロード／ストア(Load/Store)命令はバイ
ト、ハフワード、及びワードデータサイズに加えて特殊
なバイト９に関連したデータサイズ演算を支援し、エレ
メントマスクによって影響を受けない。表４４はロード
／ストア分類命令リストである。
【０２３３】
【表６１】
【０２３４】大部分のレジスタムーブ(Register Move）
命令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２及
びフローデータタイプを支援し、エレメントマスクによ
って影響を受けない。但し、ＶＣＭＯＶＭ命令はエレメ
ントマスクによって影響を受ける。表４５はレジスタム
ーブ分類の命令リストである。
【０２３５】
【表６２】
【０２３６】表４６はキャッシュサブシステム１３０を
制御するキャッシュ演算(Cache Operation）分類の命令
リストである。
【０２３７】
【表６３】
【０２３８】命令説明命名法 命令セットの説明を単純化するために、別添全体にわた
って特殊な用語が用いられる。例えば、命令オペランド
は他の注釈がない場合、バイト、バイト９、ハフワード
或いはワードサイズの符号付きた２の補数整数である。
単語“レジスタ”は汎用（スカラ或いはベクトル）レジ
スタを指称するのに用いられる。他のタイプのレジスタ
は明らかに説明される。アセンブリ言語構文(syntax)に
おいて、接尾語ｂ，ｂ９，ｈ及びｗはデータサイズ（バ
イト、バイト９、ハフワード、及びワード）と整数デー
タタイプ（ｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，及びｉｎ
ｔ３２）の全てを示す。また、命令オペランド、演算、
及びアセンブリ言語構文類の説明に用いられた用語と記
号は次の通りである。
【０２３９】Ｒｄ 目的レジスタ（ベクトル、
スカラ或いは特殊目的） Ｒａ，Ｒｂ ソースレジスタ（ａ，ｂ）（ベクトル、
スカラ或いは特殊目的） Ｒｃ ソース或いは目的レジスタ（ｃ）（ベク
トル或いはスカラ） Ｒｓ ストアデータソースレジスタ（ベクトル
或いはスカラ） Ｓ ３２ビットスカラ或いは特殊目的レジス
タ ＶＲ 現在バンクベクトルレジスタ ＶＲＡ 代替バンクベクトルレジスタ ＶＲ０ バンク０ベクトルレジスタ ＶＲ１ バンク１ベクトルレジスタ ＶＲｄ ベクトル目的レジスタ（ＶＲＡが指定さ
れない限り、現在バンクに対するデフォールト） ＶＲａ，ＶＲｂ ベクトルソースレジスタ（ａ及び
ｂ） ＶＲｃ ベクトルソース或いは目的レジスタ
（ｃ） ＶＲｓ ベクトルストアデータソースレジスタ ＶＡＣ０Ｈ ベクトルアキュムレータレジスタ０ハイ ＶＡＣ０Ｌ ベクトルアキュムレータレジスタ０ロー ＶＡＣ１Ｈ ベクトルアキュムレータレジスタ１ハイ ＶＡＣ１Ｌ ベクトルアキュムレータレジスタ１ロー ＳＲｄ スカラ目的レジスタ ＳＲａ，ＳＲｂ スカラソースレジスタ（ａ及びｂ） ＳＲｂ＋ 有効アドレスをもつベースレジスタのア
ップデート ＳＲｓ スカラストアデータソースレジスタ ＳＰ 特殊目的レジスタ ＶＲ〔ｉ〕 ベクトルレジスタＶＲにおけるｉ番目の
エレメント ＶＲ〔ｉ〕（ａ：ｂ） ベクトルレジスタＶＲにおけ
るｉ番目のエレメントのビット（ａ〜ｂ） ＶＲ〔ｉ〕（ｍｓｂ） ベクトルレジスタＶＲにおけ
るｉ番目のエレメントの最上位ビット ＥＡ メモリアクセスのための有効アドレス ＭＥＭ メモリ ＢＹＴＥ〔ＥＡ〕 ＥＡによってアドレスされるメモ
リの１バイト ＨＡＬＦ〔ＥＡ〕 ＥＡによってアドレスされるメモ
リのハフワード。ビット（１５：８）がＥＡ＋１によっ
てアドレスされる。
【０２４０】ＷＯＲＤ〔ＷＡ〕 ＥＡによってアドレ
スされるメモリのワード。ビット（３１：２４）がＥＡ
＋３によってアドレスされる。
【０２４１】ＮｕｍＥｌｅｍ 与えられたデータタイ
プに対するエレメントの数を示す。それはＶＥＣ３２モ
ードでそれぞれバイト、バイト９、ハフワード、或いは
ワードデータサイズに対して３２，１６，或いは８であ
る。それはＶＥＣ６４モードでそれぞれバイト、バイト
９、ハフワード、或いはワードデータサイズに対して６
４，３２，或いは１６である。スカラ演算の場合、Ｎｕ
ｍＥｌｅｍは０である。
【０２４２】ＥＭＡＳＫ〔ｉ〕 ｉ番目のエレメント
に対するエレメントマスクを示す。それはそれぞれバイ
ト、バイト９、ハフワード、或いはワードデータサイズ
に対してＶＧＭＲ０／１，〜ＶＧＭＲ０／１，ＶＧＭＲ
０／１，或いは〜ＶＧＭＲ０／１で１，２，或いは４ビ
ットを示す。スカラ演算の場合、ＥＭＡＳＫ〔ｉ〕＝０
であってもエレメントマスクはセットされたと推定す
る。
【０２４３】ＭＭＡＳＫ〔ｉ〕 ｉ番目のエレメント
に対するエレメントマスクを示す。それはそれぞれバイ
ト、バイト９、ハフワード、或いはワードデータサイズ
に対してＶＭＭＲ０、或いはＶＭＭＲ１で１，２，或い
は４ビットを示す。
【０２４４】ＶＣＳＲ ベクトルコントロール
及び状態レジスタ ＶＣＳＲ（ｘ） ＶＣＳＲで１つのビット或いは複数
のビットを示す。“ｘ”はフィールド名である。
【０２４５】ＶＰＣ ベクトルプロセッサプ
ログラムカウンタ ＶＥＣＳＩＺＥ ベクトルレジスタサイズはＶＥＣ３
２で３２、ＶＥＣ６４モードで６４である。
【０２４６】ＳＰＡＤ スクラッチパッド Ｃプログラミング構成物は演算のコントロールフローを
説明するのに用いられる。例外は次のように要約され
る。
【０２４７】 ＝ 代入(assignment) ： 接合(consatenation） ｛ｘ‖ｙ｝ ｘとｙの間の選択を指示する（論理ｏｒではない） ｓｅｘ 特定データサイズに符号−拡張する ｓｅｘ−ｄｐ 特定データサイズの２倍精密度で符号−拡張 ｚｅｘ 特定データサイズにゼロ−拡張する ｚｅｒｏ ゼロ−拡張された（論理）右に移動 左に移動する（ゼロ充てん） ｔｒｎｃ７ 先行７ビット（ハフワードから）を打ち切る ｔｒａｃ１ 先行１ビット（バイト９から）を打ち切る ％ モジュロ演算者 ｜式｜ 式の絶対値 ／ 分割（フロートデータタイプに対して４ＩＥＥＥラウンディン グモードのうち一つを使用する） ／／ 分割（ゼロラウンディングモードからラウンドアウェイ(round away）を使用する） 飽和 整数データタイプに対してオーバフロー発生の代わりに一番陰 或いは一番陽の値に飽和する。フロートデータタイプに対して 、飽和は陽の無限大、陽のゼロ、陰のゼロ、或いは陰の無限大 に行われることができる。
【０２４８】一般的な命令フォーマットは図１２に表示
されており、下記に説明される。
【０２４９】ＲＥＡＲフォーマットはロード、ストア及
びキャッシュ演算命令によって用いられ、ＲＥＡＲフォ
ーマットでフィールドは表４７に与えられたように次の
意味をもつ。
【０２５０】
【表６４】
【０２５１】ビット１７：１５は予約(Reserved)され、
アーキテクチャで未来の拡張時に交換性を保障するため
にゼロになるべきである。Ｂ：ＤとＴＴフィールドのあ
る符号化は定義されない。
【０２５２】プログラマはアーキテクチャがこのような
符号化が用いられる時に予想された結果を指定しないた
めに、前記のような符号化を使用してはいけない。表４
８はＶＥＣ３２とＶＥＣ６４モードで支援された（ＬＴ
としてＴＴフィールドで符号化された）スカラロード演
算を示す。
【０２５３】
【表６５】
【０２５４】表４９はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ３０モードで支援された（ＬＴとしてＴＴフ
ィールドで符号化された）ベクトルロード演算を示す。
【０２５５】
【表６６】
【０２５６】Ｂビットは現在或いは交替バンクの指示に
用いられる。
【０２５７】表５０はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ６４モードで支援された（ＬＴとしてＴＴフ
ィールドで符号化された）ベクトルロード演算を示す。
【０２５８】
【表６７】
【０２５９】現在及び交替バンクの概念がＶＥＣ６４モ
ードでは存在しないので、ビットＢは６４バイトベクト
ル演算の指示に用いられる。
【０２６０】表５１はＶＥＣ３２及びＶＥＣ６４モード
で支援された（ＬＴとしてＴＴフィールドで符号化され
た）スカラストア演算リストである。
【０２６１】
【表６８】
【０２６２】表５２はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ３２モードで支援された（ＬＴとしてフィー
ルドＴＴで符号化された）ベクトルストア演算リストで
ある。
【０２６３】
【表６９】
【０２６４】表５３はビットＶＣＳＲ（０）がセットで
ある時のＶＥＣ６４モードで支援された（ＬＴとしてＴ
Ｔフィールドで符号化された）ベクトルストア演算リス
トである。
【０２６５】
【表７０】
【０２６６】現在及び交替バンクの概念がＶＥＣ６４モ
ードでは存在しないので、ビットＢは６４バイトベクト
ル演算の指示に用いられる。
【０２６７】ＲＥＡＩフォーマットはロード、ストア及
びキャッシュ演算命令によって用いられ、ＲＥＡＩフォ
ーマットでフィールドは表５４に与えられたように次の
意味をもつ。
【０２６８】
【表７１】
【０２６９】ＲＥＡＲ及びＲＥＡＩフォーマットはトラ
ンスファタイプに対して同一の符号化を適用する。符号
化に対する詳しいことはＲＥＡＲフォーマットを参考さ
れたい。
【０２７０】ＲＲＲＭ５フォーマットは３レジスタ或い
は２レジスタ及び５ビット即値オペランドを提供する。
表５５はＲＲＲＭ５フォーマットに対するフィールドを
定義する。
【０２７１】
【表７２】
【０２７２】ビットは１９：１５は予約(RESERVED)さ
れ、アーキテクチャで未来の拡張時に互換性を保障する
ためにゼロになるべきである。
【０２７３】全てのベクトルレジスタオペランドは他の
状態がない限り、現在バンク（バンク０或いはバンク１
になることができる）を参照する。表５６はＤＣ（１：
０）が００，０１，或いは１０の時、Ｄ：Ｓ：Ｍ符号化
表である。
【０２７４】
【表７３】
【０２７５】ＤＳ（１：０）が１１の場合、Ｄ：Ｓ：Ｍ
符号化は次の表５７に示す意味をもつ。
【０２７６】
【表７４】
【０２７７】ＲＲＲＲフォーマットは４レジスタのオペ
ランドを提供する。
【０２７８】表５８はＲＲＲＲフォーマットでフィール
ドを示す。
【０２７９】
【表７５】
【０２８０】全てのベクトルレジスタオペランドは他の
状態がない限り、現在バンク（バンク０またはバンク１
になることができる）を言及する。
【０２８１】Ｒ１フォーマットは単にロード即値命令に
よって使用される。表５９はＲＩフォーマットでフィー
ルドを示す。
【０２８２】
【表７６】
【０２８３】Ｆ：ＤＳ（１：０）フィールドのある符号
化は定義されない。プログラマはこのような符号化が用
いられる時アーキテクチャが予想されたけっかを指定し
ないので、前記のような符号化を使用してはいけない。
Ｒｄにロードされた値は表６０に示すようにデータタイ
プによる。
【０２８４】
【表７７】
【０２８５】ＣＴフォーマットは表６１に示すフィール
ドを含む。
【０２８６】
【表７８】
【０２８７】ブランチ条件はＶＣＳＲ［ＧＴ：ＥＱ：Ｌ
Ｔ］フィールドを使用する。
【０２８８】オーバフロー条件はＶＣＳＲ［Ｓ０］ビッ
トを使用し、これはセット状態の時、ＧＴ，ＥＱ，及び
ＬＴビットを先行する。ＶＣＣＳとＶＣＢＡＲＲは前述
と異なってＣｏｎｄ（２：０）フィールドを解釈する。
詳細な命令説明を参考されたい。
【０２８９】ＲＲＲＭ９フォーマットは３レジスタ或い
は２レジスタ及び９ビット即値オペランドを指定する。
表６２はＲＲＲＭ９フォーマットのフィールドをを示
す。
【０２９０】
【表７９】
【０２９１】Ｄ：Ｓ：Ｍ符号化が即値オペランドを指定
しない時、ビット１９：１５は予約され、未来の互換性
を保障するためにゼロになるべきである。
【０２９２】全てのベクトルレジスタオペランドは他の
状態にない限り、現在（バンク０或いはバンク１になす
ることができる）ことるを参照する。Ｄ：Ｓ：Ｍ符号化
は即値フィールドから抽出された即値が表６３に示すよ
うにＤＳ（１：０）符号化によって左右されることを除
いてはＲＲＲＭ５フォーマットに対する表５６及び５７
に示されたことと同一である。
【０２９３】
【表８０】
【０２９４】即値フォーマットはフロートデータタイプ
では有用でない。
【０２９５】ＭＳＰベクトル命令が次のアルファベット
順で示されている。注釈： １．命令は他の状態が存在しない限り、エレメントマス
クによって影響を受ける。ＣＴフォーマット命令はエレ
メントマスクによって影響を受けない。ロード，スト
ア，及びキャッシュ命令からなるＲＥＡＲとＲＥＡＩフ
ォーマット命令もエレメントマスクによって影響を受け
ない。
【０２９６】２．９ビット即値オペランドはフロートデ
ータタイプには有用でない。
【０２９７】３．演算(operation）説明で単にベクトル
形式(form)のみ与えられる。スカラ演算の場合はただ一
つ、０番目のエレメントが定義されたと仮定する。
【０２９８】４．ＲＲＲＭ５とＲＲＲＭ９フォーマット
の場合、次の表６４に示す符号化が整数データタイプ
（ｂ，ｂ９，ｈ，ｗ）に対して使用される。
【０２９９】
【表８１】
【０３００】５．ＲＲＲＭ５とＲＲＲＭ９フォーマット
の場合、次の表６５に示した符号化がフロートデータタ
イプに用いられる。
【０３０１】
【表８２】
【０３０２】６．オーバフローを引き起こす虞のある全
ての命令に対してｉｎｔ８，ｉｎｔ９，ｉｎｔ６，ｉｎ
ｔ３２最大値或いは最小値の制限値はＶＣＳＲ（ＩＳＡ
Ｔ）ビットがセットされた時に適用される。従って、浮
動小数点結果はＶＣＳＲ（ＩＳＡＴ）ビットがセットさ
れた時に−無限大，−ゼロ，＋ゼロ，或いは＋無限大に
飽和される。
【０３０３】７．構文的に．ｎはバイト９データサイズ
を示すために、．ｂ９の代わりに用いられることができ
る。
【０３０４】８．全ての命令に対して目的レジスタ或い
はベクトルアキュムレータに帰還する浮動小数点結果は
ＩＥＥＥ７５４単精度フォーマットからなる。浮動小数
点結果はアキュムレータの下位部分に記録され、上位部
分は修正されない。
【０３０５】ＶＡＡＳ３ 加算及び（１，０，１）の加算
【０３０６】
【表８３】
【０３０７】アセンブラ構文 ＶＡＡＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＡＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＡＳ３．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３０８】
【表８４】
【０３０９】説明 ベクトル／スカラレジスタＲａの内容はＲｂに加算され
て中間結果を発生し、その後中間結果にＲａの符号が加
算されて得られた最終結果はベクトル／スカラレジスタ
Ｒｄに記憶される。
【０３１０】演算 例外 オーバフローＶＡＤＡＣ 加算及びアキュムレート
【０３１１】
【表８５】
【０３１２】アセンブラ構文 ＶＡＤＡＣ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＡＣ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３１３】
【表８６】
【０３１４】説明 ＲａとＲｂはオペランドのそれぞれのエレメントをベク
トルアキュムレータのそれぞれの倍精度エレメントに加
算し、各エレメントの倍精度の和をベクトルアキュムレ
ータと目的レジスタＲｃ，Ｒｄに記憶させる。ＲａとＲ
ｂは指定されたデータタイプを使用するが、ＶＡＣは適
当な倍精度データタイプ（それぞれｉｎｔ８，ｉｎｔ
９，ｉｎｔ１６，及びｉｎｔ３２に対して１６，１８，
３２，及び６４ビット）を使用する。それぞれの倍精度
エレメントの上位部分はＶＡＣＨとＲｃに記憶される。
もしＲｃ＝Ｒｄであれば、Ｒｃの結果は定義されない。
【０３１５】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i] =｛VRa[i]‖ SRa｝; Bop[i] =｛VRb[i]‖ SRb｝; VACH[i]:VACL[i] = sex(Aop[i] + Bop[i] + VACH[i]:VACL[i]; Rc[i] = VACH[i] ; Rd[i] = VACL[i] ; ｝ＶＡＤＡＣＬ 加算及びローアキュムレート
【０３１６】
【表８７】
【０３１７】アセンブラ構文 ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＡＣＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＡＣＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３１８】
【表８８】
【０３１９】説明 ＲａとＲｂ／即値オペランドのそれぞれのエレメントを
ベクトルアキュムレータのそれぞれの拡張された精密度
エレメントに加算し、低い精密度を目的レジスタ（Ｒ
ｄ）にリターンさせる。ＲａとＲｂ／即値は指定された
データタイプを使用するが、ＶＡＣは適当な倍精度デー
タタイプ（それぞれｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，
及びｉｎｔ３２に対して１６、１８，３２，及び６４ビ
ット）を使用する。それぞれの拡張された精密度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０３２０】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; VACH[i]:VACL[i] = sex(Ra[i] + Bop[i] + VACH[i]:VACL[i]; Rd[i] = VACL[i] ; ｝ＶＡＤＤ 加算
【０３２１】
【表８９】
【０３２２】アセンブラ構文 ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０３２３】
【表９０】
【０３２４】説明 ＲａとＲｂ／即値オペランドを加算し、その和を目的レ
ジスタＲｄにリターンさせる。
【０３２５】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i] = Ra[i] + Bop[i] ; ｝ 例外 オーバフロー，浮動小数点無効オペランドＶＡＤＤＨ その隣接セルエレメント加算
【０３２６】
【表９１】
【０３２７】アセンブラ構文 ＶＡＤＤＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３２８】
【表９２】
【０３２９】
【表９３】
【０３３０】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = Ra[i] + Ra[i+1] ; ｝ Rd[NumElem-1] = Ra[NumElem-1]＋｛VPb[0]‖SRb ｝； 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３３１】ＶＡＮＤ ＡＮＤ
【０３３２】
【表９４】
【０３３３】アセンブラ構文 ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝，．ｗと．ｆが同
一演算を指定することに留意されたい。
【０３３４】
【表９５】
【０３３５】説明 ＲａとＲｂ／即値オペランドを論理的にＡＮＤし、その
結果を目的レジスタＲｄにリターンさせる。
【０３３６】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i]<k> = Ra[i]<k> ＆ Bop[i]<k> , k = for all bits in element i ; ｝ 例外 無しＶＡＮＤＣ 補数ＡＮＤ
【０３３７】
【表９６】
【０３３８】アセンブラ構文 ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤＣ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤＣ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝，．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０３３９】
【表９７】
【０３４０】説明 Ｒａ及びＲｂ／即値オペランドの補数を論理的にＡＤＮ
し、その結果を目的レジスタＲｄにリターンさせる。
【０３４１】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i]<k> = Ra[i]<k> ＆ -Bop[i]<k>, k = for all bits in element i ; ｝ 例外 無しＶＡＳＡ 算術アキュムレータ移動
【０３４２】
【表９８】
【０３４３】アセンブラ構文 ＶＡＳＡＬ．ｄｔ ＶＡＳＡＲ．ｄｔ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、Ｒは左或
いは右側の回転方向を示す。
【０３４４】
【表９９】
【０３４５】説明 ベクトルアキュムレータレジスタのそれぞれのデータエ
レメントは右側からゼロ充てん(zerofill)で１ビット位
置だけ左に移動されるか（もしＲ＝０の場合）或いは符
号−拡張で１ビット位置だけ左に移動される（もしＲ＝
１の場合）。この結果はベクトルアキュムレータに記憶
される。
【０３４６】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ if(R = 1) VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i] sign>> 1 ; else VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i] << 1 ; ｝ 例外 オーバフローＶＡＳＬ 算術左への移動
【０３４７】
【表１００】
【０３４８】アセンブラ構文 ＶＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３４９】
【表１０１】
【０３５０】説明 ベクトル／スカラレジスタＲａのそれぞれのデータエレ
メントは右側からゼロ充てんでスカラレジスタＲｂ或い
はＩＭＭフィールドに与えられた移動量だけ左に移動さ
れ、その結果はベクトル／スカラレジスタＲｄに記憶さ
れる。オーバフローを発生するそれらエレメントに対し
てその結果はそれらの符号によって最大陽或いは陰の値
に飽和する。移動量は符号のない整数となるように定義
される。
【０３５１】 演算 shift＿amount =｛SRb % 32‖IMM<4:0>｝; for(i = 0 ; i < NumElem ＆＆ EMASK[i] ; i++)｛ Rd[i] = saturate(Ra[i] << shift＿amount; ｝ 例外 なし プログラミング注意 移動量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
り大きい場合、エレメントはゼロ充てんされる。
【０３５２】ＶＡＳＲ 算術右への移動
【０３５３】
【表１０２】
【０３５４】アセンブラ構文 ＶＡＳＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３５５】
【表１０３】
【０３５６】説明 ベクトル／スカラレジスタＲａのそれぞれのデータエレ
メントは最上位ビット位置で符号−拡張されてスカラレ
ジスタＲｂ或いはＩＭＭフィールドの最下位ビットに与
えられた移動量だけ右に算術的に移動され、その結果は
ベクトル／スカラレジスタＲｄに記憶される。移動量は
符号のない整数となるように定義される。
【０３５７】 演算 shift＿amount =｛SRb % 32‖IMM<4:0>｝; for(i = 0 ; i < NumElem ＆＆ EMASK[i] ; i++)｛ Rd[i] = Ra[i] sign >> shift＿amount) ; ｝ 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られることに注意されたい。バイト、バイト９、
ハフワードデータタイプに対してプログラマはデータサ
イズのビット数より小さいか同一の移動量を正確に指定
する義務がある。もし移動量が指定されたデータサイズ
より大きい場合、エレメントは符号ビットで充てんされ
る。
【０３５８】ＶＡＳＳ３ 加算及び（−１，
０，１）の符号減算
【０３５９】
【表１０４】
【０３６０】アセンブラ構文 ＶＡＳＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＳ３．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３６１】
【表１０５】
【０３６２】説明 ベクトル／スカラレジスタＲａのＲｂに加算されて中間
結果を生成し、その後中間結果からＲａの符号が減算さ
れて得られた最終結果はベクトル／スカラレジスタＲｄ
に記憶される。
【０３６３】演算 例外 オーバフローＶＡＳＵＢ 減算の絶対値
【０３６４】
【表１０６】
【０３６５】アセンブラ構文 ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＵＢ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＵＢ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３６６】
【表１０７】
【０３６７】説明 ベクトル／スカラレジスタＲｂ或いはＩＭＭフィールド
の内容はベクトル／スカラレジスタＲａの内容から減算
されてその絶対値がベクトル／スカラレジスタＲｄに記
憶される。
【０３６８】演算 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 もし減算器の結果が最大陰数であれば、オーバフローは
絶対値演算後に発生される。もし飽和モードがイネーブ
ルされる場合ならば、絶対値演算の結果は最大陽数にな
る。
【０３６９】ＶＡＶＧ ２エレメント平均
【０３７０】
【表１０８】
【０３７１】アセンブラ構文 ＶＡＶＧ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＶＧ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＶＧ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、整数
データタイプに対する“打切り”四捨五入モードを指定
するためにＶＡＶＧＴを使用する。
【０３７２】
【表１０９】
【０３７３】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に加算されて中間結果を生成し、
その後中間結果は２で割られ、最終結果はベクトル／ス
カラレジスタＲｄに記憶される。整数データタイプに対
してＴ＝１の場合、四捨五入モードが打ち切られ、Ｔ＝
０の場合、ゼロから切り捨てがなされる（デフォール
ト）。フロートデータタイプの場合、四捨五入モードは
ＶＣＳＲ（ＲＭＯＤＥ）に指定される。
【０３７４】演算 例外 無しＶＡＶＧＨ ２隣接エレメント平均
【０３７５】
【表１１０】
【０３７６】アセンブラ構文 ＶＡＶＧＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＶＧＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、整数
データタイプに対する“打切り”四捨五入モードを指定
するためにＶＡＶＧＨＴを使用する。
【０３７７】
【表１１１】
【０３７８】
【表１１２】
【０３７９】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = (Ra[i] + Ra[i+1])// 2 ; ｝ Rd[NumElem-1] = (Ra[NumElem-1] ＋｛VRb[0]‖SRb ｝）／／ ２ ； 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３８０】ＶＡＶＧＱ ４重平均
【０３８１】
【表１１３】
【０３８２】アセンブラ構文 ＶＡＶＧＱ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、整数デー
タタイプに対する“打切り”四捨五入モードを指定する
ためにＶＡＶＧＱＴを使用する。
【０３８３】
【表１１４】
【０３８４】
【表１１５】
【０３８５】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = (Ra[i] + Rb[i] + (Ra[i+1] + Rb[i+1])// 4； ｝ 例外 無しＶＣＡＣＨＥ キャッシュ演算
【０３８６】
【表１１６】
【０３８７】アセンブラ構文 ＶＣＡＣＨＥ．ｆｃ ＳＲｂ，ＳＲｉ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ，＃ＩＭＭ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ＋，ＳＲｉ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ＋，＃ＩＭＭ ここで、ｆｃ＝｛０，１｝。
【０３８８】
【表１１７】
【０３８９】演算 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３９０】ＶＣＡＮＤ 補数加算
【０３９１】
【表１１８】
【０３９２】アセンブラ構文 ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、．ｗと．
ｆが同一の演算を指定することに留意されたい。
【０３９３】
【表１１９】
【０３９４】説明 ＲａとＲｂ／即値オペランドの補数を論理的にＡＮＤ
し、その結果は目的レジスタＲｄにリターンさせる。
【０３９５】 演算 for(i = 0; i < NumElem ＆＆ EMASK[i]; i++) ｛ Bop[i] = ｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k> = -Ra[i]<k> ＆ Bop[i]<k>, k = for all bits in element i; ｝ 例外 無しＶＣＢＡＲＲ 条件付バリヤ
【０３９６】
【表１２０】
【０３９７】アセンブラ構文 ＶＣＢＡＲＲ．ｃｏｎｄ ここで、ｃｏｎｄ＝｛０，−７｝、各条件は後から記号
で与えられる。
【０３９８】
【表１２１】
【０３９９】演算 （Ｃｏｎｄ＝真）の間、全ての後続命令は停止させる。
【０４００】例外 無し プログラミング注意 この命令は命令実行の直列化を施行するためにソフトウ
ェアに提供される。この命令は不正密例外の正確な報告
を行うのに用いられる。例えば、もしこの命令が例外を
生じさせる恐れのある算術命令の直後に用いられる場
合、例外はこの命令を番地指定するプログラムカウンタ
に報告される。
【０４０１】ＶＣＢＲ 条件付ブランチ
【０４０２】
【表１２２】
【０４０３】アセンブラ構文 ＶＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４０４】説明 Ｃｏｎｄが真であれば、ブランチする。これは遅延した
ブランチでない。
【０４０５】演算 例外 命令アドレス無効ＶＣＢＲＩ 条件付間接ブランチ
【０４０６】
【表１２３】
【０４０７】アセンブラ構文 ＶＣＢＲＩ．ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４０８】説明 Ｃｏｎｄが真であれば、ブランチする。これは遅延した
ブランチでない。
【０４０９】演算 例外 命令アドレス無効ＶＣＣＳ 条件付文脈切換
【０４１０】
【表１２４】
【０４１１】アセンブラ構文 ＶＣＣＳ ＃Ｏｆｆｓｅｔ 説明 もしＶＩＭＳＫ（ｃｓｅ）が真の場合、文脈切換サブル
ーチンにジャンプする。これは遅延したブランチでな
い。もし、ＶＩＭＳＫ（ｃｓｅ）が真の場合、ＶＰＣ＋
４（リターンアドレス）がリターンアドレススタックに
セーブされる。もしそうでなければ、実行はＶＰＣ＋４
で続けられる。
【０４１２】演算 例外 アドレススタックオーバフローリターンＶＣＨＧＣＲ 制御レジスタ変更
【０４１３】
【表１２５】
【０４１４】アセンブラ構文 ＶＣＨＧＣＲ Ｍｏｄｅ
【０４１５】
【表１２６】
【０４１６】演算 例外 無し プログラミング注意 この命令はハードウェアがＶＭＯＶ命令をもって機能し
たものよりさらに効率的な方式でＶＣＳＲで制御ビット
を変更するために提供される。
【０４１７】ＶＣＩＮＴ 条件付ＡＲＭ７インタラプト
【０４１８】
【表１２７】
【０４１９】アセンブラ構文 ＶＣＩＮＴ．ｃｏｎｄ ＃ＣＯＤＥ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４２０】説明 もしＣｏｎｄが真であれば、実行を停止し、イネーブル
された場合にＡＲＭ７をインタラプトする。
【０４２１】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond==un)) ｛ VISRC<vip> = 1; VIINS = [VCINT.cond #ICODE instruction]; VEPC = VPC; if(VIMSK<vie>==1)signal ARM7 interrupt; VP STATE=VP IDLE; ｝ else VPC = VPC+4; 例外 ＶＣＩＮＴインタラプトＶＣＪＯＩＮ ＡＲＭ７タスクを有する条件付結
合
【０４２２】
【表１２８】
【０４２３】アセンブラ構文 ＶＣＪＯＩＮ．ｃｏｎｄ ＃Ｏｆｆｓｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４２４】説明 もしＣｏｎｄが真であれば、実行を停止し、イネーブル
された場合にＡＲＭ７をインタラプトする。
【０４２５】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond=un))｛ VISRC<vjp> = - 1; VIINS = [VCJOIN.cond #Offset instruction]; VEPC = VPC; if(VIMSK<vje>==1)signal ARM7 interrupt; VP STATE = VP IDLE; ｝ else VPC = VPC+4; 例外 ＶＣＪＯＩＮインタラプトＶＣＪＳＲ サブルーチンに対する条件付ジャ
ンプ
【０４２６】
【表１２９】
【０４２７】アセンブラ構文 ＶＣＪＳＲ．ｃｏｎｄ ＃Ｏｆｆｓｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４２８】説明 もしＣｏｎｄが真であれば、サブルーチンにジャンプす
る。これは遅延したブランチでない。
【０４２９】もしＣｏｎｄが真であれば、ＶＰＣ＋４
（リターンアドレス）がリターンアドレススタックにセ
ーブされる。もしそうでなければ、実行はＶＰＣ＋４で
続けられる。
【０４３０】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond==un)) ｛ if(VSP<4>>15) ｛ VISRC<RASO> = 1; signal ARM7 with RASO exception; VP STATE = VP IDLE; ｝else｛ RSTACK[VSP<3:0>] = VPC+4; VSP<4:0> = VSP<4:0>+1; VPC = VPC+sex(Offset<22:0> * 4); ｝ ｝ else VPC = VPC+4; 例外 アドレススタックオーバフローリターンＶＣＪＳＲＩ サブルーチンに対する条件付間接
ジャンプ
【０４３１】
【表１３０】
【０４３２】アセンブラ構文 ＶＣＪＳＲＩ．ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４３３】説明 もしＣｏｎｄが真であれば、サブルーチンに間接ジャン
プする。これは遅延したブランチでない。
【０４３４】もしＣｏｎｄが真であれば、ＶＰＣ＋４
（リターンアドレス）がリターンアドレススタックにセ
ーブされる。もしそうでなければ、実行はＶＰＣ＋４で
続けられる。
【０４３５】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond=un))｛ if(VSP<4:9>15)｛ VISRC<RASO> = 1; signal ARM7 with RASO exception; VP STATE = VP IDLE; ｝else｛ RSTACK[VSP<3:0>] = VPC+4; VSP<4:0> = VSP<4:0>+1; VPC = SRb<31:2>:b'OO; ｝ ｝else VPC = VPC+4; 例外 アドレススタックオーバフローリターンＶＣＭＯＶ 条件付ムーブ
【０４３６】
【表１３１】
【０４３７】アセンブラ構文 ＶＣＭＯＶ．ｄｔ Ｒｄ，Ｒｂ，ｃｏｎｄ ＶＣＭＯＶ．ｄｔ Ｒｄ，＃ＩＭＭ，ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、．ｆと．ｗは．ｆデータタイプが９ビット即値オ
ペランドによって支援されないことを除いては同一の演
算を指定する。
【０４３８】
【表１３２】
【０４３９】
【表１３３】
【０４４０】 演算 If((Cond=VCSR[SOV,GT,EQ,LT])｜(Cond==un)) for(i=0;i<NumElem;i++) Rd[i] ==｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝； 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けず、−
ＶＣＭＯＶＭはエレメントマスクによって影響を受け
る。ベクトルアキュムレータで拡張された浮動小数点精
密表現は８エレメントに対する全ての５７６ビットを使
用する。従って、アキュムレータを含むベクトルレジス
タムーブは．ｂ９データサイズを指定すべきである。
【０４４１】ＶＣＭＯＶＭ エレメントマスクを
有する条件付ムーブ
【０４４２】
【表１３４】
【０４４３】アセンブラ構文 ＶＣＭＯＶＭ．ｄｔ Ｒｄ，Ｒｂ，ｃｏｎｄ ＶＣＭＯＶＭ．ｄｔ Ｒｄ，＃ＩＭＭ，ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、．ｆと．ｗは．ｆデータタイプが９ビット即値オ
ペランドによって支援されないことを除いては同一の演
算を指定する。
【０４４４】
【表１３５】
【０４４５】
【表１３６】
【０４４６】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond=un)) for(i=0;i < NumElem; ＆＆ MMASK[i];i++) Rd[i] = ｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝; 例外 無し プログラミング注意 この命令はＶＭＭＲエレメントマスクによって影響を受
け、−ＶＣＭＯＶはエレメントマスクによって影響を受
けない。ベクトルアキュムレータで拡張された浮動小数
点精密表現は８エレメントに対する全ての５７６ビット
を使用する。従って、アキュムレータを含むベクトルレ
ジスタムーブは．ｂ９データサイズを指定すべきであ
る。
【０４４７】ＶＣＭＰＶ 比較及びマスクセット
【０４４８】
【表１３７】
【０４４９】アセンブラ構文 ＶＣＭＰＶ．ｄｔ ＶＲｄ，ＶＲｂ，ｃｏｎｄ．ｍａｓ
ｋ ＶＣＭＰＶ．ｄｔ ＶＲｄ，ＳＲｂ，ｃｏｎｄ．ｍａｓ
ｋ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、ｍａｓｋ＝｛ＶＧＭＲ，ＶＭＭＲ｝、もしマスク
が指定されなければ、ＶＧＭＲは仮想である。
【０４５０】
【表１３８】
【０４５１】説明 ベクトルレジスタＶＲａ，ＶＲｂの内容は減算演算（Ｖ
Ｒａ[ｉ]−ＶＲｂ[ｉ]を実行することによりエレメント
方式で比較され、ＶＧＭＲ（もしＫ＝０）或いはＶＭＭ
Ｒ（もしＫ＝１）レジスタで対応するビット（＃ｉ）は
もし比較の結果がＶＣＭＰＶ命令のＣｏｎｄフィールド
と符合する場合にセットされる。例えば、Ｃｏｎｄフィ
ールドがＬＴより小さい場合、ＶＧＭＲ[ｉ]（またはＶ
ＭＭＲ[ｉ]）はＶＲａ[ｉ]＜ＶＲｂ[ｉ]の時にセットさ
れる。
【０４５２】 演算 for(i=0;i < NumElem ; i++)｛ Bop[i] =｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝; relationship[i] =Ra[i] ? Bop[i]; if(k=1) MMASK[i]=(relationship[i]==Cond) ? True:False; else EMASK[i]=(relationship[i]==Cond) ? True:False; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０４５３】ＶＣＮＴＬＺ 先行ゼロカウント
【０４５４】
【表１３９】
【０４５５】アセンブラ構文 ＶＣＮＴＬＺ．ｄｔ ＶＲｄ，ＶＲｂ ＶＣＮＴＬＺ．ｄｔ ＳＲｄ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０４５６】
【表１４０】
【０４５７】説明 Ｒｂの各エレメントに対して先行ゼロの数をカウントし
て、Ｒｄにカウントをリターンする。
【０４５８】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++) ｛ Rd[i] = number of leading zeroes (Rb[i]); ｝ 例外 無し プログラミング注意 エレメントの全てのビットがゼロの場合、その結果はエ
レメントサイズ（それぞれバイト、バイト９、ハフワー
ド、或いはワードに対して８，９，１６，或いは３２）
と同一である。先行ゼロのカウントはエレメント位置の
インデックスと逆関係をもつ（もしＶＣＭＰＲ命令の次
に用いられる場合）。エレメント位置を変換するために
与えられたデータタイプに対するＮｕｍＥｌｅｍからＶ
ＣＮＴＬＺの結果を減算する。
【０４５９】ＶＣＯＲ 補数ＯＲ
【０４６０】
【表１４１】
【０４６１】アセンブラ構文 ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗであり｝、．ｗと．
ｆが同一の演算を指定することに留意されたい。
【０４６２】
【表１４２】
【０４６３】説明 ＲａとＲｂ／即値オペランドの補数を論理的にＯＲし、
その結果を目的レジスタＲｄにリターンさせる。
【０４６４】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++) ｛ Bop[i] = ｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k> = -Ra[i]<k> ｜Bop[i]<k>,k = for all bits in element; ｝ 例外 無しＶＣＲＳＲ サブルーチンからの条件付リター
ン
【０４６５】
【表１４３】
【０４６６】アセンブラ構文 ＶＣＲＳＲ．ｃｏｎｄ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４６７】説明 もしＣｏｎｄが真であれば、サブルーチンにリターンす
る。これは遅延したブランチでない。
【０４６８】もしＣｏｎｄが真であれば、リターンアド
レススタックにセーブされたリターンアドレスから実行
が続けられる。もしそうでなければ、実行はＶＰＣ＋４
で続けられる。
【０４６９】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond=un))｛ if(VSP<4:0> == 0) ｛ VISRC<RASU> = 1; signal ARM7 with RASU exception; VP STATE = VP IDLE; ｝else｛ VSP<4:0> = VSP<4:0> -1; VPC = RSTACK[VSP<3:0>]; VPC<1:0> = b'00; ｝ ｝ else VPC = VPC+4; 例外 命令アドレス無効、アドレススタックオーバフローリタ
ーン。
【０４７０】ＶＣＶＴＢ９ バイト９データタイプ変換
【０４７１】
【表１４４】
【０４７２】アセンブラ構文 ＶＣＶＴＢ９．ｍｄ ＶＲｄ，ＶＲｂ ＶＣＶＴＢ９．ｍｄ ＳＲｄ，ＳＲｂ ここで、ｍｄ＝｛ｂｂ９，ｂ９ｈ，ｈｂ９｝
【０４７３】
【表１４５】
【０４７４】説明 Ｒｂの各エレメントはバイトからバイト９（ｂｂ９）
へ、バイト９からハフワード（ｂ９ｈ）へ、或いはハフ
ワードからバイト９（ｈｂ９）へ変換する。
【０４７５】 演算 if(md<1:0> = 0)｛ //bb9 for byte to byte 9 conversion VRd = VRb; VRd<9i+8> = VRb<9i+7>, I = 0 to 31(or 63 in VEC64 mode)｝ else if(md<1:0>==2)｛ //b9h for byte9 to halfword conversion VRd = VRb ; VRd<18i+16:18i+9>=VRb<18i+8>,i=0 to 15(or 31 in VEC64 mode)｝ else if(md<1:0> = 3) ｛ //hb9 for halfword to byte9 conversion VRd<18i+8>=VRb<18i+9>,i=0 to 15(or 31 in VEC64 mode) else VRd = undefined; 例外 無し プログラミング注意 ｂ９ｈはモードを有するこのような命令を使用する前に
プログラマはシャフル(shuffle)演算をもつベクトルレ
ジスタにエレメントの減少した数を調整することが要求
される。ｈｂ９モードを有するこのような命令を使用し
た後、プログラマはアンシャフル演算をもつ目的ベクト
ルレジスタにエレメントの増加した数を調整することが
要求される。この命令はエレメントマスクによって影響
を受けない。
【０４７６】ＶＣＶＴＦＦ 浮動小数点の固定小数点への変換
【０４７７】
【表１４６】
【０４７８】アセンブラ構文 ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０４７９】
【表１４７】
【０４８０】説明 ベクトル／スカラレジスタＲａの内容はＹの幅がＲｂ
（モジュロ３２）或いはＩＭＭフィールドによって指定
され、Ｘの幅が（３２−Ｙの幅）に定義される場合、３
２ビット浮動小数点からフォーマット（Ｘ，Ｙ）の固定
小数点実数に変換される。
【０４８１】 演算 Y size =｛SRb ％ 32 ‖ IMM<4.0> ｝； for(i＝0;i<NumElem;i++)｛ Rd[i] = convert to < 32-Y size.Y size>format(Ra[i]); ｝ 例外 オーバフロー プログラミング注意 この命令は単にワードデータサイズのみを支援する。こ
の命令はアーキテクチャがレジスタ内に多重データタイ
プを支援しないために、エレメントマスクを使用しな
い。この命令は整数データタイプに対してゼロ四捨五入
モードから切り捨てを使用する。
【０４８２】ＶＣＶＴＩＦ 整数の浮動小数点への変換
【０４８３】
【表１４８】
【０４８４】アセンブラ構文 ＶＣＶＴＩＦ ＶＲｄ，ＶＲｂ ＶＣＶＴＩＦ ＶＲｄ，ＳＲｂ ＶＣＶＴＩＦ ＳＲｄ，ＳＲａ
【０４８５】
【表１４９】
【０４８６】説明 ベクトル／スカラレジスタＲｂの内容はｉｎｔ３２から
フロートデータタイプに変換され、その結果はベクトル
／スカラレジスタＲｄに記憶される。
【０４８７】 演算 for(i=0; i<NumElem : i++) ｛ Rd[i] = convert to floating point format(Rb[i]); ｝ 例外 無し プログラミング注意 この命令は単にワードデータサイズのみを支援する。こ
の命令はアーキテクチャがレジスタ内に多重データタイ
プを支援しないために、エレメントマスクを使用しな
い。
【０４８８】ＶＤ１ＣＢＲ ＶＣＲ１減少及び条件付ブランチ
【０４８９】
【表１５０】
【０４９０】アセンブラ構文 ＶＤ１ＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４９１】説明 ＶＣＲ１を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０４９２】 演算 VCR1 = VCR1 - 1; If((VCR1 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond == un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ１はブランチ条件がチェックされる前に減少され
る。ＶＣＲ１が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０４９３】ＶＤ２ＣＢＲ ＶＣＲ２減少及び条件付ブランチ
【０４９４】
【表１５１】
【０４９５】アセンブラ構文 ＶＤ２ＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４９６】説明 ＶＣＲ２を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０４９７】 演算 VCR2 = VCR2 - 1; If((VCR2 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond = un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ２はブランチ条件がチェックされる前に減少され
る。ＶＣＲ２が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０４９８】ＶＤ３ＣＢＲ ＶＣＲ３減少及び条件付ブランチ
【０４９９】
【表１５２】
【０５００】アセンブラ構文 ＶＤ３ＣＢＲ，ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０５０１】説明 ＶＣＲ３を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０５０２】 演算 VCR3 = VCR3 - 1; If((VCR3 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond = un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ３はブランチ条件がチェックされる前に減少され
る。ＶＣＲ３が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０５０３】ＶＤＩＶ２Ｎ ２nによる分割
【０５０４】
【表１５３】
【０５０５】アセンブラ構文 ＶＤＩＶ２Ｎ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＤＩＶ２Ｎ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０５０６】
【表１５４】
【０５０７】説明ベクトル／スカラレジスタＲａの内容
はｎがスカラレジスタ（Ｒｂ或いはＩＭ Ｍ）の陽の整数である場合、２nによって分割され、そ
の最終結果はベクトル／スカラレジスタＲｄに記憶され
る。この命令は四捨五入モードでとして切捨て（ゼロを
向かって四捨五入）を使用する。
【０５０８】演算 例外 無し プログラミング注意 ＮがＳＲｂ或いはＩＭＭ（４：０）から５ビット数で得
られる点に留意されたい。バイト、バイト９、ハフワー
ドデータタイプの場合、プログラマはデータサイズで精
度が低いか同一のＮの値を正確に指定する責任がある。
もしそれが指定されたデータサイズの精度よりさらに大
きければ、エレメントは符号ビットで充てんされる。こ
の命令は四捨五入モードとしてゼロを向かって四捨五入
を使用する。
【０５０９】ＶＤＩＶ２Ｎ．Ｆ ２nフロートによる分割
【０５１０】
【表１５５】
【０５１１】アセンブラ構文 ＶＤＩＶ２Ｎ．ｆ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＤＩＶ２Ｎ．ｆ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ．ｆ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ．ｆ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０５１２】
【表１５６】
【０５１３】説明 ベクトル／スカラレジスタＲａの内容はｎがスカラレジ
スタ（Ｒｂ或いはＩＭＭ）の陽の整数の場合、２nによ
って分割され、その最終結果はベクトル／スカラレジス
タＲｄに記憶される。
【０５１４】演算 例外 無し プログラミング注意 ＮがＳＲｂ或いはＩＭＭ（４：０）から５ビット数で得
られる点に留意されたい。
【０５１５】ＶＤＩＶＩ 分割初期化−不完全
【０５１６】
【表１５７】
【０５１７】アセンブラ構文 ＶＤＩＶＩ．ｄｓ ＶＲｂ ＶＤＩＶＩ．ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５１８】
【表１５８】
【０５１９】説明 非復原符号付き整数除算の初期化段階を実行する。被除
数はアキュムレータで倍精度符号付き整数である。もし
被除数が単精度の場合、それは倍精度で符号拡張されて
ＶＡＣＯＨ及びＶＡＣＯＬに記憶されるべきである。除
数はＲｂで単精度符号付き整数である。
【０５２０】被除数の符号(sign)が除数の符号と同一で
あれば、Ｒｂはアキュムレータの上位から減算され、そ
うでなければ、Ｒｂはアキュムレータの上位に加算され
る。
【０５２１】演算 例外 無し プログラミング注意 プログラマは分割ステップ前にオーバフロー或いはゼロ
による除算の場合を検出ことが要求される。
【０５２２】ＶＩＤＶＳ 分割ステップ−不完全
【０５２３】
【表１５９】
【０５２４】アセンブラ構文 ＶＤＩＶＳ．ｄｓ ＶＲｂ ＶＤＩＶＳ．ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５２５】
【表１６０】
【０５２６】説明 被復原符号付き除算の一つの反復ステップを行う。この
命令はデータサイズの多数倍（即ち、ｉｎｔ８データタ
イプに対して８倍、ｉｎｔ９に対して９倍、ｉｎｔ１６
に対して１６倍、そしてｉｎｔ３２データタイプに対し
て３２倍）として実行されるべきである。ＶＤＩＶＩ命
令はアキュムレータで初期部分の残りを生成するための
除算ステップ前に一度使用されるべきである。除数はＲ
ｂで単精度符号付き整数である。一応、商ビットはステ
ップごとに抽出されてアキュムレータの最下位ビットに
シフトされる。もし部分残りの符号がＲｂの除数の符号
と同一であれば、Ｒｂはアキュムレータの上位から減算
される。もし同一でなければ、Ｒｂはアキュムレータの
上位に加算される。商ビットはもしアキュムレータで結
果的な部分残り（加算或いは減算）の符号が除数の符号
と同一であれば、１である。そうでなければ、商ビット
はゼロ（０）である。アキュムレータは商ビットが充て
んされた状態で１ビット位置だけ左にシフトされる。除
算ステップの結論として、残りはアキュムレータの上位
に、商はアキュムレータの下位に記録される。商は１の
補数形態である。
【０５２７】演算ＶＥＳＬ １だけエレメントを左にシフトす
る
【０５２８】
【表１６１】
【０５２９】アセンブラ構文 ＶＥＳＬ．ｄｔ ＳＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５３０】
【表１６２】
【０５３１】説明 １位置だけ左にベクトルレジスタＲａのエレメントをシ
フトし、スカラレジスタＲｂから充てんする。シフトさ
れた一番左側のエレメントはスカラレジスタＲｃにリタ
ーンされ、残りのエレメントはベクトルレジスタＲｄに
リターンされる。
【０５３２】
【表１６３】
【０５３３】演算 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５３４】ＶＥＳＲ １だけエレメントを
右にシフトする
【０５３５】
【表１６４】
【０５３６】アセンブラ構文 ＶＥＳＲ．ｄｔ ＳＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５３７】
【表１６５】
【０５３８】説明 １位置だけ右にベクトルレジスタＲａのエレメントをシ
フトし、スカラレジスタＲｂから充てんする。シフトさ
れた一番右側のエレメントはスカラレジスタＲｃにリタ
ーンされ、残りのエレメントはベクトルレジスタＲｄに
リターンされる。
【０５３９】
【表１６６】
【０５４０】演算 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５４１】ＶＥＸＴＲＴ １エレメント抽出
【０５４２】
【表１６７】
【０５４３】アセンブラ構文 ＶＥＸＴＲＴ．ｄｔ ＳＲｄ，ＶＲａ，ＳＲｂ ＶＥＸＴＲＴ．ｄｔ ＳＲｄ，ＶＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５４４】
【表１６８】
【０５４５】説明 インデックスがスカラレジスタＲｂ或いはＩＭＭフィー
ルドによって指定されるＲａベクトルレジスタからエレ
メントを抽出してスカラレジスタＲｄに記憶させる。
【０５４６】演算 index32 = ｛SRb ％ 32 ‖ IMM<4:0> ｝; index64 = ｛SRb ％ 64 ‖ IMM<5:0> ｝; index = (VCSR<vec64>) ？ index64 : index32; SRd = VRa[index]; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５４７】ＶＥＸＴＳＮＧ２ （１，−１）の符号抽出
【０５４８】
【表１６９】
【０５４９】アセンブラ構文 ＶＥＸＴＳＮＧ２．ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＮＧ２．ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５５０】
【表１７０】
【０５５１】説明 ベクトル／スカラレジスタＲａの内容の符号値はエレメ
ントのように計算されて、その結果はベクトル／スカラ
レジスタＲｄに記憶される。
【０５５２】 演算 for(i=0; i<NumElem ＆＆ EMASK[i]; i++)｛ Rd[i] = (Ra[i]<0) ？-1: 1; ｝ 例外 無しＶＥＸＴＳＮＧ３ （１，０，−１）の符号抽出
【０５５３】
【表１７１】
【０５５４】アセンブラ構文 ＶＥＸＴＳＮＧ３．ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＮＧ３．ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５５５】
【表１７２】
【０５５６】説明 ベクトル／スカラレジスタＲａの内容の符号値はエレメ
ントのように計算されて、その結果はベクトル／スカラ
レジスタＲｄに記憶される。
【０５５７】 演算 for(i=0; i<NumElem ＆＆ EMASK[i]; i++)｛ if(Ra[i] > 0) Rd[i]=1; else if(Ra[i] < 0) Rd[i]=-1; else Ｒｄ［ｉ］＝０； ｝ 例外 無しＶＩＮＳＲＴ １エレメント挿入
【０５５８】
【表１７３】
【０５５９】アセンブラ構文 ＶＩＮＳＲＴ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＩＮＳＲＴ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定する点に留意されたい。
【０５６０】
【表１７４】
【０５６１】説明 スカラレジスタＲａのエレメントをスカラレジスタＲｂ
或いはＩＭＭフィールドによって指定されたインデック
スにあるベクトルレジスタＲｄへ挿入する。
【０５６２】演算 index32 = ｛SRb ％ 32 ‖ IMM<4:0> ｝; index64 = ｛SRb ％ 64 ‖ IMM<5:0> ｝; index = (VCSR<vec64>) ？ index64 : index32; VRd[index]＝SRa; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５６３】ＶＬ ロード
【０５６４】
【表１７５】
【０５６５】アセンブラ構文 ＶＬ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｗと．ｆは同一の演算が指定され、．６４
とＶＲＡｄは共に指定され得ない点に留意されたい。キ
ャッシュオフロードのためにＶＬＯＦＦを使用する。
【０５６６】説明 現在或いは交替バンク或いはスカラレジスタにベクトル
レジスタをロードする。
【０５６７】演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)); if(A==1)SRb =EA; Rd = see table below;
【０５６８】
【表１７６】
【０５６９】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５７０】ＶＬＣＢ 循環バッファからロード
【０５７１】
【表１７７】
【０５７２】アセンブラ構文 ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｄｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝。．ｂと．ｄｓ９は同一の演算が指定され、．
６４とＶＲＡｄは共に指定され得ない点に注意された
い。キャッシュオフロードのためにＶＬＣＢＯＦＦを使
用する。
【０５７３】説明 ＳＲb+1 に存在するＢＥＧＩＮポインタとＳＲb+2 に存
するＥＮＤポインタで指された循環バッファからベクト
ルレジスタまたはスカラレジスタをロードする。
【０５７４】もし、アドレス更新演算はもちろん、ロー
ド前にＥＮＤアドレスより大きければ有効アドレスが調
整される。また、循環バッファバウンドはそれぞれ．ｈ
及び．ｗスカラレジスタについてハーフワード及びワー
ド境界上で整列されるべきである。
【０５７５】
【表１７８】
【０５７６】例外 無効データアドレス、整列されないアクセス プログラミング注意 この命令はエレメントマスクにより影響されない。
【０５７７】プログラマは下記条件を満たさなければ予
想通り作動できない。
【０５７８】 ＢＥＧＩＮ＜ＥＡ＜２＊ＥＮＤーＢＥＧＩＮ すなわち、ＥＡーＥＮＤ＜ＥＮＧーＢＥＧＩＮは勿論、
ＥＡ＞ＢＥＧＩＮＶＬＤ ダブルロード
【０５７９】
【表１７９】
【０５８０】アセンブラ構文 ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｂと．ｂｓ９は同一の演算が指定され、．
６４とＶＲＡｄは一緒に指定され得ない点に留意された
い。キャッシュオフロードのためにＶＬＤＯＦＦを使用
する。
【０５８１】説明 現在或いは交替バンク或いは２スカラレジスタに２ベク
トルレジスタをロードする。
【０５８２】
【表１８０】
【０５８３】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５８４】ＶＬＩ 即値ロード
【０５８５】
【表１８１】
【０５８６】アセンブラ構文 ＶＬＩ．ｄｔ ＶＲｄ．＃ＩＭＭ ＶＬＩ．ｄｔ ＳＲｄ．＃ＩＭＭ ここで、ｄｔ＝｛ｂ、ｂ９、ｈ、ｗ、ｆ｝。
【０５８７】説明 即値をスカラまたはベクトルレジスタへロードする。
【０５８８】スカラレジスタロードの場合、バイト、バ
イト９、ハーフワードまたはワードはデータ型によりロ
ードされる。バイト、バイト９及びハーフワードデータ
型の場合、影響されないバイト（バイト９）は修正され
ない。
【０５８９】演算 Ｒｄ＝以下の表を参照する：
【０５９０】
【表１８２】
【０５９１】例外 無しＶＬＱ 四重ロード
【０５９２】
【表１８３】
【０５９３】アセンブラ構文 ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｂと．ｂｓ９は同一の演算が指定され、．
６４とＶＲＡｄは共に指定され得ない点に留意された
い。キャッシュオフロードのためにＶＬＱＯＦＦを使用
する。
【０５９４】説明 現在或いは交替バンク或いは４スカラレジスタに４ベク
トルレジスタをロードする。
【０５９５】演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SR b = EA;; Rd :Rd+1 :Rd+2 :Rd+3 = see table below;
【０５９６】
【表１８４】
【０５９７】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５９８】ＶＬＲ 逆へのロード
【０５９９】
【表１８５】
【０６００】アセンブラ構文 ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛４，８，１６，３２，６４｝、Ｒｄ＝
｛ＶＲｄ，ＶＲＡｄ｝、．６４とＶＲＡｄは一緒に指定
され得ない点に留意されたい。キャッシュオフロードの
ためにＶＬＲＯＦＦを使用する。
【０６０１】説明 逆エレメント順序でベクトルレジスタをロードする。こ
の命令はスカラ目的レジスタを支援しない。
【０６０２】
【表１８６】
【０６０３】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０６０４】ＶＬＳＬ 論理左への移動
【０６０５】
【表１８７】
【０６０６】アセンブラ構文 ＶＬＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＬＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，｝。
【０６０７】
【表１８８】
【０６０８】説明 ベクトル／スカラレジスタＲａのそれぞれのエレメント
は最下位ビットＬＳＢの位置にゼロ充てんによってスカ
ラレジスタＲｂ或いはＩＭＭフィールドに与えられた移
動量だけ左に論理的にビット−移動され、その結果はベ
クトル／スカラレジスタＲｄに記憶される。
【０６０９】演算 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
りさらに大きければ、エレメントはゼロ充てんされる。
【０６１０】ＶＬＳＲ 論理右への移動
【０６１１】
【表１８９】
【０６１２】アセンブラ構文 ＶＬＳＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＬＳＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，｝。
【０６１３】
【表１９０】
【０６１４】説明 ベクトル／スカラレジスタＲａのそれぞれのエレメント
は最上位ビットＭＳＢの位置にゼロ充てんでスカラレジ
スタＲｂ或いはＩＭＭフィールドに与えられた移動量だ
け右に論理的にビット−移動され、その結果はベクトル
／スカラレジスタＲｄに記憶される。
【０６１５】演算 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
りさらに大きければ、エレメントはゼロで充てんされ
る。
【０６１６】ＶＬＷＳ ストライドにロードする
【０６１７】
【表１９１】
【０６１８】アセンブラ構文 ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲａ，ＳＲｉ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛４，８，１６，３２，６４｝，Ｒｄ＝
｛ＶＲｄ，ＶＲＡｄ｝、．６４とＶＲＡｄは共に指定さ
れ得ない点に留意されたい。キャッシュオフロードのた
めにＶＬＷＳＯＦＦを使用する。
【０６１９】説明 有効アドレスから始めてストライド制御レジスタ(Strid
e Control register)としてスカラレジスタＳＲｂ＋１
を使用してメモリからベクトルレジスタＶＲｄに３２バ
イトがロードされる。ＬＴは各ブロックに対するロード
のために連続したバイトの番号とブロックサイズを指定
する。ＳＲｂ＋１は２連続ブロックの始まりを分離する
番号とストライドを指定する。ストライドはブロックサ
イズと同一か或いはさらに大きいべきである。ＥＡは整
列されたデータサイズでなければならない。ストライド
とブロックサイズはデータサイズの多数倍になるべきで
ある。
【０６２０】 演算 EA＝SRb + ｛SRi ‖sex(IMM<7:0>）｝； if(A=1) SRb =EA ； Block＿size＝｛４‖８‖16‖32｝； stride＝SRb+1<31：0>； for(i=0;i<VECSIZE/Block ＿size;i++） for(j=0;j<Block ＿size;j++) VRd[ｉ* Block ＿size+j]<8:0>=sex BYTE[EA+i * Stride+j]; 例外 データアドレス、非整列アクセス無効ＶＭＡＣ 乗算及びアキュムレート
【０６２１】
【表１９２】
【０６２２】アセンブラ構文 ＶＭＡＣ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６２３】
【表１９３】
【０６２４】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントに加算
して、ベクトルアキュムレータに各エレメントの倍精度
の和を記憶させる。 ＲａとＲｂは指定されたデータタ
イプを使用し、一方ＶＡＣは適宜な倍精度データタイプ
を使用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎ
ｔ３２に対して１６，３２，及び６４ビット）。各倍精
度エレメントの上位部分はＶＡＣＨに記憶される。
【０６２５】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６２６】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝; Bop[i]＝｛VRb[i]‖SRb ｝; if(dt==float)VACL[i]=Aop[i] * Bop[i]+VACL[i]; else VACH[i]:VACL[i]=Aop[i] * Bop[i]+VACH[i]:VACL[i]; 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６２７】ＶＭＡＣＦ 乗算及び小数部アキュムレート
【０６２８】
【表１９４】
【０６２９】アセンブラ構文 ＶＭＡＣＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，｝。
【０６３０】
【表１９５】
【０６３１】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果を１ビット左にシフト
させ、シフトさせた中間結果の各倍精度エレメントをベ
クトルアキュムレータの各倍精度エレメントに加算し
て、ベクトルアキュムレータに各エレメントの倍精度の
和を記憶させる。 ＶＲａとＲｂは指定されたデータタ
イプを使用し、一方ＶＡＣは適宜な倍精度データタイプ
を使用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎ
ｔ３２に対して１６，３２，及び６４ビット）。各倍精
度エレメントの上位部分はＶＡＣＨに記憶される。
【０６３２】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=((VRa[i]* Bop[i])<<1)+VACH[i]:VACL[i]; ｝ 例外 オーバフロー、 プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６３３】ＶＭＡＣＬ 乗算及びローアキュムレート
【０６３４】
【表１９６】
【０６３５】アセンブラ構文 ＶＭＡＣＬ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣＬ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣＬ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣＬ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣＬ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６３６】
【表１９７】
【０６３７】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントに加算
して、ベクトルアキュムレータに各エレメントの倍精度
の和を記憶させ、目的レジスタＶＲｄに下位部分をリタ
ーンさせる。
【０６３８】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６３９】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６４０】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VRa[i] * Bop[i]+VACL[i]； else VACH[i]:VACL[i]=VRa[i] * Bop[i]+VACH[i]:VACL[i]； VRd[i]=VACL[i]； 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６４１】ＶＭＡＤ 乗算及び加算
【０６４２】
【表１９８】
【０６４３】アセンブラ構文 ＶＭＡＤ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６４４】
【表１９９】
【０６４５】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をＲｃの各エレメントに加算して、目的レジスタ（Ｒｄ
＋１：Ｒｄ）に各エレメントの倍精度の和を記憶させ
る。
【０６４６】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝； Bop[i]＝｛VRb[i]‖SRb ｝； Cop[i]＝｛VRc[i]‖SRc ｝； Rd+1[i]:Rd[i]=Aop[i]* Bop[i]+sex＿dp(Cop[i]) ; ｝ 例外 無しＶＭＡＤＬ 乗算及びロー加算
【０６４７】
【表２００】
【０６４８】アセンブラ構文 ＶＭＡＤＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤＬ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６４９】
【表２０１】
【０６５０】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をＲｃの各エレメントに加算して、目的レジスタＲｄに
各エレメントの下位部分倍精度の和を記憶させる。
【０６５１】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６５２】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝； Bop[i]＝｛VRb[i]‖SRb ｝； Cop[i]＝｛VRc[i]‖SRc ｝； if(dt==float)Lo[i]=Aop[i] * Bop[i]+ Cop[i]; else Hi[i]:Lo[i]＝Aop[i]* Bop[i]+sex＿dp(Cop[i]); Rd[i]=Lo[i]; ｝ 例外 オーバフロー、浮動小数点無効オペランド。
【０６５３】ＶＭＡＳ 乗算及びアキュムレ
ータからの減算
【０６５４】
【表２０２】
【０６５５】アセンブラ構文 ＶＭＡＳ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６５６】
【表２０３】
【０６５７】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントから減
算して、ベクトルアキュムレータに各エレメントの倍精
度の和を記憶させる。
【０６５８】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６５９】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６６０】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VACL[i]-VRa[i] * Bop[i]； else VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i] * Bop[i]； ｝ 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６６１】ＶＭＡＳＦ 乗算及びアキュム
レータ小数部からの減算
【０６６２】
【表２０４】
【０６６３】アセンブラ構文 ＶＭＡＳＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６６４】
【表２０５】
【０６６５】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトし、シフトされた中間結果の各倍精度エレメ
ントをベクトルアキュムレータの各倍精度エレメントか
ら減算して、ベクトルアキュムレータに各エレメントの
倍精度の和を記憶させる。
【０６６６】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６６７】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i]* Bop[i]； ｝ 例外 オーバフロー プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６６８】ＶＭＡＳＬ 乗算及びアキュム
レータローからの減算
【０６６９】
【表２０６】
【０６７０】アセンブラ構文 ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６７１】
【表２０７】
【０６７２】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントから減
算して、ベクトルアキュムレータに各エレメントの倍精
度の和を記憶させ、目的レジスタＶＲｄに下位部分をリ
ターンする。
【０６７３】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６７４】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６７５】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VACL[i]-VRA[i] * Bop[i]； else VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i] * Bop[i]； VRd[i]=VACL[i]； ｝ 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６７６】ＶＭＡＸＥ 双方式最大及び交換
【０６７７】
【表２０８】
【０６７８】アセンブラ構文 ＶＭＡＸＥ．ｄｔ ＶＲｄ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０６７９】
【表２０９】
【０６８０】説明 ＶＲａとＶＲｂは同一でなければならない。ＶＲａがＶ
Ｒｂと相違する時、その結果は定義されない。
【０６８１】ベクトルレジスタＲｂの各偶数／奇数デー
タエレメントは対で比較され、各データエレメント対の
うちより大きい値がベクトルレジスタＲｄの偶数位置に
記憶され、各データエレメント対のうちより小さい値が
奇数位置に記憶される。
【０６８２】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i=i+2)｛ VRd[i]＝(VRb[i]>VRb[i+1])?VRb[i]:VRb[i+1]; VRd[i+1]=(VRb[i]>VRb[i+1])?VRb[i+1]:VRb[i]； ｝ 例外 無しＶＭＯＶ ムーブ
【０６８３】
【表２１０】
【０６８４】アセンブラ構文 ＶＭＯＶ．ｄｔ Ｒｄ，Ｒｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、Ｒｄ
とＲｂは構造的に指定されたレジスタ名で示される。
【０６８５】
【表２１１】
【０６８６】
【表２１２】
【０６８７】
【表２１３】
【０６８８】演算 Ｒｄ＝Ｒｂ 例外 ＶＣＳＲ或いはＶＩＳＲＣに例外状態ビットをセットす
ることは対応する例外を生じさせる。
【０６８９】プログラミング注意 この命令はエレメントマスクによって影響を受けない。
交替バンク概念がＶＥＣ６４モードには存在しないの
で、この命令はＶＥＣ６４モードで交替バンクレジスタ
に対する移動に使用できないことに注意されたい。
【０６９０】ＶＭＵＬ 乗算
【０６９１】
【表２１４】
【０６９２】アセンブラ構文 ＶＭＵＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６９３】
【表２１５】
【０６９４】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度の結果を生成し、目的レジスタＲｃ：Ｒｄに各エレ
メントの倍精度の和をリターンさせる。
【０６９５】ＲａとＲｂは指定されたデータタイプを使
用し、一方Ｒｃ：Ｒｄは適宜な倍精度データタイプを使
用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３
２に対して１６，３２，及び６４ビット）、各倍精度エ
レメントの上位部分はＲｃに記憶される。
【０６９６】演算 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。また、この命令
は拡張された結果が支援されたデータタイプでないの
で、フロートデータタイプを支援しない。
【０６９７】ＶＭＵＬＡ アキュムレータ乗算
【０６９８】
【表２１６】
【０６９９】アセンブラ構文 ＶＭＵＬＡ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０７００】
【表２１７】
【０７０１】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、その結果をアキュムレータに記
録させる。
【０７０２】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０７０３】演算 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７０４】ＶＭＵＬＡＦ アキュムレータ小数部乗算
【０７０５】
【表２１８】
【０７０６】アセンブラ構文 ＶＭＵＬＡＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７０７】
【表２１９】
【０７０８】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、その結果をアキュムレータに記録させ
る。
【０７０９】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=(VRa[i] * Bop[i])<<1； ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７１０】ＶＭＵＬＦ 小数部乗算
【０７１１】
【表２２０】
【０７１２】アセンブラ構文 ＶＭＵＬＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７１３】
【表２２１】
【０７１４】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、その結果の上位部分を目的レジスタ
（ＶＲｄ＋１）にリターンし、その結果の下位部分を目
的レジスタＶＲｄにリターンさせる。ＶＲｄは偶数番号
のレジスタでなければならない。
【０７１５】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Hi[i]:Lo[i]=(VRa[i] * Bop[i])<<1； VRd+1[i]=Hi[i]; VRd[i]=Lo[i]; ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７１６】ＶＭＵＬＦＲ 小数部乗算及び四捨五入
【０７１７】
【表２２２】
【０７１８】アセンブラ構文 ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＦＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＦＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７１９】
【表２２３】
【０７２０】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、シフトされた中間結果を上位部分に対
して四捨五入し、上位部分を目的レジスタ（ＶＲｄ）に
リターンさせる。
【０７２１】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Hi[i]:Lo[i]=(VRa[i] * Bop[i])<<1； if(Lo[i]<msb>==1)Hi[i]=Hi[i]+1; VRd[i]=Hi[i]; ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７２２】ＶＭＵＬＬ ロー乗算
【０７２３】
【表２２４】
【０７２４】アセンブラ構文 ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０７２５】
【表２２５】
【０７２６】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、その結果の下位部分を目的レジ
スタＶＲｄにリターンする。
【０７２７】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０７２８】演算 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７２９】ＶＮＡＮＤ ＮＡＮＤ
【０７３０】
【表２２６】
【０７３１】アセンブラ構文 ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝、．ｗと．ｆが同一
の演算を指定することに留意されたい。
【０７３２】
【表２２７】
【０７３３】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＮＡＮＤし、その
結果をＲｄにリターンさせる。
【０７３４】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i](k)=-(Ra[i]<k> ＆ Bop[i]<k>,for k=all bits in element； ｝ 例外 無しＶＮＯＲ ＮＯＲ
【０７３５】
【表２２８】
【０７３６】アセンブラ構文 ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｗ，ｆ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７３７】
【表２２９】
【０７３８】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＮＯＲし、その結
果をＲｄにリターンさせる。
【０７３９】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i](k)=-(Ra[i]<k> 1 Bop[i]<k>,for k=all bits in element ； ｝ 例外 無しＶＯＲ ＯＲ
【０７４０】
【表２３０】
【０７４１】アセンブラ構文 ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｗ，ｆ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７４２】
【表２３１】
【０７４３】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＯＲし、その結果
をＲｄにリターンさせる。
【０７４４】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i]<k>=-(Ra[i]<k> 1 Bop[i]<k>,for k=all bits in element ； ｝ 例外 無しＶＯＲＣ 補数ＯＲ
【０７４５】
【表２３２】
【０７４６】アセンブラ構文 ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲＣ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲＣ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７４７】
【表２３３】
【０７４８】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットの補数を論理的にＯＲし、そ
の結果をＲｄにリターンさせる。
【０７４９】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8.0>) ｝; Ｒｄ［ｉ］ ＜ｋ＞ ＝ Ｒａ［ｉ］＜ｋ＞１−Ｂｏｐ［ｉ］＜ｋ＞．ｆ
ｏｒ ｋ＝ａｌｌ ｂｉｔｓ ｉｎ ｅｌｅｍｅｎｔ ｉ： ｝ 例外 無しＶＰＦＴＣＨ 事前取出し
【０７５０】
【表２３４】
【０７５１】アセンブラ構文 ＶＰＦＴＣＨ．ｄｔ ＳＲｂ，ＳＲｉ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ＋，ＳＲｉ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝。
【０７５２】説明 有効アドレスから始める多数のベクトルデータキャッシ
ュラインを予め取り出す。キャッシュラインの数は次の
ように指定される： ＬＮ（１：０）＝００：１つの６４バイトキャッシュラ
インが予め取り出され。る ＬＮ（１：０）＝０１：２つの６４バイトキャッシュラ
インが予め取り出される。
【０７５３】ＬＮ（１：０）＝１０：４つの６４バイト
キャッシュラインが予め取り出される。
【０７５４】ＬＮ（１：０）＝１１：８つの６４バイト
キャッシュラインが予め取り出される。
【０７５５】もし有効キャッシュラインが６４バイトバ
ウンダリにない場合、それは６４バイトバウンダリに整
列されるように先に打ち切られる。
【０７５６】演算 例外 データアドレス例外無効 プログラミング注意 ＥＡ（３１：０）はローカルメモリのバイトアドレスを
示す。
【０７５７】ＶＰＦＴＣＨＳＰ 臨時パッドへの事前取出し
【０７５８】
【表２３５】
【０７５９】アセンブラ構文 ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝、ＶＰＦＴＣＨとＶ
ＰＦＴＣＨＳＰは同一の演算コードをもつ 説明 メモリから臨時パッドに多数の６４バイトブロックを伝
送する。有効アドレスはメモリに開始アドレスを提供
し、ＳＲｐは臨時パッドに開始アドレスを提供する。６
４バイトブロックの数は次のように指定される。
【０７６０】ＬＮ（１：０）＝００：１つの６４バイト
ブロックが伝送される。
【０７６１】ＬＮ（１：０）＝０１：２つの６４バイト
ブロックが伝送される。
【０７６２】ＬＮ（１：０）＝１０：４つの６４バイト
ブロックが伝送される。
【０７６３】ＬＮ（１：０）＝１１：８つの６４バイト
ブロックが伝送される。
【０７６４】もし有効キャッシュラインが６４バイトバ
ウンダリになければ、それは６４バイトバウンダリに整
列されるように先に打ち切られる。もしＳＲｐの臨時パ
ッドポインタアドレスが６４バイトバウンダリになけれ
ば、それはまた６４バイトバウンダリに整列されるよう
に先に打ち切られる。整列された臨時パッドポインタア
ドレスは伝送されたバイト数だけ増分される。
【０７６５】演算 例外 データアドレス例外無効ＶＲＯＬ 左への回転
【０７６６】
【表２３６】
【０７６７】アセンブラ構文 ＶＲＯＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＬ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＬ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０７６８】
【表２３７】
【０７６９】説明 ベクトル／スカラレジスタＲａの各データエレメントは
スカラレジスタＲｂ或いはＩＭＭフィールドに与えられ
たビット量だけ左に回転され、その結果はベクトル／ス
カラレジスタＲｄに記憶される。
【０７７０】演算 例外 なし プログラミング注意 回転量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の回転量を正確に指定す
る義務がある。もし回転量が指定されたデータサイズよ
りさらい大きければ、結果は定義されない。ｎだけ左に
回転することはＥｌｅｍＳｉｚｅ−ｎだけ右に回転する
のと等しく、ここでＥｌｅｍＳｉｚｅは与えられたデー
タサイズのビットの番号を示す。
【０７７１】ＶＲＯＲ 右への回転
【０７７２】
【表２３８】
【０７７３】アセンブラ構文 ＶＲＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＲ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＲ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０７７４】
【表２３９】
【０７７５】説明 ベクトル／スカラレジスタＲａの各データエレメントは
スカラレジスタＲｂ或いはＩＭＭフィールドに与えられ
たビット量だけ右に回転され、その結果はベクトル／ス
カラレジスタＲｄに記憶される。
【０７７６】演算 例外 なし プログラミング注意 回転量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の回転量を正確に指定す
る義務がある。もし回転量が指定されたデータサイズよ
りさらい大きければ、結果は定義されない。ｎだけ右に
回転することはＥｌｅｍＳｉｚｅ−ｎだけ左に回転する
のと等しく、ここでＥｌｅｍＳｉｚｅは与えられたデー
タサイズのビットの番号を示す。
【０７７７】ＶＲＯＵＮＤ 浮動小数点を整数に四捨五入する
【０７７８】
【表２４０】
【０７７９】アセンブラ構文 ＶＲＯＵＮＤ．ｒｍ ＶＲｄ，ＶＲｂ ＶＲＯＵＮＤ．ｒｍ ＳＲｄ，ＳＲｂ ここで、ｒｍ＝｛ｎｉｎｆ，ｚｅｒｏ，ｎｅａｒ，ｐｉ
ｎｆ｝。
【０７８０】
【表２４１】
【０７８１】説明 浮動小数点データフォーマットでベクトル／スカラレジ
スタＲｂの内容は一番近い３２ビット整数（ワード）に
四捨五入され、その結果はベクトル／スカラレジスタＲ
ｄに記憶される。四捨五入モードはＲＭに定義される。
【０７８２】
【表２４２】
【０７８３】演算 例外 無し プログラミング注意 この命令はエレメントマスクに影響を受けない。
【０７８４】ＶＳＡＴＬ 下限境界への飽和
【０７８５】
【表２４３】
【０７８６】アセンブラ構文 ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｆデータ
タイプは９ビット即値で支援されないことに留意された
い。
【０７８７】
【表２４４】
【０７８８】説明 ベクトル／スカラレジスタＲａの各データエレメントは
ベクトル／スカラレジスタＲｂ或いはＩＭＭフィールド
にあるそれの対応する下限値に対してチェックされる。
もしデータエレメントの値が下限値よりさらに小さけれ
ば、それは下限値と同一に設定され、最終結果はベクト
ル／スカラレジスタＲｄに記憶される。
【０７８９】演算 例外 無しＶＳＡＴＵ 上限境界への飽和
【０７９０】
【表２４５】
【０７９１】アセンブラ構文 ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＵ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＵ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｆデータ
タイプは９ビット即値で支援されないことに留意された
い。
【０７９２】
【表２４６】
【０７９３】説明 ベクトル／スカラレジスタＲａの各データエレメントは
ベクトル／スカラレジスタＲｂ或いはＩＭＭフィールド
にあるそれの対応する上限値に対してチェックされる。
もしデータエレメントの値が上限値よりさらに小さけれ
ば、それは上限値と同一に設定され、最終結果はベクト
ル／スカラレジスタＲｄに記憶される。
【０７９４】演算 例外 無しＶＳＨＦＬ シャフル(shuffle)
【０７９５】
【表２４７】
【０７９６】アセンブラ構文 ＶＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７９７】
【表２４８】
【０７９８】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果はベクトルレジスタＲ
ｃ：Ｒｄに記憶される。
【０７９９】
【表２４９】
【０８００】演算 例外 無し プログラミング注意 この命令はエレメントアスクを使用しない。
【０８０１】ＶＳＨＦＬＨ ハイシャフル
【０８０２】
【表２５０】
【０８０３】アセンブラ構文 ＶＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０８０４】
【表２５１】
【０８０５】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果の上位部分はベクトル
レジスタＲｄに記憶される。
【０８０６】
【表２５２】
【０８０７】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８０８】ＶＳＨＦＬＬ ローシャフル
【０８０９】
【表２５３】
【０８１０】アセンブラ構文 ＶＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８１１】
【表２５４】
【０８１２】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果の下位部分はベクトル
レジスタＲｄに記憶される。
【０８１３】
【表２５５】
【０８１４】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８１５】ＶＳＴ 記憶
【０８１６】
【表２５６】
【０８１７】アセンブラ構文 ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＯＦＦを使用する。
【０８１８】説明 ベクトルまたはスカラレジスタを記憶する。
【０８１９】演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SRb =EA; ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８２０】
【表２５７】
【０８２１】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８２２】ＶＳＴＣＢ 円形バッファによる記憶
【０８２３】
【表２５８】
【０８２４】アセンブラ構文 ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＣＢ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｄは共に指定され得ない点に留意されたい。キ
ャッシュオフロードのためにＶＳＴＣＢＯＦＦを使用す
る。
【０８２５】説明 ＳＲｂ＋１でＢＥＧＩＮポインタ、ＳＲｂ＋２でＥＮＤ
ポインタによって境界になった円形バッファからベクト
ルまたはスカラレジスタを記憶する。
【０８２６】有効アドレスはもしそれが記憶のみならず
アドレスアップデート演算以前のＥＮＤアドレスよりさ
らに大きければ、調整される。さらに円形バッファ境界
はそれぞれ．ｈと．ｗスカラロードに対してハフワード
及びワード境界に整列されるべきである。
【０８２７】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝; BEGIN = SRb+1; END = SRb+2; cbsize = END - BEGIN; ｉｆ（ＥＡ ＞ ＥＮＤ）ＥＡ ＝ ＢＥＧＩＮ＋（Ｅ
Ａ − ＥＮＤ）； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８２８】
【表２５９】
【０８２９】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
プログラマはこの命令が案の通りに動作するように次の
条件を保障すべきである： ＢＥＧＩＮ＜ＥＡ＜２* ＥＮＤ−ＢＥＧＩＮ 即ち、ＥＡ＞ＢＥＧＩＮ及びＥＡ−ＥＮＤ＜ＥＮＤ−Ｂ
ＥＧＩＮＶＳＴＤ ダブル記憶
【０８３０】
【表２６０】
【０８３１】アセンブラ構文 ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＤ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＤＯＦＦを使用する。
【０８３２】説明 現在或いは交替バンク或いは２スカラレジスタから２ベ
クトルレジスタを記憶する。
【０８３３】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８３４】
【表２６１】
【０８３５】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８３６】ＶＳＴＱ ４重記憶
【０８３７】
【表２６２】
【０８３８】アセンブラ構文 ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＱ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＱＯＦＦを使用する。
【０８３９】説明 現在或いは交替バンク或いは４スカラレジスタから４ベ
クトルレジスタを記憶する。
【０８４０】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８４１】
【表２６３】
【０８４２】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８４３】ＶＳＴＲ 逆順記憶
【０８４４】
【表２６４】
【０８４５】アセンブラ構文 ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＲ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．６４とＶＲＡｄは一緒に指定され得ない点に留
意されたい。キャッシュオフ記憶のためにＶＳＴＲＯＦ
Ｆを使用する。
【０８４６】説明 逆エレメント順序でベクトルレジスタを記憶する。この
命令はスカラデータソースレジスタを支援しない。
【０８４７】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SRb = EA; MEM[EA] = see table below;
【０８４８】
【表２６５】
【０８４９】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８５０】ＶＳＴＷＳ ストライド記憶
【０８５１】
【表２６６】
【０８５２】アセンブラ構文 ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＷＳ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛４，８，１６，３２｝，Ｒｓ＝｛ＶＲ
ｓ，ＶＲＡｓ｝、．６４モードは支援されず、その代わ
りＶＳＴを使用することに留意されたい。キャッシュオ
フ記憶のためにＶＳＴＷＳＯＦＦを使用する。
【０８５３】説明 有効アドレスから始めてストライド制御レジスタ(Strid
e Control Register)としてスカラレジスタＳＲｂ＋１
を使用してベクトルレジスタＶＲｓからメモリに３２バ
イトが記憶される。
【０８５４】ＳＴは各ブロックから記憶のために連続し
たバイトの番号とブロックサイズを指定する。ＳＲｂ＋
１は２連続ブロックの始まりを分離するバイトの番号と
ストライドを指定する。
【０８５５】ストライドはブロックサイズと同一か或い
は大きくなければならない。ＥＡは整列されたデータサ
イズでなければならない。ストライドとブロックサイズ
はデータサイズの多数倍になるべきである。
【０８５６】 演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1) SR b =EA; Block size= ｛4 ‖ 8 ‖ 16 ‖ 32 ｝; Stride = SRb+1<31:0>; for(i=0;j < VECSIZE/Block size;i++) for(j=0;j < Block size;j++) BYTE｛EA+i* Stride+j] = VRs [i* Block size+j]<7:0>; 例外 データアドレス、非整列アクセス無効ＶＳＵＢ 減算
【０８５７】
【表２６７】
【０８５８】アセンブラ構文 ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，ｆ｝
【０８５９】
【表２６８】
【０８６０】説明 ベクトル／スカラレジスタＲｂの内容はベクトル／スカ
ラレジスタＲａの内容から減算され、その結果はベクト
ル／スカラレジスタＲｄに記憶される。
【０８６１】演算 例外 オーバフロー、浮動小数点無効オペランドＶＳＵＢＳ 減算及びセット
【０８６２】
【表２６９】
【０８６３】アセンブラ構文 ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０８６４】
【表２７０】
【０８６５】説明 ＳＲｂはＳＲａから減算され、その結果はＳＲｄに記憶
され、ＶＣＳＲにＶＦＬＡＧビットがセットされる。
【０８６６】演算 Bop = ｛SRb ‖ sex(IMM<8:0>)｝; SRd = SRa - Bop; VCSR<lt,eq,gt> = status(SRa - Bop); 例外 オーバフロー、浮動小数点無効オペランドＶＵＮＳＨＦＬ アンシャッフル
【０８６７】
【表２７１】
【０８６８】アセンブラ構文 ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲ
ｂ ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＳＲ
ｂ ここで，ｄｔ＝｛ｂ、ｂ９、ｈ、ｗ、ｆ｝。．ｗと．ｆ
は同一な演算を指定することに注意する。
【０８６９】
【表２７２】
【０８７０】説明 ベクトルレジスタＶＲｂの内容が次に示した通りベクト
ルレジスタＶＲｃ：ＶＲｄにＲｂとアンシャッフルされ
る。
【０８７１】
【表２７３】
【０８７２】演算 例外 無し。
【０８７３】プログラミング注意 この命令はエレメントマスクを使用しない。
【０８７４】ＶＵＮＳＨＦＬＨ ハイアンシャフル
【０８７５】
【表２７４】
【０８７６】アセンブラ構文 ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８７７】
【表２７５】
【０８７８】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
アンシャフル(unshuffle) され、その結果の上位部分は
ベクトルレジスタＲｄにリターンされる。
【０８７９】
【表２７６】
【０８８０】演算 例外 無し プログラミング注意この命令はエレメントマスクを使用
しない。
【０８８１】ＶＵＮＳＨＦＬＬ ローアンシャフル
【０８８２】
【表２７７】
【０８８３】アセンブラ構文 ＶＵＮＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８８４】
【表２７８】
【０８８５】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
アンシャフル(unshuffle) され、その結果の上位部分は
ベクトルレジスタＲｄにリターンされる。
【０８８６】
【表２７９】
【０８８７】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８８８】ＶＷＢＡＣＫ 再記録
【０８８９】
【表２８０】
【０８９０】アセンブラ構文 ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝。
【０８９１】説明 ベクトルデータキャッシュでＥＡによってインデックス
が指定されたキャッシュライン（ＥＡとタグが一致する
ものと反対）はそれが修正されたデータを含む場合、メ
モリにアップデートされる。もし１以上のキャッシュラ
インが指定される場合、次の順次的なキャッシュライン
はそれらが修正されたデータを含む場合、メモリにアッ
プデートされる。キャッシュラインの数は次のように指
定される： ＬＮ（１：０）＝００：１つの６４バイトキャッシュラ
インが記録される。
【０８９２】ＬＮ（１：０）＝０１：２つの６４バイト
キャッシュラインが記録される。
【０８９３】ＬＮ（１：０）＝１０：４つの６４バイト
キャッシュラインが記録される。
【０８９４】ＬＮ（１：０）＝１１：８つの６４バイト
キャッシュラインが記録される。
【０８９５】もし有効アドレスが６４バイトバウンダリ
になければ、それは６４バイトバウンダリに整列される
ように先に打ち切られる。
【０８９６】演算 例外 データアドレス例外無効 プログラミング注意 ＥＡ（３１：０）はローカルメモリのバイトアドレスを
示す。
【０８９７】ＶＷＢＡＣＫＳＰ 臨時パッドからの再記録
【０８９８】
【表２８１】
【０８９９】アセンブラ構文 ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝、ＶＷＢＡＣＫとＶ
ＷＢＡＣＫＳＰは同一の演算コードを使用する。
【０９００】説明 臨時パッドからメモリに多数の６４バイトブロックを伝
送する。有効アドレスはメモリに開始アドレスを提供
し、ＳＲｐは臨時パッドに開始アドレスを提供する。６
４バイトブロックの数は次のように指定される： ＬＮ（１：０）＝００：１つの６４バイトブロックが記
録される。
【０９０１】ＬＮ（１：０）＝０１：２つの６４バイト
ブロックが記録される。
【０９０２】ＬＮ（１：０）＝１０：４つの６４バイト
ブロックが記録される。
【０９０３】ＬＮ（１：０）＝１１：８つの６４バイト
ブロックが記録される、もし有効アドレスが６４バイト
バウンダリになければ、それは６４バイトバウンダリに
整列されるように先に打ち切られる。もしＳＲｐの臨時
パッドポインタアドレスが６４バイトバウンダリになけ
れば、またそれは６４バイトバウンダリに整列されるよ
うに先に打ち切られる。整列された臨時パッドポインタ
アドレスは伝送されたバイトの数だけ増分される。
【０９０４】演算 例外 データアドレス例外無効ＶＸＮＯＲ ＸＮＯＲ（排他的ＮＯＲ）
【０９０５】
【表２８２】
【０９０６】アセンブラ構文 ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０９０７】
【表２８３】
【０９０８】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に論理的にＸＮＯＲされ、その結
果はベクトル／スカラレジスタＲｄに記憶される。
【０９０９】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8.0>) ｝; Rd[i]<K>=-(Ra[i]<k> ＾Bop[i]<k>,for k =all bits in element i; ｝ 例外 無しＶＸＯＲ ＸＯＲ（排他的ＯＲ）
【０９１０】
【表２８４】
【０９１１】アセンブラ構文 ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０９１２】
【表２８５】
【０９１３】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に論理的にＸＯＲされ、その結果
はベクトル／スカラレジスタＲｄに記憶される。
【０９１４】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k>=Ra[i]<k> ＾Bop[i]<k>),for k =all bits in element i; ｝ 例外 無しＶＸＯＲＡＬＬ 全てのエレメントＸＯＲ（排他的
ＯＲ）
【０９１５】
【表２８６】
【０９１６】アセンブラ構文 ＶＸＯＲＡＬＬ．ｄｔ ＳＲｄ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｂと．ｂ
９は同一の演算を示す
【０９１７】
【表２８７】
【０９１８】説明 ＶＲｂで各エレメントの最下位ビットは共にＸＯＲさ
れ、１ビット結果はＳＲｄの最下位ビットにリターンさ
れる。この命令はエレメントマスクによって影響を受け
ない。
【０９１９】演算 例外 無し
【図面の簡単な説明】
【図１】マルチメディアプロセッサにおけるベクトルプ
ロセッサのブロック図。
【図２】本発明の実施の形態によるマルチメディア信号
プロセッサのブロック図。
【図３】図１に示すベクトルプロセッサにおける命令取
出しユニットのブロック図。
【図４】図１に示すベクトルプロセッサにおける命令取
出しユニットのブロック図。
【図５】図１に示すベクトルプロセッサにおけるレジス
タ対レジスタ命令に対するステージ実行パイプラインを
示した段階図。
【図６】図１に示すベクトルプロセッサにおけるロード
命令の実行のための実行パイプラインを示した段階図。
【図７】図１に示すベクトルプロセッサにおける格納命
令語の実行のための実行パイプラインを示した段階図。
【図８】図１に示すベクトルプロセッサにおける実行デ
ータパスのブロック図。
【図９】図８に示す実行データパスにおけるレジスタフ
ァイルのブロック図。
【図１０】図８に示す実行データパスにおける並列処理
論理ユニットのブロック図。
【図１１】図２に示すベクトルプロセッサにおけるロー
ド／記憶ユニットブロック図。
【図１２】本発明の実施の形態によるベクトルプロセッ
サの命令セットのフォーマット図。
【符号の説明】
１００ マルチメディアプロセッサ １０５ プロセッシングコア １１０ 主プロセッサ １１５ 拡張レジスタ １２０ ベクトルプロセッサ １３０ キャッシュサブレジスタ １４０ システムバス １４２ システムタイマ １４４ 全二重ＵＡＲＴ １４６ ビットストリームプロセッサ １４８ インタラプトコントローラ １５０ システムバス １５２ デバイスインタフェース １５４ ＤＭＡコントローラ １５６ ローカルバスコントローラ １５８ メモリコントローラ １６０，１９０ ＳＲＡＭ １６２，１９２ 命令キャッシュ １６４，１９４ データキャッシュ １７０ ＲＯＭ １８０ キャッシュコントロール ２１０ 命令取出しユニット（ＩＦＵ） ２２０ デコーダ ２３０ スケジューラ ２４０ 実行データパス ２５０ ロード／記憶ユニット（ＬＳＵ） ６１０ レジスタファイル

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ベクトルレジスタを含むレジスタファイ
    ルと、 命令を復号化する間レジスタファイルから選択されたベ
    クトルレジスタを識別し、命令を実行する間処理される
    データエレメントに対するサイズを識別するデコーダ
    と、 ベクトルレジスタに接続された処理回路とから構成さ
    れ、前記処理回路は命令の実行時、選択されたベクトル
    レジスタのデータに対する多数回の並列演算を行い、並
    列演算の数はデータエレメントのサイズによって制御さ
    れることを特徴とするベクトルプロセッサ。
  2. 【請求項２】 各ベクトルレジスタは固定サイズをもっ
    ていることを特徴とする請求項１記載のベクトルプロセ
    ッサ。
  3. 【請求項３】 デコーダの識別可能なサイズは８ビッ
    ト、９ビット、１６ビット、及び３２ビットであること
    を特徴とする請求項１記載のベクトルプロセッサ。
  4. 【請求項４】 命令を復号化する間、デコーダは命令の
    実行中に処理されるデータエレメントのタイプを識別す
    ることを特徴とする請求項１記載のベクトルプロセッ
    サ。
  5. 【請求項５】 デコーダの識別可能なタイプは整数と浮
    動小数点データ型であることを特徴とする請求項４記載
    のベクトルプロセッサ。
  6. 【請求項６】 ベクトルレジスタにデータを記憶する段
    階と、 ベクトルレジスタを識別するレジスタ番号とベクトルレ
    ジスタでデータエレメントに対するサイズを識別するサ
    イズフィールドとを含む命令を形成する段階と、 多数の並列演算を実行することにより命令を実行する段
    階とから構成され、それぞれの演算はベクトルレジスタ
    のデータエレメントに対応し、サイズフィールドは並列
    に実行される演算数を制御することを特徴とするベクト
    ルプロセッサの演算方法。
JP9222416A 1996-08-19 1997-08-19 マルチメディア信号プロセッサの単一命令多重データ処理 Pending JPH10134036A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/699,597 US6058465A (en) 1996-08-19 1996-08-19 Single-instruction-multiple-data processing in a multimedia signal processor
US08/699597 1996-08-19

Publications (1)

Publication Number Publication Date
JPH10134036A true JPH10134036A (ja) 1998-05-22

Family

ID=24810031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9222416A Pending JPH10134036A (ja) 1996-08-19 1997-08-19 マルチメディア信号プロセッサの単一命令多重データ処理

Country Status (7)

Country Link
US (2) US6058465A (ja)
JP (1) JPH10134036A (ja)
KR (1) KR100267091B1 (ja)
CN (1) CN1112635C (ja)
DE (1) DE19735350B4 (ja)
FR (1) FR2752630B1 (ja)
TW (2) TW358313B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012128559A (ja) * 2010-12-14 2012-07-05 Fujitsu Ltd 演算処理装置
JP2015111421A (ja) * 2010-09-24 2015-06-18 インテル・コーポレーション ベクトル機能ユニット、方法、およびコンピューティングシステム
JP2015143993A (ja) * 2006-09-22 2015-08-06 インテル コーポレイション 文字列を処理するための命令及び論理回路

Families Citing this family (226)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301541B2 (en) * 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6295599B1 (en) * 1995-08-16 2001-09-25 Microunity Systems Engineering System and method for providing a wide operand architecture
US5953241A (en) * 1995-08-16 1999-09-14 Microunity Engeering Systems, Inc. Multiplier array processing system with enhanced utilization at lower precision for group multiply and sum instruction
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US6643765B1 (en) * 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US8489861B2 (en) * 1997-12-23 2013-07-16 Round Rock Research, Llc Split embedded DRAM processor
US6226738B1 (en) * 1997-08-01 2001-05-01 Micron Technology, Inc. Split embedded DRAM processor
US6760833B1 (en) 1997-08-01 2004-07-06 Micron Technology, Inc. Split embedded DRAM processor
US7197625B1 (en) * 1997-10-09 2007-03-27 Mips Technologies, Inc. Alignment and ordering of vector elements for single instruction multiple data processing
US5864703A (en) * 1997-10-09 1999-01-26 Mips Technologies, Inc. Method for providing extended precision in SIMD vector arithmetic operations
US5933650A (en) * 1997-10-09 1999-08-03 Mips Technologies, Inc. Alignment and ordering of vector elements for single instruction multiple data processing
FR2770659A1 (fr) * 1997-10-31 1999-05-07 Sgs Thomson Microelectronics Processeur de traitement perfectionne
US6161166A (en) * 1997-11-10 2000-12-12 International Business Machines Corporation Instruction cache for multithreaded processor
WO1999048025A2 (en) 1998-03-18 1999-09-23 Koninklijke Philips Electronics N.V. Data processing device and method of computing the cosine transform of a matrix
US6041404A (en) * 1998-03-31 2000-03-21 Intel Corporation Dual function system and method for shuffling packed data elements
US6292815B1 (en) * 1998-04-30 2001-09-18 Intel Corporation Data conversion between floating point packed format and integer scalar format
US6247116B1 (en) 1998-04-30 2001-06-12 Intel Corporation Conversion from packed floating point data to packed 16-bit integer data in different architectural registers
US6282554B1 (en) 1998-04-30 2001-08-28 Intel Corporation Method and apparatus for floating point operations and format conversion operations
US6263426B1 (en) 1998-04-30 2001-07-17 Intel Corporation Conversion from packed floating point data to packed 8-bit integer data in different architectural registers
US6266769B1 (en) 1998-04-30 2001-07-24 Intel Corporation Conversion between packed floating point data and packed 32-bit integer data in different architectural registers
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
US6269435B1 (en) * 1998-09-14 2001-07-31 The Board Of Trustees Of The Leland Stanford Junior University System and method for implementing conditional vector operations in which an input vector containing multiple operands to be used in conditional operations is divided into two or more output vectors based on a condition vector
US7100026B2 (en) * 2001-05-30 2006-08-29 The Massachusetts Institute Of Technology System and method for performing efficient conditional vector operations for data parallel architectures involving both input and conditional vector values
US6487606B1 (en) * 1998-11-18 2002-11-26 Nortel Networks Limited System and method for delivering messages through a totem communications system
US7529907B2 (en) * 1998-12-16 2009-05-05 Mips Technologies, Inc. Method and apparatus for improved computer load and store operations
US7020879B1 (en) * 1998-12-16 2006-03-28 Mips Technologies, Inc. Interrupt and exception handling for multi-streaming digital processors
US6496902B1 (en) * 1998-12-31 2002-12-17 Cray Inc. Vector and scalar data cache for a vector multiprocessor
US6209078B1 (en) * 1999-03-25 2001-03-27 Lsi Logic Corporation Accelerated multimedia processor
US7506136B2 (en) * 1999-04-09 2009-03-17 Clearspeed Technology Plc Parallel data processing apparatus
US20080016318A1 (en) * 1999-04-09 2008-01-17 Dave Stuttard Parallel data processing apparatus
US7802079B2 (en) * 1999-04-09 2010-09-21 Clearspeed Technology Limited Parallel data processing apparatus
US20080008393A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
US8169440B2 (en) * 1999-04-09 2012-05-01 Rambus Inc. Parallel data processing apparatus
US8171263B2 (en) 1999-04-09 2012-05-01 Rambus Inc. Data processing apparatus comprising an array controller for separating an instruction stream processing instructions and data transfer instructions
US20080184017A1 (en) * 1999-04-09 2008-07-31 Dave Stuttard Parallel data processing apparatus
US8174530B2 (en) 1999-04-09 2012-05-08 Rambus Inc. Parallel date processing apparatus
US7526630B2 (en) 1999-04-09 2009-04-28 Clearspeed Technology, Plc Parallel data processing apparatus
US20080007562A1 (en) * 1999-04-09 2008-01-10 Dave Stuttard Parallel data processing apparatus
US8762691B2 (en) 1999-04-09 2014-06-24 Rambus Inc. Memory access consolidation for SIMD processing elements using transaction identifiers
JP5285828B2 (ja) * 1999-04-09 2013-09-11 ラムバス・インコーポレーテッド 並列データ処理装置
US7966475B2 (en) 1999-04-09 2011-06-21 Rambus Inc. Parallel data processing apparatus
US7627736B2 (en) * 1999-04-09 2009-12-01 Clearspeed Technology Plc Thread manager to control an array of processing elements
US20070294510A1 (en) * 1999-04-09 2007-12-20 Dave Stuttard Parallel data processing apparatus
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
JP2003505753A (ja) 1999-06-10 2003-02-12 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング セル構造におけるシーケンス分割方法
US6334180B1 (en) * 1999-06-27 2001-12-25 Sun Microsystems, Inc. Processor coupled by visible register set to modular coprocessor including integrated multimedia unit
US6983350B1 (en) 1999-08-31 2006-01-03 Intel Corporation SDRAM controller for parallel processor architecture
AU7098500A (en) * 1999-09-01 2001-03-26 Intel Corporation Branch instruction for processor
US7546444B1 (en) 1999-09-01 2009-06-09 Intel Corporation Register set used in multithreaded parallel processor architecture
US6574725B1 (en) * 1999-11-01 2003-06-03 Advanced Micro Devices, Inc. Method and mechanism for speculatively executing threads of instructions
US6532509B1 (en) 1999-12-22 2003-03-11 Intel Corporation Arbitrating command requests in a parallel multi-threaded processing system
US6694380B1 (en) 1999-12-27 2004-02-17 Intel Corporation Mapping requests from a processing unit that uses memory-mapped input-output space
US6591361B1 (en) 1999-12-28 2003-07-08 International Business Machines Corporation Method and apparatus for converting data into different ordinal types
US6307789B1 (en) 1999-12-28 2001-10-23 Intel Corporation Scratchpad memory
US6631430B1 (en) 1999-12-28 2003-10-07 Intel Corporation Optimizations to receive packet status from fifo bus
US6661794B1 (en) 1999-12-29 2003-12-09 Intel Corporation Method and apparatus for gigabit packet assignment for multithreaded packet processing
US6976095B1 (en) 1999-12-30 2005-12-13 Intel Corporation Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch
US7143401B2 (en) * 2000-02-17 2006-11-28 Elbrus International Single-chip multiprocessor with cycle-precise program scheduling of parallel execution
US6857061B1 (en) * 2000-04-07 2005-02-15 Nintendo Co., Ltd. Method and apparatus for obtaining a scalar value directly from a vector register
US6701424B1 (en) 2000-04-07 2004-03-02 Nintendo Co., Ltd. Method and apparatus for efficient loading and storing of vectors
US7343602B2 (en) * 2000-04-19 2008-03-11 Hewlett-Packard Development Company, L.P. Software controlled pre-execution in a multithreaded processor
US6615281B1 (en) * 2000-05-05 2003-09-02 International Business Machines Corporation Multi-node synchronization using global timing source and interrupts following anticipatory wait state
US7681018B2 (en) 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US6728866B1 (en) * 2000-08-31 2004-04-27 International Business Machines Corporation Partitioned issue queue and allocation strategy
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
WO2002035856A2 (en) * 2000-10-20 2002-05-02 Bops, Inc. Methods and apparatus for efficient vocoder implementations
WO2002067137A1 (en) * 2001-02-01 2002-08-29 Honeywell International Inc. Vector and scalar signal processing
US20020103847A1 (en) * 2001-02-01 2002-08-01 Hanan Potash Efficient mechanism for inter-thread communication within a multi-threaded computer system
US7162621B2 (en) 2001-02-21 2007-01-09 Mips Technologies, Inc. Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration
US7181484B2 (en) * 2001-02-21 2007-02-20 Mips Technologies, Inc. Extended-precision accumulation of multiplier output
US7599981B2 (en) * 2001-02-21 2009-10-06 Mips Technologies, Inc. Binary polynomial multiplier
US7711763B2 (en) * 2001-02-21 2010-05-04 Mips Technologies, Inc. Microprocessor instructions for performing polynomial arithmetic operations
US9411532B2 (en) 2001-09-07 2016-08-09 Pact Xpp Technologies Ag Methods and systems for transferring data between a processing device and external devices
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US7110440B2 (en) * 2001-03-14 2006-09-19 Mercury Computer Systems, Inc. Wireless communications systems and methods for multiple processor based multiple user detection
JP4529063B2 (ja) * 2001-03-30 2010-08-25 ルネサスエレクトロニクス株式会社 システムシミュレータ、シミュレーション方法及びシミュレーションプログラム
US6832338B2 (en) * 2001-04-12 2004-12-14 International Business Machines Corporation Apparatus, method and computer program product for stopping processors without using non-maskable interrupts
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US7246220B1 (en) * 2001-07-27 2007-07-17 Magnum Semiconductor, Inc. Architecture for hardware-assisted context switching between register groups dedicated to time-critical or non-time critical tasks without saving state
US6868476B2 (en) 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7225281B2 (en) * 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
CN1241106C (zh) * 2001-10-09 2006-02-08 佳能株式会社 打印装置及其控制方法
US7032215B2 (en) * 2001-10-11 2006-04-18 Intel Corporation Method and system for type demotion of expressions and variables by bitwise constant propagation
JP3496009B2 (ja) 2001-10-22 2004-02-09 キヤノン株式会社 記録装置及びその制御方法及びプログラム
US7818356B2 (en) * 2001-10-29 2010-10-19 Intel Corporation Bitstream buffer manipulation with a SIMD merge instruction
GB2382673B (en) * 2001-10-31 2005-10-26 Alphamosaic Ltd A vector processing system
US7158964B2 (en) * 2001-12-12 2007-01-02 Intel Corporation Queue management
US20030126520A1 (en) * 2001-12-31 2003-07-03 Globespanvirata System and method for separating exception vectors in a multiprocessor data processing system
US7895239B2 (en) 2002-01-04 2011-02-22 Intel Corporation Queue arrays in network devices
US7500240B2 (en) * 2002-01-15 2009-03-03 Intel Corporation Apparatus and method for scheduling threads in multi-threading processors
US6934951B2 (en) 2002-01-17 2005-08-23 Intel Corporation Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section
US7181594B2 (en) 2002-01-25 2007-02-20 Intel Corporation Context pipelines
US7610451B2 (en) * 2002-01-25 2009-10-27 Intel Corporation Data transfer mechanism using unidirectional pull bus and push bus
US20100274988A1 (en) * 2002-02-04 2010-10-28 Mimar Tibet Flexible vector modes of operation for SIMD processor
US7035331B2 (en) * 2002-02-20 2006-04-25 Intel Corporation Method and apparatus for performing a pixel averaging instruction
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US20110161977A1 (en) * 2002-03-21 2011-06-30 Martin Vorbach Method and device for data processing
US7937559B1 (en) 2002-05-13 2011-05-03 Tensilica, Inc. System and method for generating a configurable processor supporting a user-defined plurality of instruction sizes
US7346881B2 (en) * 2002-05-13 2008-03-18 Tensilica, Inc. Method and apparatus for adding advanced instructions in an extensible processor architecture
US7376812B1 (en) * 2002-05-13 2008-05-20 Tensilica, Inc. Vector co-processor for configurable and extensible processor architecture
US7793084B1 (en) 2002-07-22 2010-09-07 Mimar Tibet Efficient handling of vector high-level language conditional constructs in a SIMD processor
AU2003250575A1 (en) * 2002-08-07 2004-02-25 Mmagix Technology Limited Apparatus, method and system for a synchronicity independent, resource delegating, power and instruction optimizing processor
US7337275B2 (en) * 2002-08-13 2008-02-26 Intel Corporation Free list and ring data structure management
US6961888B2 (en) * 2002-08-20 2005-11-01 Flarion Technologies, Inc. Methods and apparatus for encoding LDPC codes
JP4388895B2 (ja) 2002-09-06 2009-12-24 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト リコンフィギュアラブルなシーケンサ構造
US6978399B2 (en) * 2002-09-12 2005-12-20 International Business Machines Corporation Debug thread termination control points
US20040128485A1 (en) * 2002-12-27 2004-07-01 Nelson Scott R. Method for fusing instructions in a vector processor
US6941438B2 (en) 2003-01-10 2005-09-06 Intel Corporation Memory interleaving
US7126991B1 (en) * 2003-02-03 2006-10-24 Tibet MIMAR Method for programmable motion estimation in a SIMD processor
US20040193837A1 (en) * 2003-03-31 2004-09-30 Patrick Devaney CPU datapaths and local memory that executes either vector or superscalar instructions
US7392399B2 (en) 2003-05-05 2008-06-24 Sun Microsystems, Inc. Methods and systems for efficiently integrating a cryptographic co-processor
JP2006529043A (ja) * 2003-05-09 2006-12-28 サンドブリッジ テクノロジーズ インコーポレーテッド 飽和あり、または飽和なしで、オペランドの積和を実行するプロセッサ簡約ユニット
JP3855270B2 (ja) * 2003-05-29 2006-12-06 ソニー株式会社 アンテナ実装方法
JP4699685B2 (ja) * 2003-08-21 2011-06-15 パナソニック株式会社 信号処理装置及びそれを用いた電子機器
US7496921B2 (en) * 2003-08-29 2009-02-24 Intel Corporation Processing block with integrated light weight multi-threading support
US7739479B2 (en) 2003-10-02 2010-06-15 Nvidia Corporation Method for providing physics simulation data
US20050086040A1 (en) * 2003-10-02 2005-04-21 Curtis Davis System incorporating physics processing unit
US7895411B2 (en) * 2003-10-02 2011-02-22 Nvidia Corporation Physics processing unit
US7793072B2 (en) * 2003-10-31 2010-09-07 International Business Machines Corporation Vector execution unit to process a vector instruction by executing a first operation on a first set of operands and a second operation on a second set of operands
US8200945B2 (en) * 2003-11-07 2012-06-12 International Business Machines Corporation Vector unit in a processor enabled to replicate data on a first portion of a data bus to primary and secondary registers
GB2409060B (en) * 2003-12-09 2006-08-09 Advanced Risc Mach Ltd Moving data between registers of different register data stores
GB2409067B (en) * 2003-12-09 2006-12-13 Advanced Risc Mach Ltd Endianess compensation within a SIMD data processing system
GB2411975B (en) * 2003-12-09 2006-10-04 Advanced Risc Mach Ltd Data processing apparatus and method for performing arithmetic operations in SIMD data processing
GB2409063B (en) * 2003-12-09 2006-07-12 Advanced Risc Mach Ltd Vector by scalar operations
GB2409062C (en) * 2003-12-09 2007-12-11 Advanced Risc Mach Ltd Aliasing data processing registers
GB2409066B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409064B (en) * 2003-12-09 2006-09-13 Advanced Risc Mach Ltd A data processing apparatus and method for performing in parallel a data processing operation on data elements
GB2411974C (en) * 2003-12-09 2009-09-23 Advanced Risc Mach Ltd Data shift operations
GB2409059B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409068A (en) * 2003-12-09 2005-06-15 Advanced Risc Mach Ltd Data element size control within parallel lanes of processing
GB2411976B (en) * 2003-12-09 2006-07-19 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409065B (en) * 2003-12-09 2006-10-25 Advanced Risc Mach Ltd Multiplexing operations in SIMD processing
GB2411973B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd Constant generation in SMD processing
GB2409061B (en) * 2003-12-09 2006-09-13 Advanced Risc Mach Ltd Table lookup operation within a data processing system
GB2410097B (en) * 2004-01-13 2006-11-01 Advanced Risc Mach Ltd A data processing apparatus and method for performing data processing operations on floating point data elements
GB2411978B (en) * 2004-03-10 2007-04-04 Advanced Risc Mach Ltd Inserting bits within a data word
US7873812B1 (en) 2004-04-05 2011-01-18 Tibet MIMAR Method and system for efficient matrix multiplication in a SIMD processor architecture
US7302627B1 (en) * 2004-04-05 2007-11-27 Mimar Tibet Apparatus for efficient LFSR calculation in a SIMD processor
US20050251644A1 (en) * 2004-05-06 2005-11-10 Monier Maher Physics processing unit instruction set architecture
US8427490B1 (en) 2004-05-14 2013-04-23 Nvidia Corporation Validating a graphics pipeline using pre-determined schedules
US9557994B2 (en) 2004-07-13 2017-01-31 Arm Limited Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number
GB0415851D0 (en) * 2004-07-15 2004-08-18 Imagination Tech Ltd Microprocessor output ports and control of instructions provided therefrom
US8624906B2 (en) 2004-09-29 2014-01-07 Nvidia Corporation Method and system for non stalling pipeline instruction fetching from memory
US7475001B2 (en) * 2004-11-08 2009-01-06 Nvidia Corporation Software package definition for PPU enabled system
KR100917067B1 (ko) * 2004-11-15 2009-09-15 엔비디아 코포레이션 비디오 처리
US8698817B2 (en) * 2004-11-15 2014-04-15 Nvidia Corporation Video processor having scalar and vector components
US7620530B2 (en) * 2004-11-16 2009-11-17 Nvidia Corporation System with PPU/GPU architecture
US7565279B2 (en) * 2005-03-07 2009-07-21 Nvidia Corporation Callbacks in asynchronous or parallel execution of a physics simulation
US7933405B2 (en) * 2005-04-08 2011-04-26 Icera Inc. Data access and permute unit
GB2426083A (en) * 2005-05-09 2006-11-15 Sony Comp Entertainment Europe Software emulation of a pipeline processor
US7650266B2 (en) * 2005-05-09 2010-01-19 Nvidia Corporation Method of simulating deformable object using geometrically motivated model
US7543136B1 (en) * 2005-07-13 2009-06-02 Nvidia Corporation System and method for managing divergent threads using synchronization tokens and program instructions that include set-synchronization bits
US7328330B2 (en) * 2005-08-16 2008-02-05 International Business Machines Corporation Queue design supporting dependency checking and issue for SIMD instructions within a general purpose processor
US9092170B1 (en) 2005-10-18 2015-07-28 Nvidia Corporation Method and system for implementing fragment operation processing across a graphics bus interconnect
US20070150904A1 (en) * 2005-11-15 2007-06-28 International Business Machines Corporation Multi-threaded polling in a processing environment
US7873953B1 (en) * 2006-01-20 2011-01-18 Altera Corporation High-level language code sequence optimization for implementing programmable chip designs
US8307196B2 (en) * 2006-04-05 2012-11-06 Freescale Semiconductor, Inc. Data processing system having bit exact instructions and methods therefor
US9223751B2 (en) * 2006-09-22 2015-12-29 Intel Corporation Performing rounding operations responsive to an instruction
US7627744B2 (en) * 2007-05-10 2009-12-01 Nvidia Corporation External memory accessing DMA request scheduling in IC of parallel processing engines according to completion notification queue occupancy level
DE102007025397B4 (de) * 2007-05-31 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale System mit mehreren Prozessoren und Verfahren zu seinem Betrieb
US8683126B2 (en) * 2007-07-30 2014-03-25 Nvidia Corporation Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory
US20090049323A1 (en) * 2007-08-14 2009-02-19 Imark Robert R Synchronization of processors in a multiprocessor system
US9024957B1 (en) 2007-08-15 2015-05-05 Nvidia Corporation Address independent shader program loading
US8659601B1 (en) 2007-08-15 2014-02-25 Nvidia Corporation Program sequencer for generating indeterminant length shader programs for a graphics processor
US8411096B1 (en) 2007-08-15 2013-04-02 Nvidia Corporation Shader program instruction fetch
US8698819B1 (en) 2007-08-15 2014-04-15 Nvidia Corporation Software assisted shader merging
US9064333B2 (en) 2007-12-17 2015-06-23 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
US8780123B2 (en) * 2007-12-17 2014-07-15 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
CN101216756B (zh) * 2007-12-28 2011-03-23 中国科学院计算技术研究所 一种risc处理器装置及其模拟浮点栈操作的方法
US8923385B2 (en) 2008-05-01 2014-12-30 Nvidia Corporation Rewind-enabled hardware encoder
US8681861B2 (en) * 2008-05-01 2014-03-25 Nvidia Corporation Multistandard hardware video encoder
US8102884B2 (en) * 2008-10-15 2012-01-24 International Business Machines Corporation Direct inter-thread communication buffer that supports software controlled arbitrary vector operand selection in a densely threaded network on a chip
US8489851B2 (en) * 2008-12-11 2013-07-16 Nvidia Corporation Processing of read requests in a memory controller using pre-fetch mechanism
GB0909701D0 (en) * 2009-06-08 2009-07-22 Young Arthur P Testing completion of concurrent logical operations
US20110055838A1 (en) * 2009-08-28 2011-03-03 Moyes William A Optimized thread scheduling via hardware performance monitoring
US9092213B2 (en) 2010-09-24 2015-07-28 Intel Corporation Functional unit for vector leading zeroes, vector trailing zeroes, vector operand 1s count and vector parity calculation
US20120110303A1 (en) * 2010-10-28 2012-05-03 International Business Machines Corporation Method for Process Synchronization of Embedded Applications in Multi-Core Systems
CN102012803B (zh) * 2010-11-25 2014-09-10 中国人民解放军国防科学技术大学 支持多宽度simd和多粒度simt的可配置矩阵寄存器单元
US8423343B2 (en) * 2011-01-24 2013-04-16 National Tsing Hua University High-parallelism synchronization approach for multi-core instruction-set simulation
US9411585B2 (en) 2011-09-16 2016-08-09 International Business Machines Corporation Multi-addressable register files and format conversions associated therewith
US9727336B2 (en) * 2011-09-16 2017-08-08 International Business Machines Corporation Fine-grained instruction enablement at sub-function granularity based on an indicated subrange of registers
CN108241504A (zh) 2011-12-23 2018-07-03 英特尔公司 经改进的提取指令的装置和方法
CN111831335A (zh) 2011-12-23 2020-10-27 英特尔公司 经改进的插入指令的装置和方法
WO2013095648A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Three input operand vector add instruction that does not raise arithmetic flags for cryptographic applications
US9946540B2 (en) 2011-12-23 2018-04-17 Intel Corporation Apparatus and method of improved permute instructions with multiple granularities
US9632980B2 (en) 2011-12-23 2017-04-25 Intel Corporation Apparatus and method of mask permute instructions
CN107391086B (zh) 2011-12-23 2020-12-08 英特尔公司 改进置换指令的装置和方法
EP2798429A4 (en) * 2011-12-30 2016-07-27 Intel Corp RECONFIGURABLE DEVICE FOR REPOSITIONING DATA IN A DATA WORD
US10289412B2 (en) * 2012-02-09 2019-05-14 Qualcomm Incorporated Floating point constant generation instruction
US20130227238A1 (en) * 2012-02-28 2013-08-29 Thomas VIJVERBERG Device and method for a time and space partitioned based operating system on a multi-core processor
JP5900061B2 (ja) * 2012-03-19 2016-04-06 富士通株式会社 試験方法、試験装置及びプログラム
US9436475B2 (en) * 2012-11-05 2016-09-06 Nvidia Corporation System and method for executing sequential code using a group of threads and single-instruction, multiple-thread processor incorporating the same
US9804839B2 (en) * 2012-12-28 2017-10-31 Intel Corporation Instruction for determining histograms
US20140289498A1 (en) * 2013-03-19 2014-09-25 Apple Inc. Enhanced macroscalar vector operations
US9817663B2 (en) * 2013-03-19 2017-11-14 Apple Inc. Enhanced Macroscalar predicate operations
US20140289502A1 (en) * 2013-03-19 2014-09-25 Apple Inc. Enhanced vector true/false predicate-generating instructions
US20140289497A1 (en) * 2013-03-19 2014-09-25 Apple Inc. Enhanced macroscalar comparison operations
US9477477B2 (en) * 2014-01-22 2016-10-25 Nvidia Corporation System, method, and computer program product for executing casting-arithmetic instructions
US9772849B2 (en) 2014-11-14 2017-09-26 Intel Corporation Four-dimensional morton coordinate conversion processors, methods, systems, and instructions
US9772850B2 (en) * 2014-11-14 2017-09-26 Intel Corporation Morton coordinate adjustment processors, methods, systems, and instructions
US9772848B2 (en) 2014-11-14 2017-09-26 Intel Corporation Three-dimensional morton coordinate conversion processors, methods, systems, and instructions
CN105808497B (zh) * 2014-12-30 2018-09-21 华为技术有限公司 一种数据处理方法
US11544214B2 (en) * 2015-02-02 2023-01-03 Optimum Semiconductor Technologies, Inc. Monolithic vector processor configured to operate on variable length vectors using a vector length register
US11847427B2 (en) * 2015-04-04 2023-12-19 Texas Instruments Incorporated Load store circuit with dedicated single or dual bit shift circuit and opcodes for low power accelerator processor
US9817791B2 (en) 2015-04-04 2017-11-14 Texas Instruments Incorporated Low energy accelerator processor architecture with short parallel instruction word
US9952865B2 (en) 2015-04-04 2018-04-24 Texas Instruments Incorporated Low energy accelerator processor architecture with short parallel instruction word and non-orthogonal register data file
US20170177354A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Instructions and Logic for Vector-Based Bit Manipulation
US10503474B2 (en) 2015-12-31 2019-12-10 Texas Instruments Incorporated Methods and instructions for 32-bit arithmetic support using 16-bit multiply and 32-bit addition
US10401412B2 (en) 2016-12-16 2019-09-03 Texas Instruments Incorporated Line fault signature analysis
US10564989B2 (en) * 2017-11-28 2020-02-18 Microsoft Technology Licensing Thread independent parametric positioning for rendering elements
US10424041B2 (en) 2017-12-11 2019-09-24 Microsoft Technology Licensing, Llc Thread independent scalable vector graphics operations
CN108984426B (zh) * 2018-08-03 2021-01-26 北京字节跳动网络技术有限公司 用于处理数据的方法和装置
US11366663B2 (en) 2018-11-09 2022-06-21 Intel Corporation Systems and methods for performing 16-bit floating-point vector dot product instructions
EP4095704B1 (en) * 2021-05-26 2023-08-23 STMicroelectronics Application GmbH Processing system, related integrated circuit, device and method
CN113741567B (zh) * 2021-11-08 2022-03-29 广东省新一代通信与网络创新研究院 矢量加速器及其控制方法、装置
CN115167933B (zh) * 2022-09-08 2022-12-02 深圳市恒运昌真空技术有限公司 一种双处理器设备及其控制方法和处理器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975365A (ja) * 1982-10-22 1984-04-28 Hitachi Ltd ベクトル処理装置
JPS60134974A (ja) * 1983-12-23 1985-07-18 Hitachi Ltd ベクトル処理装置
CA1233260A (en) * 1985-03-13 1988-02-23 Chuck H. Ngai High performance parallel vector processor having a modified vector register/element processor configuration
CN85106496A (zh) * 1985-08-29 1987-04-29 日本电气株式会社 向量处理系统
JPH0622035B2 (ja) * 1985-11-13 1994-03-23 株式会社日立製作所 ベクトル処理装置
US4916657A (en) * 1985-12-12 1990-04-10 Alcatel Usa, Corp. Single instruction multiple data (SIMD) cellular array processing apparatus employing multiple state logic for coupling to data buses
US5146592A (en) * 1987-09-14 1992-09-08 Visual Information Technologies, Inc. High speed image processing computer with overlapping windows-div
JPH02291073A (ja) * 1989-04-19 1990-11-30 Koufu Nippon Denki Kk ベクトルデータ処理装置
US5001662A (en) * 1989-04-28 1991-03-19 Apple Computer, Inc. Method and apparatus for multi-gauge computation
US5327541A (en) * 1989-10-13 1994-07-05 Texas Instruments Inc. Global rotation of data in synchronous vector processor
JP2526691B2 (ja) * 1990-03-02 1996-08-21 三菱電機株式会社 プログラマブルコントロ―ラの制御方法
JP2651267B2 (ja) * 1990-07-26 1997-09-10 富士通株式会社 演算処理装置及び演算処理方法
JP2791236B2 (ja) * 1991-07-25 1998-08-27 三菱電機株式会社 プロトコル並列処理装置
US5218211A (en) * 1991-10-23 1993-06-08 The United States Of America As Represented By The Secretary Of Commerce System for sampling the sizes, geometrical distribution, and frequency of small particles accumulating on a solid surface
FR2693287B1 (fr) * 1992-07-03 1994-09-09 Sgs Thomson Microelectronics Sa Procédé pour effectuer des calculs numériques, et unité arithmétique pour la mise en Óoeuvre de ce procédé.
US5361385A (en) * 1992-08-26 1994-11-01 Reuven Bakalash Parallel computing system for volumetric modeling, data processing and visualization
EP0651321B1 (en) * 1993-10-29 2001-11-14 Advanced Micro Devices, Inc. Superscalar microprocessors
US5495588A (en) * 1993-11-18 1996-02-27 Allen-Bradley Company, Inc. Programmable controller having joined relay language processor and general purpose processor
DE69424626T2 (de) * 1993-11-23 2001-01-25 Hewlett Packard Co Parallele Datenverarbeitung in einem Einzelprozessor
DE69519449T2 (de) * 1994-05-05 2001-06-21 Conexant Systems Inc Raumzeigersdatenpfad
US5706478A (en) * 1994-05-23 1998-01-06 Cirrus Logic, Inc. Display list processor for operating in processor and coprocessor modes
US5832290A (en) * 1994-06-13 1998-11-03 Hewlett-Packard Co. Apparatus, systems and method for improving memory bandwidth utilization in vector processing systems
US5513366A (en) * 1994-09-28 1996-04-30 International Business Machines Corporation Method and system for dynamically reconfiguring a register file in a vector processor
US5689653A (en) * 1995-02-06 1997-11-18 Hewlett-Packard Company Vector memory operations
US5706514A (en) * 1996-03-04 1998-01-06 Compaq Computer Corporation Distributed execution of mode mismatched commands in multiprocessor computer systems

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9720692B2 (en) 2006-09-22 2017-08-01 Intel Corporation Instruction and logic for processing text strings
JP2015143992A (ja) * 2006-09-22 2015-08-06 インテル コーポレイション 文字列を処理するための命令及び論理回路
US11537398B2 (en) 2006-09-22 2022-12-27 Intel Corporation Instruction and logic for processing text strings
US9740490B2 (en) 2006-09-22 2017-08-22 Intel Corporation Instruction and logic for processing text strings
US9740489B2 (en) 2006-09-22 2017-08-22 Intel Corporation Instruction and logic for processing text strings
US9448802B2 (en) 2006-09-22 2016-09-20 Intel Corporation Instruction and logic for processing text strings
US9495160B2 (en) 2006-09-22 2016-11-15 Intel Corporation Instruction and logic for processing text strings
US9632784B2 (en) 2006-09-22 2017-04-25 Intel Corporation Instruction and logic for processing text strings
US9645821B2 (en) 2006-09-22 2017-05-09 Intel Corporation Instruction and logic for processing text strings
US9703564B2 (en) 2006-09-22 2017-07-11 Intel Corporation Instruction and logic for processing text strings
JP2015143993A (ja) * 2006-09-22 2015-08-06 インテル コーポレイション 文字列を処理するための命令及び論理回路
US11029955B2 (en) 2006-09-22 2021-06-08 Intel Corporation Instruction and logic for processing text strings
JP2015143991A (ja) * 2006-09-22 2015-08-06 インテル コーポレイション 文字列を処理するための命令及び論理回路
US9772847B2 (en) 2006-09-22 2017-09-26 Intel Corporation Instruction and logic for processing text strings
US9772846B2 (en) 2006-09-22 2017-09-26 Intel Corporation Instruction and logic for processing text strings
US9804848B2 (en) 2006-09-22 2017-10-31 Intel Corporation Instruction and logic for processing text strings
US10261795B2 (en) 2006-09-22 2019-04-16 Intel Corporation Instruction and logic for processing text strings
US10929131B2 (en) 2006-09-22 2021-02-23 Intel Corporation Instruction and logic for processing text strings
US11023236B2 (en) 2006-09-22 2021-06-01 Intel Corporation Instruction and logic for processing text strings
JP2015111421A (ja) * 2010-09-24 2015-06-18 インテル・コーポレーション ベクトル機能ユニット、方法、およびコンピューティングシステム
JP2012128559A (ja) * 2010-12-14 2012-07-05 Fujitsu Ltd 演算処理装置

Also Published As

Publication number Publication date
US5978838A (en) 1999-11-02
CN1180864A (zh) 1998-05-06
CN1112635C (zh) 2003-06-25
FR2752630B1 (fr) 2004-11-05
DE19735350B4 (de) 2006-12-07
KR100267091B1 (ko) 2000-11-01
TW358313B (en) 1999-05-11
DE19735350A1 (de) 1998-03-12
FR2752630A1 (fr) 1998-02-27
TW366455B (en) 1999-08-11
US6058465A (en) 2000-05-02
KR19980018070A (ko) 1998-06-05

Similar Documents

Publication Publication Date Title
JPH10134036A (ja) マルチメディア信号プロセッサの単一命令多重データ処理
KR100236527B1 (ko) 벡터 레지스터의 복수 뱅크를 사용한 단일 명령복수 데이터 처 리
EP0927393B1 (en) Digital signal processing integrated circuit architecture
JP2835103B2 (ja) 命令指定方法及び命令実行方式
US5901301A (en) Data processor and method of processing data
EP0901071B1 (en) Methods for interfacing a processor to a coprocessor
US7487338B2 (en) Data processor for modifying and executing operation of instruction code according to the indication of other instruction code
US5881257A (en) Data processing system register control
US5969975A (en) Data processing apparatus registers
JP2000148695A (ja) 幾何学処理プロセッサ、浮動小数点べき乗計算装置およびデータの出力制御装置
JPH1091443A (ja) 情報処理回路、マイクロコンピュータ及び電子機器
WO1998012626A1 (en) Data processing condition code flags
JP2581236B2 (ja) データ処理装置
GB2317467A (en) Input operand control in data processing systems
EP0927389B1 (en) Register addressing in a data processing apparatus
US5924114A (en) Circular buffer with two different step sizes
JPH10143494A (ja) スカラ／ベクトル演算の組み合わせられた単一命令複数データ処理
US5958000A (en) Two-bit booth multiplier with reduced data path width
KR100267092B1 (ko) 멀티미디어신호프로세서의단일명령다중데이터처리
EP0927390B1 (en) Processing of conditional select and move instructions
US6925548B2 (en) Data processor assigning the same operation code to multiple operations
US20070143579A1 (en) Integrated data processor
KR20000048531A (ko) 데이터 처리장치에서의 입력 오퍼랜드 제어
KR20000048529A (ko) 데이터 처리장치의 레지스터 제어
US6275925B1 (en) Program execution method and program execution device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050621

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050921

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20051006

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060626

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060803

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060901