JP2003505753A

JP2003505753A - セル構造におけるシーケンス分割方法

Info

Publication number: JP2003505753A
Application number: JP2001503066A
Authority: JP
Inventors: フォーバッハマーティン; ニュッケルアルミン
Original assignee: ペーアーツェーテーインフォルマツィオーンステヒノロギーゲゼルシャフトミットベシュレンクテルハフツング
Priority date: 1999-06-10
Filing date: 2000-06-13
Publication date: 2003-02-12
Also published as: WO2000077652A3; EP1228440B1; WO2000077652A2; AU5805300A; US20200057749A1; US20110012640A1; US10409765B2; US20140337601A1; US20100287324A1; CN1378665A; WO2000077652A9; US9690747B2; DE10081643D2; US20150100756A9; US20100228918A1; US8726250B2; US8312200B2; US8230411B1; EP1228440A2; US20170286364A1

Abstract

(57)【要約】本発明は、互いに交番的な配置を行うことのできるセル構造に関する。これによれば、その際にどのようにしていずれのユニットでそのために１つのシーケンスを分割すべきであるのかが示されている。

Description

【発明の詳細な説明】

【０００１】本発明は、プログラミング可能でありたとえば稼働中に再プログラミング可能
な算術および／または論理コンポーネント（ＶＰＵ）に関する。このコンポーネ
ントは多数の算術および／または論理ユニットを備えており、それらの結線も同
様にプログラミング可能であり稼働中に再プログラミング可能である。この種の
論理的なコンポーネントはＦＰＧＡという上位概念で様々な会社によって供給さ
れている。さらに、自動的なデータ同期が行われ算術データ処理の改善された特
別な算術コンポーネントを開示する複数の特許が公開されている。

【０００２】既述のコンポーネントはすべて、論理および／または算術ユニットによる２次
元またはそれ以上の次元のアレイ（ＰＡＥ）を有しており、それらはバスシステ
ムを介して互いに結線可能である。本発明によるコンポーネントについて特徴的
であるのは、それらが以下に挙げるユニットを有しているかまたは、本発明を適
用するためにそれらのユニットがプログラミングされたりあるいは（外部から）
追加されたりすることである：１．コンフィグレーションデータをロードするための少なくとも１つのユニット
（ＣＴ）２．ＰＡＥ３．１つまたは複数の記憶装置および／または周辺機器に対する少なくとも１つ
のインタフェース（ＩＯＡＧ）本発明の課題は、既述のコンポーネントを慣用の高級言語で効率的にプログラ
ミングできるようにし、その際に複数のユニットにより生じる既述のコンポーネ
ントの並列性の利点を広範囲にわたり自動的に完全かつ効率的に利用できるよう
にしたプログラミング方法を提供することにある。

【０００３】従来の技術上述の形式のコンポーネントはたいてい、慣用のデータフロー言語を用いてプ
ログラミングされる。この場合、基礎を成す２つの問題が発生する：１．データフロー言語のプログラミングはプログラマにとって慣れが必要であり
、非常に逐次的なタスクはやたらと仰々しい記述によってしか書き表せない。

【０００４】２．大きいアプリケーションや逐次的な記述は、既存の翻訳プログラム（Synthe
se-Tool）を用いても、制約されたかたちでしか所望のターゲットテクノロジー
に変換もしくはマッピング（合成）できない。

【０００５】通例、アプリケーションは複数のサブアプリケーションに分割され、その後、
それらのサブアプリケーションは個別にターゲットテクノロジーに合わせて合成
される（図１）。ついで個々のバイナリコードがそれぞれ１つのコンポーネント
にロードされる。本発明の基本的な前提は DE 44 16 881 に記載されている方法
である。この方法によれば、分割された複数のサブアプリケーションを１つのコ
ンポーネント内部で利用できるようになり、その際、時間的な関係が分析され、
制御信号によって逐次的にそのつど必要とされるサブアプリケーションが上位の
ロードユニットにおいて要求され、それに基づきそのユニットによってコンポー
ネントにロードされる。

【０００６】既存の合成ツールは、制約されたかたちでしかコンポーネントのプログラムル
ープにマッピングできない（図２０２０１）。

【０００７】この場合、FOR ループ（０２０２）はプリミティブループとして、そのループ
が完全にターゲットコンポーネントのリソースに展開されることにより、依然と
して頻繁にサポートされる。

【０００８】 WHILE ループ（０２０３）は FOR ループとは異なり一定の中断値をもたない
。むしろループ中断がいつ行われるのかという条件によって評価される。したが
って一般的には、いつループが中断するのかは（条件が一定でなければ）合成時
点では既知ではない。このようなダイナミックな特性ゆえに、合成ツールはこの
ループを固定的にハードウェアにマッピングないしは変換することはできず、つ
まりターゲットコンポーネントに移すことはできない。

【０００９】再帰は、再帰ループが合成時点で既知ではなくつまりは一定でなければ、従来
技術の合成ツールによっても基本的にハードウェアに変換できない。再帰の場合
、各々新たな再帰レベルごとに新たなリソースが割り当てられる。ということは
、各再帰レベルごとに新たなハードウェアを利用できるようにしなければならな
いが、このことはダイナミックなかたちでは不可能である。

【００１０】たとえ簡単な基本構造であっても、ターゲットコンポーネントが十分に大きい
ときにしか、つまり十分なリソースを用意できるときにしか、変換を行うことは
できない。簡単な時間的関係（０３０１）は現在の合成ツールによっても複数の
サブアプリケーションに分割されず、それゆえ全体としてしかターゲットコンポ
ーネントに移すことができない。

【００１１】条件付きの実行（０３０２）や条件（０３０３）によるループも同様に、ター
ゲットコンポーネント上に十分なリソースがあるときにしかマッピング不可能つ
まりは変換不可能である。

【００１２】本発明による方法 DE 44 16 881 に記載されている方法によれば、起こり得る条件をランタイム
に既述のコンポーネントのハードウェア内部で検出することができ、ハードウェ
アの機能が発生した条件に応じて修正されるかたちでそれに対してダイナミック
に反応することができ、このことは実質的に新たな構造のコンフィグレーション
により行われる。

【００１３】本発明による方法の基本的なステップは、グラフ（アプリケーション）を時間
的に依存しないつまり時間的に非依存性のサブグラフ（サブアプリケーション）
に分割することである。

【００１４】ここで「時間的な非依存性」という用語を以下のように定義する。すなわち、
２つのサブアプリケーション間で伝送されるデータは、どのような形態のもので
あれ記憶装置によって（つまり簡単なレジスタによっても）分離される、という
ことを表す。これは殊にある１つのグラフのうち、制限されたできるかぎり最小
量の信号による明確なインタフェースが両方のサブグラフ間に存在するようなロ
ケーションにおいて可能となる。さらにグラフにおいて以下の特徴を有する特別
なロケーションが適している：１．ノード間に僅かな信号または変数しか存在しない。

【００１５】２．信号または変数によって僅かなデータしか伝送されない。

【００１６】３．フィードバックが存在せず、つまり信号または変数が他に対し逆方向に進ま
ない。

【００１７】このような時間的非依存性は、大きいグラフにおいて明確に定義されたできる
かぎり簡単なインタフェースをデータの記憶のためバッファメモリに所期のよう
に挿入することによって、生じさせることができる（図４のＳ_ｎを参照）。

【００１８】ループは他のアルゴリズムに対し強い時間的非依存性をもつことが多い。それ
というのも、ループというものは長い時間にわたりループ内の特定量のローカル
変数に携わり、ループに入ったときとループから出るときにしかオペランドやリ
ザルトすなわち演算数や結果の転送を必要としないからである。

【００１９】時間的非依存性により達成されるのは、サブアプリケーションの完全な実行後
、何らかの別の依存性あるいは影響が発生することなく後続のサブアプリケーシ
ョンをロードできることである。データを既述の記憶装置に記憶する際にステー
タス信号（トリガ、ＰＡＣＴ０８参照）を生成することができ、これは上位のロ
ードユニットに対し次のサブアプリケーションを再ロードするよう促す。記憶装
置として簡単なレジスタを使う場合、レジスタが記述されたときには常にトリガ
を生成することができる。また、たとえばＦＩＦＯ方式に従い動作する記憶装置
を使う場合、トリガの発生は複数の条件に左右される。以下の条件によりたとえ
ば個々にあるいは組み合わせによりトリガを発生させることができる： −リザルト（結果）メモリが満杯 −オペランド（演算数）メモリが空 −新しいオペランドなし −たとえば＊比較器（等しい、大きいなど）＊計数器（オーバーフロー）＊加算器（オーバーフロー）などによりサブアプリケーション内部で任意の条件が発生以下では部分アプリケーションのことを、古典的なプログラミングの視点から
の理解を深める目的でモジュールとも称する。同じ理由で信号のことを以下では
変数とも称する。その際、これらの変数はある点については慣用の変数と区別さ
れる。つまり各変数に１つのステータス信号（Ready）が割り当てられ、これは
その変数が有効値をもっているか否かを表す。ある信号が有効な（計算された）
値をもっているならば、ステータス信号は Ready となる。ある信号が有効な値
をもっていなければ（計算がまだ完了していなければ）、ステータス信号は Not
＿Ready となる。この方式については、特許出願 P196 51 075. 9 に詳しく説明
されている。

【００２０】要約すると、トリガには以下の機能を割り当てることができる：１．個々のＰＡＥのステータスとしてデータ処理の制御２．ＰＡＥの再コンフィグレーション（サブアプリケーションの時間順序）の制
御殊にループ（WHILE）と再帰の中止基準ならびにサブアプリケーションの条件
付きジャンプが実現される。

【００２１】事例１の場合にはＰＡＥ間のトリガが交換され、事例２の場合にはトリガがＰ
ＡＥからＣＴへ送られる。本発明にとって重要であるのは、事例１と事例２の間
の移行は基本的に、ＰＡＥのマトリックスにおいて目下実行中のサブアプリケー
ションの個数に依存することである。換言すれば、トリガはＰＡＥにおいて目下
実行されるサブアプリケーションへ送られる。サブアプリケーションがコンフィ
グレーションされていなければ、トリガはＣＴへ送られる。その際に重要である
のは、それらのサブアプリケーションもコンフィグレーションされているならば
、対応するトリガは相応のＰＡＥにダイレクトに送られることである。

【００２２】これによって、ＰＡＥのサイズが大きくなったとき、ないしはＰＡＥから成る
複数のマトリックスのカスケーディングにあたり、計算能力の自動的なスケーリ
ングが行われるようになる。再コンフィグレーションの時間はもはや必要となら
ず、この場合にはトリガはすでにコンフィグレーション済みのＰＡＥへダイレク
トに送られる。

【００２３】ウェーブ再コンフィグレーション wave-reconfiguration 適切なハードウェアアーキテクチャ（図１０／１１参照）により、複数のモジ
ュールをオーバラップさせることができる。つまり複数のモジュールが同時に複
数のＰＡＥにおいて事前にプレコンフィグレーションされ、最初の時間しかかけ
ずに各コンフィグレーション間で切り替えを行うことができるので、ＰＡＥごと
に一群のコンフィグレーションのうち必ずきちんと１つのコンフィグレーション
がアクティブ状態にされるようになる。

【００２４】ここで重要であるのは、その際にモジュールＡとＢがプレコンフィグレーショ
ンされている一群のＰＡＥにおいて、そのような一群のうちの一部分を部分Ａに
より、また、一群のうちその他の部分を同時に部分Ｂによりアクティブ状態にす
ることができることである。ここで両方の部分の分離は、ＡとＢの切替状態が現
れるＰＡＥにより正確に与えられる。つまり、特定の時点から出発して、この時
点Ａよりも前に実行のためにアクティブにされたすべてのＰＡＥにおいてＢがア
クティブにされ、他のすべてのＰＡＥではその時点以降は常にＡがアクティブに
される。そして時間がたつにつれ、いっそう多くのＰＡＥにおいてＢがアクティ
ブされていく。

【００２５】切り替えは特定のデータまたはそれらのデータの計算により得られた状態に基
づき、あるいはたとえば外部からまたはＣＴにより生成された他の任意のイベン
トに基づき行われる。このことで、データパケットの処理直後に他のコンフィグ
レーションへ切り替えることができるようになる。これと同時にあるいは択一的
に信号（RECONFIG-TRIGGER）をＣＴへ送ることができ、それにより新たなコンフ
ィグレーションの事前のプレロードがＣＴによって行われる。その際にプレロー
ドを、目下のデータ処理に依存するまたは依存しない他のＰＡＥによって行うこ
とができる。アクティブなコンフィグレーションと、再コンフィグレーションの
ために提供されるコンフィグレーションとの分離（図１０／１１参照）により、
目下はたらいている（アクティブな）ＰＡＥたとえば RECONFIG-TRIGGER を発し
たＰＡＥに、新たなコンフィグレーションをロードすることができる。これによ
りデータ処理とオーバラップしたコンフィグレーションが可能となる。

【００２６】図１３には、ウェーブ再コンフィグレーション wave-reconfiguration (WRC)
の基本原理が描かれている。この場合、あるＰＡＥ列（ＰＡＥ１〜９）から出発
し、それらを通ってデータがパイプラインと類似したかたちで進む。ここではっ
きりと述べておくと、ＷＲＣはパイプラインに限定されるものではなく、ＰＡＥ
のネットワーク化やグルーピングはどのような任意の形態をとることができる。
とはいえここでは簡単な実例をいっそうわかりやすく示すため、このような表し
方を選択した。

【００２７】図１３ａにおいてデータパケットはＰＡＥに入って進む。ＰＡＥは４つの可能
なコンフィグレーション（Ａ，Ｆ，Ｈ，Ｃ）を有しており、これらは適切なハー
ドウェア（図１０／１１参照）によって選択することができる。コンフィグレー
ションＦは、ＰＡＥ１において目下のデータパケットのためにアクティブ状態に
されている（ハッチングされて描かれている）。次のタイミングないしはサイク
ルでデータパケットはＰＡＥ２に進み、新たなデータパケットがＰＡＥ１に現れ
る。ＰＡＥ２においてもＦはアクティブ状態である。このデータパケットといっ
しょになってＰＡＥ１においてイベント（↑１）が現れる。このイベントは、Ｐ
ＡＥにおける外部からの任意のイベント（たとえばステータスフラグまたはトリ
ガ）の到来により発生するかまたは、ＰＡＥ内部において実行された計算により
生成される。

【００２８】図１３ｃでは、ＰＡＥ１においてイベント（↑１）に基づきコンフィグレーシ
ョンＨがアクティブ状態にされ、これと同時に新たなイベント（↑２）が現れ、
これは次のサイクル（図１３ｄ）でコンフィグレーションＡのアクティブ化を引
き起こす。

【００２９】図１３ｅではＰＡＥ１において（↑３）が到来し、これによってＧによるＦの
上書きが引き起こされる（図１３ｆ）。さらに（↑４）の到来によりＧがアクテ
ィブ状態にされる（図１３ｇ）。（↑５）によりＣの代わりにＫのロードが引き
起こされ（図１３ｈ，ｉ）、（↑６）によりＨの代わりにＦがロードされ開始さ
れる（図１３ｊ）。

【００３０】図１３ｇ*)〜図１３ｊ*)によって、ウェーブ再コンフィグレーションの実行に
あたりすべてのＰＡＥが同じパターンに従い動作しなくてもよいことが示されて
いる。あるＰＡＥをウェーブ再コンフィグレーションによってどのようにコンフ
ィグレーションするのかということは、基本的にその固有のコンフィグレーショ
ンに左右される。ここでは、ＰＡＥ４〜ＰＡＥ６が他のＰＡＥとは異なるイベン
トに対して応答するようコンフィグレーションされていることを示すことにする
。たとえば図１３ｇ*)によれば、イベント↑２に基づきＡではなくＨがアクティ
ブ状態にされる（図１３ｇ参照）。同じことは１３ｈ*)についてもあてはまる。
イベント↑３に基づき図１３ｉ*)ではＧがロードされるのではなくコンフィグレ
ーションＦがそのまま存在し続け、Ａがアクティブ状態に維持され続ける。また
、図１３ｊ*)ではＰＡＥ７のところで、イベント↑３が再びＧのロードによりト
リガされることが示されている。さらにＰＡＥ４においてイベント↑４により、
コンフィグレーションＧの代わりにＦのアクティブかが引き起こされる（図１３
ｊ参照）。

【００３１】図１３によれば再コンフィグレーションのウェーブすなわち波が、２次元また
はそれ以上の次元で構成可能な一群のＰＡＥによるイベントに基づき移動してい
く。この場合、１回行われた再コンフィグレーションが全体のフローによって通
り過ぎるようにすることは必ずしも必要とはされない。たとえばイベント（↑２
）に基づきＡをアクティブにする再コンフィグレーションを局所的にＰＡＥ１〜
ＰＡＥ３およびＰＡＥ７においてのみ行うことができる一方、他のすべてのＰＡ
Ｅにおいて引き続きコンフィグレーションＨをアクティブにしたままにする。換
言すれば、ａ）イベントが局所的にのみ発生し、それゆえ結果として局所的にのみアクティ
ブ状態変更が発生するよう構成することができる。

【００３２】ｂ）グローバルなイベントは場合によっては多くのＰＡＥに対し作用を及ぼさず
、これは実行されるアルゴリズムに左右される。

【００３３】（↑２）後に引き続きＨがアクティブ状態に保持されるＰＡＥの場合には当然
ながら、イベント（↑３）の到来はまったく別の作用をもっており、たとえば（
ｉ）Ｇのロードの代わりにＣがアクティブにされたり、（ｉｉ）他方（↑３）は
それらのＰＡＥに対しまったく作用をもたない可能性もある。

【００３４】プロセッサモデル以下の図面に示されているグラフはグラフノードとして常にモジュールを有し
ており、ここでは複数のモジュールを１つのターゲットコンポーネントにマッピ
ングできることを前提とする。つまりすべてのモジュールが時間的に互いに依存
していないにもかかわらず、それらのモジュールにおいてのみ再コンフィグレー
ションが実行され、および／またはデータメモリが挿入され、それらは垂直方向
の線とΔｔでマークされている。このポイントを再コンフィグレーション時点と
称する。再コンフィグレーション時点は、特定のデータまたはそれら特定のデー
タの処理により生じた状態に依存している。

【００３５】このことは要約すると以下のことを意味する：１．大きいモジュールを適切な個所で分割することができ、時間的に互いに依存
し合わない小さいモジュールに分解することができ、それらはＰＡＥから成るア
レイに適したものである。

【００３６】２．いっしょになって１つのターゲットコンポーネントにマッピングすることの
できる複数の小さいモジュールにおいては、時間的な非依存性が放棄される。こ
れによりコンフィグレーションステップが節約され、データ処理が加速される。

【００３７】３．再コンフィグレーション時点は、ターゲットコンポーネントのリソースに従
い位置決めされる。これにより、グラフ長の任意のスケーリングが得られる。

【００３８】４．複数のモジュールをオーバラップさせてコンフィグレーションすることがで
きる。

【００３９】５．モジュールの再コンフィグレーションは、データ自体によってまたはデータ
処理結果によって制御される。

【００４０】６．モジュールにより生成されたデータは記憶され、時間的に相前後するモジュ
ールがメモリからデータを読み出し、さらに結果をメモリに記憶するかまたは最
終結果を周辺機器へ送出する。

【００４１】プロセッサモデルのステータス情報１つのグラフ内の状態を決定するため、個々のセル（ＰＡＥ）のステータスレ
ジスタがデータバス（０８０１）に加えて設けられた任意にルーティングおよび
セグメント化可能なステータスバスが、すべての計算機構に提供される（図８ｂ
）。つまり、セル（ＰＡＥＸ）は他のセル（ＰＡＥＹ）のステータス情報を評
価することができ、それに従ってデータを処理する。既存の並列コンピュータシ
ステムとの違いを明確にする目的で、図８ａには従来技術が示されている。そこ
にはマイクロプロセッサシステムが示されており、それらのプロセッサは１つの
共通のデータバス（０８０３）を介して互いに接続されている。データおよびス
テータスを同期して交換するための明示的なバスシステムは存在しない。換言す
れば、ステータス信号（０８０２）のネットワークは、単一の慣用のプロセッサ
（またはＳＭＰコンピュータにおける複数のプロセッサ）の任意に所期のように
分配されたステータスレジスタを成している。各々個々のＡＬＵ（もしくは各々
個々のプロセッサの）ステータスおよび殊にステータスの各々個々の情報は、情
報を必要としているそれぞれ１つまたは複数のＡＬＵ（プロセッサ）に提供され
る。その際、各ＡＬＵ（プロセッサ）間で情報を交換するために、（信号伝播時
間は別として）付加的なプログラム実行時間または通信実行時間は生じない。

【００４２】最後に触れておくと、タスクに応じてデータフローグラフもコントロールグラ
フも既述の方法に従い処理することができる。

【００４３】バーチャルマシンモデル Virtual Machine Model ＶＰＵコンポーネントによるデータ処理の基礎は、先行のセクションに従い主
としてデータフロー指向である。しかしながら逐次的プログラムを規定どおりの
性能で処理するためには、逐次的なデータ処理モデルを提供できなければならな
い。その際、個々のＰＡＥにおけるシーケンサでは不十分である。とはいえＶＰ
Ｕのアーキテクチャによって基本的に、個々のＰＡＥからの任意の複合的なシー
ケンサの構造が可能となる。つまり：１．アルゴリズムの要求に正確に対応する複合的なシーケンサをコンフィグレー
ションすることができる。

【００４４】２．データフローを対応するコンフィグレーションによって、正確にいえばアル
ゴリズムの計算ステップによって表現することができる。

【００４５】これによりバーチャルマシンを、殊にアルゴリズムの逐次的な要求にも対応す
るＶＰＵ上にインプリメントすることができる。

【００４６】ＶＰＵアーキテクチャの主要な利点は、データフロー部分が抽出され「最適な
」データフローにより表現されるよう、アルゴリズムをコンパイラによって分解
できることである。そしてこのことは整合されたデータフローがコンフィグレー
ションされ、アルゴリズムの逐次的な部分が「最適な」シーケンサによって表現
されることによって行われ、その際、整合されたシーケンサがコンフィグレーシ
ョンされる。この場合に同時に複数のシーケンサと複数のデータフローを１つの
ＶＰＵ上に取り込むことができ、これはもっぱら利用可能なリソースに左右され
る。

【００４７】多数のＰＡＥにより、稼働中にＶＰＵ内部で非常に多くの局所的な状態が発生
する。タスク交換やサブプログラム呼び出し（インタラプト）に際しては、これ
らの状態を記憶しなければならない（標準プロセッサのＰＵＳＨ／ＰＯＰ参照）
。しかしこのことは多数の状態ゆえに有用なかたちでは実現できない。

【００４８】これらの状態を取り扱い可能な量に低減するために、２種類の状態を区別する
必要がある：１．マシンモデルの状態情報（MACHINE-STATE）これらの状態情報は特定のモジュールの処理内でしか有効ではなく、また、局
所的にその特定のモジュールにおけるシーケンサやデータフローユニットにおい
てしか利用されない。つまりこれらの MACHINE-STATE により表される状態は、
従来技術によればプロセッサにおいてハードウェア内に隠されて実行され、命令
や処理ステップ内で暗黙的であり、命令実行後には後続の命令のための別の情報
を含んでいないものである。この種の情報は保護される必要がない。そのための
条件は、目下アクティブであるすべてのモジュールが完全に実行された後でしか
インタラプトが行われないことである。インタラプトが実行待ちであれば、新た
なモジュールはロードされず、まだアクティブなものだけが処理される。同様に
、アルゴリズムが許可するかぎり、アクティブなモジュールに対し新たなオペラ
ンドはもはや供給されない。これにより１つのモジュールはアトミックな中止で
きない単位となり、これは従来技術による１つのインストラクションと同等のも
のである。

【００４９】２．データ処理の状態（DATA-STATE）データに関連づけられた状態は、従来技術によるプロセッサモデルによればイ
ンタラプト発生時に保護され、メモリに書き込まれなければならない。これは非
所定の必要とされるレジスタやフラグであり、あるいは（ＶＰＵテクノロジーの
用語によれば）トリガである。

【００５０】 DATA-STATE においてアルゴリズムに応じて取り扱いをいっそう簡単にするこ
とができる。以下、基礎とする２つのストラテジについて詳しく説明する：１．付加情報の付随この場合、後の時点で必要とされるすべての関連する付加情報が、パイプライ
ンにおいてしばしば標準的に実装されているように、モジュールからまずはじめ
に伝送される。ついでこれらの付加情報はデータといっしょに暗黙的にメモリに
格納され、その結果、データ呼び出し時に同時に状態も得られるようになる。こ
れにより、殊に PUSH や POP を用いた状態情報の明示的な取り扱いが省略され
、このことはアルゴリズムに応じて処理が著しく加速される一方、プログラミン
グも簡単になる。また、付加情報を選択的に個々のデータパケットとともに記憶
することもできるし、あるいはインタラプトの場合にのみ記憶して特別にマーク
することもできる。

【００５１】２．再エントリアドレス Reentry Address の保護メモリに格納されている大きいデータ量の処理にあたり有用となり得るのは、
目下処理されているデータパケットにおけるオペランドの少なくとも１つをデー
タパケットといっしょにＰＡＥに導くことである。この場合、アドレスが修正さ
れるのではなく、データパケットをＲＡＭに記憶する際、直前に処理されたオペ
ランドに対するポインタとして提供される。このポインタを選択的に個々のデー
タパケットともに記憶することもできるし、あるいはインタラプトの場合にのみ
記憶して特別にマークすることもできる。殊に、オペランドに対するすべてのポ
インタを１つのアドレス（または１つのアドレスグループ）により計算できるよ
うにすれば、１つのアドレス（または１つのアドレスグループ）だけを保護する
点で有用である。

【００５２】 "ULIW"-"UCISC" モデルこのモデル（従来技術によるプロセッサと非常によく似たモデル）を理解する
ためには、ＶＰＵの見方を拡張する必要がある。この場合、バーチャルマシンモ
デルが基礎として用いられる。ＰＡＥ（ＰＡ）から成るアレイは、それらのアー
キテクチャについてコンフィグレーション可能な計算ユニットとみなされる。ま
た、ＣＴは操作コード Opcode のためのロードユニットを成す。ＩＯＡＧはバス
インタフェースおよび／またはレジスタセットを引き受ける。

【００５３】このような装置によって２つの基本的な機能が実現され、それらは稼働中混ぜ
合わせて利用可能である：１．複数のＰＡＥから成るグループ（これは１つのＰＡＥであってもよい）が複
合的な命令または命令シーケンスを実行するためにコンフィグレーションされ、
その後、その命令に関連するデータ（これは単一のデータ語であってもよい）が
処理される。ついで次の命令を実行するため、そのグループが再コンフィグレー
ションされる。その際、グループのサイズや配置を変更することができる。すで
に言及した分割技術に従い、コンパイラはできるかぎり最適なグループを作り出
す役割を担う。ＣＴによりグループは命令としてコンポーネントに「ロード」さ
れ、それにより周知のＶＬＩＷによる方法と同等であるのは、著しく多くの計算
機構が管理されかつ各計算機構間のネットワーク構造はやはり命令語によって覆
うことができることだけである（Ultra Large Instruction Word = "ULIW"）。
このようにして非常に高度な命令レベル並列性 Instruction Level Parallelism
(ILP) を達成できる（図２７も参照）。この場合、１つの命令語は１つのモジ
ュールに対応する。また、データの依存性が許可されかつコンポーネントにおい
て十分なリソースが空いてるならば、複数のモジュールを同時に処理することが
できる。ＶＬＩＷ命令のように通例、命令語の実行後ただちに次の命令語がロー
ドされる。その際、時間的な最適化のために実行中にすでに次の命令語をプレロ
ードすることができる（図１０参照）。複数の可能な次の命令語がある場合に複
数の命令語をプレロードすることができ、実行前にたとえばトリガ信号により適
正な命令語が選び出される（図４ａＢ１／Ｂ２，図１５ＩＤＣ／ＩＤＫ，図
３６Ａ／Ｂ／Ｃを参照）。

【００５４】２．複数のＰＡＥから成るグループ（これは１つのＰＡＥであってもよい）が、
頻繁に使われる命令シーケンスを実行するためにコンフィグレーションされる。
データ（これは単一のデータ語であってもよい）は必要なときにグループへ供給
され、グループによって受け取られる。これらのグループは再コンフィグレーシ
ョンせずに複数のサイクルないしはクロックにわたり存在し続ける。このような
装置構成は従来技術によるプロセッサにおける特別な計算機構（たとえばＭＭＸ
）と比較し得るものであって、これは特別なタスクのために設けられていて必要
なときに用いられる。このようなアプローチによりＣＩＳＣ方式に従い特別な命
令を生成することができ、これにより得られる利点によれば、それらの命令を適
用事例固有に作り出すことができるようになる（Ultra-CISC = "UCISC"）。

【００５５】 RDY/ACK プロトコルの拡張（PACT02 参照） PACT02 には RDY/ACK プロトコルが記載されており、これには典型的なデータ
フローアプリケーションに関して DE 44 16 881 の同期に従う基本的な要求が述
べられている。このプロトコルの欠点は、データが送信され受信が確認されるこ
としかできないことである。データが要求され送信が確認されるような逆の事例
（以下では REQ/ACK と称する）はたしかに電気的には同じ２線式のプロトコル
によって解決することができるけれど、セマンティクス的には捉えられない。こ
のことがあてはまるのは殊に、REQ/ACK と RDY/ACK が混ぜ合わせられて稼働さ
れるときである。したがってプロトコルの明確な区別が導入される： RDY: データは送信側において受信側のために準備される。

【００５６】 REQ: データは受信側により送信側に対して要求される。

【００５７】 ACK: 行われた受信または送信に対する共通の承認（基本的に RDY に対する ACK と REQ に対する ACK も区別できるが、プロトコ
ルにおいて ACK のセマンティクスは通例は暗黙的である。）メモリモデルＶＰＵにメモリを（１つまたは複数）統合することができ、それらをＰＡＥの
ように呼び出すことができる。以下では、同時に外部周辺機器および／または外
部記憶装置に対するインタフェースも成すメモリモデルについて記述する：ＰＡＥと類似のバス機能を備えたＶＰＵ内部メモリは種々のメモリモードで動
作することができる：１．標準メモリ（ランダムアクセス）２．キャッシュ（標準メモリの拡張として）３．ルックアップテーブル４．ＦＩＦＯ５．ＬＩＦＯ（スタック）このメモリには制御可能なインタフェースが割り当てられており、これはメモ
リ領域に対し選択的にワードまたはブロックごとに書き込みまたは読み出しを行
う。これにより以下の利用形態が得られる：１．データ流の分離（ＦＩＦＯ）２．外部記憶装置の選択された器億九領域に対する高速アクセス、これはキャッ
シュと類似の機能を成す（標準メモリ、ルックアップテーブル）３．可変の深さをもつスタック（ＬＩＦＯ）その際にインタフェースを利用できるが必ずしもそうしなければならないわけ
ではなく、それはデータがたとえばもっぱら局所的にＶＰＵにおいて用いられ、
内部メモリのメモリスペースが十分なときである。

【００５８】スタックモデル REQ/ACK プロトコルおよびＬＩＦＯモードでの内部メモリの利用により、簡単
なスタックプロセッサを構築することができる。この場合、一時的なデータがＰ
ＡＥからスタックに書き込まれ、必要に応じてスタックからロードされる。この
ために必要とされるコンパイラ技術はよく知られている。内部メモリと外部記憶
装置とのデータ交換により達成される可変のスタックの深さにより、スタックを
任意のサイズにすることができる。

【００５９】累算器モデル各ＰＡＥは、累算器方式による計算ユニットとして動作することができる。PA
CT02 から知られているように、出力レジスタをＰＡＥの入力側にフィードバッ
クすることができる。これにより従来技術による累算器が形成される。図１１に
よるシーケンサと関連して、簡単な累算器プロセッサを構築することができる。

【００６０】メモリアーキテクチャメモリは２つのインタフェースをもっている。第１のインタフェースはメモリ
をアレイと接続し、第２のインタフェースはメモリをＩＯユニットと接続する。
アクセス時間を改善するため、メモリを Dual-Ported-RAM として構成するよう
にし、これにより書き込みアクセスと読み出しアクセスを互いに無関係に行うこ
とができる。

【００６１】第１のインタフェースは通常のＰＡＥインタフェース（ＰＡＥＩ）であり、こ
れによりアレイのバスシステムに対するアクセスが保証され、かつ同期合わせと
トリガ処理が確保される。この場合、トリガを用いることができ、メモリの種々
の状態を指示したりメモリにおけるアクションを強制することができる。たとえ
ば、１．Empty/Full: ＦＩＦＯとして使用したとき、ＦＩＦＯ状態「満杯」、「ほぼ
満杯」、「空」、「ほぼ空」を指示２．Stack overrun/underrun: スタックとして使用したとき、スタックのオーバ
ーランとアンダーランをシグナリング３．Cache hit/miss: キャッシュモードにおいて、キャッシュ内でアドレスが見
つかったか否かを指示４．Cache flush; トリガにより外部のＲＡＭへのキャッシュの書き込みを強制
ＰＡＥインタフェースにはコンフィグレーション可能な状態機械が対応づけられ
ており、これは種々の動作形式を制御する。さらにこの状態機械には、ＦＩＦＯ
モードとＬＩＦＯモードでアドレスを生成するためカウンタが対応づけられてい
る。その際、アドレスはマルチプレクサを介してメモリへ供給され、これによっ
てアレイ内で生成された付加的なアドレスをメモリへ供給できるようになる。

【００６２】第２のインタフェースはＩＯユニット（ＩＯＩ）の接続のために用いられる。
ＩＯユニットは、外部インタフェースを備えたコンフィグレーション可能なコン
トローラとして構成されている。このコントローラはデータをワードごとまたは
ブロックごとに、メモリへ書き込みもしくはメモリから読み出す。データはＩＯ
ユニットと交換される。さらにコントローラは、付加的なＴＡＧメモリを用いて
様々なキャッシュ機能をサポートする。

【００６３】ＩＯＩとＰＡＥＩは、これら両方のインタフェースの衝突が生じないよう互い
に同期合わせられている。この同期合わせは動作形式に応じてそれぞれ異なり、
たとえば標準メモリまたはスタックモードでは常にＩＯＩまたはＰＡＥＩだけが
メモリ全体にアクセスできるのに対し、ＦＩＦＯモードでは同期合わせはライン
ごとであり、すなわちＩＯＩがラインｘをアクセスしている間、ＰＡＥＩはその
つどラインｘとは異なるラインを同時にアクセスできる。

【００６４】ＩＯユニットは周辺機器の要求に応じて構成され、たとえば、１．ＳＤＲＡＭコントローラ２．ＲＤＲＡＭコントローラ３．ＤＳＰバスコントローラ４．ＰＣＩコントローラ５．シリアルコントローラ（たとえば NGIO）６．特別な目的のためのコントローラ（ SCSI, Ehternet, USB 等）として構成される。

【００６５】ＶＰＵは、任意のＩＯユニットを備えた任意のメモリ素子を有することができ
る。その際、様々なＩＯユニットを１つのＶＰＵにインプリメントすることがで
きる。

【００６６】動作形態：１．標準メモリ１．１ intern/local ＰＡＥＩを介してデータとアドレスがメモリと交換される。アドレッシング可
能なメモリサイズはメモリの大きさによって制約される。

【００６７】１．２ extern/memory mapped window ＰＡＥＩを介してデータとアドレスがメモリと交換される。ＩＯＩのコントロ
ーラにおいて外部記憶装置のベースアドレスが与えられる。このコントローラは
ブロックごとにデータを外部記憶装置のアドレスから読み出し、それをメモリに
書き込む。その際、内部アドレスと外部アドレスはそのつどインクリメント（ま
たはデクリメント）され、これは内部メモリ全体が読み出されるまでまたはまえ
もって設定された限界に達するまで行われる。アレイはローカルデータによって
動作し、これはそのデータがコントローラによって再び外部記憶装置に書き込ま
れるまで行われる。書き込みは既述の読み出し過程と同じように進行する。

【００６８】コントローラによる読み出しと書き込みはａ）トリガによって開始させることができる、またはｂ）ローカルには記憶されていないアドレスへのアレイのアクセスによって開始
させることができる。アレイがこのようなアドレスへアクセスしたならば、まず
はじめに内部メモリは外部記憶装置へ書き込まれ、その後、メモリブロックが所
望のアドレス分だけあとからロードされる。このような動作は殊に、レジスタプ
ロセッサのためにレジスタセットをインプリメントする場合に重要となる。この
場合、タスク交換またはコンテキスト切り替えのためにトリガによりレジスタセ
ットの Push/Pop を外部記憶装置により実現することができる。

【００６９】１．３ extern/lookup table ルックアップテーブル機能は１．２の簡略化形態である。ここではデータは１
回または複数回、ＣＴ呼び出しまたはトリガにより外部のＲＡＭから内部へ読み
込まれる。そしてアレイはデータを内部メモリから読み出すが、データを内部メ
モリには書き込まない。外部記憶装置のベースアドレスはコントローラにおいて
ＣＴまたはアレイにより記憶されており、これはランタイムに変更することがで
きる。また、外部記憶装置からのロードはＣＴまたはアレイからのトリガにより
引き起こされ、これも同様にランタイムに行うことができる。

【００７０】１．４ extern/cached このモードの場合、アレイは選択的にメモリをアクセスする。メモリは従来技
術による外部記憶装置用のキャッシュメモリのように動作する。アレイからのト
リガによりまたはＣＴによりキャッシュを空にする（つまりキャッシュを外部記
憶装置に完全に書き込む）ことができる。

【００７１】２．FIFO ＦＩＦＯモードは通常、データ流が外部からＶＰＵへ導かれるときに利用され
る。この場合、ＦＩＦＯは外部データの処理とＶＰＵ内部のデータ処理との分離
として用いられ、これによれば外部からＦＩＦＯへ書き込まれてＶＰＵから読み
出され、または正確にその逆が行われる。ＦＩＦＯの状態はアレイへのおよび必
要に応じて外部へのトリガによってシグナリングされる。ＦＩＦＯは従来技術に
従い様々な書き込みポインタおよび読み出しポインタによってインプリメントさ
れる。

【００７２】３．Stack/intern アドレスレジスタにより内部スタックが構築される。アレイによりメモリが書
き込みアクセスされるたびにレジスタがモードに従いａ）インクリメントｂ）デクリメントされる。アレイからの読み出しアクセスにあたりレジスタは逆にａ）デクリメントｂ）インクリメントされる。レジスタは各アクセスごとに必要なアクセスを提供する。スタックはメ
モリのサイズにより制限されている。エラー（オーバーラン／アンダーラン）は
トリガにより指示される。

【００７３】４．Stack/extern 内部メモリがスタック構築には小さすぎるならば、それを外部記憶装置に移す
ことができる。この目的でコントローラ内に外部スタックアドレス用のアドレス
カウンタが設けられている。内部スタックのエントリが所定の量を超えると、ブ
ロックごとに複数のエントリが外部スタックに書き込まれる。スタックは終わり
の方からつまり最も古いエントリから外部へ書き込まれ、その際、最も新しい一
群のエントリは外部へは書き込まれず、内部に保持され続ける。外部のアドレス
カウンタ（ＥＲＣ）はラインごとに修正される。

【００７４】内部スタックにスペースが作られた後、保持されているスタック内容をスタッ
クの最初に向かって移動する必要があり、内部のスタックアドレスが相応に整合
される。

【００７５】いっそう効率的な変形形態は、スタックをリングメモリとして構成することで
ある（PACT04 参照）。内部アドレスカウンタはスタックエントリの追加または
除去により修正される。内部アドレスカウンタ（ＩＡＣ）がメモリの上限を超え
るとただちに、このカウンタは最も小さいアドレスを指すようになる。また、Ｉ
ＡＣが最も小さいアドレスよりも小さくなると、これは最も大きいアドレスを指
すようになる。また、付加的なカウンタ（ＦＣ）がメモリの充填状態を指示し、
つまりワードが書き込まれるたびにカウンタはインクリメントされ、読み出され
るたびにデクリメントされる。メモリがいつ空であるのかまたはいっぱいである
のかを、ＦＣに基づき識別することができる。このような技術はＦＩＦＯにより
知られている。したがってブロックが外部記憶装置に書き込まれると、スタック
を更新するためＦＣの整合が行われる。外部アドレスカウンタ（ＥＡＣ）は内部
メモリ内に存在する最も古いエントリを常に指し、つまりはＩＡＣとは逆のスタ
ックの終わりにある。ＥＡＣが修正されるのは、ａ）データが外部スタックに書き込まれたときであり、そのときにはＩＡＣの方
向に進む。

【００７６】ｂ）データが外部スタックから読み込まれたときであり、そのときにはＩＡＣか
ら離れていく。

【００７７】ＦＣの監視により、ＩＡＣとＥＡＣの衝突が確実に避けられる。ＥＲＣは外部
のスタックオペレーション（構築または解体）に従い修正される。

【００７８】 MMU 外部の記憶装置インタフェースにはＭＭＵを対応づけることができ、これは２
つの機能を果たす：１．最新のオペレーシングシステムをサポートするため内部アドレスから外部ア
ドレスへの換算２．外部アドレスへのアクセスの監視、たとえば外部スタックがオーバーランま
たはアンダーランしたとき、エラー信号をトリガとして生成コンパイラ本発明によるＶＰＵテクノロジーのプログラミング原理が基礎とするのは、逐
次的なノードを分離し、できるかぎり多くの互いに依存しないサブアルゴリズム
に分解することであり、一方でデータフローコードのサブアルゴリズムはＶＰＵ
にダイレクトにマッピングされる。

【００７９】ＶＰＵノードと標準ノードとの間の分離従来技術による言語においては、考え得られるすべてのコンパイラ（Pascal,
Java, Fortran 等）の代表として C++ が引き続き使用されることになるだろう
けれども、特別な拡張（ＶＣ＝ Vpu C）を定義することができ、これにはＶＰＵ
テクノロジーに殊に良好にマッピング可能な言語構造と型が含まれている。プロ
グラマはＶＣを、他の構造や型を用いないプロシージャや関数の内部で使用すれ
ばよい。それらのプロシージャや関数はＶＰＵにダイレクトにマッピング可能で
あり、殊に効率的に実行される。コンパイラはプリプロセッサのところでＶＣを
抽出し、それをＶＣバックエンドプロセッシング（VC-Backend-Processing, VCB
P）へダイレクトに転送する。

【００８０】並列処理化可能なコンパイラノードの抽出次のステップでコンパイラは残りの C++ コードを分析し、良好に並列処理化
可能でありシーケンサを使用せずにＶＰＵテクノロジーにマッピング可能な部分
（ＭＣ＝ mappable C）を抽出する。各々個々のＭＣは１つのバーチャルアレイ
に配置されルーティングされる。その後、所要スペースならびに予期されるパフ
ォーマンスが分析される。この目的でＶＣＢＰが呼び出され、いずれにせよマッ
ピングされるＶＣといっしょに個々のＭＣが分割される。最大の性能増加を達成
するＶＰＵインプリメンテーションをもつＭＣが受け入れられ、残りは C++ と
して次のコンパイラ段へ渡される。

【００８１】最適化を行うシーケンサジェネレータこのコンパイラ段はＶＰＵシステムのアーキテクチャに応じて様々なかたちで
インプリメント可能である。

【００８２】１．シーケンサおよび外部プロセッサのないＶＰＵ残っている C++ のコードはすべて外部のプロセッサのためにコンパイルされ
る。

【００８３】２．シーケンサをもつＶＰＵのみ２．１ＰＡＥにおけるシーケンサ残っている C++ のコードはすべてＰＡＥのシーケンサのためにコンパイルさ
れる。

【００８４】２．２アレイにおけるコンフィグレーション可能なシーケンサ残っている C++ のコードは依存しない各モジュールのために分析される。そ
のつど最も適したシーケンサバリエーションがデータベースから選び出され、Ｖ
Ｃコード（ＳＶＣ）として格納される。このステップはたいてい反復的であり、
つまりあるシーケンサバリエーションが選び出されてコードがコンパイルされ分
析されて、他のシーケンサバリエーションのコンパイル済みコードと比較される
。最後に C++ コードのオブジェクトコード（ＳＶＣＯ）が選択されたＳＶＣの
ために生成される。

【００８５】２．３２．１も２．２も適用される動作形態は２．２に対応する。ＰＡＥにおけるシーケンサのためにデータベー
ス内に特別なスタティックなシーケンサモデルが存在する。

【００８６】３．シーケンサおよび外部のプロセッサを備えたＶＰＵこの動作形態も２．２に対応する。外部のプロセッサのためにデータベース内
に特別なスタティックなシーケンサモデルが存在する。

【００８７】リンカリンカによって個々のモジュール（ＶＣ，ＭＣ，ＳＶＣ，ＳＶＣＯ）が結合さ
れて実行可能なプログラムが形成される。このため個々のモジュールを配置しル
ーティングし時間的な分割を確定する目的で、リンカはＶＣＢＰを使用する。リ
ンカはまた、個々のモジュール間に通信構造も付け加え、場合によってはレジス
タとメモリを挿入する。個々のモジュールのコントロール構造や依存性の分析に
基づき、再コンフィグレーションの場合にアレイとシーケンサの内部状態を記憶
するための構造が付加される。

【００８８】プロセッサのモデルについての注釈使用されるマシンモデルをＶＰＵ内部で任意に組み合わせることができる。ま
た、アルゴリズム内部においても、どのようなモデルが最適であるかに応じて各
モデルの間で交換を行うことができる。

【００８９】オペランドが読み出され結果の書き込まれる別のメモリをレジスタプロセッサ
に付け加えれば、ロード／ストアプロセッサを構築することができる。この場合
、異なる複数のメモリを割り当てることができ、それによれば個々のオペランド
と結果が別個に処理される。そしてこれらのメモリはいわばロード／ストアユニ
ットとして動作するようになり、外部記憶装置のための一種のキャッシュを成す
ようになる。アドレスはデータ処理とは別個のＰＡＥにより計算される。

【００９０】ポインタレコーディング C/C++ のような高級言語は頻繁にポインタを使用し、これはパイプラインによ
って非常に取り扱いにくくなる可能性がある。ポインタの指すデータ構造の使用
直前になってからようやくそのポインタが計算されると、パイプラインを十分高
速に満たすことができないことが多く、その処理は特にＶＰＵにおいては非効率
的になる。ＶＰＵのプログラミングにあたりできるかぎりポインタを使用しない
ことはたしかに有用であるけれども、それは不可能であることが多い。解決策は
、ポインタアドレスがその使用よりもできるかぎり手前で計算されるよう、コン
パイラによりポインタ構造をソートしなおすことである。これと同時に、ポイン
タとそのポインタの指すデータとの直接的な依存性ができるかぎり少なくなるよ
うにすべきである。

【００９１】（P196 51 075.9 および P196 54 846.2 に対する）ＰＡＥの拡張 P196 51 075.9 と P196 54 846.2 により、セル（ＰＡＥ）のコンフィグレー
ション特性に関する従来技術が規定されている。この場合、２つの特性について
触れておく：１．P196 51 075.9 によれば１つのＰＡＥ（０９０３）に１つのコンフィグレー
ションレジスタセット（０９０４）が割り当てられ、これには１つのコンフィグ
レーションが含まれている（図９ａ）。

【００９２】２．P196 54 846.2 によればＰＡＥグループ（０９０２）はデータの記憶または
読み出しのためにメモリにアクセスすることができる（図９ｂ）。

【００９３】課題は、ａ）ＰＡＥの再コンフィグレーションを加速し、かつ時間的に上位のロードユニ
ットとは分離した方法を提供するｂ）これと同時にこの方法を、複数のコンフィグレーションについて連続して配
置できるよう構成するｃ）１つのＰＡＥにおいて同時に複数のコンフィグレーションを保持すること、
この場合、それらのコンフィグレーションのうち常に１つがアクティブであり、
種々のコンフィグレーション間で迅速に交換可能であるようにすることである。

【００９４】コンフィグレーションレジスタの分離コンフィグレーションレジスタは上位のロードユニット（ＣＴ）から分離され
（図１０）、これによれば複数のコンフィグレーションレジスタから成るセット
（１００１）が用いられる。これら複数のコンフィグレーションレジスタのうち
常に正確に１つのコンフィグレーションレジスタにより、選択的にＰＡＥの機能
が決定される。アクティブなレジスタの選択はマルチプレクサ（１００２）によ
って実行される。コンフィグレーションレジスタの各々にＣＴは任意に書き込み
を行うことができ、これはそのレジスタによってもＰＡＥの目下のコンフィグレ
ーションが決められていないかぎり、つまりアクティブでないかぎり可能である
。アクティブなレジスタへの書き込みは原則的には可能であり、そのためにPACT
10 に記載された方法が提供されている。１００２によりどのコンフィグレーシ
ョンレジスタを選択するのかは、種々のソースによって決めることができる：１．任意のステータス信号または任意のステータス信号のグループ、これはバス
システム（０８０２）を介して１００２へ供給される（図１０ａ）。この場合、
ステータス信号は任意のＰＡＥにより生成されるかまたは、コンポーネントの外
部端子により提供される（図８）。

【００９５】２．ＰＡＥのステータス信号、これは１００１／１００２によりコンフィグレー
ションされ、選択のために用いられる（図１０ｂ）。

【００９６】３．上位のＣＴにより生成される信号が選択に用いられる（図１０ｃ）。

【００９７】この場合、到来する信号（１００３）を特定の期間にわたりレジスタによって
記憶し、択一的および選択的に呼び出すことができる。

【００９８】複数のレジスタを使用することによりＣＴが時間的に分離される。つまりＣＴ
は、直接的な時間的依存性が存在しなくても複数のコンフィグレーションを事前
に「プレロード」することができる。選択された／アクティブにされたレジスタ
が１００１内にまだロードされていないときだけ、ＣＴがレジスタにロードされ
てしまうまでＰＡＥのコンフィグレーションを待つ。レジスタが有効な情報をも
っているか否かを判定する目的で、たとえば "Valid-Bit" （１００４）をレジ
スタごとに挿入することができ、これはＣＴによりセットされる。選択されたレ
ジスタにおいて０９０６がセットされていなければ、できるかぎり迅速なレジス
タのコンフィグレーションがＣＴに対し信号によって要求される。

【００９９】図１０に示されている方法は簡単にシーケンサに拡張することができる（図１
１）。この目的で、マルチプレクサ（１００２）の選択信号を制御するため命令
デコーダ（１１０１）を備えたシーケンサが用いられる。この場合、シーケンサ
は目下選択されているコンフィグレーション（１１０２）と付加的なステータス
情報（１１０３／１１０４）に依存して、次に選択すべきコンフィグレーション
を決定する。ステータス情報はａ）１００１／１００２によりコンフィグレーションされるステータス信号のス
テータス（図１ａ）ｂ）０８０２を介して供給される任意のステータス信号（図１１ｂ）ｃ）上記のａ）とｂ）の組み合わせとすることができる。

【０１００】１００１はメモリとしても構成することができ、この場合、１００２の変わり
に１１０１により命令がアドレッシングされる。その際にアドレッシングは、命
令自体とステータスレジスタとに依存する。この点ではこの構造は「フォン・ノ
イマン」マシンに対応するが相違点として以下の点が挙げられる。

【０１０１】ａ）汎用的な可用性があることつまりシーケンサを使用しないこと（図１０参照
）ｂ）ステータス信号をシーケンサに割り当てられた計算機構（ＰＡＥ）により生
成する必要がなく、任意の他の計算機構によって可能なこと（図１１ｂ参照）。

【０１０２】重要であるのは、ジャンプというシーケンサたとえば条件付きジャンプも１０
０１内で実行できることである。

【０１０３】ＶＰＵ内でシーケンサを構築するための別の付加的または択一的な方法（図１
２）は、１つのＰＡＥまたはＰＡＥのグループのためにコンフィグレーション情
報を記憶するために内部データメモリ（１２０１，０９０１）を使用することで
ある。この場合、メモリのデータ出力はコンフィグレーション入力側または１つ
または複数のＰＡＥのデータ入力側へ供給される（１２０２）。１２０１用のア
ドレス（１２０３）は、同じＰＡＥまたは他の複数の任意のＰＡＥによって生成
することができる。

【０１０４】この方法によればシーケンサは固定的にインプリメントされず、１つのＰＡＥ
またはＰＡＥのグループによってシミュレートされる。この内部メモリは外部記
憶装置からプログラムをあとからロードすることができる（本発明によるメモリ
システム参照）。

【０１０５】ローカルデータ（たとえば反復的な計算のためのデータやシーケンサのレジス
タとしてのデータなど）を記憶するため、ＰＡＥには付加的なレジスタセットが
設けられ、このレジスタセットにおける個々のレジスタはコンフィグレーション
により決定され、ＡＬＵへ導かれるかまたはＡＬＵにより書き込まれる。あるい
はこれは、インプリメントされたシーケンサの命令セットにより自由に利用する
ことができる（レジスタモード）。同様にレジスタの１つを累算器（累算器モー
ド）として用いることができる。ＰＡＥが完全に等価のマシンとして用いられる
ならば、レジスタのうちの１つを外部データアドレス用のアドレスカウンタとし
て用いるのが有用である。

【０１０６】ＰＡＥの外部で（たとえば本発明によるメモリにおいて）スタックと累算器を
管理するために、既述の RDY/ACK REQ/ACK 同期モデルが用いられる。

【０１０７】従来技術によるＰＡＥはビットごとの演算の処理に適しているわけではなく、
統合されたＡＬＵビット演算は特別にサポートされておらず、もしくは狭く（１
ビット幅、２ビット幅、４ビット幅で）設計されている。コンフィグレーション
可能な論理演算を実行するＦＰＧＡコア（ＬＣ）によってＡＬＵコアを置き換え
ることにより、個々のビットまたは信号の処理を効率的に保証することができる
。この場合、ＬＣはその機能や内部のネットワークについて任意にコンフィグレ
ーション可能である。その際に従来技術に従いＬＣを使用することができる。特
定の演算のために有用であるのは、ＬＣに対し内部邸にメモリを割り当てること
である。ＦＣとアレイのバスシステムとのインタフェースコンポーネントはＦＣ
に合わせて少しだけ整合されるけれども、基本的にはそのままである。とはいえ
有用であるのは、ＦＣの時間特性をフレキシブルに構成するためにインタフェー
スコンポーネント内のレジスタを遮断可能に構成することである。

【０１０８】図面図４ａには、本発明による方法のいくつかの基本特性が描かれている。これに
よればタイプＡのモジュールが１つのグループにまとめられ、その終わりにはＢ
１またはＢ２への条件付きジャンプが設けられている。その位置（０４０１）に
は再コンフィグレーションポイントが挿入されており、その理由は条件付きジャ
ンプの分岐をそれぞれ１つのグループとみなすのが有用だからである（事例１）
。これに対し、Ｂの２つの分岐（Ｂ１，Ｂ２）が付加的にＡと合わせてターゲッ
トコンポーネントに整合されるならば（事例２）、０４０２のところにだけ再コ
ンフィグレーションポイントを挿入するのが有用である。その理由は、そのよう
にすることでコンフィグレーションの個数が抑えられるからであり、処理速度が
高められるからである。両方の分岐（Ｂ１，Ｂ２）は、０４０２においてＣに向
かってジャンプする。

【０１０９】図４ｂには、ターゲットコンポーネントにおけるセルのコンフィグレーション
が描かれている。この場合、個々のグラフノードの機能がターゲットコンポーネ
ントのセルにマッピングないしは変換される。それぞれ１つの行は１つのコンフ
ィグレーションを表す。行の変わり目における破線の矢印は再コンフィグレーシ
ョンを表している。Ｓ_ｎはデータを記憶するセルであり、これは任意の形態の
ものである（レジスタ、メモリ等）。ここでＳ_ｎＩはデータを受け取るメモリで
あり、Ｓ_ｎＯはデータを出力するメモリである。メモリＳ_ｎは同じｎについて
はそれぞれ同じものであり、ＩとＯはデータ転送方向を表す。

【０１１０】ここには条件付きジャンプの２つの事例（事例１、事例２）が描かれている。図４のモデルはデータフローモデルに対応するが、再コンフィグレーションポ
イントの実質的な拡張およびそれによって達成可能なグラフの分割を伴い、その
際、各分割部分の間を伝送されるデータが一時記憶される。

【０１１１】図５ａのモデルにおいて任意のグラフ集合および空間配置（０５０１）から選
択的に、グラフＢの集合から成るグラフＢ_ｎが呼び出される。Ｂの実行後、デ
ータは０５０１に戻る。０５０１において十分に大きいシーケンサ（Ａ）がイン
プリメントされれば、このモデルによって典型的なプロセッサに非常に類似した
方式をインプリメントすることができる。この場合、１．データはシーケンサＡに到達し、これはそれらのデータを命令としてデコー
ディングし、「フォン・ノイマン」方式に従いそれに対して応答する。

【０１１２】２．データはシーケンサＡに到達し、これはデータとしてみなされ、固定的にコ
ンフィグレーションされた計算機構Ｃへ計算のために転送される。

【０１１３】グラフＢによれば選択可能なかたちで、特定の機能のための１つの特別な計算
機構および／または特別な操作コードが提供され、これは択一的にＣの加速に用
いられる。たとえばＢ１を行列乗算を計算するために最適化されたアルゴリズム
とすることができ、他方、Ｂ２はＦＩＲフィルタ、Ｂ３はパターン認識を成す。
０５０１によりデコーディングされた操作コードに従い、適切なもしくは対応す
るグラフＢが呼び出される。

【０１１４】図５ｂには個々のセルへのマッピングの様子が描かれており、この場合、０５
０２にはパイプライン状の計算機構キャラクタがシンボリックに示されている。

【０１１５】図４の再コンフィグレーションポイントには有利にはデータバッファリングの
ための比較的大きいメモリが挿入されるのに対し、図５の再コンフィグレーショ
ンポイントではデータの簡単な同期合わせで十分である。その理由は、データ流
は有利には全体としてグラフＢを通り抜けるからであり、グラフＢはこれ以上分
割されないからである。このためデータのバッファリングは余計なものとなる。

【０１１６】図６には様々なループが描かれている。ループは基本的に３つの種類で取り扱
うことができる。

【０１１７】１．ハードウェアアプローチ：ループは完全に展開されてターゲットハードウェ
アにマッピングされる（０６０１ａ／ｂ）。すでに説明したように、これは僅か
なループ形式のときにだけ可能である。

【０１１８】２．データフローアプローチ：データフロー内部でループは複数のセルを超えて
構築される（０６０２ａ／ｂ）。ループの終わりはループの最初にフィードバッ
クされる。

【０１１９】３．シーケンサアプローチ：最小の命令セットをもつシーケンサがループを実行
する（０６０３ａ／ｂ）。この場合、ターゲットコンポーネントのセルは、それ
らが対応するシーケンサを含むように構成されている（図１１ａ／ｂ参照）。

【０１２０】ループの適切な分解によりそれらの実行を必要に応じて最適化することができ
る：１．従来技術による最適化手法を利用してループ本体つまり繰り返し実行される
部分を、特定の演算がループから取り除かれループの前または後ろにおかれるよ
う、最適化されることが多い（０６０４ａ／ｂ）。これによりシーケンス処理す
る命令の量が著しく低減される。取り除かれた演算はループ実行前または実行後
に１度だけしか実行されない。

【０１２１】２．別の最適化の可能性は、ループをそれよりも小さいまたは短い複数のループ
に分けることである。これによればこのような分割は、複数の並列的なループま
たは逐次的なループ（０６０５ａ／ｂ）が生じるように行われる。

【０１２２】図７には再帰のインプリメントについて示されている。これによれば同じリソ
ース（０７０１）がセルの形態で各再帰レベル（１〜３）のために利用される。
各再帰レベル（１〜３）の結果は構築（０７１１：）にあたりスタック方式に従
い構成されたメモリ（０７０２）に書き込まれる。レベルの分解（０７１２）と
同時にスタックが分解される。

【０１２３】図１４にはバーチャルマシンモデルが描かれている。外部の記憶装置から、デ
ータ（１４０１）およびそれらのデータに属する状態（１４０２）がＶＰＵに読
み込まれる。ＶＰＵにより生成されたアドレス１４０４によって１４０２／１４
０２が選択される。ＶＰＵ内部において、ＰＡＥは種々のグループにまとめられ
ている（１４０５，１４０６，１４０７）。各グループはデータ処理を行う部分
（１４０８）を有しており、これはローカルな暗黙的状態（１４０９）をもち、
周囲のグループに対し影響を及ぼさない。したがってその状態はグループの外に
転送されない。しかしながらこれは外部の状態に依存する可能性がある。さらに
別の部分（１４１０）によって、周囲のグループに対し影響を及ぼす状態が生成
される。

【０１２４】結果として生じたデータと状態は別のメモリ（１４１１，１４１２）に格納さ
れる。これと同時に、オペランドのアドレス（１４０４）がポインタとして格納
される（１４１３）。時間的に同期を合わせるために、レジスタ（１４１４）を
介して１４０４を導くことができる。

【０１２５】わかりやすくするため、図１４には１つの簡単なモデルが描かれている。ネッ
トワーク化ならびにグルーピングは、このモデルの場合よりもかなり複雑になる
可能性がある。同様に、状態やデータも継承として別のモジュールに伝送するこ
とができる。その際、データを別のモジュールに状態として伝送することができ
る。特定のモジュールのデータも状態も複数の異なるモジュールによって受け取
ることができる。１つのグループ内に１４０８，１４０９，１４１０を設けるこ
とができる。アルゴリズムに依存して個々の部分を省略することも可能である（
たとえば１４１０と１４０９を設け１４１０は設けない）。

【０１２６】図１５には、処理グラフからどのようにしてサブアプリケーションを抽出する
のかが描かれている。この場合、グラフは、長いグラフが有用に分解されてサブ
アプリケーション（Ｈ，Ａ，Ｃ，Ｋ）に変換されるように分解される。ジャンプ
後、新たなサブグラフが形成され（Ｃ、Ｋ）、その際、ジャンプのたびに別個の
サブグラフが形成される。各サブグラフはＵＬＩＷモデルにおいてＣＴ（PACT10
参照）とは別個にロード可能である。ここで重要であるのは、サブグラフは PA
CT10 におけるメカニズムにより管理できることである。これにはたとえばイン
テリジェントなコンフィグレーション、サブアプリケーションの実行／スタート
および消去が属する。

【０１２７】サブアプリケーションＫが実行される間、１５０３はサブアプリケーションＡ
のロードまたはコンフィグレーションを行う。これによりａ）サブアプリケーションＡは、ＰＡＥが複数のコンフィグレーションレジスタ
を有しているときには、サブアプリケーションＫの実行終了時にすでに完全にＰ
ＡＥにコンフィグレーションされている。

【０１２８】ｂ）サブアプリケーションＡは、ＰＡＥがただ１つのコンフィグレーションレジ
スタしか有していないときには、サブアプリケーションＫの実行終了時にすでに
ＣＴにロードされている。

【０１２９】１５０４はサブアプリケーションＫの実行をスタートさせる。つまりランタイ
ムに、必要とされる次のプログラム部分が目下のプログラム部分の処理中、無関
係にロードされる。これにより、通常のキャッシュメカニズムよりも非常に効率
的にプログラムコードとの関係を得ることができる。サブアプリケーションＡで
はさらに別の特殊性がある。この場合、基本的に考えられるのは比較における両
方の可能な分岐（Ｃ、Ｋ）をまえもってコンフィグレーションすることである。
使用可能なコンフィグレーションレジスタの個数がそのために十分ではないとし
たら、分岐のうちいっそう確かな方がコンフィグレーションされる（１５０６）
。しかもこれによりコンフィグレーション時間が節約される。コンフィグレーシ
ョンされない方の分岐の実行時、（コンフィグレーションはまだコンフィグレー
ションレジスタにロードされていないので）その分岐がコンフィグレーションさ
れるまでプログラミングの実行が中断される。

【０１３０】コンフィグレーションされていないサブアプリケーションの実行も基本的に可
能であり、これは既述のように実行前にロードする必要がある。

【０１３１】 FETCH 命令をトリガにより固有のＩＤを用いて発生させることができる。これ
によりサブアプリケーションをアレイの状態に依存して事前にプレロードするこ
とができる。

【０１３２】ＵＬＩＷモデルがＶＬＩＷモデルと基本的に異なる点は、１．データのルーティングがいっしょに含まれていること２．いっそう大きい命令誤が形成されることである。

【０１３３】コンパイラの分割の既述の方法を同様に、ＲＩＳＣ／ＣＩＳＣ方式による今日
の標準プロセッサにも適用することができる。この場合、PACT10 によるユニッ
ト（ＣＴ）を命令キャッシュの制御のために使用すれば、それを格段に最適化し
加速することができる。この目的で、「通常の」プログラムがそれ相応にサブア
プリケーションに分割される。PACT10 によれば、可能な後続のサブアプリケー
ションへの参照が導入される（１５０１，１５０２）。これによりＣＴはサブア
プリケーションを、それが必要とされる前にすでにキャッシュにプレロードする
ことができる。ジャンプに際してはジャンプ先のサブアプリケーションだけが実
行され、その他はあとで新たなアプリケーションによって上書きされる。インテ
リジェントなプレロードのほかにこの方法のさらに別の利点は、サブアプリケー
ションのサイズがロード時にすでに既知なことである。これによりＣＴによるメ
モリへのアクセスに際して最適なバーストを実行することができ、このことによ
りメモリアクセスがさらに著しく加速される。

【０１３４】図１６にはスタックプロセッサの構造が示されている。ＬＩＦＯとしてコンフ
ィグレーションされたメモリ（１６０２）へ書き込んだりそこから読み出す目的
で、ＰＡＥアレイ（１６０１）によりプロトコルが生成される。この場合、書き
込みのためにはRDY/ACK プロトコルが、読み出しのためには REQ/ACK プロトコ
ルが用いられる。ネットワーク化ならびに動作モードはＣＴ（１６０３）により
コンフィグレーションされる。その際に１６０２はその内容を外部記憶装置（１
６０４）に格納することができる。

【０１３５】一連のＰＡＥはこの実施例ではレジスタプロセッサとして動作する（図１７）
。各ＰＡＥは計算機構（１７０１）と累算器（１７０２）から成り、累算器に対
し１７０１から結果がフィードバックされる８１７０３）。このようにしてこの
実施例によれば各ＰＡＥは累算器プロセッサとして動作する。ＰＡＥ（１７０５
）は、標準メモリとしてコンフィグレーションされたＲＡＭ（１７０４）におけ
る読み書きを行う。別のＰＡＥ（１７０６）はレジスタアドレスを発生する。し
ばしば有効であるのは、データを読み出すために別個のＰＡＥを使用することで
ある。このようにした場合には１７０５は書き込みだけを行い、ＰＡＥ１７０７
は読み出しだけを行う。その際、読み出しアドレス生成用に別のＰＡＥ（１７０
８、破線で下方に示す）が導入される。別個のＰＡＥをアドレス生成用に用いる
ことは必ずしも必要ではない。しばしばレジスタは暗黙的であり、その場合、定
数としてコンフィグレーションすることができ、データ処理を行うＰＡＥから送
信することができる。

【０１３６】実例としてレジスタプロセッサのために累算器プロセッサが使用される。また
、レジスタプロセッサを構築するために累算器の設けられていないＰＡＥを用い
ることができる。図１７に示されているアーキテクチャは、レジスタを制御する
ためにもロード／ストアユニットを制御するためにも用いることができる。ロー
ド／ストアユニットとして使用した場合にほぼ必須であるのは外部のＲＡＭ（１
７０９）を後置接続することであり、そのようにすると１７０４は１７０９のう
ち一時的なセクションだけをいわばキャッシュとして動作させる。１７０４をレ
ジスタバンクとして使用した場合も、外部記憶装置を後置接続するのが部分的に
有用である。これにより従来技術による PUSH/POP オペレーションを実行するこ
とができ、これによればレジスタ内容がメモリに書き込まれたりあるいはそこか
ら読み出されたりする。

【０１３７】図１８には実例として複合的なマシンが描かれている。これによればＰＡＥア
レイ（１８０１）は一方ではＲＡＭ（１８０３）の後置接続されたロード／スト
アユニット（１８０２）を制御し、これと同時にＲＡＭ（１８０５）の後置接続
されたレジスタバンク（１８０４）を有する。１８０２と１８０４はそれぞれ１
つのＰＡＥまたは任意のＰＡＥグループによって制御することができる。このユ
ニットはＣＴ（１８０６）によりＶＰＵ方式に従い制御される。ここで重要であ
るのは、ロード／ストアユニット（１８０２）とレジスタバンク（１８０４）な
らびにそれらの制御について嫉視津的な相違点はないことである。

【０１３８】図１９，図２０，図２１には本発明による内部メモリが示されており、これは
同時に外部記憶装置および／または周辺機器との通信ユニットも成す。個々の図
面には同じメモリの様々な動作形態について描かれている。この場合、動作形態
ならびに個々の詳細設定がコンフィグレーションされる。

【０１３９】図１９ａには「レジスタ／キャッシュ」モードにおける本発明によるメモリが
示されている。本発明によるメモリ（１９０１）には、通常はそれよりもかなり
大きくて遅い外部記憶装置（１９０２）のデータワードが格納されている。この
場合、１９０１，１９０２およびバス（１９０３）を介して接続されたＰＡＥ（
図示せず）の間のデータ交換は以下のようにして行われ、その際に２つの動作形
態が区別される：Ａ）ＰＡＥからメインメモリ１９０２に読み込まれるまたは送信されるデータは
、１９０１においてキャッシュ方式によりバッファリングされる。この場合、ど
のような周知のキャッシュ方式も使用することができる。

【０１４０】Ｂ）ロード／ストアユニットによりデータが１９０２と１９０１の間で所定のア
ドレスに伝送される。その際にこの所定のアドレスは１９０２においても１９０
１においても設定され、ここで１９０２と１９０１について慣用のようにそれぞ
れ異なるアドレスが用いられる。この場合、個々のアドレスは定数によりまたは
ＰＡＥにおける計算により生成することができる。この動作形態の場合、メモリ
１９０１はレジスタバンクとして動作する。

【０１４１】１９０１と１９０２との間のアドレスの割り当てはここでは任意のものとする
ことができ、両方の動作形態における個々のアルゴリズムにのみ依存する。

【０１４２】１９ｂには相応のマシンがブロック図として描かれている。１９０１と１９０
２との間のバスには制御ユニット（１９０４）が対応づけられており、これは動
作形態に応じて（従来技術による）ロード／ストアユニットとしてまたは（従来
技術による）キャッシュコントローラとして動作する。このユニットには必要に
応じてアドレス変換およびアドレスチェックを行うメモリ管理ユニット（ＭＭＵ
）（１９０５）が対応づけられる。１９０４も１９０５もＰＡＥにより制御する
ことができる。したがってたとえばＭＭＵがプログラミングされ、ロード／スト
アユニットのアドレスがセットされ、またはキャッシュフラッシュがトリガされ
る。

【０１４３】図２０にはＦＩＦＯモードのメモリ（２００１）の使用について示されており
、これによれば周知のＦＩＦＯ方式に従いデータ流が分離される。典型的な組み
込み用途は書き込みインタフェース（２００１ａ）または読み出しインタフェー
ス（２００１ｂ）である。これによれば内部バスシステム（２００２）に接続さ
れているＰＡＥと周辺バス（２００３）との間でデータが時間的に分離される。
ＦＩＦＯを制御するためにユニット（２００４）が設けられており、これは２０
０３と２００２のバスオペレーションに依存してＦＩＦＯの書き込みポインタと
読み出しポインタを制御する。

【０１４４】図２１には、スタックモードにおける本発明によるメモリの動作原理が描かれ
ている。１つのスタックは（従来技術によれば）１つのスタックメモリであり、
その最上部／最下部のエレメントが目下アクティブなものである。データは常に
上方／下方に付け加えられ、同様にデータは上方／下方で取り除かれる。つまり
最後に書き込まれデータが最初に読み出されるデータでもある（Last In First
Out）。スタックが上方に増えるのか下方に増えるのかは重要ではなく、実装に
左右される。以下の実施例では、上方に増えていくスタックについて考察する。

【０１４５】この場合、目下のデータは内部メモリ２１０１に保持されており、最も新しい
エントリ（２１０７）は２１０１の一番上にある。すべてのエントリは外部記憶
装置２１０２に格納されている。スタックがさらに増大すると、内部メモリ２１
０１内のスペースがもはや不十分になる。２１０１における（任意に選択可能な
）アドレスによりまたはエントリカウンタにおける（任意に選択可能な）値によ
り表すことのできる所定のデータ量に到達すると、２０１０の一部分がブロック
として２１０２におけるスタックの最新の終端（２１０３）に書き込まれる。こ
の部分は最も古くつまりは最も最新性の乏しいデータ（２１０４）である。その
後、２１０１における残りのデータがシフトされて、２１０２へコピーされたデ
ータが２１０１において残りのデータ（２１０５）により上書きされ、このよう
にして新たなスタックエントリのために十分に広いメモリ（２１０６）が生じる
ようになる。

【０１４６】スタックが減少すると、（任意に選択可能な）所定のポイントから２１０１内
のデータがシフトされて、最も古い最も最新性の乏しいデータのあとに空きメモ
リが生じるようになる。空きになったメモリにおいてメモリブロックが２１０２
からコピーされ、これは次に２１０２内で消去される。換言すれば２１０１と２
１０２は単一のスタックを成し、この場合、目下の新しいエントリは２１０１内
に位置し比較的古い最新性の乏しいエントリは２１０２内に格納される。この手
法はいわばスタックのためのキャッシュを成す。データブロックは有利にはブロ
ックオペレーションごとに伝送されるので、２１０１と２１０２との間のデータ
転送を最新のメモリ（ＳＤＲＡＭ，ＲＡＭＢＵＳ等）の高速なバースト動作モー
ドで実行することができる。

【０１４７】ここでもう一度触れておくと、図２１の実施例ではスタックは上方へ向かって
増えていく。（しばしば適用される方法であるように）スタックが下方へ向かっ
て増えいくようにするならば、上方／下方という位置やメモリ内でデータが移動
する方向は正反対になる。

【０１４８】有用には内部スタック２１０１は一種のリングメモリとして構成される。リン
グの一方の終端におけるデータはＰＡＥと２１０１との間で伝送され、リングの
他方の端部においては２１０１と２１０２との間で伝送される。これにより得ら
れる利点は、２１０１における内部アドレスに影響を及ぼすことなく２１０１と
２１０２との間で簡単にデータをシフトできることである。また、下方と上方の
データの位置ポインタとレベルカウンタだけをそのつど整合すればよい。２１０
１と２１０２との間のデータ伝送は、周知のリングメモリフラグ「ほとんどいっ
ぱい（almost full）／いっぱい（full）」および「ほとんど空（almost empty
）／空（empty）」によってトリガすることができる。

【０１４９】図２１ｂには、必要とされるハードウェアがブロック回路図として描かれてい
る。内部スタック２１０１にはポインタとカウンタを管理するためのユニット（
２１１０）が対応づけられている。２１０１と２１０２との間のバス（２１１４
）には、データ転送を制御するためのユニット（２１１１）が挿入されている。
このユニットには、相応のチェックシステムやアドレス変換を行う従来技術によ
るＭＭＵ（２１１２）を割り当てることができる。ＰＡＥと２１０１との間の接
続はバスシステム２１１３を介して実現される。

【０１５０】図２２にはグラフの再ソートに関する実例が示されている。左側の欄（２２．
．ａ）には最適化されていない命令の配置が示されている。この場合、ポインタ
Ａ（２２０７ａ）とＢ（２２１１ａ）がロードされる。そのつどすでに１クロッ
ク遅れてポインタの値が必要とされる（２２０８ａ，２２１２ａ）。この関係は
効率的に実行するには短すぎる。なぜならばメモリからのロードのためには特定
の時間（２２２０ａ，２２２１ａ）が必要とされるからである。命令（２２．．
ｂ）の再ソートにより期間が最大まで拡大される（２２２０ｂ、２２２１ｂ）。
２２１０と２２０８においてポインタＡの値が必要とされるにもかかわらず、２
２０８は２２１０の後ろにソートされる。なぜならばそれによりＢの計算にいっ
そう多くの時間が得られるからである。この場合、メモリアクセスのためにいっ
そう多くの時間を獲得する目的で、ポインタとは無関係の計算（２２０３，２２
０４，２２０６）をたとえば２２１１と２２１２との間に挿入することができる
。この場合、コンパイラまたはアセンブラは、アクセス時間を表すシステムパラ
メータに基づき相応の最適化を行うことができる。

【０１５１】図２３には図４〜７の特別な事例が示されている。よくあるアルゴリズムは、
ループ内でもデータフロー部分と逐次的部分とによって構成されている。この種
の構造は、既述の方法に従い PACT07 に記載されたバスシステムを使用して効率
的に構築することができる。この目的でバスシステムの RDY/ACK プロトコルが
さしあたり本発明による REQ/ACK プロトコルによって拡張される。このように
することで所期のように個々のＰＡＥのレジスタ内容を、１つまたは複数の別の
ＰＡＥからまたはＣＴから呼び出すことができる。この場合、ループ（２３０５
）が少なくとも２つのグラフに分解され、すなわちデータフロー部分を成す第１
のグラフ（２３０１）と逐次的部分をマッピングする第２のグラフ（２３０２）
とに分解される。

【０１５２】条件付きジャンプによってこれら両方のグラフの選択が行われる。特別なこと
は、２３０２は２３０１の内部状態について実行のために知っている必要があり
逆に２３０１は２３０２の状態について知っていなければならない。これは、状
態が正確に一度だけつまり実行されるデータフローグラフ（２３０１）における
ＰＡＥのレジスタに格納されるようようにして実現される。

【０１５３】２３０２においてジャンプが行われると、シーケンサは必要に応じて個々のレ
ジスタの状態を PACT07 によるバスシステムを介して読み出す（２３０３）。シ
ーケンサは自身のオペレーションを実行し、変更されたすべての状態を（やはり
PACT07 によるバスシステムを介してレジスタに書き戻す（２３０４）。最後に
述べておくと、言及したグラフは必ずしも狭いループ（２３０５）でなくてもよ
い。この方法は一般にいかなるサブアルゴリズムにも適用することができ、これ
は１つのプログラムシーケンス内で何度も実行され（reentrant 再入可能）、選
択的に逐次的または並列に（データフロー的に）処理され、その際、逐次的部分
と並列部分との間で状態を転送する必要がある。

【０１５４】ウェーブコンフィグレーションにより再コンフィグレーションの速度殊に簡単
な逐次的なオペレーションにおいて著しい利点が得られる。この処理手法の基本
的な特殊性とは、シーケンサを外部のマイクロプロセッサとしても構成できるこ
とである。つまりプロセッサはデータチャネルを介してアレイと接続されており
、ローカルな一時的なデータをバスシステムを介してアレイと交換する。ＰＡＥ
から成るアレイには変換できないアルゴリズムの逐次的な部分全体はプロセッサ
上で展開される。この場合、３つのバスシステムを区別する必要がある。

【０１５５】１．ＶＰＵとプロセッサとの間で処理を行うデータの交換をコントロールするデ
ータバス。

【０１５６】２．ＶＰＵのレジスタに対するアクセスを可能にし、そのようにして２３０２と
２３０１との間のデータ交換（２３０２，２３０４）を保証するレジスタバス。

【０１５７】３．ＶＰＵのアレイをコンフィグレーションするコンフィグレーションデータバ
ス。

【０１５８】図２４には効果が時間的に描かれている。一重のハッチングが施された面はデ
ータを処理するＰＡＥを成しており、この場合、２４０１は再コンフィグレーシ
ョン後のＰＡＥを表し、２４０３は再コンフィグレーション前のＰＡＥを表す。
二重にハッチングされた面（２４０２）は、目下再コンフィグレーションされて
いるＰＡＥまたは再コンフィグレーションを待っているＰＡＥを表している。図
２４ａには、簡単な逐次的なアルゴリズムに対するウェーブ再コンフィグレーシ
ョンの作用が示されている。この場合、精確にＰＡＥを再コンフィグレーション
することができ、それらに対し新たなタスクが割り当てられる。各クロックごと
に１つのＰＡＥは新たなタスクを受け取るので、これは効率的につまり同時に実
行することができる。実例として描かれているのは、１つのＶＰＵにおけるすべ
てのＰＡＥのマトリックスから成る一連のＰＡＥである。ここにはクロックｔ後
の複数のサイクルにおける状態が、それぞれ１つのクロック分遅延されて示され
ている。

【０１５９】図２４ｂには、大きい部分の再コンフィグレーションの時間的な作用が描かれ
ている。たとえばここには、１つのＶＰＵの一群のＰＡＥが描かれている。この
場合、クロックｔ後の複数のタイミングにおける状態がそれぞれ複数のクロック
による種々の遅延を伴って描かれている。まずはじめにＰＡＥの小さい部分だけ
が再コンフィグレーションされるかまたは再コンフィグレーションを待っている
間、すべてのＰＡＥが再コンフィグレーションされるまで、それらの面は時間が
経つにつれ大きくなる。面が大きくなっていくとは、再コンフィグレーションの
時間的な遅延によりどんどん多くのＰＡＥが再コンフィグレーションを待つよう
になる（２４０２）、ということを意味する。これにより計算能力が失われてし
まう。したがって、ＣＴ（殊にＣＴのメモリ）とＰＡＥとの間にいっそう広いバ
スシステムを使用することが提案され、そのようなバスによれば１つのクロック
内で複数のＰＡＥを同時に再コンフィグレーションするのに十分なラインが提供
される。

【０１６０】図２５にはＶＰＵテクノロジーのスケーリング性が描かれている。スケーリン
グ性は実質的に１つのグラフの引き延ばしにより引き起こされ、これは時間的な
順序により個々のサブアプリケーションが分離されることなく行われる。実例と
して図４のアルゴリズムが選択される。図２５ａの場合、個々のサブグラフは時
間的に相前後してＶＰＵに伝送され、その際にＢ_１またはＢ_２がロードされる
。図２５ｂの場合にはすべてのサブグラフが一群のＶＰＵに伝送され、バスシス
テムによって互いに接続される。これにより再コンフィグレーションの悪影響を
伴わずに大きいデータ量を効率よく処理することができる。

【０１６１】図２６には、ＰＡＥの（再）コンフィグレーション時間を加速するための回路
が示されている。同時にこの回路は、逐次的なアルゴリズムの処理に使用するこ
とができる。ＰＡＥのアレイ（２６０５）は複数の部分（２６０３）に分割され
ている。各部分には（再）コンフィグレーションのための固有のユニット（２６
０２）が割り当てられている。それらのユニットの上位に従来技術（PACT10）に
よるＣＴ（２６０１）が位置しており、これ自体はさらに別のＣＴまたはメモリ
に接続されている（２６０４）。ＣＴはアルゴリズムをコンフィグレーションユ
ニット（２６０２）にロードする。２６０２は自主的にコンフィグレーションデ
ータをそれらに割り当てられたＰＡＥにロードする。

【０１６２】図２７にはコンフィグレーションユニットの構造が描かれている。このユニッ
トのコアはシーケンサ（２７０１）であり、これは一連の命令を制御する。

【０１６３】基本的な命令は以下の通りである； wait ＜trg#＞アレイから次のコンフィグレーションをロードすべきことを表す所定のトリガ
が到来するのを待つ。

【０１６４】 lookup ＜trg#＞到来したトリガにより呼び出されるサブプログラムのアドレスを戻す。

【０１６５】 jmp ＜adr＞アドレスへのジャンプ。

【０１６６】 call ＜adr＞アドレスへのジャンプ。戻りアドレスはスタックに格納される。

【０１６７】 jmp ＜cond＞＜adr＞アドレスへの条件付きジャンプ call ＜cond＞＜adr＞アドレスへの条件付きジャンプ。戻りアドレスはスタックに格納される。

【０１６８】 ret スタックに格納された戻りアドレスへの戻りジャンプ。

【０１６９】 mov ＜target＞＜source＞データ語をソースからターゲットへ伝送。ソースとターゲットはそれぞれメモ
リ内にあるものとすることもできるしあるいは周辺機器アドレスとしてもよい。

【０１７０】基本的にこれらの命令は PACT10 つまりＣＴの説明により公知である。２６０
２のインプリメントにおける相違点は、データ管理のために非常に簡単な命令だ
けしか用いられず、マイクロコントローラ全体は用いられないことである。

【０１７１】命令セットの重要な拡張は、ＰＡＥのコンフィグレーションのための "pabm"
命令である。この場合、２つの命令（pabmr, pabmm）を利用することができ、こ
れらは以下のように構成されている。

【０１７２】

【表１】

【０１７３】これらの命令は、ＰＡＥアドレスとＰＡＥデータの割り当てられたブロックを
メモリからＰＡＥアレイへコピーする。＜count＞により、コピーすべきデータ
ブロックがどの程度の大きさであるのかが表される。データブロックは操作コー
ドにじかに添えられている（ａ）かまたは、第１のメモリアドレス＜memref＞の
内容により参照される（ｂ）。

【０１７４】 paa＿adr_ｎ-pa＿dta_ｎの行はＰＡＥのためのコンフィグレーションを表して
いる。ここで pa＿adr_ｎはアドレスであり、pa＿dta_ｎはＰＡＥのコンフィグ
レーションワードである。

【０１７５】 PACT10 により RDY/ACK-REJ プロトコルは公知である。ＰＡＥによりコンフィ
グレーションデータが受け入れられると、ＰＡＥは ACK により送信データを受
領確認する。これに対しＰＡＥが再コンフィグレーション可能な状態にはなく、
ＰＡＥがコンフィグレーションデータを受け入れることができなければ、ＰＡＥ
は REJ を送り戻す。これによりサブアルゴリズムのコンフィグレーションは失
敗に終わる。

【０１７６】 REJ により却下された pa＿adr_ｎ＿pa＿dta_ｎの行のロケーションが格納され
る。それらの命令はあとの時点で再度呼び出される（PACT10, FILMO 参照）。命
令が完全に処理されたならば、つまり REJ が発生しなかったのであれば、その
命令によってさらにコンフィグレーションが実行されるのではなく、コンフィグ
レーションがただちに終わらされる。REJ が発生したならば、命令は却下された
pa＿adr_ｎ＿pa＿dta_ｎの行のロケーションへダイレクトにジャンプする。命令
に応じて、そのロケーションはそれぞれ異なるように格納される： pabmr：アドレスは＜regno＞と呼ばれるレジスタに格納される。

【０１７７】 pabmm：アドレスはじかに命令中でメモリロケーション＜offset＞に格納される
。

【０１７８】これらの命令はＤＭＡ構造により従来技術に従いメモリ／ＩＯ転送としてイン
プリメント可能である。ＤＭＡは詳しく扱った ACK/REJ を監視するためのロジ
ックによって拡張される。開始アドレスは＜rengo＞もしくは＜offset＞により
決定される。データブロックの最終アドレスは、命令のアドレス＋その操作コー
ド長−１＋ pa＿adr_ｎ＿pa＿dta_ｎ行の個数によって計算される。ここで有用で
あるのは、PACT10 に記載されている回路もを上述の命令によって拡張すること
である。

【０１７９】図２７にはユニット２６０２の構造が示されている。このユニットはレジスタ
セット２７０１から成り、これにはスタックオペレーションのための簡単なＡＬ
Ｕが割り当てられている（２７０２）。この構造にはアドレスレジスタとスタッ
クポイントが含まれている。オプションとして完全なＡＬＵを用いることができ
る。最初の幅をもつバスシステム（２７０３）によりレジスタとＡＬＵが接続さ
れている。その際にこの幅は、簡単なコントロールフロー命令もしくは簡単なＡ
ＬＵオペレーションを有効に表すことができるように選定されている。付加的に
、事前に記述される PABM 命令ならびにPPACT10 による命令がサポートされる。
レジスタとＡＬＵはシーケンサ２７０６により制御され、これは命令の実行によ
り完全なマイクロコントローラを成す。

【０１８０】２７０３にはユニット２７０４が接続されており、これは割り当てられたＰＡ
Ｅのトリガを受け取って受領確認し、場合によってはそこからトリガをＰＡＥへ
送信する。この場合、到来するトリガによりシーケンサ２７０６においてインタ
ラプトがトリガされるかまたは WAIT 命令により問い合わせが行われる。オプシ
ョンとして２７０３にはデータをＰＡＥへ送信できるようにする目的で、割り当
てられたＰＡＥのデータバスに対するインタフェース（２７０５）が接続されて
いる。たとえば、ＰＡＥにインプリメントされているシーケンサのアセンブラコ
ードが２７０５を介して送信される。このインタフェースには必要であれば、種
々のバス幅を整合するためのコンバータが設けられている。ユニット２７０１〜
２７０６はマルチプレクサ／デマルチプレクサ（２７０７）を介して倍数の幅を
もつバスシステム（２７０８）と接続されており、これはメモリ（２７０９）へ
導かれている。２７０７はアドレス／スタックレジスタの下位アドレスによって
選択制御され、高位アドレスはそのままＲＡＭ（２７１１）へ導かれる。バスシ
ステム２７０８はインタフェース（２７０９）へ導かれ、これは PA 命令により
制御され、ＰＡＥのコンフィグレーションバスへ導かれる。２７０８は、２７０
９を介してクロック単位でできるかぎり多くのコンフィグレーションビットをＰ
ＡＥに送信できるようにする目的で、意図的に広い幅に設計されている。さらに
別のインタフェース（２７１０）によりバスと上位のＣＴとが接続されており、
これはコンフィグレーションデータや制御データを２６０２と交換する。インタ
フェース２７１０と２７０９は PACT10, PACT?? において何度も説明されている
。ここで重要であるのは、２７０６は短縮されタスクに合わせて最適化された最
小命令セットを制御することであり、これは殊に PA 命令、ジャンプ、インタラ
プトならびにルックアップ命令に合わせて最適化されている。さらに最適化され
た幅の広いバスシステム２７０８が設けられており、これは２７０７を介して幅
の狭いバスシステムに移行され、ユニットの再コンフィグレーション速度にとっ
てきわめて重要なものとなる。

【０１８１】図２７ａは図２７の特別な実施形態である。インタフェース２７０５は、ＰＡ
Ｅアレイ中でコンフィグレーションされたシーケンサへアセンブラコードを伝送
するために用いられる。シーケンサの処理能力は実質的に、インタフェース２７
０５ならびにそのメモリアクセスの速度に左右される。図２７ａによれば２７０
５は、ダイレクトなメモリアクセスを行うＤＭＡ機能部（２７２０_ｎ）に置き換
えられている。２７２０_ｎは固有のメモリアクセスを実行し、バス幅の相応の
整合部（２７２１_ｎ）を備えた固有のバスシステム（２７２２_ｎ）を有している
。この場合、バスは幅の広い命令シーケンス（ＵＬＩＷ）をロードするために比
較的幅広くすることができ、その結果、極端な事例としては２７２１_ｎが完全
に省略されるようになる。ここでは速度をさらに向上させるために、メモリ２７
１１を物理的に２７１１ａと２７１１ｂ_ｎとに分離した。２７１１ａと２７１
１ｂ_ｎについてのアドレス空間は直線的なままであるけれども、２７０１と２
７０２と２７０６から両方のメモリブロックに互いに無関係に同時にアクセスす
ることができる。その際、２７２０_ｎは２７１１ｂ_ｎにだけしかアクセスでき
ない。２７２０_ｎ，２７２１_ｎおよび２７１１ｂ_ｎは何重にも（ｎ）インプリ
メントすることができ、それにより複数のシーケンサを同時に管理することがで
きる。この目的で２７１１ｂ_ｎをもう一度、物理的に依存しない複数のメモリ
領域に分割することができる。図３８ａには、２７２０_ｎのためのインプリメ
ントの実例が示されている。

【０１８２】図２８には複合的なプログラムの構造が描かれている。これらのプログラムの
ベースモジュールは複合コンフィグレーション（２８０１）であり、これには１
つまたは複数のＰＡＥのコンフィグレーションならびにそれに属するバスやトリ
ガのコンフィグレーションが含まれている。２８０１は操作コード（２８０２）
により表され、これは付加的なパラメータ（２８０３）を有することができる。
これらのパラメータには一定のデータ値や可変の初期値を含ませることもできる
し、あるいは特別なコンフィグレーションを含ませてもよい。この場合、機能に
応じて１つまたは複数のパラメータが存在したり、あるいはパラメータが存在し
なかったりもする。複数の操作コードは複合コンフィグレーションから成る１つ
の共通のセットにアクセスし、それにより操作コードグループ（２８０５）を形
成する。１つのグループにおける様々な操作コードは、複合コンフィグレーショ
ンの特別な実施形態によって区別される。この目的で細分化部（２８０７）が用
いられ、これは付加的なコンフィグレーションワードを有するかまたは２８０１
に到来するコンフィグレーションワードを上書きする。

【０１８３】複合コンフィグレーションは細分化部が必要とされないかぎりは操作コードか
らじかに呼び出される（２８０６）。１つのプログラム（２８０４）は操作コー
ドのシーケンスと個々のパラメータとから成る。複合機能を一度アレイにロード
することができ、その後、種々のパラメータまたは細分化によって新たにコンフ
ィグレーションしなおすことができる。この場合、コンフィグレーションにおい
て変化する部分だけが再コンフィグレーションされる。種々の操作コードグルー
プは種々の複合コンフィグレーションをアクセスする（２８０５ａ〜２８０５ｎ
）。様々な平面（複合コンフィグレーション、細分化、操作コード、プログラム
）はＣＴの様々な平面において処理される（PACT10 におけるＣＴハイアラーキ
参照）。種々の平面は２８１０に描かれており、この場合、１は最も低い平面で
ありＮは最も高い平面を表す。ＣＴは任意の深さのハイアラーキとして構成でき
る（PACT10 参照）。

【０１８４】２８０１では２種類のコードが区別される：１．アルゴリズムをＰＡＥからアレイへマッピングするコンフィグレーションワ
ード。その際、このアルゴリズムをシーケンサとして構成することもできる。コ
ンフィグレーションはインタフェース２７０９を介して行われる。コンフィグレ
ーションワードはハードウェアによって定義される。

【０１８５】２．シーケンサまたはアルゴリズムの可能な形態に依存するアルゴリズム固有の
コード。これらのコードはプログラマまたはコンパイラにより定義され、アルゴ
リズムを制御するために用いられる。たとえばＺ８０がシーケンサとしてＰＡＥ
にコンフィグレーションされているならば、それらのコードはＺ８０マイクロプ
ロセッサの操作コードを表す。アルゴリズム固有のコードは２７０５を介してア
レイからＰＡＥへ送信される。

【０１８６】図２９にはＰＡＥの可能な基本構造が描かれている。２９０１もしくは２９０
２は、データの入力レジスタもしくは出力レジスタを成している。これらのレジ
スタにはアレイのデータバス（２９２０，２９２１）が割り当てられている（PA
CT02参照）。PACT08 によるトリガラインは２９０３によりトリガバス（２９２
２）から取り出され、２９０４によってトリガバス（２９２３）につながれる。
２９０１と２０２との間には任意の形態のＡＬＵ（２９０５）が接続されている
。データバス（２９０６，２９０７）とＡＬＵにはレジスタ（２９１５）が割り
当てられており、その中には局所データが格納される。データバスおよびトリガ
バスの RDY/ACK 同期信号は状態機械（またはシーケンサ）（２９１０）に供給
されるか（２９０８）、もしくはユニットにより生成される（２９０９）。

【０１８７】インタフェースユニット（２９１１）を介してＣＴはバスシステム（２９１２
）により選択的に複数のコンフィグレーションレジスタ（２９１３）をアクセス
する。２９１０はマルチプレクサ（２９１４）を介してそれぞれ特定のコンフィ
グレーションを選択するかまたは、複数のコンフィグレーションワードを連続さ
せ、それらのコンフィグレーションワードがシーケンサに対する命令を成す。Ｖ
ＰＵテクノロジーは主としてパイプライン処理を行うので、グループ２９０１と
２９０３またはグループ２９０２と２９０４に、あるいは両方のグループに付加
的にＦＩＦＯを設けると有利である。これによって、パイプラインが簡単な遅延
により（たとえば同期において）停滞してしまうのを避けることができる。

【０１８８】２９２０はオプションとしてのバスの入口であり、これを介してＣＴのメモリ
（図２７，２７２０参照）または慣用のメモリをコンフィグレーションレジスタ
の個所でシーケンサ２９１０に接続することができる。このようにして大きい逐
次的なプログラムをＰＡＥにおいて実行することができる。マルチプレクサ２９
１４は、それが内部メモリだけを接続するよう結線される。その際、アドレスは
、ａ）ＣＴメモリに対しては図３８における回路により生成される。

【０１８９】ｂ）内部メモリに対してはじかに２９１０により生成される。

【０１９０】図３０には、ＣＴまたは他の付加接続されたマイクロプロセッサがデータレジ
スタへのアクセスをできるようにする目的でＰＡＥを実現可能に拡張する様子が
示されている。アドレス空間およびバスユニットのインタフェース（かつての２
９１１，３００３）は、付加的なデータバス（３００１）によって拡張される。
個々のレジスタにはマルチプレクサ（３００２）が前置接続されており、これに
よって３００３はバス３００１を介してデータをレジスタに書き込むことができ
る。レジスタの出力側は３００１を介して３００３にフィードバックされる。３
００３はデータをＣＴ２９１２へ伝送する。データをＣＴへ伝送する（３００３
ａ）代わりに、付加的なインタフェース（３００４）によってＣＴとは無関係な
バス（３００５）へデータを伝送することができる。

【０１９１】図３１には、ＰＡＥのアレイ（３１０１）と上位のマイクロコントローラとの
結合の様子が示されている。３１０１には本発明のメモリによるすべてのＩＯチ
ャネルが含まれている。このアーキテクチャは図２３に従い動作する。図３１ａ
の２９１２は、図３０によるコンフィグレーションデータとレジスタデータのた
めのバスを使用することができる。このデータバスは別個に３１０４により表さ
れている。３１０２はＣＴを表しており、これは図３１ａ中ではマイクロプロセ
ッサも成している。

【０１９２】すべてのバスシステムに対し互いに無関係に、プロセッサに対する以下の接続
モデルが設けられており、それらのモデルはプログラミングモデルに従い価格と
性能の吟味によって選択される：１．レジスタモデル Register-Model レジスタモデルの場合、個々のバスはレジスタを介して呼び出され、このレジ
スタはプロセッサのレジスタセット内にダイレクトに統合されていて、レジスタ
またはレジスタグループとしてアセンブラからコールされる。データ交換のため
にいくつかの僅かなレジスタで十分であれば、このモデルは最も効率的である。

【０１９３】２．ＩＯモデル IO-Model 個々のバスはプロセッサのＩＯ領域に位置する。これは少なくとも最も簡単化
かつコスト的に有利な変形形態である。

【０１９４】３．共有メモリモデル Shared-Memory-Model プロセッサと個々のバスはデータメモリ内の１つのメモリ領域を分け合う。デ
ータ量が多いときに性能のよい１つの解決策である。

【０１９５】４．共有メモリＤＭＡモデル Shared-Memory-DMA-Model 上述のモデルのようにプロセッサとバスは同じメモリを分け合う。さらに速度
を高めるため高速なＤＭＡが存在し（図３８参照）、これはバストメモリとの間
のデータ交換を担う。

【０１９６】伝送速度を高めるため、個々のメモリを他のメモリから物理的に分離できるよ
うにすべきであり（複数のメモリバンク）、これによってプロセッサとＶＰＵは
独立してそのメモリにアクセスできるようになる。

【０１９７】図３１ｂの場合、ＣＴ（３１０２）はアレイのコンフィグレーションを担う一
方、専用のプロセッサ（３１０３）は３００６を介して図２３によるプログラミ
ングモデルを保証し、これによればそのプロセッサは３００６を介してレジスタ
データをアレイと交換し、３１０４を介して慣用のデータを交換する。図３１ｃ
／ｄは図３１ａ／ｂに対応するが、データ交換のために個々のプロセッサと３１
０１との間で共有メモリ（３１０５）が選ばれた。

【０１９８】図３２に示されている回路によれば、本発明による複数のメモリ素子が１つの
メモリまたは１つのメモリグループに対し共通にアクセスできるようになり、そ
の際、グループの個々のメモリ各々を個別に一義的にアドレッシングすることが
できる。この目的で個々のメモリ素子（３２０１）は１つのバスシステムに接続
され、そこにおいて各メモリ素子３２０１は１つの固有のバスを有している。こ
のバスは双方向に構成することもできるし、または２つの一方向バスによって実
現してもよい。メモリごとに１つのアドレス／データマルチプレクサが存在して
おり、これはバスをメモリに接続する。この目的で各バスに到来するアドレスが
デコーディングされ（３２０７）、その後、単位時間あたりそれぞれ１つのバス
がアービタ（３２０８）によって選択される（３２０４）。相応のデータとアド
レスは個々のメモリバス（３２０５ａ）へ伝送され、その際、状態機械（３２０
６）は必要とされるプロトコルを発生する。読み出し要求にあたりデータがメモ
リから到来すると、個々の状態機械はデータを呼び出したメモリのアドレスをバ
スへ供給する。関与するすべてのバスのアドレスはバスシステム３２０２のバス
ごとにマルチプレクサユニットにより評価され、対応するバスへ伝送される。こ
の評価は出力データの評価に従って行われ、つまり入力バス（３２０５ｂ）ごと
にデコーダ（３２０９）は信号をアービタ（３２１０）に導き、アービタはデー
タマルチプレクサを制御する。これにより単位時間あたりに種々の入力バスがバ
スシステム３２０２へ導かれる。

【０１９９】図３３によれば、トリガ信号および RDY/ACK信号をいっそうフレキシブルで簡
単に評価するために固定的な状態機械／固定的なシーケンサ２９１０が任意にプ
ログラミング可能なもの（３３０１）に置き換えられる。３３０１の機能全体は
、ＣＴによるアルゴリズム実行前にコンフィグレーションレジスタ２９１３によ
って決定される。３３０１のロードは、２９１１に対し３３０１の管理という点
で拡張されたＣＴインタフェース（３３０２）により制御される。３３０１の利
点は、固定的にインプリメントされた２９１０よりも非常にフレキシブルに種々
のトリガ信号および RDY/ACK 信号を扱えることである。欠点は、３３０１のサ
イズが影響をもたらすことである。

【０２００】是認できるサイズにおいて最も高いフレキシビリティを生じさせる妥協は、ト
リガと RDY/ACK 信号を３３０１によるユニットにより評価し、ＰＡＥによる固
定的なシーケンス全体を２９１０による固定的にインプリメントされたユニット
により制御することである。

【０２０１】図３４には論理的な機能を処理するための本発明によるＰＡＥが描かれている
。このユニットのコアは、個々の信号（３４０１）を結合するためのあとで詳し
く説明するユニットである。残りのレジスタ２９０１，２９０２，２９０３，２
９０４を介してバス信号が３４０１と接続される。この目的でレジスタはフィー
ドモードの点で拡張され、これは個々の信号をそれらをクロック同期で格納する
ことなく（レジスタ）バスと３４０１との間で選択的に交換する。マルチプレク
サ（３４０２）とコンフィグレーションレジスタ（３４０３）は３４０１の種々
のコンフィグレーションに整合される。同様にＣＴインタフェースｍ（３４０４
）が相応に構成されている。

【０２０２】図３５には３４０１の実現可能な実施形態が示されている。グローバルなデー
タバスによりロジックセル３５０１と３５０２がレジスタ２９０１，２９０２，
２９０３，２９０４と接続される。マルチプレクサ、ゲート、転送ゲートまたは
簡単なトランジスタとして構成することのできるバススイッチにより、３５０４
はロジックセルと接続される。ロジックセルは完全に一体的に構成することもで
きるし、あるいは種々の機能部を有することもできる（３５０１，３５０２）。
３５０３はＲＡＭメモリを成している。

【０２０３】ロジックセルの可能な形態は以下の通りである： −ルックアップテーブル −ロジック −マルチプレクサ −レジスタこれらの機能の選択やネットワーク化はＳＲＡＭセルによりフレキシブルにプ
ログラミング可能に行うことができるし、あるいは変更されないＲＯＭまたはセ
ミスタティックなフラッシュＲＯＭメモリによって行ってもよい。

【０２０４】うまく並列化できない逐次的なアルゴリズムを加速するため、慣用のプロセッ
サにおいて投機的実行を行うことはすでに従来技術である。図３６にはＶＰＵの
ための並列的な変形形態が描かれている。オペランド（３６０１）は同時に複数
の可能なサブアルゴリズム経路（３６０２ａ，３６０２ｂ，３６０２ｃ）へ導か
れる。その際、これらのサブアルゴリズムはそれぞれ異なる所要面積や所要時間
をもつ可能性がある。それぞれサブアルゴリズムに応じてデータが本発明に従い
格納されてから（３６１２ａ，３６１２ｂ，３６１２ｃ）、それらは再コンフィ
グレーション後に次のサブアルゴリズムにより処理される（３６０３）。個々の
サブアルゴリズムの再コンフィグレーション時点は互いに依存せず、また、サブ
アルゴリズム（３６０３，３６１４）自体の個数も互いに依存しない。どの経路
を選択すべきであるのかを決定可能であればただちに、それらの経路はバスまた
はマルチプレクサを介していっしょに案内される（３６０５）。所定の条件によ
り生成されるトリガ信号（PACT08 参照）（３６０６）により、どの経路が選択
されて次のアルゴリズムへ転送されるのかが決まる。

【０２０５】図３７には高級言語コンパイラの構造が示されており、これは慣用の逐次的な
高級言語（C, Pascal, Java）をＶＰＵシステムに変換する。逐次的なコード（
３７１１）は並列的なコード（３７０８）から分離され、これにより３７０８は
ＰＡＥのアレイ内でダイレクトに処理される。

【０２０６】３７１１のために３つの実施形態がある：１．ＰＡＥ（２９１０）のシーケンサ内部２．ＶＰＵにコンフィグレーションされるシーケンサを用いる。このためにコン
パイラはタスクに最適なシーケンサを生成するとともに、アルゴリズム固有のシ
ーケンサコード（２８０１参照）をダイレクトに生成する。

【０２０７】３．慣用の外部のプロセッサ（３１０３）上。

【０２０８】どの実施形態を選択するのかはＶＰＵのアーキテクチャ、コンピュータシステム
およびアルゴリズムに依存する。

【０２０９】コード（３７０１）はまずはじめにプリプロセッサ（３７０２）においてデー
タフローコード（３７１６）（個々のプログラミング言語の特別バージョンで書
かれたもの）と慣用の逐次的コード（３７１７）とに分離される。３７１７は並
列化可能なサブアルゴリズムについて調べられ（３７０３）、逐次的なサブアル
ゴリズムは分離除去される（３７１８）。並列化可能なサブアルゴリズムはマク
ロとして暫定的に配置されてルーティングされる。反復的なプロセスにおいて、
そのマクロはデータフロー最適化されたコード（３７１３）といっしょに配置さ
れルーティングされ分割される（３７０５）。スタティスティック（３７０６）
は個々のマクロならびにその分割を効率の点で評価し、その際に再コンフィグレ
ーション時間や再コンフィグレーションのコストが効率の考察に取り込まれる。
非効率的なマクロは取り除かれ、逐次的なコードとして分離除去される（３７１
４）。残った並列的なコード（３７１５）は３７１６といっしょにコンパイルさ
れアセンブルされて（３７０７）、ＶＰＵオブジェクトコードが出力される（３
７０８）。生成されたコードや個々のコード（および３７１４により取り除かれ
たマクロ）の効率に関するスタティスティックが出力され（３７０９）、それに
よりプログラマはプログラムの速度最適化に関する基本的な指示を受け取る。

【０２１０】残された逐次的なコードの各マクロはその複合性や要求について調べられる（
３７２０）。ＶＰＵアーキテクチャやコンピュータシステムに依存するデータベ
ースから（３７１９）それぞれ適切なシーケンサが選択され、ＶＰＵコード（３
７２１）として出力される。コンパイラ（３７２１）は、そのつどシーケンサ３
７２０により選択されたシーケンサのための個々のマクロのアセンブラコードを
生成し、それを送出する（３７１１）。３７１０と３７２０は互いに密に結合さ
れている。必要に応じてこの処理は、最小かつ最高速のアセンブラコードをもつ
最も適切なシーケンサを見つける目的で反復的に実行される。リンカ（３７２２
）はアセンブラコード（３７０８，３７１１，３７２１）をまとめ、実行可能な
オブジェクトコード（３７２３）を生成する。

【０２１１】図３８には２７２０の内部構造が示されている。回路のコアはロード可能なア
ップダウンカウンタ（３８０１）であり、これはその初期値を図２７の回路によ
りバス３８０３（２７０３に対応）から相応にセットされたマルチプレクサ３８
０２を介して受け取る。カウンタは割り当てられたシーケンサのためのプログラ
ムカウンタ（ＰＣ）として用いられ、初期値は実行すべきプログラムの最初のア
ドレスである。３８０１の値は加算器（３８０５）と３８０２を介してカウンタ
にフィードバックされる。バス３８０４を介してシーケンサから３８０５にオフ
セットが供給され、これはＰＣから差し引かれるかまたは加算される。このよう
にして相対的なジャンプを効率的にインプリメントすることができる。ＰＣはバ
ス３８１１を介してＰＡＥアレイに導かれ、call オペレーションのためにスタ
ックに格納することができる。ret オペレーションのためにＰＣは３８０４と３
８０２を介してスタックから３８０１へ導かれる。マルチプレクサ３８０６を介
してＰＣまたはＰＡＥアレイから導かれるスタックポインタ（３８０７）は加算
器（３８０８）へ導かれる。この場合、オフセットが値から減算されるかまたは
それに加算され、これはレジスタ３８０９に格納され、３８０３に書き込まれる
。３８０８によりメモリ２７１１内のプログラムのシフトが可能となる。そして
これにより、メモリを整理するためのガーベジコレクタ機能が可能となる（PACT
10 参照）。ガーベジコレクタにより発生するアドレスシフトは、３８０９にお
けるオフセットの整合により補償される。

【０２１２】図３８ａには図３８の変形実施例が示されており、この場合もスタックポイン
タ（３８２０）が統合されている。３８０４を介して、相対ジャンプのためのオ
フセットだけが３８０５へ導かれる（３８０４ａ）。スタックポインタは３８０
１に従いアップダウンカウンタであり、その初期値はスタックの先頭を表し、３
８０３を介してロードされる。ＰＣはダイレクトにデータバスを介してメモリへ
導かれ、これにより call オペレーションにあたりマルチプレクサを介してスタ
ックに書き込むことができる。ret オペレーション実行のため、メモリのデータ
バスは３８２１および３８０２を介して３８０１にフィードバックされる。

【０２１３】図３９にはメモリの動作が描かれている。メモリ（３９０１）はマルチプレク
サ（３９０２）を介してアドレッシングされる。スタンダードモード、ルックア
ップモードならびにレジスタモードにおいてアドレスがアレイ（３９０３）から
ダイレクトに３９０１に導かれる。スタックモードとＦＩＦＯモードではアップ
ダウンカウンタ（３９０４）においてアドレスが生成される。この場合、ＩＯ側
のアドレスは別のアップダウンカウンタ（３９０５）によって供給される。外部
のＲＡＭ（またはＩＯ）のためのアドレスはさらに別のアップダウンカウンタ（
３９０６）により生成され、ベースアドレスはレジスタ（３９０７）からロード
される。レジスタはＣＴまたは外部のホストプロセッサによりセットされる。こ
の制御全体を状態機械（３９０８）が担う。メモリの状態（満杯、空、半分など
）を３９０８はアップダウンカウンタ（３９０９）から取り出し、このアップダ
ウンカウンタはメモリ内にあるワードの個数を計数する。メモリがブロックごと
に変えられる（スタックを外部のスタックに書き込むかまたは外部のスタックか
ら読み出す）場合、ブロックのサイズは定数として加算器／減算器（３９１０）
へ与えられ、これに対し３９０９から計数状態がフィードバックされている。そ
の結果は３９０９へロードされる。これによって計数状態を迅速にブロックごと
に変更に整合させることができる（当然ながらブロックオペレーションにおいて
書き込まれたまたは読み出された各ワードによってもカウンタを修正することが
できる）。キャッシュオペレーションのために従来技術によるキャッシュコント
ローラ（３９１１）を使用することができ、これにはタグ（Tag）メモリ（３９
１２）が対応づけられている。動作形式に従い３９１１または３９０６からの値
がマルチプレクサ（３９１３）を介してアドレスとして外部へ導かれる（３９１
４）。バス３９１５を介してデータが外部へ導かれ、バス３９１６を介してデー
タがアレイと交換される。

【０２１４】サブアルゴリズムを明らかにするためのプログラミングの実例あるモジュールをたとえば以下のように宣言することができる： module example1 input (var1, var2 : ty_１; var3 : ty_２) . output (res1, res2 : ty_３) . begin . . . register ＜regname1＞ (res1) . register ＜regname2＞ (res2) . terminate@ (res1 & res2; 1) . end. module によりあるモジュールの開始が表される。

【０２１５】 input/output により ty_ｎの型をもつ入出力変数が定義される。

【０２１６】 begin . . . end によりモジュールのボディが表される。

【０２１７】 register ＜regname1/2＞により結果が出力に渡される。ここで結果は＜regna
me1/2＞により指定されたレジスタにバッファリングされる。その際、＜regnam
e1/2＞は特定のレジスタへのグローバルな参照である。

【０２１８】出力への別の引き渡しモードとしてたとえば以下のメモリ形式を使用できる： fifo ＜fifoname＞この場合、データはＦＩＦＯ方式で動作するメモリへ渡さ
れる。ここで＜fifoname＞は、ＦＩＦＯモードで動作する特定のメモリへのグ
ローバルな参照である。その際、terminate@ はパラメータもしくは信号 "fifof
ull" の点で拡張され、これはメモリが満杯であることを指示する。

【０２１９】 stack ＜stackname＞この場合、データはスタック方式で動作するメモリへ渡
される。ここで＜stackname＞はスタックモードで動作する特定のメモリへの
グローバルな参照である。

【０２２０】 terminate@ により、本発明による方法に従ったプログラミングが慣用の逐次
的なプログラミングと区別される。この命令によりモジュールの中断基準が定義
される。結果変数 res1 および res2 は terminate@ によってその実際の値で評
価されるのではなく、その代わりに変数の有効性（つまりそれらのステータス信
号）だけがチェックされる。この目的で両方の信号 res1 および res2 がブール
代数により互いに結合され、たとえばＡＮＤ演算、ＯＲ演算またはＸＯＲ演算に
より結合される。両方の変数が有効であるならば、モジュールは値１で終了する
。このことは、値１をもつ信号が上位のロードユニットに転送され、それに基づ
きその上位のロードユニットが後続のモジュールをロードすることを意味する。

【０２２１】 module example2 input (var1, var2 : ty_３; var3 : ty_２) . output (res1: ty_４) . begin register ＜regname1＞ (var1, var2) . . . . fifo ＜fifoname1＞ (res1, 256) . terminate@ (fifofull (＜fifoname1＞) ; 1). end. register はこの実例では入力データによって定義される。ここで＜regname
＞は example1 と同じである。これにより、example1 における出力データを受
け取るレジスタは exmaple2 のための入力データを供給するようになる。

【０２２２】 fifo により、出力データ res1 のための深さ２５６をもつＦＩＦＯメモリが
定義される。ＦＩＦＯメモリの満杯フラグ（fifofull）が、terminated@ におい
て中断基準として利用される。

【０２２３】 module main input (in1, in2 : ty_１; in3 : ty_２) . output (out1 : ty_４) . begin define ＜regname1＞ : register (234) . define ＜regname2＞ : register (26) . define ＜fifoname1＞ : fifo(256, 4) . // FIFO 深さ２５６ . . . (var12, var72) = call example1 (in1, in2, in3) . . . . (out1) = call example2 (var12, var72, var243) . . . . signal (out1) . terminate@ (example2) . end. define によりデータのためのインタフェースが定義される（レジスタ、メモ
リ等）。定義にあたり必要とされるリソースならびにインタフェースの名称が記
される。リソースはそのつど１回しか利用できないので、それらを一義的に記さ
れなければならない。したがって定義はグローバルであり、つまりその名称はプ
ログラム全体に対し有効となる。

【０２２４】 call によりモジュールがサブプログラムとして呼び出される。

【０２２５】 signal により、バッファリングが用いられることなく出力信号として１つの
信号が定義される。

【０２２６】 terminate@ (example2)により、サブプログラム example2 が終了するとただ
ちにモジュール main が終わらされる。

【０２２７】グローバルな宣言 "define . . ." により基本的に、そのようにして定義され
た入出力信号をモジュールのインタフェース宣言にもはや取り込む必要がなくな
る。

【図面の簡単な説明】

【図１】従来技術を示す図である。

【図２】従来技術を示す図である。

【図３】従来技術を示す図である。

【図４】本発明による方法の基本特性を示す図である。

【図５】任意のグラフ集合および空間配置から選択的にグラフＢの集合から成るグラフ
Ｂ_ｎを呼び出すモデルを示す図である。

【図６】種々のループを示す図である。

【図７】再帰のインプリメントについて示す図である。

【図８】従来技術を示す図である。

【図９】従来技術を示す図である。

【図１０】コンフィグレーションレジスタセットを示す図である。

【図１１】図１０の方法をシーケンサに拡張した図である。

【図１２】ＶＰＵ内でシーケンサを構築するための方法を示す図である。

【図１３】ウェーブ再コンフィグレーションの基本原理を示す図である。

【図１４】バーチャルマシンモデルを示す図である。

【図１５】処理グラフからサブアプリケーションを抽出する様子を示す図である。

【図１６】スタックプロセッサの構造を示す図である。

【図１７】レジスタプロセッサの構造を示す図である。

【図１８】複合的なマシンを示す図である。

【図１９】本発明による内部メモリを示す図である。

【図２０】本発明による内部メモリを示す図である。

【図２１】本発明による内部メモリを示す図である。

【図２２】グラフの再ソートの実例を示す図である。

【図２３】図４〜図７の特別な事例を示す図である。

【図２４】効果を時間的に描いた図である。

【図２５】ＶＰＵテクノロジーのスケーリング性を示す図である。

【図２６】ＰＡＥのコンフィグレーション時間を加速するための回路を示す図である。

【図２７】コンフィグレーションユニットの構造を示す図である。

【図２８】複合的なプログラムの構造を示す図である。

【図２９】ＰＡＥの基本構造を示す図である。

【図３０】ＰＡＥの拡張例を示す図である。

【図３１】ＰＡＥのアレイと上位のマイクロコントローラとの結合の様子を示す図である
。

【図３２】本発明による複数のメモリ素子を１つのメモリまたは１つのメモリグループに
対し共通にアクセスできるようにする回路を示す図である。

【図３３】固定的な状態機械／固定的なシーケンサ２９１０を任意にプログラミング可能
なものに置き換える様子を示す図である。

【図３４】論理的な機能を処理するための本発明によるＰＡＥを示す図である。

【図３５】３４０１の実現可能な実施形態を示す図である。

【図３６】ＶＰＵのための並列的な変形形態を示す図である。

【図３７】高級言語コンパイラの構造を示す図である。

【図３８】２７２０の内部構造を示す図である。

【図３９】メモリの動作を示す図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年９月１３日（２００１．９．１３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正の内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正の内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正の内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正の内容】

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正の内容】

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正の内容】

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】請求項７

【補正方法】変更

【補正の内容】

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正の内容】

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】請求項９

【補正方法】変更

【補正の内容】

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】請求項１０

【補正方法】変更

【補正の内容】

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】請求項１１

【補正方法】変更

【補正の内容】

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】請求項１２

【補正方法】変更

【補正の内容】

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】請求項１３

【補正方法】変更

【補正の内容】

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】請求項１４

【補正方法】変更

【補正の内容】

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】請求項１５

【補正方法】変更

【補正の内容】

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】請求項１６

【補正方法】変更

【補正の内容】

【請求項１６】１つの命令における複数の経路を分解して各経路により１
つのサブグラフを生じさせ、前記命令の評価（IF, CASE）に従い前記複数の経路
のうち常に必ず１つを実行する、請求項１から１５のいずれか１項記載の方法。

【手続補正書】

【提出日】平成１３年１２月１９日（２００１．１２．１９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項３６】シーケンサのために残りのサブグラフをそれらの個々の構
成に従いコンフィグレーションする、請求項３０から３４のいずれか１項記載の
方法。

【請求項３７】シーケンサのために残りのサブグラフをそれらの個々の構
成に従い再コンフィグレーションする、請求項３０から３６のいずれか１項記載
の方法。

【請求項３８】シーケンサのためにＣＩＳＣモデルに対応する標準計算機
構をコンフィグレーションする、請求項３０から３４のいずれか１項記載の方法
。

【請求項３９】コンパイラにより標準計算機構を制御する命令を生成し、
それにより複数のサブグラフを１つの標準計算機構に変換する、請求項３０から
３４または３８のいずれか１項記載の方法。

【請求項４０】コンパイラにより前記標準計算機構の外部ネットワーク化
のための命令を生成し、それにより複数のサブグラフを１つの標準計算機構に変
換する、請求項３０から３４または請求項３８または３９のいずれか１項記載の
方法。

【請求項４１】コンパイラにより標準計算機能の内部ネットワーク化のた
めの命令を生成し、それにより複数のサブグラフを１つの計算機構に変換する、
請求項３０から３４または請求項３８または３９のいずれか１項記載の方法。

【請求項４２】命令を周期的にプログラムカウンタにより決定してロード
する、請求項３０から３４または請求項３８から４１のいずれか１項記載の方法
。

【請求項４３】シーケンサはそのオペランドをスタックにおいて管理しス
タックプロセッサとして動作する、請求項３０から３４のいずれか１項記載の方
法。

【請求項４４】シーケンサはそのオペランドを累算器において管理し累算
器プロセッサとして動作する、請求項３０から３４のいずれか１項記載の方法。

【請求項４５】シーケンサはそのオペランドをレジスタにおいて管理しレ
ジスタプロセッサとして動作する、請求項３０から３４のいずれか１項記載の方
法。

【請求項４６】シーケンサはそのオペランドをメモリにおいて管理しロー
ド／ストアプロセッサとして動作する、請求項３０から３４のいずれか１項記載
の方法。

【請求項４７】シーケンサはプログラムの実行に適した種々の方法を同時
にインプリメントする、請求項３０から３４または請求項４３から４６のいずれ
か１項記載の方法。

【請求項４８】それぞれ異なるように形成された複数のシーケンサを同時
にセル構造にコンフィグレーションする、請求項３０から３４または請求項４３から４７のいずれか１項記載の方法。

【請求項４９】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、プログラム中に現れるポインタをソートして、できるかぎり大きい時間的非依
存性をそれらのポインタにもたせ、ポインタに依存しないできるかぎり多くの命
令を２つのポインタの間に配置することを特徴とする方法。

【請求項５０】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、プログラム中に現れるポインタをソートして、それらのポインタにより参照さ
れるデータをポインタ計算後できるかぎりあとで使わせることを特徴とする方法
。

【請求項５１】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、ジャンプおよび比較にあたりすべての可能なサブグラフを、ジャンプまたは比
較により選ばれたサブグラフがどれであるのかが既知となるまで、同時にセル構
造にコンフィグレーションし計算することを特徴とする方法。

【請求項５２】選択されていないすべてのサブグラフのデータおよび状態
を無視し、選択されているサブグラフのデータおよび状態だけを引き続き処理す
る、請求項５１記載の方法。

【請求項５３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、セル構造に１つまたは複数のメモリを割り当てることを特徴とする方法。

【請求項５４】前記メモリをランダムに任意にアドレッシングする（Rand
om Access）、請求項５３記載の方法。

【請求項５５】前記メモリをルックアップテーブルとして使用する、請求
項５３記載の方法。

【請求項５６】データ流を分離するための前記メモリをＦＩＦＯとして使
用する、請求項５３記載の方法。

【請求項５７】前記メモリをシーケンサのためのスタックとして使用する
、請求項５３記載の方法。

【請求項５８】前記メモリをシーケンサのためのレジスタバンクとして使
用する、請求項５３記載の方法。

【請求項５９】前記メモリは外部記憶装置の１つのセクションを成してい
る、請求項５３から５５または請求項５７または５８のいずれか１項記載の方法
。

【請求項６０】前記メモリは外部記憶装置のためのキャッシュとして動作
する、請求項５３または５４記載の方法。

【請求項６１】前記メモリにセル構造から外部記憶装置への信号を書き込
む、請求項５３記載の方法。

【請求項６２】前記メモリに上位のロードユニットから外部記憶装置への
信号を書き込む、請求項５３記載の方法。

【請求項６３】セル構造からの上位のロードユニットの信号を前記メモリ
から読み出す、請求項５３記載の方法。

【請求項６４】外部記憶装置からの上位のロードユニットの信号を前記メ
モリから読み出す、請求項５３記載の方法。

【請求項６５】外部記憶装置における前記ベースアドレスをセル構造によ
り任意にセットする、請求項５３または請求項６１から６４のいずれか１項記載
の方法。

【請求項６６】外部記憶装置における前記ベースアドレスを上位のロード
ユニットにより任意にセットする、請求項５３または請求項６１から６４のいず
れか１項記載の方法。

【請求項６７】外部記憶装置におけるベースアドレスを外部のユニットに
より任意にセットする、請求項５３または請求項６１から６４のいずれか１項記
載の方法。

【請求項６８】外部記憶装置へのレジスタバンクの書き込みおよび外部記
憶装置からのレジスタバンクの読み出しにより、あるサブグラフから別のサブグ
ラフへの切り替え（Push/Pop によるコンテキストスイッチ）を実行する、請求
項５３、５８または請求項６１から６７のいずれか１項記載の方法。

【請求項６９】前記スタックはメモリよりも大きく、該スタックの一部分
を外部記憶装置におく、請求項５３または５７記載の方法。

【請求項７０】１次元または多次元のセル構造のプログラミング方法にお
いて、上位のロードユニットをハイアラーキ構造とすることを特徴とする方法。

【請求項７１】各ハイアラーキレベルにおいてコンフィグレーションプロ
グラムのそれぞれ異なる部分を格納しおよび／または処理する、請求項７０記載
の方法。

【請求項７２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションデータの高速な伝送のため幅の
広いメモリを有することを特徴とする方法。

【請求項７３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、メモリの幅を上位のロードユニットのシーケンサのためにマルチプレクサを介
して低減することを特徴とする方法。

【請求項７４】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションをブロックごとに伝送する命令
を有することを特徴とする方法。

【請求項７５】ＤＭＡ方式に従いコンフィグレーションデータをブロック
ごとに伝送する命令をインプリメントする、請求項７４記載の方法。

【請求項７６】コンフィグレーションデータのためのメモリに他のメモリ
とは無関係に同時にアクセスする、請求項７４記載の方法。

【請求項７７】コンフィグレーションデータをブロックごとに伝送するた
めに複数のユニットを設ける、請求項７４記載の方法。

【請求項７８】個々のユニットのコンフィグレーションデータのための複
数のメモリを互いに無関係に同時にアクセスする、請求項７４または７７記載の
方法。

【請求項７９】コンフィグレーション不可能なセルのコンフィグレーショ
ン時に命令を中止する、請求項７４記載の方法。

【請求項８０】前記命令はコンフィグレーション不可能なセルのコンフィ
グレーションデータのアドレスを記憶する、請求項７４または７９記載の方法。

【請求項８１】前記命令は新たな実行にあたりコンフィグレーションされ
ていないセルのコンフィグレーションデータの個所で引き続き動作する、請求項７４、７９または８０記載の方法。

【請求項８２】セルをコンフィグレーションできなかったときに前記命令
を再度実行する、請求項７４、７９から８１のいずれか１項記載の方法。

【請求項８３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションをその内部のメモリにロードし
てからそれを呼び出すことを特徴とする方法。

【請求項８４】前記ロードを命令により実行する、請求項８３記載の方法
。

【請求項８５】前記ロードをステータス信号によりトリガする、請求項８３記載の方法。

【請求項８６】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、複数のコンフィグレーションをグループにまとめることを特徴とする方法。

【請求項８７】あるグループをその呼び出しにより変化させてパーソナル
化する、請求項８６記載の方法。

【請求項８８】グループならびにそのパーソナル化をいっそう低いハイア
ラーキにおける上位のロードユニットに格納する、請求項８６または８７記載の
方法。

【請求項８９】グループの呼び出しをいっそう高いハイアラーキにおける
上位のロードユニットに格納する、請求項８６から８８のいずれか１項記載の方
法。

【請求項９０】複数の前記の呼び出しによってプログラムを構成する、請
求項８６から８９のいずれか１項記載の方法。

【請求項９２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、シーケンサの命令シーケンスを内部および／または外部の記憶装置に格納する
ことを特徴とする方法。

【請求項９３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、シーケンサの内部状態とデータ処理の状態とを区別することを特徴とする方法
。

【請求項９４】データ処理の状態をセル構造のデータといっしょに供給す
る、請求項９３記載の方法。

【請求項９５】データ処理の状態をデータといっしょに保護する、請求項９３または９４記載の方法。

【請求項９６】データ処理の状態を記憶されているデータワードといっし
ょに保護する、請求項９１から９３のいずれか１項記載の方法。

【請求項９７】データ処理の状態を最後に格納されたデータワードいっし
ょに再コンフィグレーション前に保護する、請求項９３から９５のいずれか１項
記載の方法。

【請求項９８】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、最後に処理されたオペランドのアドレスを再コンフィグレーション前に保護す
ることを特徴とする方法。

【請求項９９】最後のオペランドのデータ処理の状態を再コンフィグレー
ション前に保護する、請求項９８記載の方法。

【請求項１００】シーケンサの内部状態は保護しない、請求項９３記載の
方法。

【請求項１０１】１次元または多次元のセル構造をもつコンポーネント用
のプログラムのコンパイル方法において、４種類のコードを区別し、該コードは、ａ）並列的なコードｂ）効率的に並列化可能なコードｃ）効率的に並列化できないコードｄ）逐次的なコードであることを特徴とする方法。

【請求項１０２】並列的なコードを抽出する、請求項１０１記載の方法。

【請求項１０３】抽出されたコードを配置してルーティングする、請求項１０１または１０２記載の方法。

【請求項１０４】分割を反復的に配置しルーティングして実行する、請求
項１０１から１０３のいずれか１項記載の方法。

【請求項１０５】並列化可能なコードを抽出する、請求項１０１記載の方
法。

【請求項１０６】抽出されたコードを配置してルーティングする、請求項１０１または１０５記載の方法。

【請求項１０７】分割を反復的に配置しルーティングする、請求項１０１または１０５から１０６のいずれか１項記載の方法。

【請求項１０８】各コードを効率の点で分析し、効率的に動作しないコー
ドを分離する、請求項１０１または請求項１０５から１０７のいずれか１項記載
の方法。

【請求項１０９】どのコードが効率的でありどのコードが効率的でないか
の総計を作成し、いっそう効率的なプログラミングについての適切な指示をプロ
グラマに与える、請求項１０１または請求項１０５から１０８のいずれか１項記
載の方法。

【請求項１１０】分離された逐次的なコードを分析し、個々のコードごと
に適切なシーケンサを選択し、ここで、ａ）可能な一群のシーケンサをデータベースにまえもって設定し、ｂ）必要であれば１つのシーケンサ（プロセッサ）だけを提供する、請求項１０１または１０８記載の方法。

【請求項１１１】前記コードを選択された適切なシーケンサのためにコン
パイルする、請求項１１０記載の方法。

【請求項１１２】シーケンサの選択およびコンパイルを反復的に実行し、
各コンパイルをその効率について分析し、コンパイルされたコードが最も効率的
であるシーケンサを選択する、請求項１１０または１１１記載の方法。

【請求項１１３】コンパイルされたコードおよび分割されたコードをリン
カによってまとめ、必要とされる通信構造を挿入する、請求項１０１から１１３のいずれか１項記載の方法。

【請求項１１４】リンカは必要とするメモリを挿入する、請求項１１３記
載の方法。

【請求項１１５】リンカはセル構造の内部状態を保護する構造を挿入する
、請求項１１３または１１４記載の方法。

【請求項１１６】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、１つまたは複数のメモリをセル構造にダイレクトに接続することを特徴とする
方法。

【請求項１１７】前記メモリにワードごとにアドレッシング可能にアクセ
スする、請求項１１６記載の方法。

【請求項１１８】前記メモリはルックアップテーブルとして動作する、請
求項１１６記載の方法。

【請求項１１９】前記メモリはシーケンサのためのスタックとして動作す
る、請求項１１６記載の方法。

【請求項１２０】前記メモリはシーケンサのためのレジスタセットとして
動作する、請求項１１６記載の方法。

【請求項１２１】前記メモリに周辺機器または外部記憶装置に対するイン
タフェースを割り当てるかまたは集積する、請求項１１６から１２０のいずれか
１項記載の方法。

【請求項１２２】メモリはＦＩＦＯ方式に従い動作し、それによりデータ
流をセル構造において外部データ流から分離する、請求項１１６または１２１記
載の方法。

【請求項１２３】前記メモリはセル構造と外部記憶装置との間のキャッシ
ュとして動作する、請求項１１６または１２１記載の方法。

【請求項１２４】前記メモリはセルアレイ中にインプリメントされたシー
ケンサのためのコードを格納する、請求項１１６から１２３のいずれか１項記載
の方法。

【請求項１２５】複数のメモリが１つの共通の周辺バスにアクセスする、
請求項１１６記載の方法。

【請求項１２６】共通のバスごとに常に必ず１つのメモリをアービタが選
択し、該メモリをマルチプレクサを介してバスにつなげる、請求項１１６または１２４記載の方法。

【請求項１２７】ステータス信号によってメモリの内容を外部記憶装置に
書き込ませる、請求項１１６記載の方法。

【請求項１２８】ステータス信号によってメモリの内容を外部記憶装置か
ら読み出させる、請求項１１６記載の方法。

【請求項１２９】外部記憶装置のベースアドレスをレジスタに格納する、
請求項１１６、１２７または１２８記載の方法。

【請求項１３０】レジスタをセル構造によりセットする、請求項１１６ま
たは１２７から１２９のいずれか１項記載の方法。

【請求項１３１】レジスタを上位のロードユニットによりセットする、請
求項１１６または１２７から１２９のいずれか１項記載の方法。

【請求項１３２】レジスタを周辺機器によりセットする、請求項１１６ま
たは請求項１２７から１２９のいずれか１項記載の方法。

【請求項１３３】スタックは可変のサイズをもち、外部記憶装置をスタッ
ク拡大のために使用する、請求項１１９記載の方法。

【請求項１３４】スタックオーバーフローの前にスタックの最も古い部分
を外部記憶装置のスタックに書き込む、請求項１１９または１３３記載の方法。

【請求項１３５】スタックアンダーフローの前に外部記憶装置におけるス
タックからスタックの最も新しい部分を読み出す、請求項１１９または１３３記
載の方法。

【請求項１３６】前記メモリはステータス信号によりそのステータス情報
を送出する、請求項１１６記載の方法。

【請求項１３７】前記メモリにキャッシュ機能のためのＴＡＧメモリを割
り当てる、請求項１１６または１２３記載の方法。

【請求項１３８】周辺機器に対するインタフェースをセル構造に対するイ
ンタフェースと同期させる、請求項１１６または１２１記載の方法。

【請求項１３９】周辺機器に対するインタフェースにアドレス監視ユニッ
トを割り当てる、請求項１１６または１２１記載の方法。

【請求項１４０】周辺機器に対するインタフェースにアドレス変換ユニッ
トを割り当てる、請求項１１６または１２１記載の方法。

【請求項１４１】メモリをリングメモリとして構成する、請求項１１６記
載の方法。

【請求項１４２】セル構造および周辺機器はそれぞれ１つの位置ポインタ
を有する、請求項１１６、１２１または１４１記載の方法。

【請求項１４３】レジスタはメモリにおける一群のエントリを表す、請求
項１１６または１４１記載の方法。

【請求項１４４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルのステータスを他の任意のセルに転送することを特徴とする方法。

【請求項１４５】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルが複数のコンフィグレーションレジスタを有することを特徴とする方法。

【請求項１４６】コンフィグレーションレジスタのうちの正確に１つをラ
ンタイムに選択する、請求項１４５記載の方法。

【請求項１４７】セル構造内部のステータス信号により前記選択を行う、
請求項１４５または１４６記載の方法。

【請求項１４８】セルのステータス信号により前記選択を行う、請求項１４５または１４６記載の方法。

【請求項１４９】上位のユニットからの信号により前記選択を行う、請求
項１４５または１４６記載の方法。

【請求項１５０】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、シーケンサがセルに統合されていることを特徴とする方法。

【請求項１５１】セルにインプリメントされたシーケンサがコンフィグレ
ーションレジスタを選択する、請求項１４５または１５０記載の方法。

【請求項１５２】シーケンサがコンフィグレーションワードを命令として
評価する、請求項１４５または１５０記載の方法。

【請求項１５３】シーケンサがセル構造のステータス信号に応答する、請
求項１５０記載の方法。

【請求項１５４】シーケンサがセルのステータス信号に応答する、請求項１５０記載の方法。

【請求項１５５】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルを累算器プロセッサとして動作させることを特徴とする方法。

【請求項１５６】累算器をセルに統合する、請求項１５５記載の方法。

【請求項１５７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをレジスタプロセッサとして動作させることを特徴とする方法。

【請求項１５８】レジスタセットをセルに統合する、請求項う１５７記載
の方法。

【請求項１５９】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをスタックプロセッサとして動作させることを特徴とする方法。

【請求項１６０】スタックをセル構造に割り当てられたメモリに統合する
、請求項１５９記載の方法。

【請求項１６１】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループにより累算器プロセッサを形成することを特徴と
する方法。

【請求項１６２】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりスタックプロセッサ形成することを特徴と
する方法。

【請求項１６３】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりレジスタプロセッサを形成することを特徴
とする方法。

【請求項１６４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりロード／ストアプロセッサを形成すること
を特徴とする方法。

【請求項１６５】前記グループに対しセル構造に割り当てられたメモリを
対応づける、請求項１６１から１６４のいずれか１項記載の方法。

【請求項１６６】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、上位のロードユニットからセルのデータレジスタにアクセスすることを特徴と
する方法。

【請求項１６７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、上位のプロセッサからセルのデータレジスタにアクセスすることを特徴とする
方法。

【請求項１６８】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、プロセッサとして構成された他の１つのセルからセルのデータレジスタにアク
セスすることを特徴とする方法。

【請求項１６９】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、プロセッサとして構成された他の複数のセルからセルのデータレジスタにアク
セスすることを特徴とする方法。

【請求項１７０】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、レジスタセットを１つのセルにインプリメントすることを特徴とする方法。

【請求項１７１】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの入力レジスタにＦＩＦＯを設けることを特徴とする方法。

【請求項１７２】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの出力レジスタにＦＩＦＯを設けることを特徴とする方法。

【請求項１７３】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをセル構造に割り当てられたメモリと結合して、セルにインプリメントさ
れたシーケンサのためのコードを結合されたメモリからロードすることを特徴と
する方法。

【請求項１７５】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械をプログラミングすることを特徴とする方法。

【請求項１７７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械をプログラミング可能なロジックとして構成することを特徴と
する方法。

【請求項１７９】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セル構造におけるシーケンサによりアクセスするためのコードのアドレスを生
成するためのユニットを上位のロードユニットに設けることを特徴とする方法。

【請求項１８０】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セル構造におけるシーケンサによりアクセスするためのスタックのアドレスを
生成するためのユニットを上位のロードユニットに設けることを特徴とする方法
。

【請求項１８１】アドレスの変換を行い、メモリ中のエントリをオフセッ
ト分だけずらす、請求項１７９または１８０記載の方法。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号１００１８１１９．８ (32)優先日平成12年４月12日(2000．4．12) (33)優先権主張国ドイツ（ＤＥ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者アルミンニュッケルドイツ連邦共和国ノイポッツドロッセルヴェーク４Ｆターム(参考） 5B076 EB01

Claims

【特許請求の範囲】

【請求項１】１次元または多次元のセル構造をもつコンポーネントのプロ
グラミング方法において、プログラムのデータフローグラフとコントロールフローグラフを抽出すること
を特徴とする方法。
【請求項２】前記グラフを複数のサブグラフに分解し、各サブグラフ間の
コネクションをできるかぎり僅かにする、請求項１記載の方法。
【請求項３】前記グラフを複数のサブグラフに分解し、各サブグラフ間で
できるかぎり僅かなデータしか伝送させない、請求項１記載の方法。
【請求項４】前記サブグラフを複数のサブグラフに分解し、各サブグラフ
間でできるかぎりフィードバックを生じさせない、請求項１記載の方法。
【請求項５】前記サブグラフを複数のサブグラフに分解し、各サブグラフ
をそれぞれできるかぎり精確にコンポーネントのリソースに整合させる、請求項
１記載の方法。
【請求項６】各サブグラフ間にデータと状態を保護するためのメモリ素子
を挿入する、請求項１記載の方法。
【請求項７】１つのサブグラフ内で各ノード間のステータス信号を伝送し
、該ステータス信号により個々のノードの状態を他のノード各々に提供する、請
求項１記載の方法。
【請求項８】一群のステータス信号をセルのコンフィグレーションを制御
する上位のユニットに供給し、再コンフィグレーションをトリガさせる、請求項
１または７記載の方法。
【請求項９】一群のステータス信号をコンフィグレーションを制御する上
位のユニットに供給し、セル構造にロードされないサブグラフに状態を伝達する
、請求項１または７記載の方法。
【請求項１０】各サブグラフを複数のコンポーネントに分配する、請求項
１記載の方法。
【請求項１１】１つの命令における複数の経路を分割して各経路により１
つのサブグラフを生じさせ、前記命令の評価（IF, CASE）に従い前記複数の経路
のうち常に必ず１つの経路を実行する、請求項１記載の方法。
【請求項１２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、信号が有効であるか否か（RDY）を表す状態を各データ信号に割り当てること
を特徴とする方法。
【請求項１３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、信号が有効であるか否か（RDY）を表す状態を各ステータス信号に割り当てる
ことを特徴とする方法。
【請求項１４】受信側は有効な信号を受領確認する（ACK）、請求項１２
または１３記載の方法。
【請求項１５】受信側は信号を要求していることを指示する（REQ）、請
求項１２または１３記載の方法。
【請求項１６】送信側は要求されている信号を送ることを指示する、請求
項１５記載の方法。
【請求項１７】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、セル構造の第１の部分はサブグラフを計算し、該サブグラフの計算を段階的に
終了させ、１つまたは複数のセルが計算を終了するとただちに、そのセルをセル
構造の第２の部分として再コンフィグレーションして、第３の部分が新たにコン
フィグレーションされたセルと同時に新たなサブグラフを計算する（Wave-Recon
fig）ことを特徴とする方法。
【請求項１８】１つのセルの複数のコンフィグレーションレジスタは種々
のサブグラフの種々のコンフィグレーションを同時に記憶する、請求項１７記載
の方法。
【請求項１９】複数のコンフィグレーションのうち正確に１つのコンフィ
グレーションをアクティブにする、請求項１７または１８記載の方法。
【請求項２０】コンフィグレーションされていないコンフィグレーション
レジスタを特別にマーキングする、請求項１７または１８記載の方法。
【請求項２１】個々のコンフィグレーションをセル構造により生成された
ステータス信号により選択する、請求項１７記載の方法。
【請求項２２】個々のコンフィグレーションを上位のロードユニットから
生成されたステータス信号により選択する、請求項１７記載の方法。
【請求項２３】個々のコンフィグレーションを外部で生成されたステータ
ス信号により選択する、請求項１７記載の方法。
【請求項２４】各セルは個別にそれらのコンフィグレーションに応じてス
テータス信号を評価し、対応するコンフィグレーションをアクティブにする、請
求項１７または２１から２３のいずれか１項記載の方法。
【請求項２５】コンフィグレーションされていないコンフィグレーション
レジスタをアクティブにするときに上位のロードユニットにおいてコンフィグレ
ーションを要求し、コンフィグレーションが完全にロードされるまでサブグラフ
の処理を停止させる、請求項１７または請求項２０から２４のいずれか１項記載
の方法。
【請求項２６】コンフィグレーションのロードをセル構造から発せられた
ステータス信号によりトリガする、請求項１７記載の方法。
【請求項２７】コンフィグレーションのロードを上位のロードユニットに
よりトリガする、請求項１７記載の方法。
【請求項２８】コンフィグレーションのロードを外部で発せられたステー
タス信号によりトリガする、請求項１７記載の方法。
【請求項２９】各セルは個別にそれらのコンフィグレーションに応じてス
テータス信号を評価し、対応するコンフィグレーションのロードを行わせる、請
求項１７または請求項２６から２８のいずれか１項記載の方法。
【請求項３０】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、１次元または多次元のセル構造をもつコンポーネントのプログラミング方法に
おいて、セルにシーケンサを統合し、該シーケンサはコンフィグレーションレジスタを
アドレッシングし、該コンフィグレーションレジスタに格納されたプログラムを
実行することを特徴とする方法。
【請求項３１】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、セルにシーケンサを統合し、該シーケンサはセル構造に割り当てられた複数の
メモリのうちの１つをアドレッシングして該メモリに格納されているプログラム
を実行することを特徴とする方法。
【請求項３２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、複数のセルをいっしょに接続することにより１つのシーケンサを形成し、該シ
ーケンサを実行されるプログラムに従い形成することを特徴とする方法。
【請求項３３】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、逐次的なサブグラフを実行するため外部のプロセッサをコンポーネントに結合
することを特徴とする方法。
【請求項３４】逐次的なサブグラフを実行するプロセッサとして上位のロ
ードユニットを付加的に使用する、請求項３３記載の方法。
【請求項３５】前記シーケンサは個々のセルのデータレジスタにアクセス
する、請求項３０から３４のいずれか１項記載の方法。【請求項３５】シーケンサのために残りのサブグラフをそれらの個々の構
成に従いコンフィグレーションする、請求項３０から３４のいずれか１項記載の
方法。
【請求項３６】シーケンサのために残りのサブグラフをそれらの個々の構
成に従い再コンフィグレーションする、請求項３０から３５のいずれか１項記載
の方法。
【請求項３７】シーケンサのためにＣＩＳＣモデルに対応する標準計算機
構をコンフィグレーションする、請求項３０から３４のいずれか１項記載の方法
。
【請求項３８】コンパイラにより標準計算機構を制御する命令を生成し、
それにより複数のサブグラフを１つの標準計算機構に変換する、請求項３０から
３４または３７のいずれか１項記載の方法。
【請求項３９】コンパイラにより前記標準計算機構の外部ネットワーク化
のための命令を生成し、それにより複数のサブグラフを１つの標準計算機構に変
換する、請求項３０から３４または請求項３７または３８のいずれか１項記載の
方法。
【請求項４０】コンパイラにより標準計算機能の内部ネットワーク化のた
めの命令を生成し、それにより複数のサブグラフを１つの計算機構に変換する、
請求項３０から３４または請求項３７または３８のいずれか１項記載の方法。
【請求項４１】命令を周期的にプログラムカウンタにより決定してロード
する、請求項３０から３４または請求項３７から４０のいずれか１項記載の方法
。
【請求項４２】シーケンサはそのオペランドをスタックにおいて管理しス
タックプロセッサとして動作する、請求項３０から３４のいずれか１項記載の方
法。
【請求項４３】シーケンサはそのオペランドを累算器において管理し累算
器プロセッサとして動作する、請求項３０から３４のいずれか１項記載の方法。
【請求項４４】シーケンサはそのオペランドをレジスタにおいて管理しレ
ジスタプロセッサとして動作する、請求項３０から３４のいずれか１項記載の方
法。
【請求項４５】シーケンサはそのオペランドをメモリにおいて管理しロー
ド／ストアプロセッサとして動作する、請求項３０から３４のいずれか１項記載
の方法。
【請求項４６】シーケンサはプログラムの実行に適した種々の方法を同時
にインプリメントする、請求項３０から３４または請求項４２から４５のいずれ
か１項記載の方法。
【請求項４７】それぞれ異なるように形成された複数のシーケンサを同時
にセル構造にコンフィグレーションする、請求項３０から３４または請求項４２
から４６のいずれか１項記載の方法。
【請求項４８】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、プログラム中に現れるポインタをソートして、できるかぎり大きい時間的非依
存性をそれらのポインタにもたせ、ポインタに依存しないできるかぎり多くの命
令を２つのポインタの間に配置することを特徴とする方法。
【請求項４９】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、プログラム中に現れるポインタをソートして、それらのポインタにより参照さ
れるデータをポインタ計算後できるかぎりあとで使わせることを特徴とする方法
。
【請求項５０】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、ジャンプおよび比較にあたりすべての可能なサブグラフを、ジャンプまたは比
較により選ばれたサブグラフがどれであるのかが既知となるまで、同時にセル構
造にコンフィグレーションし計算することを特徴とする方法。
【請求項５１】選択されていないすべてのサブグラフのデータおよび状態
を無視し、選択されているサブグラフのデータおよび状態だけを引き続き処理す
る、請求項５０記載の方法。
【請求項５２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、セル構造に１つまたは複数のメモリを割り当てることを特徴とする方法。
【請求項５３】前記メモリをランダムに任意にアドレッシングする（Rand
om Access）、請求項５２記載の方法。
【請求項５４】前記メモリをルックアップテーブルとして使用する、請求
項５２記載の方法。
【請求項５５】データ流を分離するための前記メモリをＦＩＦＯとして使
用する、請求項５２記載の方法。
【請求項５６】前記メモリをシーケンサのためのスタックとして使用する
、請求項５２記載の方法。
【請求項５７】前記メモリをシーケンサのためのレジスタバンクとして使
用する、請求項５２記載の方法。
【請求項５８】前記メモリは外部記憶装置の１つのセクションを成してい
る、請求項５２から５４または請求項５６から５７のいずれか１項記載の方法。
【請求項５９】前記メモリは外部記憶装置のためのキャッシュとして動作
する、請求項５２または５３記載の方法。
【請求項６０】前記メモリにセル構造から外部記憶装置への信号を書き込
む、請求項５２記載の方法。
【請求項６１】前記メモリに上位のロードユニットから外部記憶装置への
信号を書き込む、請求項５２記載の方法。
【請求項６２】セル構造からの上位のロードユニットの信号を前記メモリ
から読み出す、請求項５２記載の方法。
【請求項６３】外部記憶装置からの上位のロードユニットの信号を前記メ
モリから読み出す、請求項５２記載の方法。
【請求項６４】外部記憶装置における前記ベースアドレスをセル構造によ
り任意にセットする、請求項５２または請求項６０から６３のいずれか１項記載
の方法。
【請求項６５】外部記憶装置における前記ベースアドレスを上位のロード
ユニットにより任意にセットする、請求項５２または請求項６０から６３のいず
れか１項記載の方法。
【請求項６６】外部記憶装置におけるベースアドレスを外部のユニットに
より任意にセットする、請求項５２または請求項６０から６３のいずれか１項記
載の方法。【請求項６６】外部記憶装置へのレジスタバンクの書き込みおよび外部記
憶装置からのレジスタバンクの読み出しにより、あるサブグラフから別のサブグ
ラフへの切り替え（Push/Pop によるコンテキストスイッチ）を実行する、請求
項５２，５７または請求項６０から６６のいずれか１項記載の方法。
【請求項６７】前記スタックはメモリよりも大きく、該スタックの一部分
を外部記憶装置におく、請求項５２または５６記載の方法。
【請求項６８】１次元または多次元のセル構造のプログラミング方法にお
いて、上位のロードユニットをハイアラーキ構造とすることを特徴とする方法。
【請求項６９】各ハイアラーキレベルにおいてコンフィグレーションプロ
グラムのそれぞれ異なる部分を格納しおよび／または処理する、請求項６８記載
の方法。
【請求項７０】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションデータの高速な伝送のため幅の
広いメモリを有することを特徴とする方法。
【請求項７１】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、メモリの幅を上位のロードユニットのシーケンサのためにマルチプレクサを介
して低減することを特徴とする方法。
【請求項７２】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションをブロックごとに伝送する命令
を有することを特徴とする方法。
【請求項７３】ＤＭＡ方式に従いコンフィグレーションデータをブロック
ごとに伝送する命令をインプリメントする、請求項７２記載の方法。
【請求項７４】コンフィグレーションデータのためのメモリに他のメモリ
とは無関係に同時にアクセスする、請求項７２記載の方法。
【請求項７５】コンフィグレーションデータをブロックごとに伝送するた
めに複数のユニットを設ける、請求項７２記載の方法。
【請求項７６】個々のユニットのコンフィグレーションデータのための複
数のメモリを互いに無関係に同時にアクセスする、請求項７２または７５記載の
方法。
【請求項７７】コンフィグレーション不可能なセルのコンフィグレーショ
ン時に命令を中止する、請求項７２記載の方法。
【請求項７８】前記命令はコンフィグレーション不可能なセルのコンフィ
グレーションデータのアドレスを記憶する、請求項７２または７７記載の方法。
【請求項７９】前記命令は新たな実行にあたりコンフィグレーションされ
ていないセルのコンフィグレーションデータの個所で引き続き動作する、請求項
７２、７７または７８記載の方法。
【請求項８０】セルをコンフィグレーションできなかったときに前記命令
を再度実行する、請求項７２、７７から７９のいずれか１項記載の方法。
【請求項８１】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、上位のロードユニットはコンフィグレーションをその内部のメモリにロードし
てからそれを呼び出すことを特徴とする方法。
【請求項８２】前記ロードを命令により実行する、請求項８１記載の方法
。
【請求項８３】前記ロードをステータス信号によりトリガする、請求項８
１記載の方法。
【請求項８４】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、複数のコンフィグレーションをグループにまとめることを特徴とする方法。
【請求項８５】あるグループをその呼び出しにより変化させてパーソナル
化する、請求項８４記載の方法。
【請求項８６】グループならびにそのパーソナル化をいっそう低いハイア
ラーキにおける上位のロードユニットに格納する、請求項８４または８５記載の
方法。
【請求項８７】グループの呼び出しをいっそう高いハイアラーキにおける
上位のロードユニットに格納する、請求項８４から８６のいずれか１項記載の方
法。
【請求項８８】複数の前記の呼び出しによってプログラムを構成する、請
求項８４から８７のいずれか１項記載の方法。
【請求項８９】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、シーケンサのコンフィグレーションおよび命令シーケンスを上位のロードユニ
ットに格納することを特徴とする方法。
【請求項９０】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、シーケンサの命令シーケンスを内部および／または外部の記憶装置に格納する
ことを特徴とする方法。
【請求項９１】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、シーケンサの内部状態とデータ処理の状態とを区別することを特徴とする方法
。
【請求項９２】データ処理の状態をセル構造のデータといっしょに供給す
る、請求項９１記載の方法。
【請求項９３】データ処理の状態をデータといっしょに保護する、請求項
９１または９２記載の方法。
【請求項９４】データ処理の状態を記憶されているデータワードといっし
ょに保護する、請求項９１から９３のいずれか１項記載の方法。
【請求項９５】データ処理の状態を最後に格納されたデータワードいっし
ょに再コンフィグレーション前に保護する、請求項９１から９３のいずれか１項
記載の方法。
【請求項９６】１次元または多次元のセル構造をもつコンポーネントのプ
ログラミング方法において、最後に処理されたオペランドのアドレスを再コンフィグレーション前に保護す
ることを特徴とする方法。
【請求項９７】最後のオペランドのデータ処理の状態を再コンフィグレー
ション前に保護する、請求項９６記載の方法。
【請求項９８】シーケンサの内部状態は保護しない、請求項９１記載の方
法。
【請求項９９】１次元または多次元のセル構造をもつコンポーネント用の
プログラムのコンパイル方法において、４種類のコードを区別し、該コードは、ａ）並列的なコードｂ）効率的に並列化可能なコードｃ）効率的に並列化できないコードｄ）逐次的なコードであることを特徴とする方法。
【請求項１００】並列的なコードを抽出する、請求項９９記載の方法。
【請求項１０１】抽出されたコードを配置してルーティングする、請求項
９９または１００記載の方法。
【請求項１０２】分割を反復的に配置しルーティングして実行する、請求
項９９から１０１のいずれか１項記載の方法。
【請求項１０３】並列化可能なコードを抽出する、請求項９９記載の方法
。
【請求項１０４】抽出されたコードを配置してルーティングする、請求項
９９または１０３記載の方法。
【請求項１０５】分割を反復的に配置しルーティングする、請求項９９、
１０３または１０４のいずれか１項記載の方法。
【請求項１０６】各コードを効率の点で分析し、効率的に動作しないコー
ドを分離する、請求項９９または請求項１０３から１０５のいずれか１項記載の
方法。
【請求項１０７】どのコードが効率的でありどのコードが効率的でないか
の総計を作成し、いっそう効率的なプログラミングについての適切な指示をプロ
グラマに与える、請求項９９または請求項１０３から１０６のいずれか１項記載
の方法。
【請求項１０８】分離された逐次的なコードを分析し、個々のコードごと
に適切なシーケンサを選択し、ここで、ａ）可能な一群のシーケンサをデータベースにまえもって設定し、ｂ）必要であれば１つのシーケンサ（プロセッサ）だけを提供する、請求項９９または１０６記載の方法。
【請求項１０９】前記コードを選択された適切なシーケンサのためにコン
パイルする、請求項１０８記載の方法。
【請求項１１０】シーケンサの選択およびコンパイルを反復的に実行し、
各コンパイルをその効率について分析し、コンパイルされたコードが最も効率的
であるシーケンサを選択する、請求項１０８または１０９記載の方法。
【請求項１１１】コンパイルされたコードおよび分割されたコードをリン
カによってまとめ、必要とされる通信構造を挿入する、請求項９９から１１１の
いずれか１項記載の方法。
【請求項１１２】リンカは必要とするメモリを挿入する、請求項１１１記
載の方法。
【請求項１１３】リンカはセル構造の内部状態を保護する構造を挿入する
、請求項１１１または１１２記載の方法。
【請求項１１４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、１つまたは複数のメモリをセル構造にダイレクトに接続することを特徴とする
方法。
【請求項１１５】前記メモリにワードごとにアドレッシング可能にアクセ
スする、請求項１１４記載の方法。
【請求項１１６】前記メモリはルックアップテーブルとして動作する、請
求項１１４記載の方法。
【請求項１１７】前記メモリはシーケンサのためのスタックとして動作す
る、請求項１１４記載の方法。
【請求項１１８】前記メモリはシーケンサのためのレジスタセットとして
動作する、請求項１１４記載の方法。
【請求項１１９】前記メモリに周辺機器または外部記憶装置に対するイン
タフェースを割り当てるかまたは集積する、請求項１１４から１１８のいずれか
１項記載の方法。
【請求項１２０】メモリはＦＩＦＯ方式に従い動作し、それによりデータ
流をセル構造において外部データ流から分離する、請求項１１４または１１９記
載の方法。
【請求項１２１】前記メモリはセル構造と外部記憶装置との間のキャッシ
ュとして動作する、請求項１１４または１１９記載の方法。
【請求項１２２】前記メモリはセルアレイ中にインプリメントされたシー
ケンサのためのコードを格納する、請求項１１４から１２１のいずれか１項記載
の方法。【請求項１２２】複数のメモリが１つの共通の周辺バスにアクセスする、
請求項１１４記載の方法。
【請求項１２３】共通のバスごとに常に必ず１つのメモリをアービタが選
択し、該メモリをマルチプレクサを介してバスにつなげる、請求項１１４または
１２２記載の方法。
【請求項１２４】ステータス信号によってメモリの内容を外部記憶装置に
書き込ませる、請求項１１４記載の方法。
【請求項１２５】ステータス信号によってメモリの内容を外部記憶装置か
ら読み出させる、請求項１１４記載の方法。
【請求項１２６】外部記憶装置のベースアドレスをレジスタに格納する、
請求項１１４、請求項１２４または１２５のいずれか１項記載の方法。
【請求項１２７】レジスタをセル構造によりセットする、請求項１１４ま
たは１２４から１２６のいずれか１項記載の方法。
【請求項１２８】レジスタを上位のロードユニットによりセットする、請
求項１１４または１２４から１２６のいずれか１項記載の方法。
【請求項１２９】レジスタを周辺機器によりセットする、請求項１１４ま
たは請求項１２４から１２６のいずれか１項記載の方法。
【請求項１３０】スタックは可変のサイズをもち、外部記憶装置をスタッ
ク拡大のために使用する、請求項１１７記載の方法。
【請求項１３１】スタックオーバーフローの前にスタックの最も古い部分
を外部記憶装置のスタックに書き込む、請求項１１７または１３０記載の方法。
【請求項１３２】スタックアンダーフローの前に外部記憶装置におけるス
タックからスタックの最も新しい部分を読み出す、請求項１１７または１３０記
載の方法。
【請求項１３３】前記メモリはステータス信号によりそのステータス情報
を送出する、請求項１１４記載の方法。
【請求項１３４】前記メモリにキャッシュ機能のためのＴＡＧメモリを割
り当てる、請求項１１４または１２１記載の方法。
【請求項１３５】周辺機器に対するインタフェースをセル構造に対するイ
ンタフェースと同期させる、請求項１１４または１１９記載の方法。
【請求項１３６】周辺機器に対するインタフェースにアドレス監視ユニッ
トを割り当てる、請求項１１４または１１９記載の方法。
【請求項１３７】周辺機器に対するインタフェースにアドレス変換ユニッ
トを割り当てる、請求項１１４または１１９記載の方法。
【請求項１３８】メモリをリングメモリとして構成する、請求項１１４記
載の方法。
【請求項１３９】セル構造および周辺機器はそれぞれ１つの位置ポインタ
を有する、請求項１１４，１１９または１３８記載の方法。
【請求項１４０】レジスタはメモリにおける一群のエントリを表す、請求
項１１４または１３８記載の方法。
【請求項１４１】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルのステータスを他の任意のセルに転送することを特徴とする方法。
【請求項１４２】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルが複数のコンフィグレーションレジスタを有することを特徴とする方法。
【請求項１４３】コンフィグレーションレジスタのうちの正確に１つをラ
ンタイムに選択する、請求項１４２記載の方法。
【請求項１４４】セル構造内部のステータス信号により前記選択を行う、
請求項１４２または１４３記載の方法。
【請求項１４５】セルのステータス信号により前記選択を行う、請求項１
４２または１４３記載の方法。
【請求項１４６】上位のユニットからの信号により前記選択を行う、請求
項１４２または１４３記載の方法。
【請求項１４７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、シーケンサがセルに統合されていることを特徴とする方法。
【請求項１４８】セルにインプリメントされたシーケンサがコンフィグレ
ーションレジスタを選択する、請求項１４２または１４７記載の方法。
【請求項１４９】シーケンサがコンフィグレーションワードを命令として
評価する、請求項１４２または１４７記載の方法。
【請求項１５０】シーケンサがセル構造のステータス信号に応答する、請
求項１４７記載の方法。
【請求項１５１】シーケンサがセルのステータス信号に応答する、請求項
１４７記載の方法。
【請求項１５２】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルを累算器プロセッサとして動作させることを特徴とする方法。
【請求項１５３】累算器をセルに統合する、請求項１５２記載の方法。
【請求項１５４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをレジスタプロセッサとして動作させることを特徴とする方法。
【請求項１５５】レジスタセットをセルに統合する、請求項１５４記載の
方法。
【請求項１５６】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをスタックプロセッサとして動作させることを特徴とする方法。
【請求項１５７】スタックをセル構造に割り当てられたメモリに統合する
、請求項１５６記載の方法。
【請求項１５８】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループにより累算器プロセッサを形成することを特徴と
する方法。
【請求項１５９】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりスタックプロセッサ形成することを特徴と
する方法。
【請求項１６０】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりレジスタプロセッサを形成することを特徴
とする方法。
【請求項１６１】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、複数のセルから成るグループによりロード／ストアプロセッサを形成すること
を特徴とする方法。
【請求項１６２】前記グループに対しセル構造に割り当てられたメモリを
対応づける、請求項１５８から１６１のいずれか１項記載の方法。
【請求項１６３】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、上位のロードユニットからセルのデータレジスタにアクセスすることを特徴と
する方法。
【請求項１６４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、上位のプロセッサからセルのデータレジスタにアクセスすることを特徴とする
方法。
【請求項１６５】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、プロセッサとして構成された他の１つのセルからセルのデータレジスタにアク
セスすることを特徴とする方法。
【請求項１６６】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、プロセッサとして構成された他の複数のセルからセルのデータレジスタにアク
セスすることを特徴とする方法。
【請求項１６７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、レジスタセットを１つのセルにインプリメントすることを特徴とする方法。
【請求項１６８】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの入力レジスタにＦＩＦＯを設けることを特徴とする方法。
【請求項１６９】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの出力レジスタにＦＩＦＯを設けることを特徴とする方法。
【請求項１７０】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルをセル構造に割り当てられたメモリと結合して、セルにインプリメントさ
れたシーケンサのためのコードを結合されたメモリからロードすることを特徴と
する方法。
【請求項１７１】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルを上位のロードユニットのメモリと結合して、セルにインプリメントされ
たシーケンサのためのコードを上位のロードユニットのメモリからロードするこ
とを特徴とする方法。
【請求項１７２】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械をプログラミングすることを特徴とする方法。
【請求項１７３】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械を部分的にプログラミングすることを特徴とする方法。
【請求項１７４】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械をプログラミング可能なロジックとして構成することを特徴と
する方法。
【請求項１７５】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セルの状態機械および計算機構をプログラミング可能なロジックとして構成す
ることを特徴とする方法。
【請求項１７６】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セル構造におけるシーケンサによりアクセスするためのコードのアドレスを生
成するためのユニットを上位のロードユニットに設けることを特徴とする方法。
【請求項１７７】１次元または多次元のセル構造をもつコンポーネントの
作動方法において、セル構造におけるシーケンサによりアクセスするためのスタックのアドレスを
生成するためのユニットを上位のロードユニットに設けることを特徴とする方法
。
【請求項１７８】アドレスの変換を行い、メモリ中のエントリをオフセッ
ト分だけずらす、請求項１７６または１７７記載の方法。