JP2010277303A - 半導体装置及び異常検出方法 - Google Patents
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Abstract
【課題】CPUに負荷を掛けることなく、ソフトウェアが実行する処理タスクの異常を確実に検出することができる半導体装置を提供する。
【解決手段】CPU2が実行するソフトウェアの処理タスクの実行状態を記憶し、処理タスクの実行状態を示す実行状態信号202を出力するタスク状態記憶部10と、CPU2の制御に基づいて出力される処理タスクに対する割り込み信号201と、実行状態信号202とを取得し、処理タスクが正常に実行されている場合、正常動作中信号203を出力するタスク正常判定部21と、正常動作中信号203に基づいて、クリア信号204を出力するクリア出力部22と、所定の時間以内にクリア信号204を取得した場合、タイマカウント値をクリアし、所定の時間が経過してもクリア信号204を取得できない場合、リセット信号205をCPU2へ出力するウォッチドッグタイマ30とを具備する。
【選択図】図4
【解決手段】CPU2が実行するソフトウェアの処理タスクの実行状態を記憶し、処理タスクの実行状態を示す実行状態信号202を出力するタスク状態記憶部10と、CPU2の制御に基づいて出力される処理タスクに対する割り込み信号201と、実行状態信号202とを取得し、処理タスクが正常に実行されている場合、正常動作中信号203を出力するタスク正常判定部21と、正常動作中信号203に基づいて、クリア信号204を出力するクリア出力部22と、所定の時間以内にクリア信号204を取得した場合、タイマカウント値をクリアし、所定の時間が経過してもクリア信号204を取得できない場合、リセット信号205をCPU2へ出力するウォッチドッグタイマ30とを具備する。
【選択図】図4
Description
本発明は半導体装置に関し、特にソフトウェアの異常検出に関する。
半導体集積回路は、年々大規模化し、実装される機能も複雑になっている。そこで、半導体集積回路は、リアルタイムOS(Operating System)等のソフトウェアを使用することにより、効率良く制御を行うようになってきた。しかし、リアルタイムOSを用いる半導体集積回路は、リアルタイムOSが機能を同時に制御する高負荷状態が継続する場合が増えており、予測できない異常が発生する場合がある。従って、リアルタイムOSを用いる半導体集積回路は、実行中の異常状態の確実な検出と、異常の的確な処理とを備え、安定した動作をすることが求められている。
ソフトウェアの自己診断機能を有するデジタル処理装置に関する技術が特許文献1に開示されている。図1は、特許文献1のデジタル処理装置の構成を示したブロック図である。図1を参照すると、デジタル処理装置は、異常発生監視タスク100と、異常発生監視手段110とを有する。異常発生監視タスク100は、保持手段101と、判断手段102と、性能判断手段103と、アラーム出力手段104とを備える。
保持手段101は、処理タスク120A及び処理タスク120Bの動作状況通知情報121を受け取る。判断手段102は、動作状況通知情報121が処理タスク120A及び処理タスク120Bの正常を示しているか否かを判断する。判断手段102が正常であることを判断したとき、異常発生監視手段110のカウンタ111はクリアされる。判断手段102が異常を判断したとき、カウンタ111はクリアされない。性能判断手段103は、カウンタ111がクリアされたとき、処理タスク120A及び処理タスク120Bの性能を判断する。アラーム出力手段104は、性能判断手段103の性能判断に対応するアラーム122を出力する。このようなデジタル処理装置は、処理タスク120A又は処理タスク120Bが異常になると、異常発生監視タスク100が正常に動作している場合でも、CPU130にリセットを掛けること又はアラームを発生させることができるというものである。
しかし、本願発明者は鋭意検討の結果、特許文献1のデジタル処理装置では確実な異常検出ができない問題点を見出した。まず、特許文献1のデジタル処理装置の実行タイミングを説明する。図2は、特許文献1のデジタル処理装置に基づいて、本願発明者が実行タイミングを推測した図である。図2を参照すると、処理タスク120Aと、処理タスク120Bと、異常発生監視タスク100との実行タイミングが示されている。タイミングT1は処理タスク120Aの実行開始タイミングを示し、タイミングT2は処理タスク120Aの実行終了タイミングを示している。また、タイミングT3は処理タスク120Bの実行開始タイミングを示し、タイミングT4は処理タスク120Bの実行終了タイミングを示している。尚、処理タスク120A、処理タスク120B、及び異常発生監視タスク100は、同一の優先順位であるとする。
リアルタイムOSの処理タスクである処理タスク120A及び処理タスク120Bは、処理を終了したとき(タイミングT2、タイミングT4)、動作状況に応じた動作状況通知情報121を、異常発生監視タスク100へ提供する。異常発生監視タスク100は、動作状況通知情報121を取得すると、以下の動作を行う。異常発生監視タスク100では、保持手段102が動作状況通知情報121を保持する。判断手段102は、保持手段102が保持する動作状況通知情報121に基づいて、正常動作であるか否かを判断する。正常動作である場合、異常発生監視手段110のカウンタ111はクリアされる。更に、性能判断手段103は、カウンタ111のカウント値と、動作状況通知情報121とに基づいて、処理タスク120A又は処理タスク120Bの性能判断を行い、異常があればアラーム出力手段104がアラーム信号123を出力する。
特許文献1のデジタル処理装置は、図2に示した実行タイミングであれば処理タスク120A及び処理タスク120Bの異常を検出することができるが、処理タスク120Bの優先順位が異常発生監視タスク100よりも高く、処理タスク120BがタイミングT2からT4の間で継続する場合、異常検出できない場合がある。図3は、特許文献1のデジタル処理装置に基づいて、本願発明者が実行タイミングを推測した図である。異常発生監視タスク100は、タイミングT2において優先順位の高い処理タスク120Bの実行開始となるため起動できず、タイミングT2からT4の間の異常を検出することができない。即ち、異常発生監視タスク100は、タイミングT6でカウンタ111がオーバーフローしても、処理タスク120Bの実行終了タイミングであるタイミングT4以降に起動した後でないと異常を検出することができない問題を有している。
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体装置(1)は、CPU(2)が実行するソフトウェアの処理タスクの実行状態を記憶し、処理タスクの実行状態を示す実行状態信号(202)を出力するタスク状態記憶部(10)と、CPU(2)の制御に基づいて出力される処理タスクに対する割り込み信号(201)と、実行状態信号(202)とを取得し、処理タスクが正常に実行されている場合、正常動作中信号(203)を出力するタスク正常判定部(21)と、正常動作中信号(203)に基づいて、クリア信号(204)を出力するクリア出力部(22)と、所定の時間以内にクリア信号(204)を取得した場合、タイマカウント値をクリアし、所定の時間が経過してもクリア信号(204)を取得できない場合、リセット信号(205)をCPU(2)へ出力するウォッチドッグタイマ(30)とを具備する。
このような半導体装置(1)は、タスク正常判定部(21)によってCPU(2)が実行するソフトウェアの処理タスクが正常に実行されているか否かを判定し、正常に実行されている場合はウォッチドッグタイマ(30)のタイマカウント値をクリアでき、正常に実行されていない場合はウォッチドッグタイマ(30)からリセット信号(205)をCPU(2)へ出力することができる。
このような半導体装置(1)は、タスク正常判定部(21)によってCPU(2)が実行するソフトウェアの処理タスクが正常に実行されているか否かを判定し、正常に実行されている場合はウォッチドッグタイマ(30)のタイマカウント値をクリアでき、正常に実行されていない場合はウォッチドッグタイマ(30)からリセット信号(205)をCPU(2)へ出力することができる。
本発明の半導体装置は、CPUに負荷を掛けることなく、ソフトウェアが実行する処理タスクの異常を確実に検出することができる。
以下、添付図面を参照して本発明の実施の形態による半導体装置を説明する。
(第1の実施の形態)
本発明の第1の実施の形態を説明する。図4は、本発明の第1の実施の形態の半導体集積装置である異常検出部1の構成例を示したブロック図である。図4を参照すると、異常検出部1はバス5に接続し、バス5にはCPU(Central Processing Unit)2と、メモリ3と、割り込み制御部4とが接続している。尚、バス5には、更に、ユーザの入力を取得する入力部や、ユーザに処理結果を認識させる出力部が接続していてもよい。
本発明の第1の実施の形態を説明する。図4は、本発明の第1の実施の形態の半導体集積装置である異常検出部1の構成例を示したブロック図である。図4を参照すると、異常検出部1はバス5に接続し、バス5にはCPU(Central Processing Unit)2と、メモリ3と、割り込み制御部4とが接続している。尚、バス5には、更に、ユーザの入力を取得する入力部や、ユーザに処理結果を認識させる出力部が接続していてもよい。
CPU2は、メモリ3に格納されている本発明に係わるソフトウェアを実行し、演算処理及び制御処理を行う。メモリ3は、ハードディスク、RAM(Random Access Memory)、及びROM(Read Only Memory)等からなり、本発明に係わる各機能や手段を実現するプログラムや、CPU2の処理結果を格納する。割り込み制御部4は、CPU2の制御に基づいて、割り込み信号201を異常検出部1へ出力する。
異常検出部1は、CPU2が実行するソフトウェアの処理タスクの異常を検出し、異常が発生した場合、リセット信号をCPU2へ出力する。異常検出部1は、半導体を用いた1つの集積回路によって実現してもよいし、半導体集積回路を含む半導体装置として実現してもよい。異常検出部1は、タスク状態記憶部10と、クリア出力制御部20と、ウォッチドッグタイマ30とを備える。
タスク状態記憶部10は、バス5を介してCPU2から提供される処理タスクの実行状態を記憶し、処理タスクが実行されていることを示す実行状態信号202をクリア出力制御部20へ出力する。
クリア出力制御部20は、割り込み信号201と実行状態信号202とを取得し、処理タスクが正常に実行されていれば、クリア信号204をウォッチドッグタイマ30へ出力する。クリア出力部制御部20は、タスク正常判定部21と、クリア出力部22とを含む。
タスク正常判定部21は、割り込み制御部4が出力する割り込み信号201と、タスク状態記憶部10が出力する実行状態信号202とを取得し、処理タスクが正常に実行されているか否かを判定する。詳細には、タスク正常判定部21は、割り込み信号201を取得すると割り込み受付状態になり、割り込み受付け状態の期間に実行状態信号202を取得すると処理タスクが正常に実行されていると判定する。タスク正常判定部21は、タスク正常判定部21内のレジスタに処理タスクの正常動作状態を記憶し、正常動作中信号203をクリア出力部22へ出力する。
クリア出力部22は、実行状態信号202と、正常動作中信号203とに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。詳細には、クリア出力部22は、正常動作中信号203を取得している状態で、クリア出力制御部20が実行状態信号202を取得すること、又は取得している実行状態信号202が取得できなくことに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。
ウォッチドックタイマ30は、時間をカウントする。ウォッチドッグタイマ30は、所定の時間以内にクリア信号204を取得した場合、タイマカウント値を0にクリアする。一方、所定の時間が経過してもクリア信号204を取得できない場合オーバーフローとなり、ウォッチドッグタイマ30はリセット信号205をCPU2へ出力する。
本発明の第1の実施の形態による異常検出部1の処理動作について説明する。図5は、CPU2が実行するソフトウェアの処理タスクが正常に実行された場合における、各信号のタイミングを示した図である。図5を参照して、本発明の第1の実施の形態による処理動作を説明する。
タイミングT10:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得し、タイミングT10から割り込み受付状態となる。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得し、タイミングT10から割り込み受付状態となる。
タイミングT14:
CPU2は、メモリ3に格納されている処理タスクの実行状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
CPU2は、メモリ3に格納されている処理タスクの実行状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態で実行状態信号202を取得したため、処理タスクが正常に実行されていると判定する。タスク正常判定部21は、J1として記録されている正常動作中信号203をクリア出力部22へ出力し続ける。
クリア出力部22は、正常動作中信号203を取得している状態で、クリア出力制御部20が実行状態信号202を取得したことに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT15:
CPU2は、処理タスクの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT14からT15は、CPU2が処理タスクを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクの実行が終了したため、タイミングT15から実行状態信号202を出力しない。
CPU2は、処理タスクの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT14からT15は、CPU2が処理タスクを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクの実行が終了したため、タイミングT15から実行状態信号202を出力しない。
タスク正常判定部21は、割り込み受付状態で取得していた実行状態信号202が取得されなくなると、処理タスクが正常に終了したと判定する。タスク正常判定部21は、J2として記録されている正常動作中信号203をクリア出力部22へ出力し続ける。
クリア出力部22は、正常動作中信号203を取得している状態で、クリア出力制御装置20が実行状態信号を取得しなくなることに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT11:
タスク正常判定部21は、実行状態信号202に基づいて処理タスクが正常に終了したことを判定すると、割り込み受付状態を解除する。
タスク正常判定部21は、実行状態信号202に基づいて処理タスクが正常に終了したことを判定すると、割り込み受付状態を解除する。
尚、図5のタイミングT12からタイミングT13は、前述したタイミングT10からタイミングT11までと同様の処理であるため、説明を省略する。図5に示した例では、ウォッチドックタイマ30が所定の時間内にクリア信号204を取得してタイマカウント値をクリアするため、CPU2はリセット信号205を取得することなく処理タスクの実行を継続することができる。
次に、本発明の異常検出部1が、処理タスクの異常を検出する場合の処理動作を説明する。図6は、割り込み信号201後の処理タスクが正常に実行されない場合における、各信号のタイミングを示した図である。尚、図6のタイミングT10からT11は、図5と同様に処理タスクが正常に実行されている期間であるため説明を省略する。
タイミングT12:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得すると、タイミングT12から割り込み受付状態となる。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得すると、タイミングT12から割り込み受付状態となる。
タイミングT30:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態において、実行状態信号202を取得せずに割り込み信号201を続けて取得したため、正常動作信号203を出力しない。詳細には、タスク正常判定部21は、タイミングT12で割り込み信号201を取得した後、J10に示した割り込み受付状態を記憶しているレジスタの状態と、タスク状態信号202が入力される前に続けて割り込み信号201を取得したこととに基づいて、タイミングT30でプログラム不具合等により処理タスクが起動できない異常が起きていることを判定する。そして、タスク正常判定部21は、処理タスクの正常動作状態を記憶するレジスタを異常状態に変化させ、正常動作中信号203をクリア出力部22に出力しない。
タイミングT31:
クリア出力部22は、正常動作信号203を取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイミングT31においてタイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
クリア出力部22は、正常動作信号203を取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイミングT31においてタイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
図7は、処理タスクが正常に終了しない場合における、各信号のタイミングを示した図である。尚、図7のタイミングT10からT11は、図5と同様に処理タスクが正常に実行されている期間であるため説明を省略する。
タイミングT12:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得すると、タイミングT12から割り込み受付状態となる。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201を取得すると、タイミングT12から割り込み受付状態となる。
タイミングT16:
CPU2は、メモリ3に格納されている処理タスクの状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
CPU2は、メモリ3に格納されている処理タスクの状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態で実行状態信号202を取得したため、処理タスクが正常に実行されていると判定する。タスク正常判定部21は、J3として記録されている正常動作中信号203をクリア出力部22へ出力し続ける。
クリア出力部22は、正常動作中信号203を取得している状態で、クリア出力制御部20が実行状態信号202を取得したことに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT32:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201をタスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態において、実行状態信号202が取得されなくなる前に割り込み信号201を取得したため、正常動作信号203を出力しない。詳細には、タスク正常判定部21は、J11に示した割り込み受付状態を記憶しているレジスタの状態と、処理タスクの実行終了に基づいてタスク状態信号202が取得されなくなる前に、続けて割り込み信号201を取得したこととに基づいて、タイミングT16で起動した処理タスクがタイミングT32でプログラム不具合等によって終了しない異常が起きていることを判定する。そして、タスク正常判定部21は、異常を判定したタイミングT32において、処理タスクの正常動作状態を記憶するレジスタを異常状態に変化させ、正常動作中信号203をクリア出力部22に出力しない。
タイミングT33:
クリア出力部22は、正常動作信号203を取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
クリア出力部22は、正常動作信号203を取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
図8は、割り込み信号がないのに処理タスクが起動した場合における、各信号のタイミングを示した図である。尚、図8のタイミングT10からT11は、図5と同様に処理タスクが正常に実行されている期間であるため説明を省略する。
タイミングT16:
CPU2は、メモリ3に格納されている処理タスクの状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
CPU2は、メモリ3に格納されている処理タスクの状態(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクが実行されていることを示す実行状態信号202を、タスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態でない期間に、実行状態信号202を取得したため、処理タスクが正常に実行されていないと判定する。タスク正常判定部21は、正常動作中信号203をクリア出力部22へ出力しない。詳細には、タスク正常判定部21は、J12に示した割り込み受付状態を記憶しているレジスタの状態と、処理タスクが実行されていることを示す実行状態信号202を取得したこととに基づいて、タイミングT16においてプログラム不具合等によって割り込みが信号201を取得していない状態で処理タスクが起動された異常を判定する。そして、タスク正常判定部21は、異常を判定したタイミングT16において、処理タスクの正常動作状態を記憶するレジスタを異常状態に変化させ、正常動作中信号203をクリア出力部22に出力しない。
クリア出力部22は、正常動作信号203を取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。
タイミングT17:
CPU2は、処理タスクの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT16からT17は、CPU2が処理タスクを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクの実行が終了したため、タイミングT17から実行状態信号202を出力しない。
CPU2は、処理タスクの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT16からT17は、CPU2が処理タスクを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクの実行が終了したため、タイミングT17から実行状態信号202を出力しない。
タイミングT34:
ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
図9は、処理タスクAと処理タスクBとが実行される場合における、各信号のタイミングを示した図である。異常検出部1は、処理タスク毎にタスク状態記憶部10とタスク正常判断部21と有する。即ち、タスク状態記憶部10は、CPU2から取得する処理タスクの実行状態と、出力する実行状態信号202とを、処理タスクAと処理タスクBとで別々に扱うことができる。同様に、タスク正常判定部21は、割り込み制御部4から取得する割り込み信号201と、割り込み信号を取得した後の割り込み受付状態と、正常動作中信号203とを処理タスクAと処理タスクBとで別々に扱うことができる。尚、図9において、処理タスクAが実行されるタイミングT10からT11は、図5と同様に処理タスクが正常に実行されている期間である。また、図9において、処理タスクBが実行されるタイミングT20以降は、図7と同様に処理タスクが正常に終了しない場合の期間である。
タイミングT10:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Aをタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201Aを取得し、タイミングT10から割り込み受付状態Aとなる。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Aをタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201Aを取得し、タイミングT10から割り込み受付状態Aとなる。
タイミングT14:
CPU2は、メモリ3に格納されている処理タスクAの実行状態A(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクAの実行状態Aを記憶する。そして、タスク状態記憶部10は、処理タスクAが実行されていることを示す実行状態信号202Aを、タスク正常判定部21へ出力する。
CPU2は、メモリ3に格納されている処理タスクAの実行状態A(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクAの実行状態Aを記憶する。そして、タスク状態記憶部10は、処理タスクAが実行されていることを示す実行状態信号202Aを、タスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態Aで実行状態信号202Aを取得したため、処理タスクAが正常に実行されていると判定する。タスク正常判定部21は、J1として記録されている正常動作中信号203Aをクリア出力部22へ出力し続ける。また、タスク正常判定部21は、J5として記録されている正常動作中信号203Bをクリア出力部22へ出力し続けている。
クリア出力部22は、正常動作中信号203Bを取得していることと、正常動作中信号203Aを取得している状態で、クリア出力制御部20が実行状態信号202Aを取得したこととに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT15:
CPU2は、処理タスクAの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT14からT15は、CPU2が処理タスクAを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクAの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクAの実行が終了したため、タイミングT15から実行状態信号202Aを出力しない。
CPU2は、処理タスクAの実行状態(実行終了)を、バス5を介してタスク状態記憶部10へ出力する。尚、タイミングT14からT15は、CPU2が処理タスクAを実行している期間である。タスク状態記憶部10は、CPU2から提供される処理タスクAの実行状態を記憶する。そして、タスク状態記憶部10は、処理タスクAの実行が終了したため、タイミングT15から実行状態信号202Aを出力しない。
タスク正常判定部21は、割り込み受付状態Aで取得していた実行状態信号202Aが取得されなくなると、処理タスクAが正常に終了したと判定する。タスク正常判定部21は、J2として記録されている正常動作中信号203Aをクリア出力部22へ出力し続ける。また、タスク正常判定部21は、J6として記録されている正常動作中信号203Bをクリア出力部22へ出力し続けている。
クリア出力部22は、正常動作中信号203Bを取得していることと、正常動作中信号203Aを取得している状態で、クリア出力制御装置20が実行状態信号202Aを取得しなくなることとに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT11:
タスク正常判定部21は、実行状態信号202Aに基づいて処理タスクが正常に終了したことを判定すると、割り込み受付状態Aを解除する。
タスク正常判定部21は、実行状態信号202Aに基づいて処理タスクが正常に終了したことを判定すると、割り込み受付状態Aを解除する。
タイミングT20:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Bをタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201Bを取得すると、タイミングT20から割り込み受付状態Bとなる。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Bをタスク正常判定部21へ出力する。タスク正常判定部21は、割り込み信号201Bを取得すると、タイミングT20から割り込み受付状態Bとなる。
タイミングT22:
CPU2は、メモリ3に格納されている処理タスクの状態B(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの状態Bを記憶する。そして、タスク状態記憶部10は、処理タスクBが実行されていることを示す実行状態信号202Bを、タスク正常判定部21へ出力する。
CPU2は、メモリ3に格納されている処理タスクの状態B(実行開始)を、バス5を介してタスク状態記憶部10へ出力する。タスク状態記憶部10は、CPU2から提供される処理タスクの状態Bを記憶する。そして、タスク状態記憶部10は、処理タスクBが実行されていることを示す実行状態信号202Bを、タスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態Bで実行状態信号202Bを取得したため、処理タスクBが正常に実行されていると判定する。タスク正常判定部21は、J7として記録されている正常動作中信号203Bをクリア出力部22へ出力し続ける。また、タスク正常判定部21は、J3として記録されている正常動作中信号203Aをクリア出力部22へ出力し続けている。
クリア出力部22は、正常動作中信号203Aを取得していることと、正常動作中信号203Bを取得している状態で、クリア出力制御部20が実行状態信号202Bを取得したこととに基づいて、クリア信号204をウォッチドッグタイマ30へパルス出力する。ウォッチドックタイマ30は、クリア信号204を取得すると、タイマカウント値をクリアする。
タイミングT35:
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Bをタスク正常判定部21へ出力する。
割り込み制御部4は、CPU2の制御に基づいて割り込み信号201Bをタスク正常判定部21へ出力する。
タスク正常判定部21は、割り込み受付状態において、実行状態信号202Bが取得されなくなる前に割り込み信号201Bを取得したため、正常動作信号203Bを出力しない。詳細には、タスク正常判定部21は、J13に示した割り込み受付状態Bを記憶しているレジスタの状態と、処理タスクの実行終了に基づいてタスク状態信号202Bが取得されなくなる前に、続けて割り込み信号201Bを取得したこととに基づいて、タイミングT22で起動した処理タスクBがタイミングT35でプログラム不具合等によって終了しない異常が起きていることを判定する。そして、タスク正常判定部21は、異常を判定したタイミングT35において、処理タスクの正常動作状態を記憶するレジスタを異常状態に変化させ、正常動作中信号203Bをクリア出力部22に出力しない。
タイミングT36:
クリア出力部22は、正常動作信号203Bを取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
クリア出力部22は、正常動作信号203Bを取得できないため、クリア信号204をウォッチドッグタイマ30にパルス出力しない。ウォッチドッグタイマ30は、タイマカウント値がオーバーフロー(J20)し、リセット信号205をCPU2へ出力する。
図9は、異常動作の例として図7を引用しているが、図6のように割り込み信号201Bに対して処理タスクBが起動されない場合や、図8のように割り込み信号201Bがない状態で処理タスクBが起動された場合も、異常検出部1は異常を検出することができる。
図10は、本発明の異常検出部1が図3に示した処理タスク120Aと処理タスク120Bとを監視する場合の各信号のタイミングを示した図である。図10に示すように、本発明の異常検出部1は、CPU2を介さないため、処理タスク120Bが終了しない異常を、ウォッチドッグタイマ30がオーバーフローしたタイミングT7で確実に異常として検出することができる。
以上のように、本発明の第1の実施の形態の半導体装置である異常検出部1は、CPU2が実行するソフトウェアの処理タスクが正常に実行されているか否かを判定し、正常に実行されていない場合はウォッチドッグタイマからリセット信号205をCPU2へ出力することができるため、CPU2を介さずに処理タスクの異常を確実に検出できる効果を奏する。また、本発明の異常検出部1は、割り込み要求に対するタスクを起動するまでの応答時間を速くできる効果を奏する。その理由としては、異常検出部1は、CPU2を介さずに異常検出できるので、ソフトウェアで異常発生を監視する必要がなくなり、割り込み要求に対する処理をすぐに実行できるためである。更に、本発明の異常検出部1は、特許文献1に記載されているような異常発生監視タスクを削除でき、CPU2の負荷を小さくする効果を奏する。その理由としては、異常検出部1は、CPU2を介さずに異常検出できるので、ソフトウェアで異常発生を監視する必要がなくなり、その処理時間を他のタスクを実行するための時間として使用できるためである。
(第2の実施の形態)
本発明の第2の実施の形態を説明する。図11は、本発明の第2の実施の形態の半導体装置である異常検出部1の構成例を示したブロック図である。本発明の第2の実施の形態は、異常検出部1が第1の実施の形態の構成に出力許可制御部40を更に備えるものである。本発明の第2の実施の形態の異常検出部1は、クリア出力部22が出力許可制御部40から出力されるクリア許可信号206に基づいて、タスク正常判定部21から出力される正常動作中信号203を無視して動作できることが第1の実施の形態と異なる。その他の構成は第1の実施の形態と同様であるため、同じ構成には同じ符号を付して説明を省略する。
本発明の第2の実施の形態を説明する。図11は、本発明の第2の実施の形態の半導体装置である異常検出部1の構成例を示したブロック図である。本発明の第2の実施の形態は、異常検出部1が第1の実施の形態の構成に出力許可制御部40を更に備えるものである。本発明の第2の実施の形態の異常検出部1は、クリア出力部22が出力許可制御部40から出力されるクリア許可信号206に基づいて、タスク正常判定部21から出力される正常動作中信号203を無視して動作できることが第1の実施の形態と異なる。その他の構成は第1の実施の形態と同様であるため、同じ構成には同じ符号を付して説明を省略する。
出力許可制御部40は、CPU2から許可状態又は禁止状態を示す信号を取得して、レジスタに禁止状態又は許可状態を記録する。禁止状態とは、クリア出力部22が正常動作中信号203を無視する状態を表す。許可状態とは、クリア出力部22が第1の実施の形態と同様に動作する状態を表す。出力許可制御部40は、レジスタの状態に基づいて、禁止状態又は許可状態を示すクリア許可信号206をクリア出力制御部20へ出力する。つまり、異常検出部1は、出力許可制御部40のクリア許可信号206に基づいて、クリア出力制御部20がウォッチドッグタイマ30へクリア信号204を出力するか否かを制御することができる。
クリア出力部22は、クリア許可信号206と、正常動作中信号203とを取得する。クリア出力部22は、クリア許可信号206に基づいて、タスク正常判定部21からの正常動作中信号203を無視することができる。詳細には、クリア出力部22は、禁止状態のクリア許可信号206を取得すると、タスク正常判定部21から出力される正常動作中信号203を無視する。この場合、クリア出力部22は、ウォッチドッグタイマ30に対して正常動作を示すクリア信号204をパルス出力する。クリア出力部22は、許可状態のクリア許可信号206を取得すると、正常動作中信号203が正常動作を示していればクリア信号204をパルス出力し、異常動作を示していればクリア信号204をパルス出力しない。
本発明の第2の実施の形態による異常検出部1の処理動作を説明する。出力許可制御部40は、CPU2から許可状態又は禁止状態を示す信号を取得して、レジスタに禁止状態又は許可状態を記録する。
出力許可制御部40は、レジスタの状態に基づいて、禁止状態又は許可状態を示すクリア許可信号206をクリア出力制御部20へ出力する。CPU2は処理タスクを起動し、処理タスクの実行状態をタスク状態記憶部10へ提供する。
タスク状態記憶部10は、処理タスクの実行状態を取得し、実行状態信号202をタスク判定部21へ出力する。タスク正常判定部21は、割り込み受付状態でない期間に実行状態信号202を取得しているため、正常動作中信号203を出力しない。
クリア出力部22は、禁止状態のクリア許可信号206を取得すると、タスク正常判定部21から出力される正常動作中信号203を無視し、ウォッチドッグタイマ30へクリア信号204をパルス出力する。他の動作に関しては、第1の実施の形態と同様であるため説明を省略する。
本発明の第2の実施の形態による異常検出部1は、出力許可制御部40から出力されるクリア許可信号206が禁止状態の場合、クリア出力制御部20は検出する処理タスクの異常を無視して、ウォッチドッグタイマ30にクリア信号204を出力して、CPU2にリセット信号205を出力しないようにすることができる。一方、クリア許可信号206が許可状態の場合、異常検出部1は、クリア出力制御部20が正常動作を検出していればクリア信号204を出力し、異常を検出していればウォッチドッグタイマ30がCPU2にリセット信号205を出力できる。即ち、本発明の第2の実施の形態による異常検出部1は、ソフトウェアにより事前に決められた順番でメモリ3に格納されたタスクを起動もしくは終了する必要がある場合において、一時的に異常検出機能を禁止することができる効果を奏する。
(第3の実施の形態)
本発明の第3の実施の形態を説明する。図12は、本発明の第3の実施の形態の半導体装置である異常検出部1の構成例を示したブロック図である。本発明の第3の実施の形態は、異常検出部1がバス5経由でCPU2とメモリ3とに接続するDMA(Direct Memory Access)制御部50を更に備えたものである。その他の構成は第2の実施の形態と同様であるため、同じ構成には同じ符号を付して説明を省略する。
本発明の第3の実施の形態を説明する。図12は、本発明の第3の実施の形態の半導体装置である異常検出部1の構成例を示したブロック図である。本発明の第3の実施の形態は、異常検出部1がバス5経由でCPU2とメモリ3とに接続するDMA(Direct Memory Access)制御部50を更に備えたものである。その他の構成は第2の実施の形態と同様であるため、同じ構成には同じ符号を付して説明を省略する。
DMA制御部50は、CPU2から提供される起動要求、又は割り込み信号201に基づいて、メモリ3に存在する処理タスクの実行状態のアドレスを生成する。そして、DMA制御部50は、メモリ3から処理タスクの実行状態を取得し、タスク状態記憶部10へ提供する。
本発明の第3の実施の形態による異常検出部1は、CPU2がタスク状態記憶部10へのアクセスを行う必要がなくなるため、ソフトウェアはタスク処理に専念できる効果を奏している。更に、本発明の異常検出部1は、処理タスク毎にレジスタとして記憶している処理タスクの実行状態と割り込み受付状態とタスク正常動作状態とを、同時動作する全タスクの個数だけ保持する必要がなくなり、回路規模を小さくすることができる。その理由としては、DMA制御部50が、メモリ3に記録されている処理タスクの実行状態と、割り込み受付状態と、タスク正常動作状態とを、異常検出部1内のレジスタに転送するため、異常検出部1には割り込み信号201によって起動されている全タスクに対して、処理タスクの実行状態、割り込み受付状態、及びタスク正常動作状態をレジスタとして保持しなくて良いからである。つまり、本発明の第3の実施の形態の異常検出部1は、同時に実行される全タスク数分だけ準備していたレジスタを削減することができ、回路規模を小さくできる効果を奏している。
尚、以上説明した本発明の実施の形態は、矛盾のない範囲で組み合わせることが可能である。
1 異常検出部
2 CPU
3 メモリ
4 割り込み制御部
5 バス
10 タスク状態記憶部
20 クリア出力制御部
21 タスク正常判定部
22 クリア出力部
30 ウォッチドッグタイマ
40 出力許可制御部
50 DMA制御部
201 割り込み信号
202 実行状態信号
203 正常動作中信号
204 クリア信号
205 リセット信号
206 クリア許可信号
2 CPU
3 メモリ
4 割り込み制御部
5 バス
10 タスク状態記憶部
20 クリア出力制御部
21 タスク正常判定部
22 クリア出力部
30 ウォッチドッグタイマ
40 出力許可制御部
50 DMA制御部
201 割り込み信号
202 実行状態信号
203 正常動作中信号
204 クリア信号
205 リセット信号
206 クリア許可信号
Claims (10)
- CPUが実行するソフトウェアの処理タスクの実行状態を記憶し、前記処理タスクの実行状態を示す実行状態信号を出力するタスク状態記憶部と、
前記CPUの制御に基づいて出力される前記処理タスクに対する割り込み信号と、前記実行状態信号とを取得し、前記処理タスクが正常に実行されている場合、正常動作中信号を出力するタスク正常判定部と、
前記正常動作中信号に基づいて、クリア信号を出力するクリア出力部と、
所定の時間以内に前記クリア信号を取得した場合、タイマカウント値をクリアし、前記所定の時間が経過してもクリア信号を取得できない場合、リセット信号を前記CPUへ出力するウォッチドッグタイマと
を具備する
半導体装置。 - 請求項1に記載の半導体装置であって、
前記タスク正常判定部は、前記割り込み信号を取得すると割り込み受付状態になり、前記割り込み受付け状態の期間に前記実行状態信号を取得すると前記処理タスクが正常に実行されていると判定する
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記クリア出力部は、前記正常動作中信号を取得している状態で、前記タスク正常判定部が前記実行状態信号を取得すること、又は取得している前記実行状態信号が取得できなくことに基づいて、前記クリア信号を前記ウォッチドッグタイマへ出力する
半導体装置。 - 請求項1乃至3の何れか一項に記載の半導体装置であって、
前記クリア出力部が前記ウォッチドッグタイマへ前記クリア信号を出力するか否かを制御するクリア許可信号を出力する出力許可制御部
を更に具備する
半導体装置。 - 請求項1乃至4の何れか一項に記載の半導体装置であって、
前記CPUから提供される起動要求、又は前記割り込み信号に基づいて、前記CPUとバスを介して接続するメモリから前記処理タスクの実行状態を取得し、前記処理タスクの実行状態を前記タスク状態記憶部へ提供するDMA制御部
を更に具備する
半導体装置。 - CPUが実行するソフトウェアの処理タスクに対する割り込み信号を取得するステップと、
前記処理タスクの実行状態を示す実行状態信号を出力するステップと、
前記割り込み信号と、前記実行状態信号とに基づいて、前記処理タスクが正常に実行されているか否かを判定するステップと、
前記処理タスクが正常に実行されている場合、正常動作中信号を出力するステップと、
前記正常動作中信号に基づいて、クリア信号を出力するステップと、
所定の時間以内に前記クリア信号を取得したか否かを判定するステップと、
前記所定の時間以内に前記クリア信号を取得した場合、タイマカウント値をクリアし、前記所定の時間が経過してもクリア信号を取得できない場合、リセット信号を前記CPUへ出力するステップと
を具備する
異常検出方法。 - 請求項6に記載の異常検出方法であって、
前記処理タスクが正常に実行されているか否かを判定するステップは、
前記割り込み信号に基づいて、割り込み受付状態となるステップと、
前記割り込み受付状態の期間に、前記実行状態信号を取得した場合、前記処理タスクが正常に実行されていると判定するステップと
を備える
異常検出方法。 - 請求項6又は7に記載の異常検出方法であって、
クリア信号を出力するステップは、前記正常動作中信号を取得している状態で、前記実行状態信号を取得したときと、取得している前記実行状態信号が取得できなくなるときに、前記クリア信号を前記ウォッチドッグタイマ出力する
異常検出方法。 - 請求項6乃至8の何れか一項に記載の異常検出方法であって、
前記クリア信号を出力するか否かを制御するクリア許可信号を出力するステップ
を更に具備し、
前記クリア信号を出力するステップは、
前記クリア許可信号が許可状態の場合、前記正常動作中信号を無視する
異常検出方法。 - 請求項6乃至9の何れか一項に記載の異常検出方法であって、
前記実行状態信号を出力するステップは、
前記CPUから提供される起動要求、又は前記割り込み信号に基づいて、前記CPUとバスを介して接続されるメモリから前記処理タスクの実行状態を取得するステップと、
を備える
異常検出方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111984386A (zh) * | 2020-08-26 | 2020-11-24 | 苏州易德龙科技股份有限公司 | 一种时间窗口型电平信号的实时侦测方法 |
CN112148514A (zh) * | 2019-06-28 | 2020-12-29 | 比亚迪股份有限公司 | 看门狗复位的方法、装置、存储介质和电子设备 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
TW463528B (en) * | 1999-04-05 | 2001-11-11 | Idemitsu Kosan Co | Organic electroluminescence element and their preparation |
CN1378665A (zh) | 1999-06-10 | 2002-11-06 | Pact信息技术有限公司 | 编程概念 |
EP1342158B1 (de) | 2000-06-13 | 2010-08-04 | Richter, Thomas | Pipeline ct-protokolle und -kommunikation |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
AU2003208266A1 (en) * | 2002-01-19 | 2003-07-30 | Pact Xpp Technologies Ag | Reconfigurable processor |
AU2003214003A1 (en) | 2002-02-18 | 2003-09-09 | Pact Xpp Technologies Ag | Bus systems and method for reconfiguration |
US20110161977A1 (en) * | 2002-03-21 | 2011-06-30 | Martin Vorbach | Method and device for data processing |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
AU2003289844A1 (en) | 2002-09-06 | 2004-05-13 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
EP1676208A2 (en) | 2003-08-28 | 2006-07-05 | PACT XPP Technologies AG | Data processing device and method |
WO2007082730A1 (de) | 2006-01-18 | 2007-07-26 | Pact Xpp Technologies Ag | Hardwaredefinitionsverfahren |
WO2009071329A1 (en) * | 2007-12-07 | 2009-06-11 | Pact Xpp Technologies Ag | Using function calls as compiler directives |
CN104102572A (zh) * | 2013-04-01 | 2014-10-15 | 中兴通讯股份有限公司 | 一种系统故障检测及处理方法、装置 |
KR101534974B1 (ko) * | 2013-12-19 | 2015-07-08 | 현대자동차주식회사 | 다중 마이크로 코어 감시 장치 및 방법 |
ES2835575T3 (es) * | 2014-05-11 | 2021-06-22 | Safetty Systems Ltd | Una unidad de monitorización, así como un método para predecir el funcionamiento anormal de sistemas de ordenador activados por tiempo |
CN104503885B (zh) * | 2014-12-31 | 2017-11-17 | 国家电网公司 | 一种定时看门装置及系统 |
CN104572332B (zh) * | 2015-02-09 | 2018-08-21 | 华为技术有限公司 | 处理系统崩溃的方法和装置 |
CN107577571B (zh) * | 2017-09-22 | 2021-04-30 | 迈普通信技术股份有限公司 | 问题定位方法及多核处理器 |
CN108874608A (zh) * | 2018-07-03 | 2018-11-23 | 郑州云海信息技术有限公司 | 一种压力测试的方法、装置及计算机存储介质 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2658697B2 (ja) * | 1991-12-11 | 1997-09-30 | 富士通株式会社 | ウォッチ・ドック・タイマ回路 |
US6112320A (en) * | 1997-10-29 | 2000-08-29 | Dien; Ghing-Hsin | Computer watchdog timer |
US6584587B1 (en) * | 1999-10-14 | 2003-06-24 | Sony Corporation | Watchdog method and apparatus |
US6526528B1 (en) * | 2000-01-19 | 2003-02-25 | Bae Systems Controls, Inc. | Ticket punch watchdog monitor |
JP4609381B2 (ja) * | 2006-06-14 | 2011-01-12 | 株式会社デンソー | 異常監視用プログラム、記録媒体及び電子装置 |
US7496788B1 (en) * | 2006-08-17 | 2009-02-24 | Nvidia Corporation | Watchdog monitoring for unit status reporting |
-
2009
- 2009-05-28 JP JP2009128787A patent/JP2010277303A/ja not_active Withdrawn
-
2010
- 2010-05-26 US US12/787,812 patent/US20100306602A1/en not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112148514A (zh) * | 2019-06-28 | 2020-12-29 | 比亚迪股份有限公司 | 看门狗复位的方法、装置、存储介质和电子设备 |
CN112148514B (zh) * | 2019-06-28 | 2022-07-15 | 比亚迪股份有限公司 | 看门狗复位的方法、装置、存储介质和电子设备 |
CN111984386A (zh) * | 2020-08-26 | 2020-11-24 | 苏州易德龙科技股份有限公司 | 一种时间窗口型电平信号的实时侦测方法 |
CN111984386B (zh) * | 2020-08-26 | 2023-09-05 | 苏州易德龙科技股份有限公司 | 一种时间窗口型电平信号的实时侦测方法 |
Also Published As
Publication number | Publication date |
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