KR0165515B1 - 그래픽 데이터의 선입선출기 및 선입선출 방법 - Google Patents
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Abstract
본 발명은 그래픽 데이터의 선입선출기 및 선입선출 방법에 관하여 게시한다. 종래의 선입선출기에 의하면 선입선출기에 그래픽 데이터가 저장되는 동안에 선입선출기가 꽉 차게 되었을 때, 파이프라인에 있는 데이터가 계속적으로 선입선출기로 전송되면 선입선출기의 데이터와 겹쳐져서 데이터가 손실되는 경우가 발생할 수가 있다. 그러나 본 발명에 따르면 선입선출기의 비어있는 레지스터들의 수가 적어도 파이프라인의 데이터 처리장치의 수보다 적을 경우에는 파이프라인의 데이터가 전송되지 않게 됨으로써 선입선출기에 저장된 데이터의 손실을 방지할 수 있다.
Description
제1도는 종래의 그래픽 데이터의 선입선출기의 블록도.
제2도는 상기 제1도의 선입선출기를 이용한 그래픽 드로잉(drawing) 엔진의 블록도.
제3도는 본 발명의 그래픽 데이터의 선입선출기의 블록도.
제4도는 상기 제3도의 선입선출기를 이용한 그래픽 드로잉 엔진의 블록도.
본 발명은 그래픽 데이터의 선입선출(FIFO: First In First Out)기 및 선입선출 방법에 관한 것으로서, 특히 컴퓨터에 이용되는 그래픽 드로잉 엔진(Graphic Drawing Engine)을 위한 그래픽 데이터의 선입선출기 및 선입선출 방법에 관한 것이다.
컴퓨터에서 데이터를 처리하는 과정에서 데이터를 임시 저장해야 할 장소가 필요하게 되는데 이 때 사용되는 것이 레지스터이다. 레지스터에 데이터가 저장되고, 저장된 데이터가 다시 회수되는 방법으로 선입선출 방법과 선입후출(FILO: First In Last Out) 방법이 있다. 선입선출 방법은 먼저 저장된 데이터가 먼저 수되는 방법이고, 선입후출 방법은 먼저 저장된 데이터가 나중에 회수되는 방법이다. 스택(stack), 테이블, 리스트 등에 선입선출 방법이 이용되고 있고, 그래픽 데이터의 전송 과정에서도 선입선출 방법이 주로 이용되고 있다.
제1도는 종래의 그래픽 데이터의 선입선출기의 블록도이다. 그 구조는 데이터를 저장할 수 있는 단 하나의 레지스터(11)로 구성되어 있다. 상기 레지스터(11)에 저장된 데이터는 클럭신호(clk)와 쓰기허용신호(wen)에 의하여 출력된다.
제2도는 상기 제1도의 선입선출기를 이용한 그래픽 드로잉 엔진의 블록도이다. 그 구조는 드로잉 엔진부(21)와, 상기 드로잉 엔진부(21)로부터 전송된 데이터가 일시 저장되는 파이프라인(Pipe Line)(23)과, 상기 파이프라인(23)으로부터 데이터를 받아서 일시 저장하는 선입선출기(31) 및 상기 선입선출기(31)로부터 피포풀(fifo_full) 신호를 받아서 상기 파이프라인(23)에 저장된 데이터의 진행 여부를 제어하는 드로잉엔진 제어부(33)로 구성되어있다. 상기 파이프라인(23)은 N-1개의 데이터 처리장치들(25,27,29)로 구성되어있다.
상기 그래픽 드로잉 엔진의 선입선출 방법은, 상기 선입선출기(31)에 데이터가 풀(full)이 되지 않으면 피포풀 신호는 오프(off)된 상태를 유지하고 상기 드로잉 엔진 제어부(33)의 쓰기 허용신호는 온(on) 상태를 유지한다. 이 상태에서 상기 드로잉 엔진부(33)로부터 전송된 그래픽 데이터는 파이프라인(23)에 저장되고, 이들 데이터는 클럭 신호와 쓰기 허용 신호에 의하여 상기 선입선출기(31)에 저장된다. 그러다가 상기 선입선출기(31)에 데이터가 풀(full)이 되면 피포풀 신호가 온(on)이 되고, 상기 드로잉 엔진 제어부(33)는 상기 파이프라인(23) 내의 모든 레지스터들(25,27,29)에 연결된 쓰기 허용 신호를 오프시킨다. 그러면 파이프라인(23)은 작동을 중지하여 더이상 선입선출기(31)에 데이터를 전송하지 않게된다.
상술한 종래의 그래픽 데이터의 선입선출기에 의하면, 선입선출기에 그래픽 데이터가 저장되는 동안에 선입선출기가 풀이 된 상태에서, 파이프라인에 저장되어있는 데이터가 계속적으로 선입선출기로 전송되면 선입선출기에 이미 저장되어있는 데이터와 겹쳐져서 데이터의 일부가 손실되는 경우가 발생할 수 있다.
따라서 본 발명의 목적은 그래픽 데이터의 손실을 방지할 수 있는 선입선출기를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적에 적합한 그래픽 데이터의 선입선출 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 그래픽 데이터를 전송하기 위하여 복수 개의 데이터 처리장치로 구성된 파이프라인과 상기 파이프라인으로부터 그래픽 데이터를 받아서 일시 저장하는 선입선출기 및 상기 선입선출부로부터 신호를 받아서 상기 파이프라인의 동작을 제어하는 드로잉 엔진 제어부를 갖는 그래픽 드로잉 엔진에 있어서, 상기 선입선출기는 복수 개의 레지스터들인 것을 특징으로 하는 그래픽 데이터의 선입선출기를 제공한다.
바람직하기는, 상기 선입선출기의 레지스터들은 상기 데이터 처리장치보다 하나 이상 더 많은 것이다.
상기 다른 목적을 달성하기 위하여 본 발명은,
파이프라인으로부터 그래픽 데이터가 선입선출기로 전송되는 단계와, 상기 선입선출기의 비어있는 레지스터들의 수가 상기 파이프라인의 데이터 처리장치보다 적을 때 선입선출기에서 피포풀 신호가 온되는 단계 및 상기 온이 된 피포풀 신호에 의하여 상기 파이프라인의 데이터 전송 동작이 중지되는 단계를 포함하는 그래픽 데이터의 선입선출 방법을 제공한다.
상기 본 발명에 의하여 그래픽 데이터의 손실을 방지할 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 그래픽 데이터의 선입선출기의 블록도이다. 그 구조는 데이터를 저장할 수 있는 다섯 개의 레지스터들(41,43,45,47,49)로 구성되어있다. 상기 레지스터들(41,43,45,47,49)에 저장된 데이터는 클럭 신호와 쓰기 허용 신호에 의하여 출력된다.
제4도는 상기 제3도의 선입선출기를 이용한 그래픽 드로잉 엔진의 블록도이다. 그 구조는 드로잉 엔진부(51)와, 상기 드로잉 엔진부(51)로부터 전송된 데이터가 일시 저장되는 파이프라인(53)과, 상기 파이프라인(53)으로부터 데이터를 받아서 일시 저장하는 선입선출기(61)로부터 피포풀 신호를 받아서 상기 파이프라인(53)에 저장된 데이터의 진행 여부를 제어하는 드로잉 엔진 제어부(63)로 구성되어있다. 상기 파이프라인(53)은 3개의 데이터 처리장치들(55,57,59)로, 상기 선입선출기(61)는 다섯 개의 레지스터들(41,43,45,47,49)로 구성되어있다.
상기 제4도의 선입선출 방법을 설명하면, 최초에 상기선입선출기(61)에는 데이터가 저장되어있지 않기 때문에 피포풀 신호는 오프이고 쓰기 허용 신호는 온 상태이다. 이런 상태에서 상기 드로잉 엔진부(51)는 그래픽 데이터를 상기 파이프라인(53)의 각 데이터 처리장치들(55,57,59)로 전송하고 이들 데이터는 오프된 피포풀 신호와 온된 쓰기 허용 신호 및 클럭 신호에 의하여 선입선출기(61)의 제1레지스터(41)부터 차례대로 저장된다. 그래서 제4도에 도시된 바와같이 제1레지스터(41)와 제2레지스터(43) 및 제3레지스터(45)에 데이터가 저장되면 선입선출기(61)는 피포풀 신호를 온시킨다. 그러면 상기 드로잉 엔진 제어부(63)는 피포풀 신호가 온이 되자마자 쓰기 허용 신호를 오프시켜서 파이프라인(53)의 데이터 전송 동작을 중지시킨다. 따라서 파이프라인(53)으로부터 선입선출기(61)로 더 이상 데이터가 전송되지 않는다. 그러다가 제3레지스터(45)의 데이터가 메모리 제어기로 출력되어 비게 되면 피포풀 신호는 오프되고 쓰기 허용 신호는 온되어 파이프라인(53)에 저장된 데이터의 전송이 다시 시작된다. 이와 같이 상기 선입선출기(61)의 레지스터들(41,43,45,47,49) 중 세 개 이상의 레지스터들에 데이터가 저장되면 피포풀 신호가 온이 되어 파이프라인(53)으로부터 데이터 전송이 되지 않기 때문에 선입선출기(61)의 데이터가 손실되는 것이 방지된다.
상술한 바와 같이 본 발명에 따르면 선입선출기의 비어있는 레지스터들의 수가 파이프라인의 데이터 처리장치보다 하나라도 적을 경우에는 파이프라인에 저장된 데이터가 선입선출기로 전송되지 않게 됨으로써 선입선출기에 데이터는 안전하게 보존될 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (3)
- 그래픽 데이터를 전송하기 위하여 복수 개의 데이터 처리장치로 구성된 파이프라인과 상기 파이프라인으로부터 그래픽 데이터를 받아서 일시 저장하는 선입선출기 및 상기 선입선출부로부터 신호를 받아서 상기 파이프라인의 동작을 제어하는 드로잉 엔진 제어부를 갖는 그래픽 드로잉 엔진에 있어서, 상기 선입선출기는 복수 개의 레지스터들인 것을 특징으로 하는 그래픽 데이터의 선입선출기.
- 제1항에 있어서, 사기 선입선출기의 레지스터들은 상기 데이터 처리장치보다 하나 이상 더 많은 것을 특징으로 하는 그래픽 데이터의 선입선출기.
- 파이프라인으로부터 그래픽 데이터가 선입선출기로 전송되는 단계; 상기 선입선출기의 비어있는 레지스터들의 수가 상기 파이프라인의 데이터 처리장치보다 적을 때 선입선출기에서 퍼포풀 신호가 온되는 단계; 및 상기 온이 된 피포풀 신호에 의하여 상기 파이프라인의 데이터 전송 동작이 중지되는 단계를 포함하는 것을 특징으로 하는 그래픽 데이터의 선입선출 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003960A KR0165515B1 (ko) | 1996-02-17 | 1996-02-17 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
| JP29034096A JP3822685B2 (ja) | 1996-02-17 | 1996-10-31 | グラフィックドローイングエンジンのための先入れ先出し装置 |
| US08/800,632 US5889533A (en) | 1996-02-17 | 1997-02-14 | First-in-first-out device for graphic drawing engine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003960A KR0165515B1 (ko) | 1996-02-17 | 1996-02-17 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970062912A KR970062912A (ko) | 1997-09-12 |
| KR0165515B1 true KR0165515B1 (ko) | 1999-01-15 |
Family
ID=19451436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960003960A KR0165515B1 (ko) | 1996-02-17 | 1996-02-17 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889533A (ko) |
| JP (1) | JP3822685B2 (ko) |
| KR (1) | KR0165515B1 (ko) |
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-
1996
- 1996-02-17 KR KR1019960003960A patent/KR0165515B1/ko not_active IP Right Cessation
- 1996-10-31 JP JP29034096A patent/JP3822685B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-14 US US08/800,632 patent/US5889533A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3822685B2 (ja) | 2006-09-20 |
| US5889533A (en) | 1999-03-30 |
| JPH09230840A (ja) | 1997-09-05 |
| KR970062912A (ko) | 1997-09-12 |
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