JP2950856B2 - ファーストイン・ファーストアウトメモリ構成方式 - Google Patents
ファーストイン・ファーストアウトメモリ構成方式Info
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Description
【発明の詳細な説明】 〔概 要〕 書込みおよび読出しが同一のポートで行なわれるメモ
リを用いて大容量のデータブロックをホストと後位装置
との間で転送するファーストイン・ファーストアウトメ
モリ装置を得ることを目的とし、 書込みと読出しが同一の入出力ポートで行なわれるメ
モリと、前記メモリへの最終書込アドレスを記憶するラ
イトアドレスレジスタと、後位装置からの後位装置から
のワードリード信号によって前記メモリのリードアドレ
スを生成するリードアドレス生成回路と、前記リードア
ドレス生成回路からのリードアドレスと上記ライトアド
レスレジスタが格納している最終書込アドレスとが一致
したときに一致信号を出力する比較器とを有するファー
ストイン・ファーストアウトメモリ装置において、ホス
トからの書込終了信号によってセットされてライトモー
ドフラグを出力するとともに、ホストからの書込信号あ
るいは前記比較器からの一致信号によりリセットされる
ライトモードフラグ生成回路と、前記ライトモードフラ
グの有無に基づいて前記メモリへのアクセスアドレスを
リードアドレスとライトアドレスとの間で切換えるアド
レスセレクタと、前記メモリに読出されるべきデータが
存在することを前記ライトモードフラグによって前記後
位装置に通知する通知手段とを有し、前記ライトモード
フラグ生成回路がリセットされてライトモードフラグが
出力されていない間に前記ホストからのデータを前記メ
モリに順次書込み、該ライトモードフラグ生成回路がセ
ットされてライトモードフラグが出力されている間に該
メモリに書込まれたデータを前記後位装置に順次出力す
るようにした。
リを用いて大容量のデータブロックをホストと後位装置
との間で転送するファーストイン・ファーストアウトメ
モリ装置を得ることを目的とし、 書込みと読出しが同一の入出力ポートで行なわれるメ
モリと、前記メモリへの最終書込アドレスを記憶するラ
イトアドレスレジスタと、後位装置からの後位装置から
のワードリード信号によって前記メモリのリードアドレ
スを生成するリードアドレス生成回路と、前記リードア
ドレス生成回路からのリードアドレスと上記ライトアド
レスレジスタが格納している最終書込アドレスとが一致
したときに一致信号を出力する比較器とを有するファー
ストイン・ファーストアウトメモリ装置において、ホス
トからの書込終了信号によってセットされてライトモー
ドフラグを出力するとともに、ホストからの書込信号あ
るいは前記比較器からの一致信号によりリセットされる
ライトモードフラグ生成回路と、前記ライトモードフラ
グの有無に基づいて前記メモリへのアクセスアドレスを
リードアドレスとライトアドレスとの間で切換えるアド
レスセレクタと、前記メモリに読出されるべきデータが
存在することを前記ライトモードフラグによって前記後
位装置に通知する通知手段とを有し、前記ライトモード
フラグ生成回路がリセットされてライトモードフラグが
出力されていない間に前記ホストからのデータを前記メ
モリに順次書込み、該ライトモードフラグ生成回路がセ
ットされてライトモードフラグが出力されている間に該
メモリに書込まれたデータを前記後位装置に順次出力す
るようにした。
ホストからの例えば画像データなどの大量のデータを
連続的に書込むとともに、後位装置がこの大量のデータ
を連続的かつ迅速に読出すことが可能な、書込み読出し
が同一のポートで行なわれるメモリを用いて構成した大
きな記憶容量を持つファーストイン・ファーストアウト
メモリ装置に関する。
連続的に書込むとともに、後位装置がこの大量のデータ
を連続的かつ迅速に読出すことが可能な、書込み読出し
が同一のポートで行なわれるメモリを用いて構成した大
きな記憶容量を持つファーストイン・ファーストアウト
メモリ装置に関する。
ファーストイン・ファーストアウトメモリ（以下、FI
FOメモリ、という）はデータバッファなどに広く用いら
れているが、既製のFIFOメモリ素子は比較的その容量が
小さく、また高価であった。
FOメモリ、という）はデータバッファなどに広く用いら
れているが、既製のFIFOメモリ素子は比較的その容量が
小さく、また高価であった。
〔発明が解決しようとする課題〕 ２ポートのRAMタイプのFIFOメモリ素子の容量は例え
ば512ワード×９ビットあるいは１キロワード×９ビッ
ト程度であり、画像データなどを取り扱うために64キロ
ワード×32ビットなどの大きな容量が要求される場合に
はFIFOメモリ素子の容量が上記のように小さいために多
数のメモリ素子を必要とし、実装スペースも大きくなる
上にメモリ素子自体がもともと高価であるためにその費
用も膨大なものとなってしまう。
ば512ワード×９ビットあるいは１キロワード×９ビッ
ト程度であり、画像データなどを取り扱うために64キロ
ワード×32ビットなどの大きな容量が要求される場合に
はFIFOメモリ素子の容量が上記のように小さいために多
数のメモリ素子を必要とし、実装スペースも大きくなる
上にメモリ素子自体がもともと高価であるためにその費
用も膨大なものとなってしまう。
また、ホストから処理装置にデータが転送される速度
が遅いと、処理装置の入力側に設けたFIFOメモリの能力
を充分に利用できず、処理装置の高速な処理能力を充分
に発揮できないという問題があった。
が遅いと、処理装置の入力側に設けたFIFOメモリの能力
を充分に利用できず、処理装置の高速な処理能力を充分
に発揮できないという問題があった。
例えば、第５図に示した画像処理装置は、画像データ
の座標変換，上下左右方向のクリッピングなどの処理を
高速に行うためのものであり、画像処理装置の入力端に
設けたFIFOメモリFa1と，複数のディジタルシグナルプ
ロセッサDSP1,DSP2,……DSPnと、処理時間差を吸収する
ためにこれらディジタルシグナルプロセッサの入出力側
に設けられた比較的小容量のFIFOメモリFb11,Fb12,F
b21,Fb22,……Fbn1,Fbn2と、画像処理装置の出力端に設
けたFIFOメモリFa2とによって構成されており、これら
のディジタルシグナルプロセッサDSP1,DSP2,……DSPnを
用いたパイプライン処理によって高速な画像処理を行う
ことができる。
の座標変換，上下左右方向のクリッピングなどの処理を
高速に行うためのものであり、画像処理装置の入力端に
設けたFIFOメモリFa1と，複数のディジタルシグナルプ
ロセッサDSP1,DSP2,……DSPnと、処理時間差を吸収する
ためにこれらディジタルシグナルプロセッサの入出力側
に設けられた比較的小容量のFIFOメモリFb11,Fb12,F
b21,Fb22,……Fbn1,Fbn2と、画像処理装置の出力端に設
けたFIFOメモリFa2とによって構成されており、これら
のディジタルシグナルプロセッサDSP1,DSP2,……DSPnを
用いたパイプライン処理によって高速な画像処理を行う
ことができる。
しかしながら、上述のように、ホストからこの画像処
理装置へのデータ転送速度が遅いと、入力側に設けたFI
FOメモリFa1にストアされていたデータについての処理
が終了してもホストから次のデータが到来しないために
処理を続行することができず、この画像処理装置の高速
な処理能力を発揮できないという問題があった。
理装置へのデータ転送速度が遅いと、入力側に設けたFI
FOメモリFa1にストアされていたデータについての処理
が終了してもホストから次のデータが到来しないために
処理を続行することができず、この画像処理装置の高速
な処理能力を発揮できないという問題があった。
この問題を解決するための方法として、先ずホストか
ら大量のデータをこの処理装置に転送してこの処理装置
の入力端に設けたFIFOメモリFa1に蓄えておき、このFIF
OメモリFa1からデータを逐次高速で読出しながら高速な
処理を実行することが考えられる。
ら大量のデータをこの処理装置に転送してこの処理装置
の入力端に設けたFIFOメモリFa1に蓄えておき、このFIF
OメモリFa1からデータを逐次高速で読出しながら高速な
処理を実行することが考えられる。
この方法を採用するためには、処理装置の入力端に設
けたFIFOメモリFa1の記憶容量が大きいことと読出速度
が速いこととが必要になるが、前述したように従来のFI
FOメモリでは大きな記憶容量を得ることが困難なばかり
でなく、大量のデータを連続的かつ高速に読出すことが
できなかった。
けたFIFOメモリFa1の記憶容量が大きいことと読出速度
が速いこととが必要になるが、前述したように従来のFI
FOメモリでは大きな記憶容量を得ることが困難なばかり
でなく、大量のデータを連続的かつ高速に読出すことが
できなかった。
本発明は、例えば第５図に示した画像処理装置の入力
側に設けられるFIFOメモリFa1に使用するのに適した、
大容量かつ連続高速読出しが可能で比較的安価なメモリ
素子を用いることができるFIFOメモリ装置を得ることを
目的とする。
側に設けられるFIFOメモリFa1に使用するのに適した、
大容量かつ連続高速読出しが可能で比較的安価なメモリ
素子を用いることができるFIFOメモリ装置を得ることを
目的とする。
第１図の原理図に示すように、書込みと読出しが同一
の入出力ポートで行なわれるメモリ（Ｍ）と、前記メモ
リ（Ｍ）の最終書込アドレス（ｍ）を記憶するライトア
ドレスレジスタ（Ｗ）と、後位装置（Ａ）からのワード
リード信号によって前記メモリ（Ｍ）のリードアドレス
を生成するリードアドレス生成回路（Ｒ）と、前記リー
ドアドレス生成回路（Ｒ）からのリードアドレスと上記
ライトアドレスレジスタ（Ｗ）が格納している最終書込
アドレス（ｍ）とが一致したときに一致信号を出力する
比較器（Ｃ）と、を有するファーストイン・ファースト
アウトメモリ装置において、 ホストからの書込終了信号によってセットされてライ
トモードフラグ（ｆ）を出力するとともに、ホストから
の書込信号あるいは前記比較器（Ｃ）からの一致信号に
よりリセットされるライトモードフラグ生成回路（Ｆ）
と、前記ライトモードフラグ（ｆ）の有無に基づいて前
記メモリ（Ｍ）へのアクセスアドレスをリードアドレス
とライドアドレスとの間で切換えるアドレスセレクタ
（Sa）と、前記メモリ（Ｍ）に読出されるべきデータが
存在することを前記ライトモードフラグ（ｆ）によって
前記後位装置（Ａ）に通知する通知手段とを有し、 前記ライトモードフラグ生成回路（Ｆ）がリセットされ
てライトモードフラグ（ｆ）が出力されていない間に前
記ホストからのデータを前記メモリ（Ｍ）に順次書込
み、該ライトモードフラグ生成回路（Ｆ）がセットされ
てライトモードフラグ（ｆ）が出力されている間に該メ
モリ（Ｍ）に書込まれたデータを前記後位装置（Ａ）に
順次出力するように構成した。
の入出力ポートで行なわれるメモリ（Ｍ）と、前記メモ
リ（Ｍ）の最終書込アドレス（ｍ）を記憶するライトア
ドレスレジスタ（Ｗ）と、後位装置（Ａ）からのワード
リード信号によって前記メモリ（Ｍ）のリードアドレス
を生成するリードアドレス生成回路（Ｒ）と、前記リー
ドアドレス生成回路（Ｒ）からのリードアドレスと上記
ライトアドレスレジスタ（Ｗ）が格納している最終書込
アドレス（ｍ）とが一致したときに一致信号を出力する
比較器（Ｃ）と、を有するファーストイン・ファースト
アウトメモリ装置において、 ホストからの書込終了信号によってセットされてライ
トモードフラグ（ｆ）を出力するとともに、ホストから
の書込信号あるいは前記比較器（Ｃ）からの一致信号に
よりリセットされるライトモードフラグ生成回路（Ｆ）
と、前記ライトモードフラグ（ｆ）の有無に基づいて前
記メモリ（Ｍ）へのアクセスアドレスをリードアドレス
とライドアドレスとの間で切換えるアドレスセレクタ
（Sa）と、前記メモリ（Ｍ）に読出されるべきデータが
存在することを前記ライトモードフラグ（ｆ）によって
前記後位装置（Ａ）に通知する通知手段とを有し、 前記ライトモードフラグ生成回路（Ｆ）がリセットされ
てライトモードフラグ（ｆ）が出力されていない間に前
記ホストからのデータを前記メモリ（Ｍ）に順次書込
み、該ライトモードフラグ生成回路（Ｆ）がセットされ
てライトモードフラグ（ｆ）が出力されている間に該メ
モリ（Ｍ）に書込まれたデータを前記後位装置（Ａ）に
順次出力するように構成した。
上記した本発明の構成においては、ホストからのデー
タをメモリＭに書込む際には、書込信号をホストから例
えばオア回路Ｏを経てライトモードフラグ生成回路Ｆの
リセット端子に供給してこのライトモードフラグ生成回
路Ｆをリセットし、その出力であるライトモードフラグ
ｆを“0"とする。
タをメモリＭに書込む際には、書込信号をホストから例
えばオア回路Ｏを経てライトモードフラグ生成回路Ｆの
リセット端子に供給してこのライトモードフラグ生成回
路Ｆをリセットし、その出力であるライトモードフラグ
ｆを“0"とする。
このライトモードフラグｆが“0"であると、アドレス
セレクタSaはその上側の入力端子への入力が出力される
ように切り換えられるので、ホストから上記書込信号と
同時に供給されてライトアドレスレジスタＷにストアさ
れているライトアドレスデータがこのアドレスセレクタ
SaからメモリＭにそのアクセスアドレスとして供給され
る。
セレクタSaはその上側の入力端子への入力が出力される
ように切り換えられるので、ホストから上記書込信号と
同時に供給されてライトアドレスレジスタＷにストアさ
れているライトアドレスデータがこのアドレスセレクタ
SaからメモリＭにそのアクセスアドレスとして供給され
る。
このとき、メモリＭに書込まれるべきホストからの最
初の１ワード目の入力データは、データセレクタSdを経
てメモリＭの入出力ポートに印加されているので、この
入力データは上記アドレスセレクタSaからのライトアド
レスデータで指定されるメモリＭのアドレス、例えばア
ドレス＃１に書込まれる。
初の１ワード目の入力データは、データセレクタSdを経
てメモリＭの入出力ポートに印加されているので、この
入力データは上記アドレスセレクタSaからのライトアド
レスデータで指定されるメモリＭのアドレス、例えばア
ドレス＃１に書込まれる。
次の期間にライトアドレスデータが１増加すると、上
記と同様に第２ワード目の入力データが上記１ワード目
のアドレス＃１に続くアドレス＃２に書込まれ、以下同
様にして、一連の入力データの最後のｍ番目のワードま
でをこのメモリＭのアドレス＃１から＃ｍまでの連続し
たアドレスに順次書込む。
記と同様に第２ワード目の入力データが上記１ワード目
のアドレス＃１に続くアドレス＃２に書込まれ、以下同
様にして、一連の入力データの最後のｍ番目のワードま
でをこのメモリＭのアドレス＃１から＃ｍまでの連続し
たアドレスに順次書込む。
この書込みが終了したとき、ライトアドレスレジスタ
Ｗには、ホストから送られてきた、入力データの最後の
ｍ番目のワードが書込まれたメモリＭのアドレスに相当
する最後のアドレスデータ“m"が格納されている。
Ｗには、ホストから送られてきた、入力データの最後の
ｍ番目のワードが書込まれたメモリＭのアドレスに相当
する最後のアドレスデータ“m"が格納されている。
このようにしてホストから送られてきた一連のデータ
の書込みがすべて終了したとき、ホストから送られてく
る書込終了信号によってライトモードフラグ生成回路Ｆ
はセットされ、このライトモードフラグ生成回路Ｆが出
力されるライトモードフラグｆは“1"になる。
の書込みがすべて終了したとき、ホストから送られてく
る書込終了信号によってライトモードフラグ生成回路Ｆ
はセットされ、このライトモードフラグ生成回路Ｆが出
力されるライトモードフラグｆは“1"になる。
この“1"のライトモードフラグｆによって、前記アド
レスセレクタSaはその入力端子１に入力されるリードア
ドレスデータが出力されるように切換えられるととも
に、このライトモードフラグは後位装置Ａに送られてRA
Mに格納されているデータの読出しが可能であることを
この後位装置Ａに通知する。
レスセレクタSaはその入力端子１に入力されるリードア
ドレスデータが出力されるように切換えられるととも
に、このライトモードフラグは後位装置Ａに送られてRA
Mに格納されているデータの読出しが可能であることを
この後位装置Ａに通知する。
後位装置Ａは、この“1"のライトモードフラグが到来
し、データの読込みが可能になると、メモリＭからのデ
ータの読出しを指示するワードリード信号をファースト
イン・ファーストアウトメモリ装置に送出する。
し、データの読込みが可能になると、メモリＭからのデ
ータの読出しを指示するワードリード信号をファースト
イン・ファーストアウトメモリ装置に送出する。
このワードリード信号は、リードアドレス生成回路Ｒ
を起動して例えば＃１から順次増加するリードアドレス
データ“n"を生成させるとともに、メモリＭから読出さ
れたデータがデータバスなどを介して後位装置などに出
力されるように前記データセレクタSdを切換え、さらに
メモリＭからの読出しが可能となるようにリードイネー
ブル信号としてこのメモリＭに供給する。
を起動して例えば＃１から順次増加するリードアドレス
データ“n"を生成させるとともに、メモリＭから読出さ
れたデータがデータバスなどを介して後位装置などに出
力されるように前記データセレクタSdを切換え、さらに
メモリＭからの読出しが可能となるようにリードイネー
ブル信号としてこのメモリＭに供給する。
上記したようにリードアドレス生成回路Ｒによって生
成されて順次増加するリードアドレスデータ“n"は、上
記のアドレスセレクタSaを経てRAMにアクセスアドレス
として供給され、上記のようにリードイネーブル信号が
このメモリＭに供給されていることから、このメモリＭ
からはファーストイン・ファーストアウトの順序で格納
しているデータが順次読出され、上記データセレクタSd
を介して後位装置Ａなどに送られる。
成されて順次増加するリードアドレスデータ“n"は、上
記のアドレスセレクタSaを経てRAMにアクセスアドレス
として供給され、上記のようにリードイネーブル信号が
このメモリＭに供給されていることから、このメモリＭ
からはファーストイン・ファーストアウトの順序で格納
しているデータが順次読出され、上記データセレクタSd
を介して後位装置Ａなどに送られる。
一方、このリードアドレス生成回路Ｒからのリードア
ドレスデータ“n"は、他方の入力端子にライトアドレス
レジスタＷが格納している最終書込アドレスデータ“m"
が供給されている比較器Ｃの一方の入力端子に送られ
る。
ドレスデータ“n"は、他方の入力端子にライトアドレス
レジスタＷが格納している最終書込アドレスデータ“m"
が供給されている比較器Ｃの一方の入力端子に送られ
る。
このメモリＭに格納されているデータをが最後のデー
タまで読出されたときには、そのリードアドレスデータ
＃ｎはライトアドレスレジスタＷに格納されている最終
書込アドレスデータ＃ｍに等しくなるので、比較器Ｃか
らは一致信号がオア回路Ｏを経てライトモードフラグ生
成回路Ｆのリセット端子に供給され、このライトモード
フラグ生成回路Ｆをリセットさせる。
タまで読出されたときには、そのリードアドレスデータ
＃ｎはライトアドレスレジスタＷに格納されている最終
書込アドレスデータ＃ｍに等しくなるので、比較器Ｃか
らは一致信号がオア回路Ｏを経てライトモードフラグ生
成回路Ｆのリセット端子に供給され、このライトモード
フラグ生成回路Ｆをリセットさせる。
これによってライトモードフラグｆは“0"になり、ア
ドレスセレクタSaはその入力端子１に供給されるライト
アドレスデータをメモリＭのアクセスアドレスとして出
力するように切換えられて、前述したホストから次のデ
ータ転送を待機する状態に戻る。
ドレスセレクタSaはその入力端子１に供給されるライト
アドレスデータをメモリＭのアクセスアドレスとして出
力するように切換えられて、前述したホストから次のデ
ータ転送を待機する状態に戻る。
すなわち、上述のように、ライトモードフラグ生成回
路Ｆがリセット状態にあってライトモードフラグが“0"
のときには、メモリＭに書込み中であるかあるいはデー
タがすべて読出されて空になっていることを示してお
り、逆に、ライトモードフラグ生成回路Ｆがセットされ
てライトモードフラグが“1"のときには、読出されるべ
きデータがこのメモリＭに格納されていることを示して
おり、このライトモードフラグによって後位装置Ａはメ
モリＭのデータ格納状態を容易に知ることができるの
で、後位装置Ａは自己での処理状況に応じてワードリー
ド信号を送出すれば次に処理すべきデータを迅速に得る
ことができる。
路Ｆがリセット状態にあってライトモードフラグが“0"
のときには、メモリＭに書込み中であるかあるいはデー
タがすべて読出されて空になっていることを示してお
り、逆に、ライトモードフラグ生成回路Ｆがセットされ
てライトモードフラグが“1"のときには、読出されるべ
きデータがこのメモリＭに格納されていることを示して
おり、このライトモードフラグによって後位装置Ａはメ
モリＭのデータ格納状態を容易に知ることができるの
で、後位装置Ａは自己での処理状況に応じてワードリー
ド信号を送出すれば次に処理すべきデータを迅速に得る
ことができる。
このように、本発明によれば、ホストとファーストイ
ン・ファーストアウトメモリ装置との間でのデータ転送
と、ファーストイン・ファーストアウトメモリ装置と後
位装置との間のデータ転送とが時分割的に行われるの
で、１つの入出力ポートしか持たないメモリを用いなが
ら、転送されるデータが画像データなどの大量のデータ
であっても迅速かつ連続的なデータ転送が可能であると
いう、格別の効果が得られる。
ン・ファーストアウトメモリ装置との間でのデータ転送
と、ファーストイン・ファーストアウトメモリ装置と後
位装置との間のデータ転送とが時分割的に行われるの
で、１つの入出力ポートしか持たないメモリを用いなが
ら、転送されるデータが画像データなどの大量のデータ
であっても迅速かつ連続的なデータ転送が可能であると
いう、格別の効果が得られる。
また、大きな記憶容量が容易に得られる１つの入出力
ポートを有するメモリ素子を用いているために、ホスト
からファーストイン・ファーストアウトメモリ装置への
データ転送速度が低い場合であっても、後位装置が転送
されたデータを処理している間に次のデータブロックを
ホストから本発明のファーストイン・ファーストアウト
メモリ装置に転送しておくことができるので、上記のよ
うにホストとファーストイン・ファーストアウトメモリ
装置間の伝送速度の低さを吸収することができる。
ポートを有するメモリ素子を用いているために、ホスト
からファーストイン・ファーストアウトメモリ装置への
データ転送速度が低い場合であっても、後位装置が転送
されたデータを処理している間に次のデータブロックを
ホストから本発明のファーストイン・ファーストアウト
メモリ装置に転送しておくことができるので、上記のよ
うにホストとファーストイン・ファーストアウトメモリ
装置間の伝送速度の低さを吸収することができる。
さらに、本発明のファーストイン・ファーストアウト
メモリ装置と後位装置との間のデータ転送に時期は、後
位装置自体での処理状況とライトモードフラグの状態の
みによって後位装置自体が容易かつ独自に判断・要求す
ることができ、転送するデータも大規模なデータブロッ
クとすることができる。
メモリ装置と後位装置との間のデータ転送に時期は、後
位装置自体での処理状況とライトモードフラグの状態の
みによって後位装置自体が容易かつ独自に判断・要求す
ることができ、転送するデータも大規模なデータブロッ
クとすることができる。
第２図は本発明の実施例を示すブロック図、第３図は
その動作を説明するためのタイムチャートであり、この
実施例においてはメモリ素子ＭとしてSRAMを用いてお
り、例えば前述した第５図のような画像処理装置におけ
る入力側あるいは出力側に設けられる例えば64キロワー
ド×32ビットのように大きなデータブロックとして構成
されているホストからの画像データを格納するためのFI
FOメモリに適用することができる。
その動作を説明するためのタイムチャートであり、この
実施例においてはメモリ素子ＭとしてSRAMを用いてお
り、例えば前述した第５図のような画像処理装置におけ
る入力側あるいは出力側に設けられる例えば64キロワー
ド×32ビットのように大きなデータブロックとして構成
されているホストからの画像データを格納するためのFI
FOメモリに適用することができる。
なお、第１図の原理図に示した構成要素に対応する第
２図図示の構成要素には、第１図と同一の符号を付して
ある。
２図図示の構成要素には、第１図と同一の符号を付して
ある。
第３図（ａ）に示すリセット信号が解除されて“1"に
なるとこの実施例のファーストイン・ファーストアウト
メモリ装置は動作を開始するが、セット側入力端子に接
続されている受信データ終了検出手段Ｅからの“1"入力
がないためにこのライトモードフラグ生成回路Ｆはリセ
ット状態を保ち、その出力である（ｅ）図に示すライト
モードフラグｆは“0"に維持されている。
なるとこの実施例のファーストイン・ファーストアウト
メモリ装置は動作を開始するが、セット側入力端子に接
続されている受信データ終了検出手段Ｅからの“1"入力
がないためにこのライトモードフラグ生成回路Ｆはリセ
ット状態を保ち、その出力である（ｅ）図に示すライト
モードフラグｆは“0"に維持されている。
なお、受信データ終了検出回路Ｅの動作については後
に説明するが、ライトモードフラグ生成回路Ｆおよび受
信データ終了検出回路Ｅは、第４図に例示したように、
例えばＲ−Ｓフリップ・フロップ回路FFなどの双安定回
路によって構成することができる。
に説明するが、ライトモードフラグ生成回路Ｆおよび受
信データ終了検出回路Ｅは、第４図に例示したように、
例えばＲ−Ｓフリップ・フロップ回路FFなどの双安定回
路によって構成することができる。
ホストからのデータブロックをSRAMへ書込む際には、
ホストから第３図（ｂ）に示した書込信号が伝送され、
この書込信号はこのSRAMにライトイネーブル信号として
供給されるとともにゲート信号生成回路Ｇに供給され、
このゲート信号生成回路Ｇの出力によってゲートg1,g2,
g5を導通状態にする。
ホストから第３図（ｂ）に示した書込信号が伝送され、
この書込信号はこのSRAMにライトイネーブル信号として
供給されるとともにゲート信号生成回路Ｇに供給され、
このゲート信号生成回路Ｇの出力によってゲートg1,g2,
g5を導通状態にする。
そして、上記書込信号と同期して同図（ｃ）に示した
ライトデータブロックの最初のデータが上記ゲートg2,
データバスDBおよびg5を経てそのSRAMの入出力ポートに
供給され、同時にホストからライトアドレスレジスタＷ
およびセレクタSaを介して供給された同図（ｄ）に示す
アドレスデータの［１］により指定されたRAMのアドレ
ス、例えばアドレス＃１にこのデータブロックの最初の
データが格納される。
ライトデータブロックの最初のデータが上記ゲートg2,
データバスDBおよびg5を経てそのSRAMの入出力ポートに
供給され、同時にホストからライトアドレスレジスタＷ
およびセレクタSaを介して供給された同図（ｄ）に示す
アドレスデータの［１］により指定されたRAMのアドレ
ス、例えばアドレス＃１にこのデータブロックの最初の
データが格納される。
なお、上記セレクタSaはライトモードフラグｆの値に
応じて出力する信号を２つの入力の一方に切換えるもの
であり、ライトモードフラグｆが“0"のときには図の上
方の入力端子に入力しているライトアドレスデータがSR
AMの書込アドレスデータとして供給される。
応じて出力する信号を２つの入力の一方に切換えるもの
であり、ライトモードフラグｆが“0"のときには図の上
方の入力端子に入力しているライトアドレスデータがSR
AMの書込アドレスデータとして供給される。
このようにして、ホストから伝送されてきたデータブ
ロックの第１番目のデータがSRAMの例えばアドレス＃１
に格納され、次にはホストから送られてくるアドレスデ
ータが［２］とされて前記同様にしてデータブロックの
第２番目のデータがSRAMのアドレス＃２に格納される。
ロックの第１番目のデータがSRAMの例えばアドレス＃１
に格納され、次にはホストから送られてくるアドレスデ
ータが［２］とされて前記同様にしてデータブロックの
第２番目のデータがSRAMのアドレス＃２に格納される。
このようにしてホストからのデータブロックの転送が
終了すると、このデータブロックのｍ個のデータがSRAM
のアドレス＃１〜＃ｍにそれぞれ格納され、ライトアド
レスレジスタＷには、データブロックの最終データが格
納されたSRAMのアドレス＃ｍを示すアドレスデータ“m"
が格納されている。
終了すると、このデータブロックのｍ個のデータがSRAM
のアドレス＃１〜＃ｍにそれぞれ格納され、ライトアド
レスレジスタＷには、データブロックの最終データが格
納されたSRAMのアドレス＃ｍを示すアドレスデータ“m"
が格納されている。
ホストは、このデータブロックの送出が終了すると、
引き続いて第３図（ｂ）′に示した書込終了信号、およ
び、上記データブロックの最終データに続けてデータ終
了コードを送出する。
引き続いて第３図（ｂ）′に示した書込終了信号、およ
び、上記データブロックの最終データに続けてデータ終
了コードを送出する。
データ終了コードはゲート信号生成回路Ｇによって導
通状態にあるデートg1から受信データ終了検出手段Ｅに
送られ、受信データ終了検出手段Ｅでは書込終了信号と
データ終了コードの両者の存在によって例えば“1"のセ
ット信号をライトモードフラグ生成回路Ｆのセット端子
Ｓに供給して、このライトモードフラグ生成回路Ｆをセ
ットする。
通状態にあるデートg1から受信データ終了検出手段Ｅに
送られ、受信データ終了検出手段Ｅでは書込終了信号と
データ終了コードの両者の存在によって例えば“1"のセ
ット信号をライトモードフラグ生成回路Ｆのセット端子
Ｓに供給して、このライトモードフラグ生成回路Ｆをセ
ットする。
このライトモードフラグ生成回路Ｆがセットされて出
力する“1"レベルのライトモードフラグｆは、ホストか
らのデータ転送が終了したことを示すために後続する後
位装置Ｎ（例えば第５図の後位装置I1）に供給され、ま
た、リードアドレス生成回路Ｒにリセット状態を解除す
るために供給されるとともに上記セレクタSaを切換えて
SRAMのアクセスアドレスデータがこのリードアドレス生
成回路Ｒから供給されるようにする。
力する“1"レベルのライトモードフラグｆは、ホストか
らのデータ転送が終了したことを示すために後続する後
位装置Ｎ（例えば第５図の後位装置I1）に供給され、ま
た、リードアドレス生成回路Ｒにリセット状態を解除す
るために供給されるとともに上記セレクタSaを切換えて
SRAMのアクセスアドレスデータがこのリードアドレス生
成回路Ｒから供給されるようにする。
上記後位装置Ｎは“1"レベルにあるライトモードフラ
グによって受信すべきデータがSRAMに格納されているこ
とが判るので、受信可能な状態になったときに第３図
（ｆ）に示すワードリード信号を送出する。
グによって受信すべきデータがSRAMに格納されているこ
とが判るので、受信可能な状態になったときに第３図
（ｆ）に示すワードリード信号を送出する。
リードアドレス生成回路Ｒは、この後位装置Ｎからの
ワードリード信号を計数して順次１ずつ増加するリード
アドレスデータ“n"を出力し、このリードアドレスデー
タ“n"をセレクタSaを介してSRAMのアクセスアドレスデ
ータとして供給することによって、このワードリード信
号によってリードイネーブル状態にある上記SRAMの順次
のアドレスから順次のデータを読出し、この読出したデ
ータをゲート信号生成回路Ｇの出力によって導通状態に
あるゲートg6を経てデータバスDBに送出することによっ
て、上記後位装置Ｎや他の装置に転送する。
ワードリード信号を計数して順次１ずつ増加するリード
アドレスデータ“n"を出力し、このリードアドレスデー
タ“n"をセレクタSaを介してSRAMのアクセスアドレスデ
ータとして供給することによって、このワードリード信
号によってリードイネーブル状態にある上記SRAMの順次
のアドレスから順次のデータを読出し、この読出したデ
ータをゲート信号生成回路Ｇの出力によって導通状態に
あるゲートg6を経てデータバスDBに送出することによっ
て、上記後位装置Ｎや他の装置に転送する。
比較器Ｃは、上記リードアクセスデータ“n"とライト
アドレスレジスタＷに格納されているデータブロックの
最後のデータを格納したSRAMのアドレスに相当するライ
トアドレスデータ“m"とを比較しており、SRAMのアドレ
ス＃ｍからデータブロックの最後のｍ番目のデータが読
出されるときにはリードアドレスデータの値“n"が“m"
になって、ライトアドレスレジスタＷからの値“m"に等
しくなるので、SRAMからの読出しが終了するときに上記
比較器Ｃからは一致出力が得られる。
アドレスレジスタＷに格納されているデータブロックの
最後のデータを格納したSRAMのアドレスに相当するライ
トアドレスデータ“m"とを比較しており、SRAMのアドレ
ス＃ｍからデータブロックの最後のｍ番目のデータが読
出されるときにはリードアドレスデータの値“n"が“m"
になって、ライトアドレスレジスタＷからの値“m"に等
しくなるので、SRAMからの読出しが終了するときに上記
比較器Ｃからは一致出力が得られる。
この比較器Ｃの一致出力は、ライトモードフラグ生成
回路Ｆをリセットしてライトモードフラグを“0"にする
とともに割込生成手段Ｂから割込み信号を送出してホス
トに対して転送が終了してSRAM内の未転送データが無く
なったことを通知する。
回路Ｆをリセットしてライトモードフラグを“0"にする
とともに割込生成手段Ｂから割込み信号を送出してホス
トに対して転送が終了してSRAM内の未転送データが無く
なったことを通知する。
ホストがこの割込み信号を受信したときに転送すべき
データブロックがこのホストに存在していれば上述した
動作を繰返えすが、もし転送すべきデータがなければ第
３図（ａ）に点線で示したようにリセット信号を出力し
て装置を待機状態とする。
データブロックがこのホストに存在していれば上述した
動作を繰返えすが、もし転送すべきデータがなければ第
３図（ａ）に点線で示したようにリセット信号を出力し
て装置を待機状態とする。
なお、g3は後位装置Ｎあるいは他の後位装置からのデ
ータなどをデータバスDBを介してホストに転送するため
のゲート、g4はライトモードフラグをこのデータバスに
送出するためのゲートである。
ータなどをデータバスDBを介してホストに転送するため
のゲート、g4はライトモードフラグをこのデータバスに
送出するためのゲートである。
この実施例に示したファーストイン・ファーストアウ
トメモリ装置は、第５図に図示した画像処理装置におけ
る入力側のFIFOメモリFa1としてだけではなく、この入
力側のFIFOメモリと同程度の容量を有することが望まれ
るこの画像処理装置の出力側に設けられるFIFOメモリFa
2として使用するのに好適である。
トメモリ装置は、第５図に図示した画像処理装置におけ
る入力側のFIFOメモリFa1としてだけではなく、この入
力側のFIFOメモリと同程度の容量を有することが望まれ
るこの画像処理装置の出力側に設けられるFIFOメモリFa
2として使用するのに好適である。
また、上述の実施例ではメモリとしてSRAMを用いたも
のとして説明したが、DRAMなど適宜のRAMを用いてもよ
いことは明らかであろう。
のとして説明したが、DRAMなど適宜のRAMを用いてもよ
いことは明らかであろう。
本発明によれば、ホストとファーストイン・ファース
トアウトメモリ装置との間でのデータ転送と、ファース
トイン・ファーストアウトメモリ装置と後位装置との間
のデータ転送とが時分割的に行われるので、１つの入出
力ポートしか持たないメモリを用いながら、転送される
データが画像データなどの大量のデータであっても迅速
かつ連続的なデータ転送が可能であるという、格別の効
果が得られる。
トアウトメモリ装置との間でのデータ転送と、ファース
トイン・ファーストアウトメモリ装置と後位装置との間
のデータ転送とが時分割的に行われるので、１つの入出
力ポートしか持たないメモリを用いながら、転送される
データが画像データなどの大量のデータであっても迅速
かつ連続的なデータ転送が可能であるという、格別の効
果が得られる。
また、大きな記憶容量が容易に得られる１つの入出力
ポートを有するメモリ素子を用いているために、ホスト
からファーストイン・ファーストアウトメモリ装置への
データ転送速度が低い場合であっても、後位装置から転
送されたデータを処理している間に次のデータブロック
をホストから本発明のファーストイン・ファーストアウ
トメモリ装置に転送しておくことができるので、上記の
ようにホストとファーストイン・ファーストアウトメモ
リ装置間の伝送速度の低さを吸収することができる。
ポートを有するメモリ素子を用いているために、ホスト
からファーストイン・ファーストアウトメモリ装置への
データ転送速度が低い場合であっても、後位装置から転
送されたデータを処理している間に次のデータブロック
をホストから本発明のファーストイン・ファーストアウ
トメモリ装置に転送しておくことができるので、上記の
ようにホストとファーストイン・ファーストアウトメモ
リ装置間の伝送速度の低さを吸収することができる。
さらに、本発明のファーストイン・ファーストアウト
メモリ装置と後位装置との間のデータ転送に時期は、後
位装置自体での処理状況とライトモードフラグの状態の
みによって後位装置自体が容易かつ独自に判断・要求す
ることができ、転送するデータも大規模なデータブロッ
クとすることができる。
メモリ装置と後位装置との間のデータ転送に時期は、後
位装置自体での処理状況とライトモードフラグの状態の
みによって後位装置自体が容易かつ独自に判断・要求す
ることができ、転送するデータも大規模なデータブロッ
クとすることができる。
第１図は本発明の原理を示すブロック図、 第２図は本発明の実施例を示すブロック図、 第３図は第２図図示の実施例の動作を説明するためのタ
イムチャート、 第４図は受信データ終了検出回路およびライトモードフ
ラグ生成回路の例を示す図、 第５図は本発明によるFIFOを使用するのに適した画像処
理装置のブロック図である。 RAM……メモリ,F……ライトモードフラグ生成回路,W…
…ライトアドレスレジスタ,R……リードアドレス生成回
路,C……比較器、Sa……アドレスセレクタ,A……後位装
置，
イムチャート、 第４図は受信データ終了検出回路およびライトモードフ
ラグ生成回路の例を示す図、 第５図は本発明によるFIFOを使用するのに適した画像処
理装置のブロック図である。 RAM……メモリ,F……ライトモードフラグ生成回路,W…
…ライトアドレスレジスタ,R……リードアドレス生成回
路,C……比較器、Sa……アドレスセレクタ,A……後位装
置，
Claims (1)
- 【請求項１】読込みと読出しが同一の入出力ポートで行
なわれるメモリ（Ｍ）と、 前記メモリ（Ｍ）へのライトアドレスを出力するととも
に最終書込アドレス（ｍ）を記憶するライトアドレスレ
ジスタ（Ｗ）と、 後位装置（Ａ）からのワードリード信号によって前記メ
モリ（Ｍ）のリードアドレスを生成するリードアドレス
生成回路（Ｒ）と、 前記リードアドレス生成回路（Ｒ）からのリードアドレ
スと上記ライトアドレスレジスタ（Ｗ）が格納している
最終書込アドレス（ｍ）とが一致したときに一致信号を
出力する比較器（Ｃ）と、 を有するファーストイン・ファーストアウトメモリ装置
において、 ホストからの書込終了信号によってセットされてライト
モードフラグ（ｆ）を出力するとともに、ホストからの
書込信号あるいは前記比較器（Ｃ）からの一致信号によ
ってリセットされるライトモードフラグ生成回路（Ｆ）
と、 前記ライトモードフラグ（ｆ）の有無に基づいて前記メ
モリ（Ｍ）へのアクセスアドレスをリードアドレスとラ
イドアドレスとの間で切換えるアドレスセレクタ（Sa）
と、 前記メモリ（Ｍ）に読出されるべきデータが存在するこ
とを前記ライトモードフラグ（ｆ）によって前記後位装
置（Ａ）に通知する通知手段と を有し、 前記ライトモードフラグ生成回路（Ｆ）がリセットされ
てライトモードフラグ（ｆ）が出力されていない間に前
記ホストからのデータを前記メモリ（Ｍ）に順次書込
み、該ライトモードフラグ生成回路（Ｆ）がセットされ
てライトモードフラグ（ｆ）が出力されている間に該メ
モリ（Ｍ）に書込まれたデータを前記後位装置（Ａ）に
順次出力すること を特徴とするファーストイン・ファーストアウトメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178961A JP2950856B2 (ja) | 1989-07-13 | 1989-07-13 | ファーストイン・ファーストアウトメモリ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178961A JP2950856B2 (ja) | 1989-07-13 | 1989-07-13 | ファーストイン・ファーストアウトメモリ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344886A JPH0344886A (ja) | 1991-02-26 |
| JP2950856B2 true JP2950856B2 (ja) | 1999-09-20 |
Family
ID=16057688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178961A Expired - Fee Related JP2950856B2 (ja) | 1989-07-13 | 1989-07-13 | ファーストイン・ファーストアウトメモリ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950856B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279911A (ja) * | 1986-05-28 | 1987-12-04 | Alps Electric Co Ltd | キ−トツプの製造方法 |
| US5423893A (en) * | 1992-06-18 | 1995-06-13 | Kotaki; Daizo | Plastic filter, its injection molding die and producing method |
| US5650181A (en) * | 1993-06-17 | 1997-07-22 | Kotaki; Daizo | Injection molding die for producing plastic filter |
| CA2130064C (en) * | 1993-10-27 | 1999-05-18 | Cory A. Cherichetti | Method and apparatus for transferring data between a host processor and a subsystem processor in a data processing system |
| JP2535308B2 (ja) * | 1993-11-30 | 1996-09-18 | アルプス電気株式会社 | キ―トップ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778689A (en) * | 1980-11-04 | 1982-05-17 | Nec Corp | First in first out memory having high speed and large capacity |
| EP0206743A3 (en) * | 1985-06-20 | 1990-04-25 | Texas Instruments Incorporated | Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution |
-
1989
- 1989-07-13 JP JP1178961A patent/JP2950856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344886A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |