JPS6244352B2 - - Google Patents
Info
- Publication number
- JPS6244352B2 JPS6244352B2 JP56021274A JP2127481A JPS6244352B2 JP S6244352 B2 JPS6244352 B2 JP S6244352B2 JP 56021274 A JP56021274 A JP 56021274A JP 2127481 A JP2127481 A JP 2127481A JP S6244352 B2 JPS6244352 B2 JP S6244352B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- sense circuit
- latch
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 210000004027 cell Anatomy 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 210000000352 storage cell Anatomy 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置に関し、特にサイクル時間の
短縮に関する。
短縮に関する。
現在の計算機、特にフオン・ノイマン形と呼ば
れる計算機は、フオン・ノイマン・ボトル・ネツ
クと呼ばれる処理装置と記憶装置の間の情報転送
に関する隘路がある。これを解決する手段とし
て、並列処理を指向した各種の計算機アーキテク
チヤが提案されている。この種のアーキテクチヤ
は、パイプライン技術をベースのひとつとして利
用するものが多い。しかしながら、現在のパイプ
ライン技術は記憶装置の速度、容量の制限から、
記憶からのデータを読み出し、パイプラインの流
れの中にデータを揃えることに関し隘路がある。
れる計算機は、フオン・ノイマン・ボトル・ネツ
クと呼ばれる処理装置と記憶装置の間の情報転送
に関する隘路がある。これを解決する手段とし
て、並列処理を指向した各種の計算機アーキテク
チヤが提案されている。この種のアーキテクチヤ
は、パイプライン技術をベースのひとつとして利
用するものが多い。しかしながら、現在のパイプ
ライン技術は記憶装置の速度、容量の制限から、
記憶からのデータを読み出し、パイプラインの流
れの中にデータを揃えることに関し隘路がある。
現在、この隘路を解決する手段としては、中間
に高速小容量の記憶装置を配置する記憶階層と、
複数の記憶ブロツクをインタリーブする方式があ
るが、記憶階層はデータにローカリテイが無いと
効果が得られず、インタリーブ方式は記憶ブロツ
クへのデータ割付けが不適当な場合、ブロツクレ
ベルでの競合を起こす。
に高速小容量の記憶装置を配置する記憶階層と、
複数の記憶ブロツクをインタリーブする方式があ
るが、記憶階層はデータにローカリテイが無いと
効果が得られず、インタリーブ方式は記憶ブロツ
クへのデータ割付けが不適当な場合、ブロツクレ
ベルでの競合を起こす。
これを解決するためには、記憶装置自体の動作
をもパイプライン化するのが適当であるが、現在
大容量の記憶用の集積回路は記憶セルを特定する
ビツト例（アドレス情報）を受信してから所定の
データを出力するまでの時間間隔（アクセスタイ
ム）が長く、さらに、次にデータを得るまでの時
間間隔（サイクルタイム）はさらに長くなるた
め、パイプライン化しにくい欠点がある。
をもパイプライン化するのが適当であるが、現在
大容量の記憶用の集積回路は記憶セルを特定する
ビツト例（アドレス情報）を受信してから所定の
データを出力するまでの時間間隔（アクセスタイ
ム）が長く、さらに、次にデータを得るまでの時
間間隔（サイクルタイム）はさらに長くなるた
め、パイプライン化しにくい欠点がある。
本発明はこのような欠点を解決すべくなされた
もので、記憶装置を構成する各手段を独立して動
作させ、各手段をパイプライン化して同時動作さ
せることによつて、アドレスを短いサイクルタイ
ムで次々に送り、アクセスタイムの後、所定のデ
ータが短いサイクルタイムで次々と得られるよう
にしたものである。以下、本発明を図面について
詳細に説明する。
もので、記憶装置を構成する各手段を独立して動
作させ、各手段をパイプライン化して同時動作さ
せることによつて、アドレスを短いサイクルタイ
ムで次々に送り、アクセスタイムの後、所定のデ
ータが短いサイクルタイムで次々と得られるよう
にしたものである。以下、本発明を図面について
詳細に説明する。
第１図は本発明の一実施例を示すブロツク図で
あり、１はアドレスレシーバ、２はアドレスデコ
ーダ、３はリードラツチ、４はライトラツチ、５
は記憶セル群、６はセンス回路群、７はデータド
ライバ、８はデータレシーバ、９はデータラツチ
である。
あり、１はアドレスレシーバ、２はアドレスデコ
ーダ、３はリードラツチ、４はライトラツチ、５
は記憶セル群、６はセンス回路群、７はデータド
ライバ、８はデータレシーバ、９はデータラツチ
である。
本実施例では記憶動作は５相で構成され、第２
図にこのタイムチヤートを示す。相でアドレス
情報をアドレスレシーバ１に読み込む。この動作
が書き込みを指定するものであれば、書き込みデ
ータをデータレシーバ８に読み込む。相でデコ
ーダ２でアドレス情報をデコードし、リードラツ
チ３に送る。書き込みデータはデータラツチ９に
送られる。相でリードラツチ３で特定される記
憶セル５のデータをセンス回路６に取り込む。書
き込みデータが有るときは当該書き込みデータが
センス回路６に取り込まれる。さらにリードラツ
チ３のアドレス情報はライトラツチ４に送られ
る。相でセンス回路６のデータがライトラツチ
４で特定される記憶セル５に再書き込みされる。
相でセンス回路６のデータがデータドライバ７
に送られる。第２図は５個のアドレス情報につい
ての動作を示している。この記憶動作では、アク
セスタイムに５相の時間間隔を必要とするが、１
相のサイクルタイムで任意の記憶セルのデータが
得られる。このために記憶装置を構成する各部分
は各々独立して動作し、同時に各々異なるアドレ
スのための記憶装置動作を行なう。
図にこのタイムチヤートを示す。相でアドレス
情報をアドレスレシーバ１に読み込む。この動作
が書き込みを指定するものであれば、書き込みデ
ータをデータレシーバ８に読み込む。相でデコ
ーダ２でアドレス情報をデコードし、リードラツ
チ３に送る。書き込みデータはデータラツチ９に
送られる。相でリードラツチ３で特定される記
憶セル５のデータをセンス回路６に取り込む。書
き込みデータが有るときは当該書き込みデータが
センス回路６に取り込まれる。さらにリードラツ
チ３のアドレス情報はライトラツチ４に送られ
る。相でセンス回路６のデータがライトラツチ
４で特定される記憶セル５に再書き込みされる。
相でセンス回路６のデータがデータドライバ７
に送られる。第２図は５個のアドレス情報につい
ての動作を示している。この記憶動作では、アク
セスタイムに５相の時間間隔を必要とするが、１
相のサイクルタイムで任意の記憶セルのデータが
得られる。このために記憶装置を構成する各部分
は各々独立して動作し、同時に各々異なるアドレ
スのための記憶装置動作を行なう。
本実施例では、大容量集積記憶回路を前堤と
し、ダイナミツク型の記憶セルを想定している。
従つて、第２図で示すように、記憶セル群５は
相、相で使用される。しかし記憶セル群５は、
第３図に示すように相の前半でセンス回路に取
り込み（Ｒ）、相の後半でセンス回路で書き込
む（Ｗ）ので記憶セル群５は時間的に重なつて使
用されない。一方、センス回路群は相、相、
相で使用される。これに対しては、３個のセン
ス回路を順次使用することでサポートする。
し、ダイナミツク型の記憶セルを想定している。
従つて、第２図で示すように、記憶セル群５は
相、相で使用される。しかし記憶セル群５は、
第３図に示すように相の前半でセンス回路に取
り込み（Ｒ）、相の後半でセンス回路で書き込
む（Ｗ）ので記憶セル群５は時間的に重なつて使
用されない。一方、センス回路群は相、相、
相で使用される。これに対しては、３個のセン
ス回路を順次使用することでサポートする。
第４図は記憶セル群５とセンス回路群６の具体
例を示す。記憶セル群５は多数の記憶セル５−
１，５−２，…５−ｎからなり、図に示すように
ワード線ａ−１，ａ−２，…ａ−ｎ、ビツト線ｂ
が接続される。センス回路群６は３個のセンス回
路６−１，６−２，６−３からなり、それぞれゲ
ートを介してビツト線ｂに接続される。各ゲート
はセンス回路選択部１０からのクロツクψC-1，
ψC-2，ψC-3で開かれる。３つのセンス回路の動
作状態は第３図に示される。ビツト線ｂにはまた
クロツクψDで開くゲートを介してデータラツチ
９が接続される。
例を示す。記憶セル群５は多数の記憶セル５−
１，５−２，…５−ｎからなり、図に示すように
ワード線ａ−１，ａ−２，…ａ−ｎ、ビツト線ｂ
が接続される。センス回路群６は３個のセンス回
路６−１，６−２，６−３からなり、それぞれゲ
ートを介してビツト線ｂに接続される。各ゲート
はセンス回路選択部１０からのクロツクψC-1，
ψC-2，ψC-3で開かれる。３つのセンス回路の動
作状態は第３図に示される。ビツト線ｂにはまた
クロツクψDで開くゲートを介してデータラツチ
９が接続される。
以下にその動作を説明する。データの読出しで
は、 (イ) センス回路選択部１０により、例えばクロツ
クψC-1をオン状態にし、センス回路６−１と
ビツト線ｂとを電気的に接続する。同時にリー
ドラツチ３で特定されるワード線、例えばａ−
１がオン状態になり、記憶セル５−１の状態が
センス回路６−１に取り込まれる。
は、 (イ) センス回路選択部１０により、例えばクロツ
クψC-1をオン状態にし、センス回路６−１と
ビツト線ｂとを電気的に接続する。同時にリー
ドラツチ３で特定されるワード線、例えばａ−
１がオン状態になり、記憶セル５−１の状態が
センス回路６−１に取り込まれる。
(ロ) 次いで、クロツクψC-1がオフ状態になり、
ビツト線ｂとセンス回路６−１を電気的に切り
離した後、センス回路選択部１０は、別のクロ
ツク、例えばψC-2をオン状態にする。
ビツト線ｂとセンス回路６−１を電気的に切り
離した後、センス回路選択部１０は、別のクロ
ツク、例えばψC-2をオン状態にする。
(ハ) センス回路６−１はその後、取り込んだ記憶
セルの状態信号を増幅する。一方、リードラツ
チ３の情報はライトラツチ４に送られる。
セルの状態信号を増幅する。一方、リードラツ
チ３の情報はライトラツチ４に送られる。
(ニ) 第相の後半で、クロツクψC-1は再びオン
状態になり、ライトラツチ４で特定される記憶
セル５−１に再書き込みされる。
状態になり、ライトラツチ４で特定される記憶
セル５−１に再書き込みされる。
(ホ) 次いで、クロツクψC-1をオフ状態にし、記
憶セル群５と電気的に切り離した後、センス回
路６−１から出力信号を得る。センス回路選択
部１０は別のクロツク、例えばψC-3をオン状
態にする。
憶セル群５と電気的に切り離した後、センス回
路６−１から出力信号を得る。センス回路選択
部１０は別のクロツク、例えばψC-3をオン状
態にする。
データの書き込みでは、上述の(イ)の部分でワー
ド線ａ−１は動作させず、クロツクψDをオン状
態にし、データラツチ９の状態をセンス回路６−
１に取り込む。(ロ)〜(ホ)は上述と全く同じである。
ド線ａ−１は動作させず、クロツクψDをオン状
態にし、データラツチ９の状態をセンス回路６−
１に取り込む。(ロ)〜(ホ)は上述と全く同じである。
なお、本実施例では、第３図で明らかなよう
に、連続する２つのアドレスが同じで、さらに、
書き込み、読み出しの順に指定されると、読み出
されたデータは書き込む前のデータになる。従つ
て、この状況を検出できる機構と、書き込みデー
タを一時保留する機構とを用意し、当該状況を検
出したら、センス回路群６から出力されるデータ
の代りに一時保留したデータを読み出しデータと
して与える機構が集積記憶回路内、又は、別の付
加回記として必要である。
に、連続する２つのアドレスが同じで、さらに、
書き込み、読み出しの順に指定されると、読み出
されたデータは書き込む前のデータになる。従つ
て、この状況を検出できる機構と、書き込みデー
タを一時保留する機構とを用意し、当該状況を検
出したら、センス回路群６から出力されるデータ
の代りに一時保留したデータを読み出しデータと
して与える機構が集積記憶回路内、又は、別の付
加回記として必要である。
以上に説明したように、本発明によれば、アク
セスタイムより短いサイクルタイムでアドレス情
報が読み込まれ、さらに任意の記憶セルのデータ
を、前記の短いサイクルタイムで取り出せるの
で、この集積記憶回路を使用することにより記憶
装置の効果的なパイプラインが実現できる。
セスタイムより短いサイクルタイムでアドレス情
報が読み込まれ、さらに任意の記憶セルのデータ
を、前記の短いサイクルタイムで取り出せるの
で、この集積記憶回路を使用することにより記憶
装置の効果的なパイプラインが実現できる。
第１図は本発明の一実施例を示すブロツク図、
第２図および第３図はその動作を説明するタイム
チヤート、第４図は第１図の記憶セル群とセンス
回路群の具体例を示す図である。 １……アドレスレシーバ、２……アドレスデコ
ーダ、３……リードラツチ、４……ライトラツ
チ、５……記憶セル群、６……センス回路群、７
……データドライバ、８……データレシーバ、９
……データラツチ、１０……センス回路選択部。
第２図および第３図はその動作を説明するタイム
チヤート、第４図は第１図の記憶セル群とセンス
回路群の具体例を示す図である。 １……アドレスレシーバ、２……アドレスデコ
ーダ、３……リードラツチ、４……ライトラツ
チ、５……記憶セル群、６……センス回路群、７
……データドライバ、８……データレシーバ、９
……データラツチ、１０……センス回路選択部。
Claims (1)
- １ 記憶セル群を有する記憶装置であつて、記憶
セル群のアドレスを受信し、記憶セル群に与える
手段と、与えられたアドレスによつて記憶セルの
データの読出し書込みを行なう手段と、読出され
たデータを送出する手段とを有し、上記各手段は
独立して動作し、上記各手段をパイプライン化し
て同時動作させることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021274A JPS57135489A (en) | 1981-02-16 | 1981-02-16 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021274A JPS57135489A (en) | 1981-02-16 | 1981-02-16 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57135489A JPS57135489A (en) | 1982-08-21 |
| JPS6244352B2 true JPS6244352B2 (ja) | 1987-09-19 |
Family
ID=12050534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021274A Granted JPS57135489A (en) | 1981-02-16 | 1981-02-16 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57135489A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597061B1 (en) * | 1983-01-03 | 1998-06-09 | Texas Instruments Inc | Memory system using pipleline circuitry for improved system |
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577068A (en) * | 1978-12-06 | 1980-06-10 | Hitachi Ltd | Main memory unit |
-
1981
- 1981-02-16 JP JP56021274A patent/JPS57135489A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577068A (en) * | 1978-12-06 | 1980-06-10 | Hitachi Ltd | Main memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57135489A (en) | 1982-08-21 |
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