JPH0152838B2 - - Google Patents
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- JPH0152838B2 JPH0152838B2 JP56142742A JP14274281A JPH0152838B2 JP H0152838 B2 JPH0152838 B2 JP H0152838B2 JP 56142742 A JP56142742 A JP 56142742A JP 14274281 A JP14274281 A JP 14274281A JP H0152838 B2 JPH0152838 B2 JP H0152838B2
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- JP
- Japan
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- memory
- refresh
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- bus
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Links
- 230000015654 memory Effects 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101100024330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MSB1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、メモリのリフレツシユ方式、特にパ
イプライン処理によつてデータを処理する装置の
中で、メモリがパイプラインサイクルの中のひと
つのモジユールとして位置付けられている場合の
メモリのリフレツシユ方式に関するものである。
イプライン処理によつてデータを処理する装置の
中で、メモリがパイプラインサイクルの中のひと
つのモジユールとして位置付けられている場合の
メモリのリフレツシユ方式に関するものである。
メモリのリフレツシユは、メモリとしてダイナ
ミツク型MOS（Metal Oxide Semiconductor）
RAM（Randam Access Memory）が用いられ
ている場合、メモリの内容保持のために必要不可
欠のものである。
ミツク型MOS（Metal Oxide Semiconductor）
RAM（Randam Access Memory）が用いられ
ている場合、メモリの内容保持のために必要不可
欠のものである。
従来、この種の装置の中のメモリのリフレツシ
ユは、メモリ装置内にリフレツシユ機構を設け、
一定時間間隔毎にメモリの読み出しや書き込みを
中継させてリフレツシユを行なう方法やメモリの
読み出しや書き込みサイクルに、リフレツシユサ
イクルを無条件に付加してリフレツシユを行うよ
うな方法等が用いられていた。前者の方法の場
合、通常のメモリの読み出しや書き込みを中断さ
せるためにパイプラインサイクルを乱し、中断さ
せるためのハードウエアは複雑なものとなる。後
者の方法の場合、パイプラインサイクルを乱すこ
とはないが、メモリの基本の読み出し、書き込み
サイクルにリフレツシユサイクルが付加されてい
るので、基本メモリサイクルを時間的に長くとる
必要があり、メモリのリフレツシユが時間的に必
要でない場合であつてもリフレツシユをしてしま
うという無駄が生じ、パフオーマンスの低下をま
ねく等の欠点があつた。
ユは、メモリ装置内にリフレツシユ機構を設け、
一定時間間隔毎にメモリの読み出しや書き込みを
中継させてリフレツシユを行なう方法やメモリの
読み出しや書き込みサイクルに、リフレツシユサ
イクルを無条件に付加してリフレツシユを行うよ
うな方法等が用いられていた。前者の方法の場
合、通常のメモリの読み出しや書き込みを中断さ
せるためにパイプラインサイクルを乱し、中断さ
せるためのハードウエアは複雑なものとなる。後
者の方法の場合、パイプラインサイクルを乱すこ
とはないが、メモリの基本の読み出し、書き込み
サイクルにリフレツシユサイクルが付加されてい
るので、基本メモリサイクルを時間的に長くとる
必要があり、メモリのリフレツシユが時間的に必
要でない場合であつてもリフレツシユをしてしま
うという無駄が生じ、パフオーマンスの低下をま
ねく等の欠点があつた。
本発明の目的は、上記欠点を取り除き効率のよ
いメモリのリフレツシユができる方式を提供する
ことにある。
いメモリのリフレツシユができる方式を提供する
ことにある。
本発明はパイプライン処理によつて読み出し情
報（リードアドレス）や書込み情報（ライトアド
レス）が与えられる複数のメモリのリフレツシユ
方式において、リフレツシユ用情報（リフレツシ
ユアドレス）を前記リードアドレスやライトアド
レスと独立に供給し、これを使つて前記複数のメ
モリが順次リフレツシユを行なうようにしたこと
を特徴とするもので、とくにリフレツシユアドレ
ス供給用のパイプラインバスとリード、ライトア
ドレス供給用のパイプラインバスとを分離し、リ
フレツシユアドレスの存在を検出する検出手段を
設けたことを特徴とする。
報（リードアドレス）や書込み情報（ライトアド
レス）が与えられる複数のメモリのリフレツシユ
方式において、リフレツシユ用情報（リフレツシ
ユアドレス）を前記リードアドレスやライトアド
レスと独立に供給し、これを使つて前記複数のメ
モリが順次リフレツシユを行なうようにしたこと
を特徴とするもので、とくにリフレツシユアドレ
ス供給用のパイプラインバスとリード、ライトア
ドレス供給用のパイプラインバスとを分離し、リ
フレツシユアドレスの存在を検出する検出手段を
設けたことを特徴とする。
以下に本発明の一実施例を詳細に説明する。第
１図に本発明を用いたメモリ装置の構成例を示
す。０５，０６，および０７は、メモリ装置へ入
力される情報で、データ、アドレスおよび制御の
情報をそれぞれ示す。１１は入力される情報０
５，０６，および０７をパイプライン処理するた
めのラツチである。１２はデータの読み出しや書
き込みを行なうメモリで、ダイナミツク型の
MOS RAMで、１３はメモリ１２の読み出し、
書き込みおよびリフレツシユを行なうための制御
部である。１４，１６および１７は、ラツチ１１
で入力情報０５，０６および０７をラツチした情
報をそれぞれ示し、４はメモリ１２へ送られるデ
ータ、１６はメモリ１２のアドレス情報、１７は
メモリ１２の読み出し、書き込みやリフレツシユ
を行なうための制御情報である。１５はメモリ１
２の制御部１３により制御され、メモリにより出
力されるデータを示している。２１〜２７は１１
〜１７に対応する。３１はメモリ２２で処理され
た情報をラツチするラツチで３４，３６，および
３７はラツチ３１でラツチされたデータ、アドレ
スおよび制御の情報をそれぞれ示し、次のパイプ
ラインの処理モジユールへ送られる。データ、ア
ドレスおよび制御情報のビツト幅はそれぞれ８ビ
ツト、８ビツトおよび２ビツトで、メモリ１２の
読み出しや書き込みは、アドレス８ビツトのうち
のMost Significant Bit（MSB）が１のときに行
なわれメモリ２２の読み出しや書き込みは、アド
レスのMSBが０のときに行なわれる。
１図に本発明を用いたメモリ装置の構成例を示
す。０５，０６，および０７は、メモリ装置へ入
力される情報で、データ、アドレスおよび制御の
情報をそれぞれ示す。１１は入力される情報０
５，０６，および０７をパイプライン処理するた
めのラツチである。１２はデータの読み出しや書
き込みを行なうメモリで、ダイナミツク型の
MOS RAMで、１３はメモリ１２の読み出し、
書き込みおよびリフレツシユを行なうための制御
部である。１４，１６および１７は、ラツチ１１
で入力情報０５，０６および０７をラツチした情
報をそれぞれ示し、４はメモリ１２へ送られるデ
ータ、１６はメモリ１２のアドレス情報、１７は
メモリ１２の読み出し、書き込みやリフレツシユ
を行なうための制御情報である。１５はメモリ１
２の制御部１３により制御され、メモリにより出
力されるデータを示している。２１〜２７は１１
〜１７に対応する。３１はメモリ２２で処理され
た情報をラツチするラツチで３４，３６，および
３７はラツチ３１でラツチされたデータ、アドレ
スおよび制御の情報をそれぞれ示し、次のパイプ
ラインの処理モジユールへ送られる。データ、ア
ドレスおよび制御情報のビツト幅はそれぞれ８ビ
ツト、８ビツトおよび２ビツトで、メモリ１２の
読み出しや書き込みは、アドレス８ビツトのうち
のMost Significant Bit（MSB）が１のときに行
なわれメモリ２２の読み出しや書き込みは、アド
レスのMSBが０のときに行なわれる。
次に、これらの情報のフオーマツトを第２図に
示す。データはD0〜D7の８ビツト、アドレスは
A0〜A7の８ビツト、制御情報はメモリのリフレ
ツシユのための情報RF1ビツトとメモリの読み出
し、書き込みのための情報Ｒ／W1ビツトの計２
ビツトから成つている。
示す。データはD0〜D7の８ビツト、アドレスは
A0〜A7の８ビツト、制御情報はメモリのリフレ
ツシユのための情報RF1ビツトとメモリの読み出
し、書き込みのための情報Ｒ／W1ビツトの計２
ビツトから成つている。
第３図にメモリ１２とその制御部１３の詳細な
構成例を示す。５０はダイナミツク型MOS
RAM、５１，５２は二種類の８ビツト情報を入
力し、いずれか一方の８ビツト情報を出力するマ
ルチプレクサ、５３はマルチプレクサ５１，５２
の中で用いている１ビツト当りの回路構成を示
し、５３は３入力NOR回路、５５は２入力
NAND回路、５４，５６はインバータをそれぞ
れ示している。１４は８ビツトのデータ情報、１
５は８ビツトのデータ情報をそれぞれ示し、デー
タ情報１４は、メモリ５０へ書き込まれるが、マ
ルチプレクサ５１，５２を介して１５のデータ情
報となる。１６は８ビツトのアドレス情報で８ビ
ツトの中でMSB1ビツトは、メモリ５０の選択情
報で残り７ビツトがメモリ５０のアドレスとな
る。１７はメモリ５０から読み出される情報でマ
ルチプレクサ５１へ入力される。１８はマルチプ
レクサ５１から出力される８ビツトの情報でメモ
リ５０の書き込みデータとなり、かつ、マルチプ
レクサ５２の入力となる。１９はアンドレス情報
１１６の８ビツトの中のMSB1ビツトの情報であ
る。６０，６１は制御情報で、６０はメモリのリ
フレツシユを行なうための情報で、この情報が１
のときメモリのリフレツシユを行なう。６１はメ
モリの読み出しや書き込みのための情報でこの情
報が１のときメモリの読み出しを、０のときメモ
形への書き込みを行なう。６２，６３はマルチプ
レクサ５１の二種類の情報１４と１７の切り換え
信号で信号６２が１レベルのとき情報１４をマル
チプレクサ５１より出力し、信号６３が１レベル
のとき情報１７をマルチプレクサ５１より出力す
る。６４，６５はマルチプレクサ５２への二種類
の情報１４と１８を切り換える信号で信号６４が
１レベルのとき情報１４を、信号６５が１レベル
のとき情報１８をそれぞれマルチプレクサ５２よ
り出力する。
構成例を示す。５０はダイナミツク型MOS
RAM、５１，５２は二種類の８ビツト情報を入
力し、いずれか一方の８ビツト情報を出力するマ
ルチプレクサ、５３はマルチプレクサ５１，５２
の中で用いている１ビツト当りの回路構成を示
し、５３は３入力NOR回路、５５は２入力
NAND回路、５４，５６はインバータをそれぞ
れ示している。１４は８ビツトのデータ情報、１
５は８ビツトのデータ情報をそれぞれ示し、デー
タ情報１４は、メモリ５０へ書き込まれるが、マ
ルチプレクサ５１，５２を介して１５のデータ情
報となる。１６は８ビツトのアドレス情報で８ビ
ツトの中でMSB1ビツトは、メモリ５０の選択情
報で残り７ビツトがメモリ５０のアドレスとな
る。１７はメモリ５０から読み出される情報でマ
ルチプレクサ５１へ入力される。１８はマルチプ
レクサ５１から出力される８ビツトの情報でメモ
リ５０の書き込みデータとなり、かつ、マルチプ
レクサ５２の入力となる。１９はアンドレス情報
１１６の８ビツトの中のMSB1ビツトの情報であ
る。６０，６１は制御情報で、６０はメモリのリ
フレツシユを行なうための情報で、この情報が１
のときメモリのリフレツシユを行なう。６１はメ
モリの読み出しや書き込みのための情報でこの情
報が１のときメモリの読み出しを、０のときメモ
形への書き込みを行なう。６２，６３はマルチプ
レクサ５１の二種類の情報１４と１７の切り換え
信号で信号６２が１レベルのとき情報１４をマル
チプレクサ５１より出力し、信号６３が１レベル
のとき情報１７をマルチプレクサ５１より出力す
る。６４，６５はマルチプレクサ５２への二種類
の情報１４と１８を切り換える信号で信号６４が
１レベルのとき情報１４を、信号６５が１レベル
のとき情報１８をそれぞれマルチプレクサ５２よ
り出力する。
次に、第４図および第５図をもとに、メモリが
リフレツシユされる動作について説明する。第４
図はＡ，ＢおよびＣの三種類の情報が、第２図で
示すフオーマツトで第１図に示すメモリ装置に、
パイプラインサイクル時間ｔで順次到着する場合
のタイミング図を示している。第５図は第４図で
のＡ，ＢおよびＣの情報のフオーマツトを示して
いる。まずある時刻に情報Ａが第１図に示すラツ
チ１１にラツチされると、情報Ａのアドレス情報
８ビツトのMSBは０であるから、第１図におけ
るメモリ１２を選択しない。次に時間ｔ後、情報
Ａは第１図におけるラツチ２１に、情報Ｂはラツ
チ１１にラツチされる。情報Ａは、第１図におけ
るメモリ２２を選択し、制御情報のRF＝０、
Ｒ／Ｗ＝０であるから、アドレス情報20H番地
に、データ情報DATA Ａを書き込む。情報Ｂは
RF＝１であり、第３図における信号２３が１と
なつて、情報Ｂのアドレス情報05H番地のデータ
を読み出し、同じ番地へ書き込む動作を行ない
05H番地のデータがリフレツシユされる。同様に
時間2t後、情報Ａは第１図におけるラツチ３１に
ラツチされ、次の処理モジユールへ行き、情報Ｂ
はラツチ２１に、情報Ｃはラツチ１１にそれぞれ
ラツチされる。情報Ｂは、第１図におけるメモリ
２２の05H番地のデータリフレツシユを行ない、
情報Ｃは、アドレスのMSBが１であるからメモ
リ１２を選択し、制御情報弐Ｒ／Ｗ＝１であるか
らそのアドレス情報Ｈ番地よりデータを読み
出し、読み出した情報を情報Ｃのデータ情報
DATA Ｃとする。このように、ひとつのリフレ
ツシユ用情報Ｂにより、ふたつのメモリ１２，２
２が順次リフレツシユされる。当然、メモリの全
データをリフレツシユする必要があるので、全デ
ータをリフレツシユすべき時間内に、リフレツシ
ユ用情報のアドレス情報をメモリの全データをリ
フレツシユできるように変化させながら、パイプ
ラインのバスへ流す必要がある。
リフレツシユされる動作について説明する。第４
図はＡ，ＢおよびＣの三種類の情報が、第２図で
示すフオーマツトで第１図に示すメモリ装置に、
パイプラインサイクル時間ｔで順次到着する場合
のタイミング図を示している。第５図は第４図で
のＡ，ＢおよびＣの情報のフオーマツトを示して
いる。まずある時刻に情報Ａが第１図に示すラツ
チ１１にラツチされると、情報Ａのアドレス情報
８ビツトのMSBは０であるから、第１図におけ
るメモリ１２を選択しない。次に時間ｔ後、情報
Ａは第１図におけるラツチ２１に、情報Ｂはラツ
チ１１にラツチされる。情報Ａは、第１図におけ
るメモリ２２を選択し、制御情報のRF＝０、
Ｒ／Ｗ＝０であるから、アドレス情報20H番地
に、データ情報DATA Ａを書き込む。情報Ｂは
RF＝１であり、第３図における信号２３が１と
なつて、情報Ｂのアドレス情報05H番地のデータ
を読み出し、同じ番地へ書き込む動作を行ない
05H番地のデータがリフレツシユされる。同様に
時間2t後、情報Ａは第１図におけるラツチ３１に
ラツチされ、次の処理モジユールへ行き、情報Ｂ
はラツチ２１に、情報Ｃはラツチ１１にそれぞれ
ラツチされる。情報Ｂは、第１図におけるメモリ
２２の05H番地のデータリフレツシユを行ない、
情報Ｃは、アドレスのMSBが１であるからメモ
リ１２を選択し、制御情報弐Ｒ／Ｗ＝１であるか
らそのアドレス情報Ｈ番地よりデータを読み
出し、読み出した情報を情報Ｃのデータ情報
DATA Ｃとする。このように、ひとつのリフレ
ツシユ用情報Ｂにより、ふたつのメモリ１２，２
２が順次リフレツシユされる。当然、メモリの全
データをリフレツシユする必要があるので、全デ
ータをリフレツシユすべき時間内に、リフレツシ
ユ用情報のアドレス情報をメモリの全データをリ
フレツシユできるように変化させながら、パイプ
ラインのバスへ流す必要がある。
なお、この実施例では各パイプサインのバスの
データ、アドレス、制御情報のビツト幅は固定で
メモリはパイプラインバス上連続して接続されて
いるが、ビツト幅は可変であつても何らさしつか
えなく、メモリが連続して接続されていなくても
何ら問題はない。
データ、アドレス、制御情報のビツト幅は固定で
メモリはパイプラインバス上連続して接続されて
いるが、ビツト幅は可変であつても何らさしつか
えなく、メモリが連続して接続されていなくても
何ら問題はない。
以上のように本発明によるメモリのリフレツシ
ユ方式を用いると、ひとつのリフレツシユ用情報
をパイプライン上のバスに流すことによつてパイ
プライン上のバスに接続された複数個のメモリを
パイプラインサイクルを乱すことなくリフレツシ
ユすることができるため、コスト．パフオーマン
スのよいメモリのリフレツシユを行なうことがで
きる。
ユ方式を用いると、ひとつのリフレツシユ用情報
をパイプライン上のバスに流すことによつてパイ
プライン上のバスに接続された複数個のメモリを
パイプラインサイクルを乱すことなくリフレツシ
ユすることができるため、コスト．パフオーマン
スのよいメモリのリフレツシユを行なうことがで
きる。
第１図は、この発明を用いたメモリ装置の一実
施例構成図、第２図は第１図のバス上を流れる情
報のフオーマツト、第３図は、メモリとその制御
部の構成図、第４図は、タイミング図および第５
図は、情報のフオーマツト例を示す図である。 ０５〜０７、１４〜１７、２４〜２７、３４，
３６，３７……パイプラインバス、１１，２１，
３１……ラツチ、１２，２２，５０……メモリ、
１３，２３……メモリの制御部、１７，１８……
データ．バス、５１，５２……マルチプレクサ、
５３……マルチプレクサの回路例、６０，６１…
…制御信号、１９……アドレスのMSB、６２〜
６５……マルチプレクサの制御信号、５３……３
入力NOR回路、５４，５６……インバータ、５
５……２入力NAND回路。
施例構成図、第２図は第１図のバス上を流れる情
報のフオーマツト、第３図は、メモリとその制御
部の構成図、第４図は、タイミング図および第５
図は、情報のフオーマツト例を示す図である。 ０５〜０７、１４〜１７、２４〜２７、３４，
３６，３７……パイプラインバス、１１，２１，
３１……ラツチ、１２，２２，５０……メモリ、
１３，２３……メモリの制御部、１７，１８……
データ．バス、５１，５２……マルチプレクサ、
５３……マルチプレクサの回路例、６０，６１…
…制御信号、１９……アドレスのMSB、６２〜
６５……マルチプレクサの制御信号、５３……３
入力NOR回路、５４，５６……インバータ、５
５……２入力NAND回路。
Claims (1)
- 【特許請求の範囲】 １ データを転送するバスと、該バスに接続され
た複数のメモリとを有し、これらメモリの読み出
し情報や書込み情報をパイプライン処理に従つて
前記バスに与えることによつて読み出しや書込み
が制御されるメモリ装置において、前記読み出し
情報や書込み情報以外にメモリのリフレツシユ用
情報を前記バスに与え、該リフレツシユ用情報の
存在を検出することによつて前記複数のメモリを
順次リフレツシユするようにしたことを特徴とす
るメモリのリフレツシユ方式。 ２ パイプラインバスに夫々接続された複数のメ
モリのリフレツシユ方式において、各メモリへ供
給される読み出し情報や書込み情報が転送される
パイプラインバスとは独立に設けられたリフレツ
シユ情報転送用のパイプラインバスを使つて前記
複数のメモリにリフレツシユ情報を順次供給する
ようにしたことを特徴とするメモリのリフレツシ
ユ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142742A JPS5845694A (ja) | 1981-09-10 | 1981-09-10 | メモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142742A JPS5845694A (ja) | 1981-09-10 | 1981-09-10 | メモリのリフレツシユ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5845694A JPS5845694A (ja) | 1983-03-16 |
| JPH0152838B2 true JPH0152838B2 (ja) | 1989-11-10 |
Family
ID=15322517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142742A Granted JPS5845694A (ja) | 1981-09-10 | 1981-09-10 | メモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845694A (ja) |
-
1981
- 1981-09-10 JP JP56142742A patent/JPS5845694A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5845694A (ja) | 1983-03-16 |
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