KR970017656A - 버스트 모드를 가진 고속 반도체 메모리 - Google Patents

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Abstract

반도체 메모리 장치는 기준 클릭을 입력하기 위한 입력 회로(101) 기준 클럭에 동기하여 외부 입력 신호를 래칭하기 위한 입력 버퍼 회로(111), 및 기억된 데이타를 기준 클럭에 동기하여 외부로 출력하기 위한 출력 버퍼 회로(110)을 가진다. 입력 버퍼 회로 및 출력 버퍼 회로는 하나 및 동일한 기억된 데이타를 처리에 대하여 기준 클럭에 각각의 상이한 에지에서 동작하게 구성한 것이다. 상기 장치는 외부 입력 신호에 따라 기억된 데이타를 판독하고 입력 버퍼 회로가 동작하는 에지에 따라서만 동작하도록 하는 내부 판독 회로 시스템을 포함한다. 내부 판독 시스템 및 출력 버퍼 회로 사이에, 기억된 데이타가 출력 버퍼에 의해 출력될 때까지 내부 판독 회로 시스템에 의해 판독된 기억된 데이타를 일시적으로 기억한다. 상기 구조는 게이트 지연이 거의 없고 면적이 증가하지 않는 그 버스트 모드 메모리 장치의 제공을 가능하게 한다.

Description

버스트 모드를 가진 고속 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 제1실시예의 장치의 동작을 설명하는데 또한 사용되는 타이밍 차트도.

Claims (37)

  1. 기준 클럭(CLK)을 입력하기 위한 입력 회로(101), 상기 기준 클럭에 동기하여 외부 입력 신호(ADD,DQ,/RAS,/CAS,/WE,/CS)를 래칭하기 위한 입력 버퍼 회로(102,104,111), 및 상기 기준 클럭에 동기하여 기억된 데이타를 외부로 출력하기 위한 출력 버퍼 회로(110)를 포함하며, 상기 입력 버퍼 회로 및 상기 출력 버퍼 회로가 하나 및 동일한 기억 데이타 처리에 대하여 상기 기준 클럭의 가기 다른 에지에서 동작하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 외부 입력 신호에 따라 상기 기억 데이타를 판독해 내며, 상기 출력 버퍼 회로를 제외하고 구성된 내부 판독 회로 시스템은 상기 입력 버퍼 회로가 동작하는 에지에 의해서만 동작하도록 되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 내부 판독 회로 시스템에 의해 판독된 상기 기억 데이타를 상기 출력 버퍼에 의해 출력될 때까지 일시적으로 기억하는 버퍼 회로(106; 106′; 106″)를 상기 내부 판독 회로 시스템과 상기 출력 버퍼 회로간에 설치한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 버퍼 회로는 입력 제어 신호(DSEL)에 의해 데이타의 입력이 제어되고 출력 제어 신호(OSEL)에 의해 데이타의 출력이 제어되도록 메모리 회로(REG0∼REG4)를 복수개 병렬로 접속하여 구성한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 입력 제어 신호는 상기 입력 버퍼 회로를 동작시키는 상기 기준 클럭의 에지에 따른 타이밍에서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 입력 제어 신호는 상기 입력 버퍼 회로를 동작시키는 상기 기준 클럭의 에지에 따른 타이밍에서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 입력 제어 신호는 상기 기준 클럭에 의해 제어되는 제1카운터 회로(107)에 의해 선택 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 출력 제어 신호는 상기 기준 클럭에 의해 제어되는 제2카운터 회로(108)에 의해 선택 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 기준 클럭의 동일 에지에 따라 강제적으로 상기 제1카운터 회로를 소정의 값으로 설정하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 기준 클럭의 동일 에지에 따라 강제적으로 상기 제2카운터 회로를 소정의 값으로 설정하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제3항에 있어서, 상기 내부 판독 회로 시스템의 적어도 일부(MARR)를 복수 구비하여, 하나의 기준 클럭에 의해 실질적으로 동시에 복수의 상기 기억 데이타가 상기 버퍼 회로의 출력으로 판독되도록 구성한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서 상기 버퍼 회로를 구성하는 복수의 메모리 회로(REG0-REG4)가 각각 입력 단자(IOBUS(E),IOBUS(O))를 갖고, 상기 입력 단자는 각기 다른 입력 제어 신호(DSEL0(E)-DSEL4(E),OSEL0(O)∼DSEL4(O))에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 버퍼 회로를 구성하는 복수의 메모리 회로(REG0∼REG4)가 각각 입력단자(IOBUS(E),IOBUS(O))를 갖고, 상기 입력 단자는 각기 다른 입력 제어 신호(DSELO(E)-DSEL4(E),DSEL0(E)-DSEL4(O))에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 버퍼 회로를 구성하는 복수의 메모리 회로(REG0∼REG4)가 각각 입력단자(IOBUS(E),IOBUS(O))를 갖고, 상기 입력 단자는 각기 다른 입력 제어 신호(OSELO(E)∼OSEL4(E),DSEL0(O)∼DSEL4(O))에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 버퍼 회로로의 데이타의 입력을 제어하기 위한 상기 입력 제어 신호가 상기 내부 판독 회로 시스템의 판독용으로 사용되는 어드레스 신호(YADD)에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 버퍼 회로로의 데이타의 입력을 제어하기 위한 상기 입력 제어 신호가 상기 내부 판독 회로 시스템의 판독용으로 사용되는 어드레스 신호(YADD)에 의해 제어되는 것을 특징으로 하는 반도체 메 모리 장치.
  17. 제14항에 있어서, 상기 버퍼 회로로의 데이타의 입력을 제어하기 위한 상기 입력 제어 신호가 상기 내부 판독 회로 시스템의 판독용으로 사용되는 어드레스 신호(YADD)에 의해 제어되는 것을 특징으로 하는 반도체 메 모리 장치.
  18. 제15항에 있어서, 상기 버퍼 회로를 구성하는 상기 복수의 메모리 회로 중에서, 복수의 메모리 회로가 실질적으로 동시에 각자 다른 상기 기억 데이타에 대하여 입력을 하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 버퍼 회로를 구성하는 상기 복수의 메모리 회로 중에서, 복수의 메모리 회로가 실질적으로 동시에 각각 다른 상기 기억 데이타에 대하여 입력을 하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 버퍼 회로를 구성하는 상기 복수의 메모리 회로 중에서, 복수의 메모리 회로가 실질적으로 동시에 각각 다른 상기 기억 데이타에 대하여 입력을 하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제3항에 있어서, 상기 버퍼 회로를 구성하는 복수의 메모리 회로(DSEL0∼DSEL4) 각각이 외부 출력에서의 로우 출력, 하이 출력 및 고 임피던스 출력에 대응하는 3개의 값을 기억하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  22. 제3항에 있어서, 상기 버퍼 회로에 의해 데이타를 출력하기 위한 상기 출력 제어 신호를 생성하는 상기 기준 클럭의 클럭 에지가 상기 데이타를 칩의 외부로 출력하는 타이밍을 발생하는 상기 기준 클릭의 클럭 에지의 1사이클 전인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제3항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와, 판독 명령에 의해 데이타의 출력을 지시하는 클럭 에지 간의 사이클 중에서 최대의 사이클 수와 동일한 수의 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제18항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와 판독명령에 의해 데이타의 출력을 지시하는 클럭 에지 간의 사이클 중에서 최대의 사이클 수와 동일한 기수의 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제19항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와 판독명령에 의해 데이타의 출력을 지시하는 클럭 에지 간의 사이클 중에서 최대의 사이클의 수와 동일한 기수의 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제20항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와, 판독명령에 의해 데이타의 출력을 지시하는 클럭 에지 간의 사이클 중에서 최대의 사이클 수와 동일한 기수의 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제18항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와 판독명령에 의해 데이타의 출력을 지시하는 클럭 에지 간의 사이클 최대의 사이클의 수와 동일한 우수의 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 내용 없음.
  29. 제20항에 있어서, 상기 기준 클럭중에서 판독을 지시하는 클럭 에지와 판독명령에 의해 데이타 출력을 지시하는 클럭 에지 간의 사이클 중에서 최대의 사이클의 수와 동일한 우수한 메모리 회로로 상기 버퍼 회로가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 버스트 전송 기능을 구비한 반도체 메모리 장치에 있어서, 어드레스 신호(ADD)로부터 기준 클럭 신호(CLK)에 따라 내부 열 어드레스(YADD)를 생성하고, 프리 디코드된(pre-decoded)열 어드레스를 디코더(105)를 통하여 메모리 셀 어레이(MARR)의 선택 라인(YSW)에 접속된 메모리 셀로부터 데이타를 센스 증폭기(SA) 및 판독용 증폭기(113)를 통해 입력/출력 버스(IOBUS)로 판독해 내는 회로 시스템을 포함하되, 이 회로 시스템은 하나 및 동일한 사이클에서 복수의 처리 동작이 실행되는 파이프 라인 시스템과, 복수의 신호 경로가 병렬로 제공되는 프리페치 시스템 중 하나에 의해 적어도 구성되며; 및 상기 입력/출력 버스와 출력 버퍼 회로(110) 사이에 선입 선출형 버퍼 회로(106,106′,106″)를 제공하여, 상기 메모리 셀로부터의 상기 데이터가 상기 선입 선출형 버퍼 회로에 도달할 때까지 상기 기준 클럭에 대하여 비동기적으로 처리되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  31. 버스트 전송 기능을 구비한 반도체 메모리 장치에 있어서, 어드레스 신호(ADD)로부터 기준 클럭 신호(CLK)에 따라 내부 열 어드레스(YADD)를 생성하고, 프리 디코드된 열 어드레스를 디코더(105)를 통하여 메모리 셀 어레이(MARR)의 선택 라인(YSW)에 접속된 메모리 셀로부터 데이타를 센스 증폭기(SA) 및 판독용 증폭기(113)를 통해 입력/출력 버스(IOBUS)로 판독해 내는 회로 시스템을 포함하되, 이 회로 시스템은 하나 및 동일한 사이클에서 복수의 처리 동작이 실행되는 파이프 라인 시스템과, 복수의 신호 경로가 병렬로 제공되는 프리페치 시스템 중 하나에 의해 적어도 구성되며; 및 상기 회로 시스템과 출력 버퍼 회로 사이에 선입 선출형 버퍼 회로(106,106′,106″)를 제공하여, 상기 선입 선출형 버퍼 회로로의 입력은 내부 데이타 입력/출력 타이밍에 대응하여 제1카운터에 의해 발생된 입력 제어 신호(DSEL)에 의해 제어되고, 상기 선입 선출형 버퍼회로로부터의 출력은 /CAS 레이턴시(latency)에 의해 제어되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서, 상기 /CAS 레이턴시가 큰 경우에는 상기 파이프라인 시스템과 상기 프리페치 시스템 양자를 사용하고, 상기 기준 클럭의 2클럭 마다 우수 및 기수 양자의 입력/출력 버스의 데이타를 상기 내부 열 어드레스 신호를 참조하여 상기 데이타가 출력되는 순서로 상기 선입 선출형 버퍼 회로에 인입하고, 상기 /CAS 레이턴시가 작은 경우에는 상기 기준 클럭의 클럭마다 상기 내부 열 어드레스 신호를 참조하여 우수 입력/출력 버스 혹은 기수 입력/출력 버스 중의 하나의 데이타를 상기 선입 선출형 버퍼 회로에 인입하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  33. 제31항에 있어서, 상기 /CAS 레이턴시가 큰 경우에는 상기 파이프라인 시스템과 상기 프리페치 시스템 양자를 사용하고, 상기 기준 클럭의 2클럭 마다 우수 및 기수 양자의 입력/출력 버스의 데이타를 상기 내부 열 어드레스 신호를 참조하여 상기 데이타가 출력되는 순서로 상기 선입 선출형 버퍼 회로에 인입하고, 상기 /CAS 레이턴시가 작은 경우에는 상기 기준 클럭의 클럭마다 상기 내부 열 어드레스 신호를 참조하여 우수 입력/출력 버스 혹은 기수 입력/출력 버스 중의 하나의 데이타를 상기 선입 선출형 버퍼 회로에 인입하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  34. 제30항에 있어서, 상기 입력/출력 버스는 상보형 신호를 전송하는 입력/출력 버스(112,112′)로 구성되며, 상기 선입 선출형 버퍼 회로는 “1” 또는 “0” 외에 Hi-Z상태를 유지 및 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  35. 제31항에 있어서, 상기 입력/출력 버스는 상보형 신호를 전송하는 입력/출력 버스(112,112′)로 구성되며, 상기 선입 선출형 버퍼 회로는 논리 “1” 또는 “0”외에 Hi-Z 상태를 유지 및 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  36. 제32항에 있어서, 상기 입력/출력 버스는 상보형 신호를 전송하는 입력/출력 버스(112,112′)로 구성되며, 상기 선입 선출형 버퍼 회로는 논리 “1” 또는 “0”외에 Hi-Z상태를 유지 및 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  37. 제33항에 있어서, 상기 입력/출력 버스는 상보형 신호를 전송하는 입력/출력 버스(112,112′)로 구성되며, 상기 선입 선출형 버퍼 회로는 논리 “1” 또는 “0”외에 Hi-Z상태를 유지 및 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334480B1 (ko) * 1998-01-13 2002-04-26 가네꼬 히사시 개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하
KR100486199B1 (ko) * 1997-08-11 2005-09-12 삼성전자주식회사 반도체메모리장치의하이임피던스제어신호발생회로

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3406790B2 (ja) * 1996-11-25 2003-05-12 株式会社東芝 データ転送システム及びデータ転送方法
KR100230415B1 (ko) * 1997-03-31 1999-11-15 윤종용 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
USRE39579E1 (en) * 1997-04-04 2007-04-17 Renesas Technology Corp. Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system
KR100271713B1 (ko) * 1997-05-28 2001-03-02 김영환 반도체 메모리 소자의 파이프 카운터 장치
US5973993A (en) 1998-02-27 1999-10-26 Micron Technology, Inc. Semiconductor memory burst length count determination detector
CN1154111C (zh) 1998-04-01 2004-06-16 睦塞德技术公司 异步流水线半导体存储器
CA2233789C (en) 1998-04-01 2013-06-11 Ian Mes Semiconductor memory asynchronous pipeline
JP4226686B2 (ja) * 1998-05-07 2009-02-18 株式会社東芝 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ
TW430815B (en) * 1998-06-03 2001-04-21 Fujitsu Ltd Semiconductor integrated circuit memory and, bus control method
KR100304963B1 (ko) * 1998-12-29 2001-09-24 김영환 반도체메모리
US6081479A (en) * 1999-06-15 2000-06-27 Infineon Technologies North America Corp. Hierarchical prefetch for semiconductor memories
JP2000260181A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 同期型半導体記憶装置
JP3289701B2 (ja) * 1999-04-12 2002-06-10 日本電気株式会社 半導体記憶装置
JP3926506B2 (ja) * 1999-05-28 2007-06-06 富士通株式会社 半導体記憶装置
JP4315552B2 (ja) 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
KR100647360B1 (ko) * 2000-06-30 2006-11-17 주식회사 하이닉스반도체 웨이브 파이프라인 페치 카운터 회로
WO2002005281A2 (en) 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
KR100391151B1 (ko) * 2000-11-20 2003-07-12 삼성전자주식회사 동기 반도체 메모리 장치 및 그의 동작방법
US6545942B2 (en) * 2001-02-21 2003-04-08 Fujitsu Limited Semiconductor memory device and information processing unit
US6788593B2 (en) * 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
DE10121165B4 (de) * 2001-04-30 2011-02-03 Qimonda Ag Verfahren und Vorrichtung zum Initialisieren einer asynchronen Latch-Kette
US6707740B2 (en) * 2001-08-03 2004-03-16 Fujitsu Limited Semiconductor memory
KR100406543B1 (ko) 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
JP4026753B2 (ja) * 2002-07-25 2007-12-26 株式会社日立製作所 半導体集積回路
US20050010726A1 (en) * 2003-07-10 2005-01-13 Rai Barinder Singh Low overhead read buffer
US6928013B2 (en) * 2003-08-12 2005-08-09 Elite Semiconductor Memory Technology Inc. Timing control method for operating synchronous memory
US6970395B2 (en) * 2003-09-08 2005-11-29 Infineon Technologies Ag Memory device and method of reading data from a memory device
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
WO2006085545A1 (ja) * 2005-02-09 2006-08-17 Nec Corporation トグル型磁気ランダムアクセスメモリ及びトグル型磁気ランダムアクセスメモリの書き込み方法
US7245552B2 (en) * 2005-06-22 2007-07-17 Infineon Technologies Ag Parallel data path architecture
JP4600825B2 (ja) * 2005-09-16 2010-12-22 エルピーダメモリ株式会社 半導体記憶装置
US8880812B1 (en) 2010-03-31 2014-11-04 Marvell International Ltd. WWN table management systems and methods
US7707338B1 (en) * 2006-04-06 2010-04-27 Marvell International Ltd. WWN table management system and method
US7573770B1 (en) * 2007-07-16 2009-08-11 Lattice Semiconductor Corporation Distributed front-end FIFO for source-synchronized interfaces with non-continuous clocks
US8711639B2 (en) * 2010-11-02 2014-04-29 Micron Technology, Inc. Data paths using a first signal to capture data and a second signal to output data and methods for providing data
US10019170B2 (en) * 2016-03-30 2018-07-10 Micron Technology, Inc. Controlling timing and edge transition of a delayed clock signal and data latching methods using such a delayed clock signal
KR20210042465A (ko) * 2019-10-10 2021-04-20 에스케이하이닉스 주식회사 메모리

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02168496A (ja) * 1988-09-14 1990-06-28 Kawasaki Steel Corp 半導体メモリ回路
JPH05266652A (ja) * 1992-03-23 1993-10-15 Hitachi Ltd パイプライン動作型メモリシステム
JP3284281B2 (ja) * 1993-03-12 2002-05-20 株式会社日立製作所 半導体記憶装置
JP2742220B2 (ja) * 1994-09-09 1998-04-22 松下電器産業株式会社 半導体記憶装置
KR0156969B1 (ko) * 1995-05-15 1998-12-01 김주용 버스트 페이지 억세스 장치
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5621695A (en) * 1995-07-17 1997-04-15 Galvantech, Inc. SRAM with simplified architecture for use with pipelined data
KR100186291B1 (ko) * 1995-08-09 1999-05-15 안시환 폴리에스테르 수지의 제조방법 및 이를 위한 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486199B1 (ko) * 1997-08-11 2005-09-12 삼성전자주식회사 반도체메모리장치의하이임피던스제어신호발생회로
KR100334480B1 (ko) * 1998-01-13 2002-04-26 가네꼬 히사시 개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하

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Publication number Publication date
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