KR100194571B1 - 반도체 메모리 및 그 기입 방법 - Google Patents

반도체 메모리 및 그 기입 방법 Download PDF

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Abstract

본 발명의 반도체 메모리에 있어서, 외부 어드레스와 동일한 기준 클럭에 의해 입력되고, 프리페치된 내부 어드레스 신호의 결정 이전에 칩에 입력되는 제1데이타 유닛은 이 데이타가 래치되는 모든 래치 회로로 래치된다. 다음 기준 클럭에 의해 어드레스가 결정된 이후에는, 칩에 입력되는 제2및 연속 데이타 유닛은 어드레스 신호에 따라 래치되는 래치 회로에만 입력된다. 이러한 방법으로, 내부 어드레스 신호 프로세싱이 제1데이타 유닛의 래칭 시간에 완료되지 않더라도, 상기 제1데이타 유닛과 상기 제2및 연속 데이타 유닛 모두는 외부로부터의 어드레스에 의해 지정된 프리페치 회로 내에 래치될 수 있다.

Description

반도체 메모리 및 그 기입 방법
본 발명은 반도체 메모리에 관한 것으로서, 특히 버스트 모드(burst mode)를 가진 고속 메모리 기입 방법에 관한 것이다.
근래에, CPU 및 주 메모리에서 사용되는 DRAM 사이의 속도차가 문제가 되고 있다. 비약적인 CPU 속도의 개선에 비해 DRAM의 속도는 제한적으로 개선되므로, DRAM은 CPU의 요구를 수용하지 못한다. 고속 CPU를 채택하는 컴퓨터 시스템에서, 주 메모리에 비해 작은 부분인 고속 캐시 메모리(cache memory)가 속도차를 보상하기 위해서 CPU 칩 내에 제공되거나 또는 외부로부터 칩에 연결된다.
캐시 메모리는 주 메모리 내의 데이타의 일부분의 복사본을 포함한다. 이러한 데이타의 복사본은 연속 어드레스(consecutive address)의 다수의 데이타 유닛 단위로 취급되며, 이러한 단위는 페이지로 지칭된다. 소망의 데이타가 캐시 메모리 내에 나타나지 않는다면, 소망의 데이타는 주 메모리로부터 캐시 메모리로 새로이 복사되고, 이러한 복사는 페이지 단위로 실행된다.
결과적으로, 이러한 시스템 유형의 주 메모리는 고속으로 연속 데이타의 스트링을 입력 및 출력할 수 있어야 한다. 이러한 목적을 위한 방법에 있어서, 단순히 시작 어드레스를 표시함으로써, 이러한 어드레스를 포함하는 데이타 스트링은 클럭 신호에 동기화되어 입력 또는 출력된다.
그러한 방법은 버스트 입력/출력으로 지칭되며, 한 어드레스의 지시를 통해 입력 또는 출력되는 데이타 스트링의 길이는 버스트 길이이다. 동기 DRAM은 버스트 입력/출력을 수행하는 메모리의 전형적인 일 예이다.
일반적으로, 범용 DRAM(제1페이지 모드를 가진 DRAM)의 어드레스 억세스 시간은 20ns 단위(50MHz)이다. 동기 DRAM용 데이타의 한 유닛을 프로세스하는데 걸리는 시간은 기본적으로 범용 DRAM과 같으나, 내부 프로세스를 멀티플렉싱하고 다수의 데이타 유닛을 동시에 프로세스하므로써 한 데이타 유닛의 완전한 프로세스 시간은 감소될 수 있으므로, 입력/출력의 속도를 높여 100MHz의 속도를 얻는다.
내부 프로세스를 멀티플렉스하는 방법으로는 파이프라인(pipeline) 방법 및 프리패치(prefetch) 방법이 있다.
파이프라인 방법은 내부 프로세스를 다수의 스테이지로 분할하며, 각 스테이지를 통해서 한 데이타 유닛에 관련된 정보를 순차적으로 프로세스한다. 다시 말하면, 제1스테이지에서 프로세스되는 제1데이타 유닛은 다음 클럭 사이클 시에는 제2스테이지에서 프로세스되며, 동시에, 제2데이타 유닛은 제1스테이지에서 프로세스된다. 각 스테이지에서의 프로세스가 병렬 및 동시에 수행되므로, 수개의 스테이지에서의 데이타는 병렬로 프로세스된다.
그러한 방법에 있어서, 병렬 수행의 정도는 증가될 수 있고, 버스트 입력/출력의 속도는 스테이지의 수를 늘리고 각 스테이지의 프로세스를 줄임으로써 증가될 수 있다. 그러나, 스테이지 사이의 분할 점의 수는 DRAM 내의 프로세스 관계에 의해서 제한된다. 또한, 최소 클럭 주기는 최장 시간이 걸리는 스테이지와 부합한다.
또한, 스테이지를 연결하는 회로의 오버해드의 증가로 인하여, 스테이지의 수는 실제적으로는 3 또는 4로 제한된다.
프리페치 방법에 있어서, 모든 내부 프로세스는 병렬로 수행되며, 병렬-직렬 변환은 입력/출력부에서 수행된다. 이러한 방법에서 멀티플렉싱의 정도를 증가시키기 위해서는, 병렬 프로세스되는 데이타 유닛의 수는 증가된다. 그러므로 이러한 방법은 병렬의 정도에 비례해서 다수의 유사 회로가 필요하여, 회로의 스케일을 증가시키고 회로를 실현하는데 필요한 칩 표면 영역을 증가시킨다. 또한, 이러한 방법에서, 데이타의 입력/출력은 병렬의 정도에 따라 유닛으로 수행되어야 하며, 병렬의 정도 이하의 데이타 유닛은 입력 또는 출력될 수 없다. 결과적으로, 병렬 정도를 증가시키면 기능의 자유도를 감소시킨다. 이러한 이유로, 병렬의 정도 또는 멀티플렉싱의 정도는 2로 제한된다.
상술한 두가지 방법에 의해 데이타 멀티플렉싱의 정도를 높임으로서 속도의 증가가 실현될 수 있지만, 멀티플렉싱의 정도는 여러가지 이유로 제한된다. 그러나, 상술한 2 방법의 조합은 내부 프로세스를 더욱 멀티플렉스하고 입력/출력을 가속하는 수단으로서 고려될 수 있다. 파이프라인 방법의 일부 또는 전 스테이지에서 프리패치 방법이 이용되므로서 그러한 방법이 되는데, 이는 결합 파이프라인/프리패치 방법(이하, 결합 방법이라 한다)으로서 공지된다.
리드 동안, 메모리의 내부 프로세스는(1)외부 신호(명령, 어드레스)의 래칭 및 프로세싱, (2) 셀 배열로부터 데이타 리드, (3)외부로 데이타를 출력하는 순서로 수행된다. 라이트 동안, 프로세싱은(1)외부 신호(명령, 어드레스, 데이타)의 래칭 및 프로세싱, 및(2)셀 배열로 데이타를 라이트하는 순서로 진행된다.
여기서, 라이트 동안의 데이타의 레칭 외에도 리드 동안 외부로의 데이타 출력은 외부와의 신호 교환을 포함하므로 프리페칭 단계에서 멀티플렉싱은 불가능하다. 대조적으로, 입력/출력 경로를 멀티플렉싱하는 프리페칭을 통해 셀 배열로의 입력/출력은 멀티플렉스될 수 있다. 명령의 프로세싱 및 레칭에 있어서, 다수 데이타 유닛의 프리페칭 부분은 한 명령에 대해 입력/출력되므로, 프로세싱 시스템은 단일 시스템 마저도 다수 데이타 유닛에 대한 프로세싱을 수행할 수 있다. 유사하게, 어드레스를 래칭 및 프로세싱함에 있어서, 내부 어드레스는 한 외부 어드레스에 대한 다수의 데이타 유닛의 프리페치 부분에 대해 결정될 수 있다.
그러므로, 각 프로세스에서 프리페치의 존재 유무가 상이하므로, 스테이지는 조합된 방법에서 이러한 프로세싱 수에 의해 제한된다. 여기서, 각각의 프로세스는 다수의 스테이지로 구성된다.
종래 기술의 그러한 조합 방법의 예로서, 제1도은 종래예를 도시하는 회로도이고, 제2도는 종래 기술예의 동작을 도시하는 시간 흐름도이다.
제1도의 종래예는 어드레스의 내부 프로세싱이 수행되는 어드레스 입력으로부터의 제1스테이지 및 데이타 입력/출력이 내부 프로세스된 어드레스에 의해 표시된 셀에 대해 수행되는 제2스테이지를 포함한다. 리드 시에, 이러한 관점에서 데이타 출력하기 위한 프로세싱에 대해 실제적으로 더 많은 스테이지가 필요하지만, 이러한 스테이지들은 본 발명의 이러한 부분들과는 연관이 없으므로 생략되었다.
제2스테이지에서, 2-비트 프리페치 동작이 수행된다. 2개의 동시 동작 라이트 증폭기(9 및 10) 및 각각 연결된 데이타 래치 회로(5 및 6)이 이러한 목적으로 제공된다. 데이타 래치 회로(5 및 6)로의 입력이 래치 신호(LP0 및 LP1)에 따라 수행되며, 이는 래치 펄스 발생 회로(4')로부터 출력된다. 종래 기술의 본 예가 2-비트 프리페치 동작을 사용하지만, 더 많은 비트의 병렬 동작도 또한 가능하다.
라이트 시에, 라이트 명령 신호(CMD) 및 버스트 동작에 의해 외부 어드레스 단자로부터 먼저 라이트될 어드레스(외부 어드레스 신호; EA0)가 기준 클럭 신호(CLK)에 따라 시간(T0)에서 입력된다. 외부 어드레스는 명령 입력의 시간에만 입력된다.
어드레스 버퍼 회로(1)은 외부 어드레스 신호(EA0)를 래치하고, 기본적으로 내부 어드레스 발생 회로(2)는 버스트 동작을 초래하기 위해서 외부 어드레스 신호(EA0)로부터 내부 어드레스 신호(IA0)를 발생한다. 수 ns의 시간 간격이 내부 어드레스신호(IA0)를 발생하기 위해서 필요하다. 먼저 라이트될 데이타(ED0)는 외부 어드레스 입력과 동시에 데이타-인 버퍼 회로(3)로 입력된다. 이 데이타(ED0)는 버스트의 시작 데이타이며, 데이타 래치 회로(5 또는 6)에 입력된다. 데이타가 입력되는 데이타 래치 회로는 어떤 라이트 증폭기(9 또는 10)에 데이타가 입력되며, 어떤 메모리 셀에 데이타가 라이트되는 지를 결정한다.
따라서, 어드레스 신호(IA0)는 데이타 래치 회로(5 및 6)에 데이타를 저장하도록 동작하기 위해 어떤 래치 신호(LP0 또는 LP1)를 사용하는지를 판단하는데 필요하다.
상술한 것처럼, 내부 어드레스 신호(IA0)는 일정 양의 시간(수 ns) 동안 발생되지 않고, 따라서 데이타 저장은 이러한 시간 기간이 종료될 때까지 지연된다.
내부 어드레스 신호(IA0)의 발생을 위한 대기 이후에, 데이타(ED0)는 데이타 래치회로(5) 내에 저장된다.
다음 기준 클럭 신호에서, 버스트의 데이타 제2유닛(ED1)은 외부로부터 입력된다.
데이타(ED1)은 데이타(ED0)와 동일한 공정을 수행하며 데이타 래치 회로(6)에 저장된다. 데이타 버스(7 및 8)을 각각 통과한 데이타 래치 회로(5 및 6)의 출력은 라이트 증폭기(9 및 10)에 의해 쌍으로 형성되며, 메모리 배열(11)로 라이트된다.
프리페치 방법에 있어서, 조합 방법과 같이, 외부로부터 입력된 다수의 데이타 유닛은 칩 내에서 병렬로 프로세스되고, 데이타의 병렬-직렬 변환은 칩 내에서 병렬로 프로세스된 칩 외부 데이타로 직렬 출력되도록 수행된다.
외부 어드레스 신호 및 제1데이타 유닛은 외부로부터 동시에 정상적으로 입력된다.
또한, 한 순서내의 데이타 유닛과 병렬 프로세스되는 데이타내의 데이타는 제1데이타 유닛과 동시에 입력되는 어드레스 신호에 의해 결정된다.
따라서, 종래예에서, 병렬-직렬 변환은 외부로부터 입력된 어드레스 신호가 내부적으로 프로세스될 동안 수행되지 않는다.
리드 시에, 병렬-직렬 변환은 셀 배열을 억세스한 이후에 수행된다. 셀 배열을 억세스하기 위해서는, 어드레스 신호의 내부 프로세스는 반드시 먼저 완료되어야 한다. 어드레스 신호의 내부 프로세싱은 병렬-직렬 변환 시기에 미리 완료되어, 어떠한 문제도 제기되지 않는다.
그러나, 셀 배열을 억세스할때 억세스되는 모든 데이타는 라이트시에 반드시 프리페치되어야 하며, 그러므로 직렬-병렬 변환은 반드시 그전에 완료되어야 하며, 마지막 데이타의 변환이 셀 배열 억세스에 대해 시간에 맞추기 위해서 이전에 입력된 데이타의 변환은 마지막 데이타 이전에 수행되어야 한다. 그러므로 라이트 시에 어드레스 내부 프로세싱은 직렬-병렬 변환을 수행하기 위해서 셀 배열 억세스 이전에 수행되어야 한다. 반대로, 어드레스의 내부 프로세싱 기간이 데이타의 입력 시간에서 래칭 시간까지보다 더 걸린다면, 데이타의 래칭은 지연되어야 하고, 라이트 속도는 그러므로 느려진다.
본 발명의 목적은 고속 버스트 모드를 가지는 반도체 메모리를 제공하는 것이다.
본 발명에 따른 반도체 메모리는, 버스트 입력 기능을 가지며, 내부 데이타 프로세싱시에 다수의 데이타 래치 회로를 구비하여 외부로부터 직렬로 입력되는 데이타를 상기 다수치 데이타 래치 회로에 저장함으로써 직렬-병렬 변환을 행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리의 기입 모드에 따르면, 버스트 입력의 제1데이타 유닛은 외부로부터 입력되는 어드레스 신호와는 무관하게 다수의 데이타 래치 회로중 저장될 수 있는 모든 회로에 처장되고, 후속 데이타 유닛은 외부로부터 입력되는 어드레스 신호에 따라 각각 다수의 데이타 래치 회로 중 하나의 데이타 래치 회로에 저장되는 것을 특징으로 한다.
본 발명의 반도체 메모리에 따르면, 외부 어드레스와 동일한 기준 클럭에 따라 입력되고 프리페치된 내부 어드레스 신호의 결정 전에 칩에 입력되는 제1데이타 유닛은 이러한 데이타 유닛이 래치되는 모든 래치 회로에서 래치된다. 다음 기준 클럭에 의한 어드레스의 결정 이후에, 칩에 입력되는 제2및 연속 데이타 유닛은 어드레스 신호에 의해 래치가 야기되는 래치 회로로만 입력된다.
이러한 방법으로, 내부 어드레스 신호 프로세싱이 제1데이타 유닛의 래칭 시간에서 완료되지 않았더라도, 제1데이타 유닛과 제2데이타 유닛 및 연속되는 데이타 유닛 모두는 외부로부터의 어드레스에 의해 지정되는 프리페치 회로 내에서 래치된다.
본 발명의 상술한 및 다른 목적, 특성 및 이득은 본 발명의 예를 도시하는 첨부된 도면을 참조로 한 아래의 설명에서 분명해진다.
제1도은 종래 기술의 반도체 메모리의 예를 도시하는 회로도.
제2도는 제1도의 종래예에 대한 시간 차트도.
제3도는 본 발명의 실시예에 따른 반도체 메모리를 도시하는 회로도.
제4도는 제3도에 도시된 반도체 메모리에 대한 시간 차트도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 버퍼 회로 2 : 내부 어드레스 발생 회로
3 : 데이타 인 버퍼 회로 4, 4' : 래치 펄스 발생 회로
5, 6 : 데이타 래치 회로 7, 8 : 데이타 버스
9, 10 : 라이트 증폭기 11 : 메모리 셀 어레이
CLK : 기준 클럭 신호 CMD : 라이트 명령 회로
EA, EA0, EA1 : 외부 어드레스 신호 ED, ED0, ED1 : 외부 데이타 신호
IA, IA0. 내부 어드레스 신호 LP0, LP1 : 래치 신호
T0∼T9 : 시간
제1도에 도시된 종래예에서와 같이, 본 실시예는 어드레스의 내부 프로세싱이 수행되는 어드레스 입력으로부터의 제1스테이지, 및 입력/출력이 내부적으로 프로세스된 어드레스에 의해 지정된 셀에 대해 수행되는 제2 스테이지를 포함한다. 리딩 시에, 순차적인 제3스테이지는 데이타 출력까지의 프로세싱을 수행하는데 실제적으로 필요하지만, 이 스테이지는 본 발명과 관련되지 않으므로 여기서는 생략된다. 또한, 최소 필요 파이프라인 구성은 본 실시예에서 도시되며, 더 세분화된 파이프라인 구조가 또한 사용된다.
제2스테이지는 2-비트 프리페치 동작을 수행한다. 2개의 동시 수행 라이트 증폭기(9 및 10) 및 각각이 연결된 데이타 래치 회로(5 및 6)가 이러한 목적으로 제공된다. 데이타 래치 회로(5 및 6)로의 입력은 래치 신호(LP0 및 LP1)에 의해 수행되고, 이는 래치 발생 회로(4)로부터 출력된다. 본 실시예가 2-비트 프리페치 동작을 사용하지만, 더 많은 비트를 포함하는 병렬 동작도 또한 가능하다.
본 실시예의 동작은 제4도의 시간 차트도를 참조로 다음에 설명된다.
라이팅 시에, 버스트 동작에서 라이트될 라이트 명령 신호(CMD) 및 제1어드레스(외부 어드레스 신호)는 기준 클럭 신호(CLK)와 일치하여 시간(T0)에서 입력된다.
외부 어드레스(EA)는 명령 입력 시에만 입력된다.
어드레스 버퍼 회로(1)는 외부 어드레스 신호(EA0)를 래치하며, 이 신호를 기준으로 내부 어드레스 발생 회로(2)는 버스트 동작을 수행하기 위하여 외부 어드레스 신호(EA0)로부터 내부 어드레스 신호(IA0)를 발생한다. IA0의 발생에는 일정량의 시간(수 ns)이 필요하다.
외부 어드레스의 입력과 동시에, 먼저 라이트될 데이타(EBO)는 데이타-인버퍼 회로(3)에 입력된다. 이러한 데이타 유닛은 버스트의 시작 데이타이다. 이러한 데이타는 래치 신호(LP0 및 LP1)와 일치하여 래치 회로(5 및 6) 모두에 입력된다.
따라서, 데이타 래치 회로(5 및 6) 모두의 내용은 이 때 동일하다. 이러한 동작이 어드레스 신호와 무관하게 수행되므로, 상술한 외부 어드레스(EA0)로부터의 내부 어드레스 신호(IA0)의 발생은 수행될 필요가 없다.
버스트의 제2데이타 유닛(ED1)은 외부로부터 다음 기준 클럭 신호(CLK) 시에 입력된다. 데이타(ED1)는 데이타(ED0)와 쌍을 이루고 셀 배열에 라이트된다. 이러한 시간 관점에서, 내부 어드레스 신호(IA0)의 발생은 완료되며, 데이타(ED1)을 래치할 데이타 래치 회로는 결정될 수 있다. 여기서, 데이타(ED1)가 래치 신호(LP1)과 일치되는 데이타 래치 회로(5) 내에서 래치되는 예가 도시된다. 따라서, 데이타(ED0)는 데이타 래치 회로(6) 내에 래치되며, 이 때 2 데이타 유닛(ED0 및 ED1)은 외부 어드레스 신호(EA0)에 따라 각각의 적절한 데이타 래치 회로(5 및 6) 내에 래치되며, 이 출력은 데이타 버스(7 및 8)을 통과하고, 각각의 데이타 유닛은 라이트 증폭기(9 및 10)의 동작을 통해 소망된 메모리 셀로 정확하게 라이트된다.
그러므로 이러한 방법은 데이타(ED0)의 프로세싱은 어드레스(IA0)가 결정되는 시간 간격에 의해 수행되지 않는 종래 기술의 문제점의 해결을 제공한다.
이제까지, 본 발명의 양호한 실시예를 특정 용어를 사용하여 설명하였으나, 이러한 설명은 단지 예시를 목적으로 하고 있으며, 본 발명의 기술 사상이나 범위로부터 벗어나지 않고 변형 및 변화가 가능하다는 것을 이해할 수 있을 것이다.

Claims (2)

  1. 버스트 입력 기능을 갖고, 내부 데이타 프로세싱시에 다수의 데이타 래치 회로를 구비하여 외부로부터 직렬 입력되는 데이타를 상기 다수의 데이타 래치 회로에 저장하므로써 직렬-병렬 변환을 행하는 것을 특징으로 하는 반도체 메모리.
  2. 버스트 입력 기능을 갖고, 내부 데이타 프로세싱시에 다수의 데이타 래치 회로를 구비하여 외부로부터 직렬 입력된 데이타를 상기 다수의 데이타 래치 회로에 저장하므로써 직렬-병렬 변환을 행하는 반도체 메모리에서, 상기 버스트 입력의 제1데이타 유닛은 외부로부터 입력되는 어드레스 신호와는 무관하게 상기 다수의 데이타 래치 회로 중 저장될 수 있는 모든 회로에 저장되고, 후속 데이타 유닛은 외부로부터 입력된 어드레스 신호에 따라 각각 상기 다수의 데이타 래치 회로 중 하나의 데이타 래치 회로에 저장되는 것을 특징으로 하는 반도체 메모리의 기입 방법.
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