JPH0845277A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0845277A
JPH0845277A JP6178464A JP17846494A JPH0845277A JP H0845277 A JPH0845277 A JP H0845277A JP 6178464 A JP6178464 A JP 6178464A JP 17846494 A JP17846494 A JP 17846494A JP H0845277 A JPH0845277 A JP H0845277A
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Abstract

(57)【要約】 【目的】この発明は、同期型のＳＲＡＭにおいてレイト
ライト方式を実現できる半導体記憶装置を提供すること
を目的とする。 【構成】この発明は、クロック信号に同期して読み出し
動作又は書き込み動作に係わらずアドレス信号を取り込
み保持する第１のアドレスレジスタ１０１の他に設けら
れた第２のアドレスレジスタ２に書き込みアドレスを保
持し、この保持された書き込みアドレスをアドレス選択
回路３により選択して入力データレジスタ１０４に保持
されたデータを書き込むように構成されてなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、クロック信号を用い
た同期型のスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）の半導体記憶装置に関し、特に書き込みア
ドレスを確定した次のサイクルでデータを書き込むレイ
トライト書き込み方式を採用した半導体記憶装置に関す
る。
【０００２】
【従来の技術】図９は従来の同期型ＳＲＡＭの回路構成
図である。図９において、ＳＲＡＭはアドレスデコーダ
１００にアドレスレジスタ１０１を備え、外部クロック
信号にしたがって内部で発生したクロック信号（Ｋ）に
より外部から与えられるアドレス信号がストアされる。
また、チップセレクト信号（／Ｓ）、書き込み信号（／
Ｗ）に対しても同様にそれぞれの信号を保持するレジス
タ１０２，１０３が備えられている。一方、Ｉ／Ｏバッ
ファ（ＤＱ）に対しては入力データレジスタ１０４と出
力データレジスタ１０５が備えられている。
【０００３】ライト・リードコントローラー１０６はビ
ット線の負荷回路（図示せず）をライト動作とリード動
作とで制御する信号ＳＷＥ、センスアンプ（ＳＡ）１０
７を活性化させる信号ＳＡＥ、ライトトランジスタ（Ｗ
Ｔ）１０７を活性化させる信号ＷＰを発生する。アドレ
スレジスタ１０１は１つのアドレスに対して１つしかな
く、常にアドレスレジスタ１０１に保持されたアドレス
にしたがってセル１０８が選択される。読み出しデータ
は、データ出力コントロール信号（／Ｇ）により制御さ
れる出力バッファ１０９を介して読み出される。
【０００４】なお、レジスタを構成する２つのラッチ回
路としては例えば図１０又は図１１に示すようなものが
あり、また多入力（ＩＮ１，ＩＮ２）で論理を取る場合
は図１２に示すクロックドＮＡＮＤ回路がある。
【０００５】図１３は図９に示すＳＲＡＭのリード動作
とライト動作のサイクルの一例を示す図である。
【０００６】図１３において、サイクル１のリード
（Ｒ）動作でのアドレスＡ１に対する読み出しデータＱ
１はサイクル２で読み出される。同様にサイクル２のア
ドレスＡ２に対してデータＱ２がサイクル３で読み出さ
れる。サイクル５ではライト動作が行われる。アドレス
Ａ３に対してデータＤ３が書き込まれる。サイクル５に
おいて書き込み動作は終了する。
【０００７】このようなＳＲＡＭにおいて、ビット構成
が例えば３２ビットのように多い場合には、入出力パッ
ドが多くなることから、入出力パッドを共通化したＩ／
Ｏコモン方式が採用されている。この方式では、読み出
しデータＱ２と入力データＤ３が衝突しないようにする
ために、図１３に示すように読み出しサイクル３と書き
込みサイクル５との間に、何の動作も行なわれないＤｅ
ａｄサイクル４が挿入される。したがって、読み出し動
作を３回行った後書き込み動作を２回行う動作を連続し
て行うと、サイクル４とサイクル１０にＤｅａｄサイク
ルが挿入されて１２サイクルが必要となる。
【０００８】このように、Ｉ／Ｏコモンでは、Ｄｅａｄ
サイクルによりリード動作からライト動作に移行する毎
に１サイクル分無駄になり、全体の仕事時間を長くする
ことになる。
【０００９】このような不具合を解決するために、図１
４のタイミングチャートに示すようなレイトライトとい
う書き込み方式が提案されている。レイトライト書き込
み方式とはＩ／Ｏパッドからデータを入力するサイクル
の１つ前のサイクルでライトアドレスを確定する方式で
ある。
【００１０】図１４において、データＱ２の読み出しと
データＤ３の書き込みタイミングは図１３のタイミング
と同様である。一方、データＤ３に対するライトアドレ
スＡ３はサイクル４で入力されるため、Ｄｅａｄサイク
ルは不要となる。このようにして、図１３と同様なリー
ド動作とライト動作を行なうと、レイトライト方式では
サイクル１１で終了し、従来方式と比べて１サイクル分
早く終了することができる。
【００１１】このようなレイトライト方式の書き込みタ
イミングは図１４に示すように提案されているが、これ
を実現するための回路構成では、ライトサイクルにおい
てデータ入力の１つ前のサイクルでアドレスを確定しな
ければならないので、図９に示すように１つのアドレス
レジスタでは不可能である。
【００１２】また、ライト動作においては１つのライト
サイクルの中で、選択すべきワード線を活性化させて書
き込みデータをビット線に与えなければならない。しか
し、サイクルの始めの部分では前サイクルのワード線が
活性化されており、途中から選択すべきワード線が活性
化される。このため、書き込みサイクルが開始されたと
同時に書き込みデータをビット線に与えるわけにはいか
ず、選択すべきワード線が活性化されるまで待たなけれ
ばならない。
【００１３】このことは、ライト動作のマージンを減少
させることになる。さらに、書き込み動作の直後の読み
出し動作にあっては、上述した理由からビット線のレベ
ルが読み出し動作に十分なレベルまで回復しないため、
読み出し動作が遅れることになる。これらのことは、大
容量、高速なＳＲＡＭほど顕著となる。
【００１４】
【発明が解決しようとする課題】以上説明したように、
アドレスレジスタを１つ有する従来の同期型のＳＲＡＭ
では、Ｉ／Ｏコモン方式におけるデータの衝突を回避す
るためのレイトライト書き込み方式を実現することはで
きなかった。
【００１５】また、従来では、ワード線の確定が遅れる
ために、ライト動作のマージンが少なくなるという不具
合を招いていた。
【００１６】さらに、ライト動作にひき続いたリード動
作においては、リード動作に十分なビット線レベルが得
られないため、データの読み出し時間が遅くなるという
不具合を招いていた。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その第１の目的とするところは、同期型
のＳＲＡＭにおいてレイトライト方式を実現できる半導
体記憶装置を提供することにある。また、第２の目的と
するところは、レイトライト方式で書き込み動作を行い
得る同期型のＳＲＡＭにおいて、ライトマージンの増大
ならびにライト動作直後のリード動作の遅れを回避し得
る半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
いに、請求項１記載の発明は、クロック信号に同期して
アクセス動作を行い、書き込みアドレスを確定させた次
の書き込みサイクルでデータを書き込むレイトライト書
き込み方式を有するスタティック型ランダム・アクセス
・メモリの半導体記憶装置であって、クロック信号に同
期してアドレス信号を取り込み保持出力する第１のアド
レス保持回路と、第１のアドレス保持回路に保持された
アドレス信号の内、書き込みアドレス信号をクロック信
号に同期して取り込み保持出力する第２のアドレス保持
回路と、アクセスセルに供給されるアドレス信号として
第１のアドレス保持回路に保持された第１のアドレス信
号又は第２のアドレス保持回路に保持された第２のアド
レス信号を選択するアドレス選択回路と、書き込みデー
タを取り込み保持出力するデータ保持回路と、第１のア
ドレス信号と第２のアドレス信号を比較する比較回路
と、比較回路の比較結果において、第１のアドレス信号
と第２のアドレス信号が一致した場合にはデータ保持回
路に保持された書き込みデータを選択し、第１のアドレ
ス信号と第２のアドレス信号が不一致の場合にはアクセ
スセルから読み出された読み出しデータを選択して、選
択したデータを出力データとする出力データ選択回路と
から構成される。
【００１９】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、連続した書き込みサイクルの最
後の書き込みサイクルにおける書き込み動作は、最後の
書き込みサイクルの次の書き込みサイクルが行われる前
に行われてなる。
【００２０】請求項３記載の発明は、請求項１記載の半
導体記憶装置において、前記アドレス選択回路は、外部
から与えられるアクセス制御信号に基づいて生成される
内部読み出し信号又は内部書き込み信号にしたがって選
択制御され、読み出し動作時に第１のアドレス信号を選
択し書き込み動作時に第２のアドレス信号を選択してな
る。
【００２１】請求項４記載の発明は、請求項１記載の半
導体記憶装置において、第１の書き込みサイクルで書き
込みアドレス信号が前記第２のアドレス保持回路に取り
込まれて保持され、保持された書き込みアドレス信号に
よりセルが選択され、第２の書き込みサイクルの開始か
ら前記データ保持回路に保持された書き込みデータが選
択されたセルに書き込まれてなる。
【００２２】請求項５記載の発明は、請求項１又は４記
載の半導体記憶装置において、連続した書き込みサイク
ルの最後の書き込みサイクルで前記第２のアドレス保持
回路に取り込まれて保持された書き込みアドレス信号に
よる書き込み動作が行われるストレージサイクルが、最
後の書き込みサイクルの次の書き込みサイクルの前に設
定されてなる。
【００２３】請求項６記載の発明は、請求項５記載の半
導体記憶装置において、前記アドレス選択回路は、外部
から与えられるチップセレクト信号又はデータ出力制御
信号にしたがって選択制御され、読み出し動作及び書き
込み動作時に第１のアドレス信号を選択し、最後の書き
込みサイクルの次の書き込みサイクルの前に設定される
ストレージサイクルで第２のアドレス信号を選択してな
る。
【００２４】請求項７記載の発明は、請求項１，２，
３，４，５又は６記載の半導体記憶装置において、連続
した書き込みサイクルの最後の書き込みサイクルで前記
第２のアドレス保持回路に取り込まれて保持された書き
込みアドレス信号に対応して前記データ保持回路に保持
された書き込みデータは、最後の書き込みサイクルの次
の読み出しサイクルで前記データ選択回路により選択さ
れて読み出されてなる。
【００２５】請求項８記載の発明は、請求項１記載の半
導体記憶装置において、前記アドレス選択回路は、外部
から与えられるチップセレクト信号又はデータ出力制御
信号にしたがって選択制御され、読み出し動作及び書き
込み動作時に第１のアドレス信号を選択し、最後の書き
込みサイクルの次の書き込みサイクルの前半部で第２の
アドレス信号を選択してなる。
【００２６】請求項９記載の発明は、請求項１又は８記
載の半導体記憶装置において、連続した書き込みサイク
ルの最後の書き込みサイクルで前記第２のアドレス保持
回路に取り込まれて保持された書き込みアドレス信号に
よる書き込み動作は、最後の書き込みサイクルの次の書
き込みサイクルの前半部で行われてなる。
【００２７】
【作用】上記構成において、請求項１，２又は３記載の
発明は、読み出し動作又は書き込み動作に係わらずアド
レス信号を取り込み保持する第１のアドレス保持回路の
他に設けられた第２のアドレス保持回路に書き込みアド
レスを保持し、この保持された書き込みアドレスにより
書き込みセルを選択してデータを書き込むようにしてい
る。
【００２８】請求項４，５又は６記載の発明は、書き込
みアドレスを取り込み保持したサイクルで書き込みセル
を選択して、次のサイクルの開始からデータをビット線
に与えるようにしている。
【００２９】請求項７記載の発明は、連続した書き込み
サイクルの最後の書き込みサイクルは、そのアドレスと
データを保持しておき、保持されたアドレスと読み出し
アドレスが一致した際に保持したデータを読み出すよう
にしている。
【００３０】請求項８又は９記載の発明は、連続した書
き込みサイクルの最後の書き込みサイクルのアドレスと
データを保持しておき、次の書き込みサイクルの前半部
分で保持されたアドレス及びデータによる書き込み動作
を行うようにしている。
【００３１】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。図１は請求項１，２，３又は７記載の発明の一実
施例に係わるレイトライト方式で書き込み動作を行う同
期型のＳＲＡＭからなる半導体記憶装置の構成を示す図
である。なお、図１において、図９と同符号のものは同
一物でありその一部説明は省略する。
【００３２】図１において、クロック信号に同期してア
クセス動作を行い、書き込みアドレスを確定させた次の
書き込みサイクルでデータをレイトライト方式で書き込
むＳＲＡＭは、外部から与えられるクロック信号に基づ
いてに内部で生成されるクロック信号（Ｋ）に同期して
アドレス信号を取り込み保持出力する従来と同様の第１
のアドレスレジスタ１０１と、第１のアドレスレジスタ
１０１に保持されたアドレス信号の内、書き込みアドレ
ス信号をクロック信号（Ｋ）の反転信号（／Ｋ）と書き
込み制御信号（ｗｒｉｔｅ）の論理積（＊）に同期して
取り込み保持出力する第２のアドレスレジスタ２と、セ
ルアレー１０８のアクセスセルに供給されるアドレス信
号として第１のアドレスレジスタ１０１に保持された第
１のアドレス信号又は第２のアドレスレジスタ２に保持
された第２のアドレス信号（書き込みアドレス信号）を
読み出し制御信号（ｒｅａｄ）又は書き込み制御信号
（ｗｒｉｔｅ）にしたがって選択するアドレス選択回路
３と、書き込みデータを取り込み保持出力する入力デー
タレジスタ１０４と、第１のアドレス信号と第２のアド
レス信号を比較する比較回路５と、比較回路５の比較結
果において、第１のアドレス信号と第２のアドレス信号
が一致した場合には、比較回路５のｆｃｏｍｐａｒｅ信
号が活性化されて入力データレジスタ４に保持された書
き込みデータを選択し、第１のアドレス信号と第２のア
ドレス信号が不一致の場合には、比較回路５のｆｃｏｍ
ｐａｒｅ信号の反転信号／ｆｃｏｍｐａｒｅが活性化さ
れてアクセスセルから読み出された読み出しデータを選
択して、選択したデータを出力データとする出力データ
選択回路６とを要部構成として備えている。
【００３３】また、ＳＲＡＭは、外部から与えられてそ
れぞれ対応するレジスタ１０２，１０３に保持されたチ
ップセレクト信号（／Ｓ）と書き込み信号（／Ｗ）にし
たがって内部の読み出し制御信号ｒｅａｄ及び書き込み
制御信号（ｗｒｉｔｅ）ならびに信号ＷＰ，信号ＳＷ
Ｅ，信号ＳＡＥを生成する制御信号生成回路７と、クロ
ック信号の反転信号（／Ｋ）に同期して書き込み制御信
号ｗｒｉｔｅを保持出力するレジスタ８と、レジスタ８
に保持された書き込み制御信号とクロック信号（Ｋ）と
の論理積をとるＡＮＤ回路９を備えている。
【００３４】なお、比較回路５は、例えば図２に示すよ
うに否定ＥＸ−ＯＲ（排他的論理和回路）を用いて構成
され、ＥＸ−ＯＲ回路は例えば図３又は図４に示すよう
に構成される。
【００３５】次に、図１に示す構成における動作を図５
及び図１４のタイミングチャートを参照して説明する。
【００３６】なお、図５又は図１４において、Ａｓｔｏ
ｒａｇｅは第２のアドレスレジスタ２の出力を示し、Ｄ
ｓｔｏｒａｇｅは入力データレジスタ１０４の出力を示
している。
【００３７】図５又は図１４において、サイクル１〜３
はリードサイクルであり、アドレスＡ１，Ａ２に対する
データＱ１，Ｑ２が読み出される。このリードサイクル
ではアドレス選択回路２により選択された第１のアドレ
スレジスタ１０１のアドレス信号にしたがってセルが選
ばれる。
【００３８】サイクル４，５はライト動作である。サイ
クル４ではアドレスＡ３が第１のアドレスレジスタ１０
１にストアされる。サイクル５では第２のアドレスレジ
スタ２にアドレスＡ３がストアされる。ここで、Ａｓｔ
ｏｒａｇｅはアドレスＡ３にとなる。サイクル５のライ
ト動作時ではアドレス選択回路３により第２のアドレス
レジスタ２の出力のＡｓｔｏｒａｇｅが選択され、選択
された書き込みアドレスＡ３によりセルが選択されＤｓ
ｔｏｒａｇｅのデータＤ３が書き込まれる。また、サイ
クル５では次の書き込みアドレスＡ４が第１のアドレス
レジスタ１０１にストアされる。
【００３９】サイクル６ではアドレスＡ４が第２のアド
レスレジスタ２にストアされる。サイクル６はリードサ
イクルなので書き込みはできない。しかし、書き込みア
ドレスＡ４は第２のアドレスレジスタ２に、書き込みデ
ータＤ４は入力データレジスタ１０４にストアされる。
この状態は次のライトサイクル９まで保持されることに
なる。
【００４０】サイクル９では書き込みアドレスＡ７が第
１のアドレスレジスタ１０１にストアされる。このサイ
クル９では同時にサイクル５でセルに書き込めなかった
データＤ４がアドレスＡ４で選択されるセルに書き込ま
れる。サイクル１０ではアドレスＡ７にデータＤ７が書
き込まれる。
【００４１】このように、ライト動作からリード動作に
移行する際には、データを実際にセルに書き込まず、書
き込みアドレスＡ４を第２のアドレスレジスタ２にスト
アし、書き込みデータＤ４を入力データレジスタ１０４
にストアして、それぞれストアしたアドレス及びデータ
により次のライトサイクルの始めにデータの書き込みが
行われる。
【００４２】読み出し動作において、最後のライトサイ
クルのデータを読み出す場合には、前述したように、最
後のライトサイクルのデータはセルには書き込んでいな
いので、書き込みデータを入力データレジスタ１０４か
ら読み出されて書き込みが行われる。すなわち、最後の
ライトサイクルの書き込みアドレスは第２のアドレスレ
ジスタ２にストアされているので、Ａｓｔｏｒａｇｅと
外部から入力されたアドレス（第１のアドレスレジスタ
１０１の出力）とが一致し、これが比較回路５により検
出されてｆｃｏｍｐａｒｅ信号が活性化され、／ｆｃｏ
ｍｐａｒｅ信号が非活性化され、入力データレジスタ１
０４に保持されたデータが出力データ選択回路６により
選択されてレジスタ１０５に保持され、出力バッファ１
０９を介して読み出される。これにより、実際にはセル
には書き込まれなかった最後のライトサイクルのデータ
を読み出すことができる。
【００４３】この実施例では、リード動作、ライト動作
に関係なく外部アドレスをＳＲＡＭ内部でストアするた
めの第１のアドレスレジスタ１０１とは別に、内部で生
成された制御信号に同期して書き込みアドレスを保持す
第２のアドレスレジスタ２を設けることにより、従来の
同期型ＳＲＡＭで存在するリード動作からライト動作に
移行する際に、読み出しデータと書き込みデータの衝突
をさけるためのＤｅａｄサイクルが不要となり、仕事時
間の短縮が可能となる。
【００４４】図６は請求項４，５，６又は７記載の発明
の一実施例に係わるＳＲＡＭの構成を示す図である。
【００４５】図６に示す実施例の特徴とするところは、
図１に示す構成に比べてアドレス選択回路３の選択信号
をチップセレクト信号（Ｓ）及びチップセレクト信号の
反転信号（／Ｓ）としたことにあり、他の構成は図１に
示す構成と同様である。
【００４６】次に、この実施例の動作を図７に示すタイ
ミングチャートを参照して説明する。
【００４７】図６に示す実施例は、図１に示す実施例に
比べてライト動作のマージンを増大させ、ライト動作直
後のビット線の回復度を示すライトリカバリーを著しく
改善するものである。
【００４８】図６に示す構成において、アドレス信号は
ライド動作又はリード動作に関係なくアドレス選択回路
３のＳ側のゲートを介してセルに供給されて選択され
る。この時に、書き込みアドレスは第２のアドレスレジ
スタ２に常にストアされる。
【００４９】このようなアドレス信号の選択供給におい
て、図１に示す構成と比べると、リード動作時は同じと
なるが、ライト動作時には第１のアドレスレジスタ１０
１を介してセルに供給される。このため、図１に示す構
成では書き込みアドレスは第１のアドレスレジスタ１０
１に保持された次のサイクルでセルに供給されるのに対
して、この実施例では同一サイクルでセルに供給されて
セルが選択される。すなわち、図７において、アドレス
信号ｂに対するワード線は、アドレス信号ｂが保持され
たと同一サイクル２で活性化される。書き込みデータＤ
（ｂ）は次のサイクル３で入力される。この時に、ワー
ド線ｂはサイクル３ではすでに選択されているので、書
き込みデータＤ（ｂ）を直ちにビット線に与えることが
できる。
【００５０】これに対して、図１に示す構成では、書き
込みデータＤ（ｂ）を書き込むべきアドレス信号により
選択されるワード線がサイクルの途中から活性化される
ので、誤って前アドレスに書き込まないようにするため
に、書き込みデータはサイクルの開始とともにビット線
に与えることはできず、ワード線が確実に選択されるま
で待たなければならない。
【００５１】図７において、サイクル３では書き込みア
ドレスｂ以外に書き込んではならないアドレスｃにもデ
ータが書き込まれることになる。しかしながら、次のラ
イトサイクルにおいて書き込みアドレスｃには正しいデ
ータが書き込まれるため問題とはならない。ライトサイ
クルの最後のアドレストとデータは図１と同様にセルに
は書き込まれず、第２のアドレスレジスタ２と入力デー
タレジスタ１０４にストアされる。
【００５２】このため、次にライト動作が行われる前に
は、第２のアドレスレジスタ２にストアされたアドレス
にしたがって入力データレジスタ１０４にストアされた
データをセルに書き込むためのＳｔｏｒａｇｅ Ｃｙｃ
ｌｅを、外部のユーザ側から例えばチップセレクト信号
の反転信号（／Ｓ）を活性化することによって挿入す
る。この時は、アドレス選択回路２のチップセレクト信
号の反転信号（／Ｓ）側のゲートを介して第２のアドレ
スレジスタ２にストアされたアドレスがセルに供給され
てセルが選択される。
【００５３】なお、この実施例において、アドレス選択
回路２の選択信号はチップセレクト信号に代えて出力バ
ッファ１０９を制御するデータ出力コントロール信号
（／Ｇ）であってもよい。
【００５４】この実施例にあっては、ライトサイクルに
おいて、書き込みデータを確定させるサイクルの１つ前
のサイクルで書き込みアドレスに対するワード線を活性
化させることにより、書き込みデータは確定したらすぐ
にビット線に与えることができ、ライトマージンを増大
させるとともに、ライト動作後のビット線の回復をライ
トサイクルの早い段階で行なうことができるため、ライ
ト動作直後のリード動作の遅れを防ぐことができる。こ
れは大容量、高速ＳＲＡＭ程効果が大きくなる。
【００５５】図８は請求項８又は９記載の発明の一実施
例に係わるＳＲＡＭのタイミングチャートを示す図であ
る。
【００５６】この実施例の特徴とするところは、図６に
示す構成において、リード動作後のライト動作であるこ
とを例えば書き込み信号（／Ｗ）により検出してアドレ
ス選択回路２のチップセレクト信号の反転信号（／Ｓ）
側のゲートをパルス的に開放制御することにより、リー
ド動作後のライトサイクルとなるサイクル２の前半部で
入力データレジスタ１０４にストアされたデータを第２
のアドレスレジスタ２にストアされたアドレスにしたが
ってセルに書き込むようにしたことにある。なお、図８
において、サイクル１はどのような状態であってもかま
わない。
【００５７】この実施例にあっては、図７に示すような
Ｓｔｏｒａｇｅ Ｃｙｃｌｅを設ける必要がなくなると
いった利点がある。
【００５８】
【発明の効果】以上説明したように、請求項１，２又は
３記載の発明によれば、読み出し動作又は書き込み動作
に係わらずアドレス信号を取り込み保持する第１のアド
レス保持回路の他に設けられた第２のアドレス保持回路
に書き込みアドレスを保持し、この保持された書き込み
アドレスにより書き込みセルを選択してデータを書き込
むようにしたので、レイトライト書き込み方式の半導体
装置を提供することができ、読み出し動作ならびに書き
込み動作を含む連続したアクセス動作を効率良く高速に
行うことができる。
【００５９】請求項４，５又は６記載の発明によれば、
書き込みアドレスを取り込み保持したサイクルで書き込
みセルを選択して、次のサイクルの開始からデータをビ
ット線に与えるようにしているので、ライトマージンの
増大させるとともに、書き込み動作後の読み出し動作の
遅れを防止することができる。
【００６０】請求項７記載の発明によれば、最後の書き
込みサイクルは、そのアドレスとデータを保持してお
き、保持されたアドレスと読み出しアドレスが一致した
際に保持したデータを読み出すようにしているので、セ
ルに書き込まれなかったデータであってもセルに書き込
まれたデータと同様に確実に読み出すことができる。
【００６１】請求項８又は９記載の発明によれば、最後
の書き込みサイクルのアドレスとデータを保持してお
き、次の書き込みサイクルの前半部分で保持されたアド
レス及びデータによる書き込み動作を行うようにしてい
るので、最後の書き込みサイクルの書き込み動作を行う
ためのサイクルを不要にすることができる。
【図面の簡単な説明】
【図１】請求項１，２，３又は７記載の発明の一実施例
に係わる同期型ＳＲＡＭの半導体記憶装置の構成を示す
図である。
【図２】図１に示す比較回路の一構成例を示す図であ
る。
【図３】図２に示す比較回路の一部構成の具体例を示す
図である。
【図４】図２に示す比較回路の一部構成の他の具体例を
示す図である。
【図５】図１に示す構成のタイミングチャートの一例を
示す図である。
【図６】請求項４，５，６又は７記載の発明の一実施例
に係わる同期型ＳＲＡＭの半導体記憶装置の構成を示す
図である。
【図７】図６に示す構成のタイミングチャートの一例を
示す図である。
【図８】請求項８又は９記載の発明の一実施例に係わる
同期型ＳＲＡＭの半導体記憶装置のタイミングチャート
を示す図である。
【図９】従来の同期型ＳＲＡＭの一構成例を示す図であ
る。
【図１０】図９に示すアドレスレジスタのラッチ回路の
一構成例を示す図である。
【図１１】図９に示すアドレスレジスタのラッチ回路の
他の構成例を示す図である。
【図１２】図９に示すアドレスレジスタのラッチ回路の
他の構成例を示す図である。
【図１３】図９に示す構成のタイミングチャートの一例
を示す図である。
【図１４】ライトレイト書き込み方式のタイミングチャ
ートの一例を示す図である。
【符号の説明】
２ 第２のアドレスレジスタ ３ アドレス選択回路 ５ 比較回路 ６ 出力データ選択回路 ７ 制御信号制御回路 １０１ 第１のアドレスレジスタ １０４ 入力データレジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期してアクセス動作を
    行い、書き込みアドレスを確定させた次の書き込みサイ
    クルでデータを書き込むレイトライト書き込み方式を有
    するスタティック型ランダム・アクセス・メモリの半導
    体記憶装置であって、 クロック信号に同期してアドレス信号を取り込み保持出
    力する第１のアドレス保持回路と、 第１のアドレス保持回路に保持されたアドレス信号の
    内、書き込みアドレス信号をクロック信号に同期して取
    り込み保持出力する第２のアドレス保持回路と、 アクセスセルに供給されるアドレス信号として第１のア
    ドレス保持回路に保持された第１のアドレス信号又は第
    ２のアドレス保持回路に保持された第２のアドレス信号
    を選択するアドレス選択回路と、 書き込みデータを取り込み保持出力するデータ保持回路
    と、 第１のアドレス信号と第２のアドレス信号を比較する比
    較回路と、 比較回路の比較結果において、第１のアドレス信号と第
    ２のアドレス信号が一致した場合にはデータ保持回路に
    保持された書き込みデータを選択し、第１のアドレス信
    号と第２のアドレス信号が不一致の場合にはアクセスセ
    ルから読み出された読み出しデータを選択して、選択し
    たデータを出力データとする出力データ選択回路とを有
    することを特徴とする半導体記憶装置。
  2. 【請求項２】 連続した書き込みサイクルの最後の書き
    込みサイクルにおける書き込み動作は、最後の書き込み
    サイクルの次の書き込みサイクルが行われる前に行われ
    てなることを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】 前記アドレス選択回路は、外部から与え
    られるアクセス制御信号に基づいて生成される内部読み
    出し信号又は内部書き込み信号にしたがって選択制御さ
    れ、読み出し動作時に第１のアドレス信号を選択し書き
    込み動作時に第２のアドレス信号を選択してなることを
    特徴とする請求項１又は２記載の半導体記憶装置。
  4. 【請求項４】 第１の書き込みサイクルで書き込みアド
    レス信号が前記第２のアドレス保持回路に取り込まれて
    保持されるとともに、書き込みアドレス信号によりセル
    が選択され、第２の書き込みサイクルの開始から前記デ
    ータ保持回路に保持された書き込みデータが選択された
    セルに書き込まれてなることを特徴とする請求項１記載
    の半導体記憶装置。
  5. 【請求項５】 連続した書き込みサイクルの最後の書き
    込みサイクルで前記第２のアドレス保持回路に取り込ま
    れて保持された書き込みアドレス信号による書き込み動
    作が行われるストレージサイクルが、最後の書き込みサ
    イクルの次の書き込みサイクルの前に設定されてなるこ
    とを特徴とする請求項１又は４記載の半導体記憶装置。
  6. 【請求項６】 前記アドレス選択回路は、外部から与え
    られるチップセレクト信号又はデータ出力制御信号にし
    たがって選択制御され、読み出し動作及び書き込み動作
    時に第１のアドレス信号を選択し、最後の書き込みサイ
    クルの次の書き込みサイクルの前に設定されるストレー
    ジサイクルで第２のアドレス信号を選択してなることを
    特徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】 連続した書き込みサイクルの最後の書き
    込みサイクルで前記第２のアドレス保持回路に取り込ま
    れて保持された書き込みアドレス信号に対応して前記デ
    ータ保持回路に保持された書き込みデータを読み出す場
    合には、この書き込みデータが最後の書き込みサイクル
    の次の読み出しサイクルで前記データ選択回路により選
    択されて読み出されてなることを特徴とする請求項１，
    ２，３，４，５又は６記載の半導体記憶装置。
  8. 【請求項８】 前記アドレス選択回路は、外部から与え
    られるチップセレクト信号又はデータ出力制御信号にし
    たがって選択制御され、読み出し動作及び書き込み動作
    時に第１のアドレス信号を選択し、最後の書き込みサイ
    クルの次の書き込みサイクルの前半部で第２のアドレス
    信号を選択してなることを特徴とする請求項１記載の半
    導体記憶装置。
  9. 【請求項９】 連続した書き込みサイクルの最後の書き
    込みサイクルで前記第２のアドレス保持回路に取り込ま
    れて保持された書き込みアドレス信号による書き込み動
    作は、最後の書き込みサイクルの次の書き込みサイクル
    の前半部で行われてなることを特徴とする請求項１又は
    ８記載の半導体記憶装置。
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