JP2000268566A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 実質的な転送レートを向上することができる
同期型半導体記憶装置を提供する。 【解決手段】 アクトコマンド直後のライトコマンドに
応答して、制御信号発生回路３２は不活性のイネーブル
信号φＷＢＡ０，φＷＢＡ１をリードプリアンプ＆ライ
トバッファ９ａ，９ｂへ供給する。ライトコマンド、プ
リチャージコマンドに応答して、制御信号発生回路３２
は活性のイネーブル信号φＷＢＡ０，φＷＢＡ１を発生
し、リードプリアンプ＆ライトバッファ９ａ，９ｂは、
ＦＩＦＯ８ａ，８ｂに記憶されたデータをメモリセル１
ａ，１ｂへ書込む。
同期型半導体記憶装置を提供する。 【解決手段】 アクトコマンド直後のライトコマンドに
応答して、制御信号発生回路３２は不活性のイネーブル
信号φＷＢＡ０，φＷＢＡ１をリードプリアンプ＆ライ
トバッファ９ａ，９ｂへ供給する。ライトコマンド、プ
リチャージコマンドに応答して、制御信号発生回路３２
は活性のイネーブル信号φＷＢＡ０，φＷＢＡ１を発生
し、リードプリアンプ＆ライトバッファ９ａ，９ｂは、
ＦＩＦＯ８ａ，８ｂに記憶されたデータをメモリセル１
ａ，１ｂへ書込む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、外部から周期的に与えられるク
ロック信号に同期して外部信号の取り込みを行う同期型
半導体記憶装置に関する。
関し、さらに詳しくは、外部から周期的に与えられるク
ロック信号に同期して外部信号の取り込みを行う同期型
半導体記憶装置に関する。
【０００２】
【従来の技術】通常、同期型半導体記憶装置では、外部
からデータが入力された後にそのデータをメモリセルア
レイに書込む。また、高周波数で書込むことを可能とす
るために、データは数ビット（例えば2ビット）ごとま
とめて書込まれる。これにより、メモリセルアレイに書
込可能な時間は動作周波数の約倍にすることができる。
からデータが入力された後にそのデータをメモリセルア
レイに書込む。また、高周波数で書込むことを可能とす
るために、データは数ビット（例えば2ビット）ごとま
とめて書込まれる。これにより、メモリセルアレイに書
込可能な時間は動作周波数の約倍にすることができる。
【０００３】しかし、このまとめて書込む動作のため
に、データが入力されてすぐにはメモリセルアレイに書
込むことができず、数ビット目のデータが入力された後
にメモリセルアレイに書込むことになる。ここで、（ｄ
０，ｄ１，ｄ２，ｄ３）の４ビットのデータが入力され
た場合を一例として説明する。最初に入力されたデータ
ｄ０は入力されてすぐにメモリセルアレイに書込まれる
のではなく、次のデータｄ１が入力された後に（ｄ０，
ｄ１）の2ビットが同時にメモリセルアレイに書込まれ
る。
に、データが入力されてすぐにはメモリセルアレイに書
込むことができず、数ビット目のデータが入力された後
にメモリセルアレイに書込むことになる。ここで、（ｄ
０，ｄ１，ｄ２，ｄ３）の４ビットのデータが入力され
た場合を一例として説明する。最初に入力されたデータ
ｄ０は入力されてすぐにメモリセルアレイに書込まれる
のではなく、次のデータｄ１が入力された後に（ｄ０，
ｄ１）の2ビットが同時にメモリセルアレイに書込まれ
る。
【０００４】これに対し、読出し動作では、レイテンシ
（コマンドが入力されてデータが出力するまでの時間）
を短くするために、読出しコマンドが入力された後すぐ
にメモリセルアレイからデータを読出す動作を行なう。
（コマンドが入力されてデータが出力するまでの時間）
を短くするために、読出しコマンドが入力された後すぐ
にメモリセルアレイからデータを読出す動作を行なう。
【０００５】したがって、書込みコマンドの後すぐに読
出しコマンドを入力すると半導体メモリのメモリセルア
レイでデータが衝突するため（これをバスコンフリクト
という。）、スペックで禁止されている。このスペック
を緩和させるのに有効な手法にレイトトライトがある。
出しコマンドを入力すると半導体メモリのメモリセルア
レイでデータが衝突するため（これをバスコンフリクト
という。）、スペックで禁止されている。このスペック
を緩和させるのに有効な手法にレイトトライトがある。
【０００６】一般的なレイトライトでは、書込みコマン
ドが入力されると、その前の書込みコマンド時に入力さ
れたデータをメモリセルアレイに書込む。これにより、
データ入力を待つ必要がなくなり、書込みコマンドが入
力された直後にメモリセルアレイへの書込動作が開始で
きる。この結果、メモリセルアレイへの書込みを速く終
了することができ、その後の読出し動作を従来に比べて
速くできる。
ドが入力されると、その前の書込みコマンド時に入力さ
れたデータをメモリセルアレイに書込む。これにより、
データ入力を待つ必要がなくなり、書込みコマンドが入
力された直後にメモリセルアレイへの書込動作が開始で
きる。この結果、メモリセルアレイへの書込みを速く終
了することができ、その後の読出し動作を従来に比べて
速くできる。
【０００７】
【発明が解決しようとする課題】しかし、上記の方法で
は、行アドレスが取込まれた直後の書込みコマンド時に
問題が生じる。このときメモリセルアレイに書込まれる
データは、行アドレスが取込まれる前の書込コマンド時
に入力されたデータである。このデータを書込むべき行
アドレスが、今回取込まれた行アドレスと同じであれば
問題なく書込むことができるが、違う場合もある。この
場合には書込むことができない。
は、行アドレスが取込まれた直後の書込みコマンド時に
問題が生じる。このときメモリセルアレイに書込まれる
データは、行アドレスが取込まれる前の書込コマンド時
に入力されたデータである。このデータを書込むべき行
アドレスが、今回取込まれた行アドレスと同じであれば
問題なく書込むことができるが、違う場合もある。この
場合には書込むことができない。
【０００８】この発明は以上のような問題点を解決する
ためになされたもので、その目的は、実質的な転送レー
トを向上することができる同期型半導体記憶装置を提供
することである。
ためになされたもので、その目的は、実質的な転送レー
トを向上することができる同期型半導体記憶装置を提供
することである。
【０００９】
【課題を解決するための手段】この発明の１つの局面に
したがった同期型半導体記憶装置は、外部から周期的に
与えられるクロック信号に同期して外部信号の取り込み
を行う同期型半導体記憶装置であって、メモリセルアレ
イと、行アドレスバッファと、列アドレスバッファと、
第１のメモリと、行デコーダと、列デコーダと、列アド
レス制御回路と、第２のメモリと、書込制御回路とを備
える。メモリセルアレイは、行および列に配置されたメ
モリセルを有する。行アドレスバッファは、メモリセル
へのアクセスを可能にするアクトコマンドに応答して外
部アドレス信号を取り込み内部行アドレス信号を生成す
る。列アドレスバッファは、メモリセルに書込みを行う
ためのライトコマンドに応答して外部アドレス信号を取
り込み内部列アドレス信号を生成する。第１のメモリ
は、列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。行デコーダは、内部行アドレス信号
に応答してメモリセルアレイの行を選択する。列デコー
ダは、内部列アドレス信号に応答してメモリセルアレイ
の列を選択する。列アドレス制御回路は、ライトコマン
ドに応答して、第１のメモリに記憶された内部列アドレ
ス信号を前記列デコーダに供給する。第２のメモリは、
ライトコマンドに応答して外部からのデータ信号を記憶
する。書込制御回路は、アクトコマンドの直後のライト
コマンドを受けたとき第２のメモリに記憶されたデータ
信号をメモリセルに書込まず、それ以外のライトコマン
ドに応答して第２のメモリに記憶されたデータ信号をメ
モリセルに書込む。
したがった同期型半導体記憶装置は、外部から周期的に
与えられるクロック信号に同期して外部信号の取り込み
を行う同期型半導体記憶装置であって、メモリセルアレ
イと、行アドレスバッファと、列アドレスバッファと、
第１のメモリと、行デコーダと、列デコーダと、列アド
レス制御回路と、第２のメモリと、書込制御回路とを備
える。メモリセルアレイは、行および列に配置されたメ
モリセルを有する。行アドレスバッファは、メモリセル
へのアクセスを可能にするアクトコマンドに応答して外
部アドレス信号を取り込み内部行アドレス信号を生成す
る。列アドレスバッファは、メモリセルに書込みを行う
ためのライトコマンドに応答して外部アドレス信号を取
り込み内部列アドレス信号を生成する。第１のメモリ
は、列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。行デコーダは、内部行アドレス信号
に応答してメモリセルアレイの行を選択する。列デコー
ダは、内部列アドレス信号に応答してメモリセルアレイ
の列を選択する。列アドレス制御回路は、ライトコマン
ドに応答して、第１のメモリに記憶された内部列アドレ
ス信号を前記列デコーダに供給する。第２のメモリは、
ライトコマンドに応答して外部からのデータ信号を記憶
する。書込制御回路は、アクトコマンドの直後のライト
コマンドを受けたとき第２のメモリに記憶されたデータ
信号をメモリセルに書込まず、それ以外のライトコマン
ドに応答して第２のメモリに記憶されたデータ信号をメ
モリセルに書込む。
【００１０】アクトコマンドの直後のライトコマンドを
受けたとき第２のメモリに記憶されているデータ信号
は、アクトコマンド前のライトコマンド時に記憶された
データ信号である。しかし、アクトコマンドに応答し
て、行アドレスバッファは外部アドレス信号を取り込み
内部行アドレス信号を生成する。この行アドレスは、ア
クトコマンド前のライトコマンド時に記憶されたデータ
信号の行アドレスとは異なる。そこで、上記同期型半導
体記憶装置においては、アクトコマンドの直後のライト
コマンドを受けたとき第２のメモリに記憶されたデータ
信号をメモリセルに書込まないことによって、本来書込
まれるべきでないアドレスにデータが書込まれることを
防ぐことができる。
受けたとき第２のメモリに記憶されているデータ信号
は、アクトコマンド前のライトコマンド時に記憶された
データ信号である。しかし、アクトコマンドに応答し
て、行アドレスバッファは外部アドレス信号を取り込み
内部行アドレス信号を生成する。この行アドレスは、ア
クトコマンド前のライトコマンド時に記憶されたデータ
信号の行アドレスとは異なる。そこで、上記同期型半導
体記憶装置においては、アクトコマンドの直後のライト
コマンドを受けたとき第２のメモリに記憶されたデータ
信号をメモリセルに書込まないことによって、本来書込
まれるべきでないアドレスにデータが書込まれることを
防ぐことができる。
【００１１】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドに応答して活性のイネーブル信
号を発生する。ライトバッファは、イネーブル信号に応
答して第２のメモリに記憶されたデータ信号をメモリセ
ルに書込む。
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドに応答して活性のイネーブル信
号を発生する。ライトバッファは、イネーブル信号に応
答して第２のメモリに記憶されたデータ信号をメモリセ
ルに書込む。
【００１２】上記同期型半導体記憶装置においては、イ
ネーブル信号が不活性のときライトバッファは書込みを
行わない。したがって、本来書込まれるべきでないアド
レスにデータが書込まれることを防ぐことができる。ま
た、活性のイネーブル信号に応答してレイトライトが行
われる。
ネーブル信号が不活性のときライトバッファは書込みを
行わない。したがって、本来書込まれるべきでないアド
レスにデータが書込まれることを防ぐことができる。ま
た、活性のイネーブル信号に応答してレイトライトが行
われる。
【００１３】好ましくは、上記列アドレス制御回路はさ
らに、メモリセルに再書込みを行うためのプリチャージ
コマンドに応答して第１のメモリに記憶された内部列ア
ドレス信号を前記列デコーダに供給し、上記書込制御回
路はさらに、プリチャージコマンドを受けたとき第２の
メモリに記憶されたデータ信号をメモリセルに書込む。
らに、メモリセルに再書込みを行うためのプリチャージ
コマンドに応答して第１のメモリに記憶された内部列ア
ドレス信号を前記列デコーダに供給し、上記書込制御回
路はさらに、プリチャージコマンドを受けたとき第２の
メモリに記憶されたデータ信号をメモリセルに書込む。
【００１４】上述のとおり、アクトコマンドの直後のラ
イトコマンドではメモリセルへの書込みは行われない。
したがって、このままではアクトコマンドの直前のライ
トコマンド時に第２のメモリに取込まれたデータ信号は
メモリセルアレイに書込まれないままとなる。そこで、
上記同期型半導体記憶装置においては、このデータをプ
リチャージコマンド時にメモリセルへ書込むこととして
いるのである。
イトコマンドではメモリセルへの書込みは行われない。
したがって、このままではアクトコマンドの直前のライ
トコマンド時に第２のメモリに取込まれたデータ信号は
メモリセルアレイに書込まれないままとなる。そこで、
上記同期型半導体記憶装置においては、このデータをプ
リチャージコマンド時にメモリセルへ書込むこととして
いるのである。
【００１５】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドおよびプリチャージコマンドに
応答して活性のイネーブル信号を発生する。ライトバッ
ファは、イネーブル信号に応答して第２のメモリセルに
記憶されたデータ信号をメモリセルに書込む。
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドおよびプリチャージコマンドに
応答して活性のイネーブル信号を発生する。ライトバッ
ファは、イネーブル信号に応答して第２のメモリセルに
記憶されたデータ信号をメモリセルに書込む。
【００１６】好ましくは、上記第１および第２のメモリ
は、先入れ先出しメモリである。好ましくは、上記第２
のメモリは、バースト長よりも少ないビット数を記憶す
る先入れ先出しメモリである。
は、先入れ先出しメモリである。好ましくは、上記第２
のメモリは、バースト長よりも少ないビット数を記憶す
る先入れ先出しメモリである。
【００１７】これにより、第２のメモリのサイズを小さ
くすることができる。この発明のもう１つの局面に従っ
た同期型半導体記憶装置は、外部から周期的に与えられ
るクロック信号に同期して外部信号の取り込みを行う同
期型半導体記憶装置であって、第１および第２のメモリ
バンクと、選択回路と、行アドレスバッファと、列アド
レスバッファと、第１のメモリと、第２のメモリと、行
デコーダと、列デコーダと、列アドレス制御回路と、第
３のメモリと、第４のメモリと、書込制御回路とを備え
る。第１および第２のメモリバンクは、行および列に配
置されたメモリセルを有する。選択回路は、第１または
第２のメモリバンクを選択する。行アドレスバッファ
は、メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する。列アドレスバッファは、メモリセル
に書込みを行うためのライトコマンドに応答して外部ア
ドレス信号を取り込み内部列アドレス信号を生成する。
第１のメモリは、第１のメモリバンクが選択されている
とき列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。第２のメモリは、第２のメモリバン
クが選択されているとき列アドレスバッファにより生成
される内部列アドレス信号を記憶する。行デコーダは、
内部行アドレス信号に応答して第１および第２のメモリ
バンクの行を選択する。列デコーダは、内部列アドレス
信号に応答して第１および第２のメモリバンクの列を選
択する。列アドレス制御回路は、第１のメモリバンクが
選択されているとき、ライトコマンドに応答して第１の
メモリに記憶された内部列アドレス信号を第１の列デコ
ーダに供給し、第２のメモリバンクが選択されていると
き、ライトコマンドに応答して第２のメモリに記憶され
た内部列アドレス信号を第２の列デコーダに供給する。
第３のメモリは、第１のメモリバンクが選択されている
とき、ライトコマンドに応答して外部からのデータ信号
を記憶する。第４のメモリは、第２のメモリバンクが選
択されているとき、ライトコマンドに応答して外部から
のデータ信号を記憶する。書込制御回路は、アクトコマ
ンドの直後のライトコマンドを受けた場合書込みを行わ
ず、それ以外のライトコマンドを受けた場合において、
第１のメモリバンクが選択されているとき第３のメモリ
に記憶されているデータ信号を第１のメモリバンクに書
込み、第２のメモリバンクが選択されているとき第４の
メモリに記憶されているデータ信号を第２のメモリバン
クに書込む。
くすることができる。この発明のもう１つの局面に従っ
た同期型半導体記憶装置は、外部から周期的に与えられ
るクロック信号に同期して外部信号の取り込みを行う同
期型半導体記憶装置であって、第１および第２のメモリ
バンクと、選択回路と、行アドレスバッファと、列アド
レスバッファと、第１のメモリと、第２のメモリと、行
デコーダと、列デコーダと、列アドレス制御回路と、第
３のメモリと、第４のメモリと、書込制御回路とを備え
る。第１および第２のメモリバンクは、行および列に配
置されたメモリセルを有する。選択回路は、第１または
第２のメモリバンクを選択する。行アドレスバッファ
は、メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する。列アドレスバッファは、メモリセル
に書込みを行うためのライトコマンドに応答して外部ア
ドレス信号を取り込み内部列アドレス信号を生成する。
第１のメモリは、第１のメモリバンクが選択されている
とき列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。第２のメモリは、第２のメモリバン
クが選択されているとき列アドレスバッファにより生成
される内部列アドレス信号を記憶する。行デコーダは、
内部行アドレス信号に応答して第１および第２のメモリ
バンクの行を選択する。列デコーダは、内部列アドレス
信号に応答して第１および第２のメモリバンクの列を選
択する。列アドレス制御回路は、第１のメモリバンクが
選択されているとき、ライトコマンドに応答して第１の
メモリに記憶された内部列アドレス信号を第１の列デコ
ーダに供給し、第２のメモリバンクが選択されていると
き、ライトコマンドに応答して第２のメモリに記憶され
た内部列アドレス信号を第２の列デコーダに供給する。
第３のメモリは、第１のメモリバンクが選択されている
とき、ライトコマンドに応答して外部からのデータ信号
を記憶する。第４のメモリは、第２のメモリバンクが選
択されているとき、ライトコマンドに応答して外部から
のデータ信号を記憶する。書込制御回路は、アクトコマ
ンドの直後のライトコマンドを受けた場合書込みを行わ
ず、それ以外のライトコマンドを受けた場合において、
第１のメモリバンクが選択されているとき第３のメモリ
に記憶されているデータ信号を第１のメモリバンクに書
込み、第２のメモリバンクが選択されているとき第４の
メモリに記憶されているデータ信号を第２のメモリバン
クに書込む。
【００１８】バンク構成の同期型半導体記憶装置では、
プリチャージコマンド後のバンクとプリチャージコマン
ドが入力された前の書込コマンドのバンクが違う場合が
ある。上記同期型半導体記憶装置においては、第１のメ
モリバンクに対応して第１および第３のメモリを、第２
のメモリバンクに対応して第２および第４のメモリを設
けたため、各メモリバンクごとにレイトライトを実行す
ることができる。
プリチャージコマンド後のバンクとプリチャージコマン
ドが入力された前の書込コマンドのバンクが違う場合が
ある。上記同期型半導体記憶装置においては、第１のメ
モリバンクに対応して第１および第３のメモリを、第２
のメモリバンクに対応して第２および第４のメモリを設
けたため、各メモリバンクごとにレイトライトを実行す
ることができる。
【００１９】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、第１のライトバッファと、第２の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドに応答して活性のイネーブル信号を発生する。第１の
ライトバッファは、第１のメモリバンクが選択されてい
るとき、イネーブル信号に応答して第３のメモリに記憶
されたデータ信号を第１のメモリバンクのメモリセルに
書込む。第２のライトバッファは、第２のメモリバンク
が選択されているとき、イネーブル信号に応答して第４
のメモリに記憶されたデータ信号を第２のメモリバンク
のメモリセルに書込む。
ブル信号発生回路と、第１のライトバッファと、第２の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドに応答して活性のイネーブル信号を発生する。第１の
ライトバッファは、第１のメモリバンクが選択されてい
るとき、イネーブル信号に応答して第３のメモリに記憶
されたデータ信号を第１のメモリバンクのメモリセルに
書込む。第２のライトバッファは、第２のメモリバンク
が選択されているとき、イネーブル信号に応答して第４
のメモリに記憶されたデータ信号を第２のメモリバンク
のメモリセルに書込む。
【００２０】好ましくは、上記列アドレス制御回路はさ
らに、第１のメモリバンクが選択されいるとき、メモリ
セルに再書込みを行うためのプリチャージコマンドに応
答して第１のメモリに記憶されている内部列アドレス信
号を第１の列デコーダに供給し、第２のメモリバンクが
選択されているとき、プリチャージコマンドに応答して
第２のメモリに記憶されている内部列アドレス信号を第
２の列デコーダに供給し、上記書込制御回路はさらに、
第１のメモリバンクが選択されているとき、プリチャー
ジコマンドに応答して第３のメモリに記憶されているデ
ータ信号を第１のメモリバンクに書込み、第２のメモリ
バンクが選択されているとき、プリチャージコマンドに
応答して第４のメモリに記憶されているデータ信号を第
２のメモリバンクに書込む。
らに、第１のメモリバンクが選択されいるとき、メモリ
セルに再書込みを行うためのプリチャージコマンドに応
答して第１のメモリに記憶されている内部列アドレス信
号を第１の列デコーダに供給し、第２のメモリバンクが
選択されているとき、プリチャージコマンドに応答して
第２のメモリに記憶されている内部列アドレス信号を第
２の列デコーダに供給し、上記書込制御回路はさらに、
第１のメモリバンクが選択されているとき、プリチャー
ジコマンドに応答して第３のメモリに記憶されているデ
ータ信号を第１のメモリバンクに書込み、第２のメモリ
バンクが選択されているとき、プリチャージコマンドに
応答して第４のメモリに記憶されているデータ信号を第
２のメモリバンクに書込む。
【００２１】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、第１のライトバッファと、第２の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドおよびプリチャージコマンドに応答して活性のイネー
ブル信号を発生する。第１のライトバッファは、第１の
メモリバンクが選択されているとき、イネーブル信号に
応答して第３のメモリに記憶されたデータ信号を第１の
メモリバンクのメモリセルに書込む。第２のライトバッ
ファは、第２のメモリバンクが選択されているとき、イ
ネーブル信号に応答して第４のメモリに記憶されたデー
タ信号を第２のメモリバンクのメモリセルに書込む。
ブル信号発生回路と、第１のライトバッファと、第２の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドおよびプリチャージコマンドに応答して活性のイネー
ブル信号を発生する。第１のライトバッファは、第１の
メモリバンクが選択されているとき、イネーブル信号に
応答して第３のメモリに記憶されたデータ信号を第１の
メモリバンクのメモリセルに書込む。第２のライトバッ
ファは、第２のメモリバンクが選択されているとき、イ
ネーブル信号に応答して第４のメモリに記憶されたデー
タ信号を第２のメモリバンクのメモリセルに書込む。
【００２２】好ましくは、上記第１から第４のメモリ
は、先入れ先出しメモリである。好ましくは、上記第３
および第４のメモリは、バースト長よりも少ないビット
数を記憶する先入れ先出しメモリである。
は、先入れ先出しメモリである。好ましくは、上記第３
および第４のメモリは、バースト長よりも少ないビット
数を記憶する先入れ先出しメモリである。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００２４】主記憶として用いられるＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）は高速化されてきてい
るものの、その動作速度は依然ＭＰＵ（マイクロプロセ
ッサ）の動作速度に追随することができない。このた
め、ＤＲＡＭのアクセスタイムおよびサイクルタイムが
ボトルネックとなり、システム全体の性能が低下すると
いうことがよくいわれる。
ミックランダムアクセスメモリ）は高速化されてきてい
るものの、その動作速度は依然ＭＰＵ（マイクロプロセ
ッサ）の動作速度に追随することができない。このた
め、ＤＲＡＭのアクセスタイムおよびサイクルタイムが
ボトルネックとなり、システム全体の性能が低下すると
いうことがよくいわれる。
【００２５】近年、高速ＭＰＵのための主記憶として、
相補クロック信号に同期して動作するＤＤＲ ＳＤＲＡ
Ｍ（ダブルデータレート・シンクロナスダイナミックラ
ンダムアクセスメモリ）が提案されている。
相補クロック信号に同期して動作するＤＤＲ ＳＤＲＡ
Ｍ（ダブルデータレート・シンクロナスダイナミックラ
ンダムアクセスメモリ）が提案されている。
【００２６】図１は、この発明の実施の形態によるＤＤ
Ｒ ＳＤＲＡＭの構成を概略的に示す図である。なお、
図１では、１ビットのデータ授受に関連する部分および
周辺回路の構成が示されており、このデータ授受に関連
する部分はデータ入出力端子それぞれに対応して設けら
れる。
Ｒ ＳＤＲＡＭの構成を概略的に示す図である。なお、
図１では、１ビットのデータ授受に関連する部分および
周辺回路の構成が示されており、このデータ授受に関連
する部分はデータ入出力端子それぞれに対応して設けら
れる。
【００２７】図１を参照して、このＤＤＲ ＳＤＲＡＭ
は、２つのバンクを有し、メモリセルアレイ１ａがバン
クＡを構成し、メモリセルアレイ１ｂがバンクＢを構成
する。このＤＤＲ ＳＤＲＡＭは、２バンクＤＤＲ Ｓ
ＤＲＡＭとして機能する。バンクＡおよびＢは、それぞ
れ互いに独立に活性／非活性状態へ駆動することができ
る。バンクの指定は、各コマンドと同時に与えられるバ
ンクアドレスにより行われる。
は、２つのバンクを有し、メモリセルアレイ１ａがバン
クＡを構成し、メモリセルアレイ１ｂがバンクＢを構成
する。このＤＤＲ ＳＤＲＡＭは、２バンクＤＤＲ Ｓ
ＤＲＡＭとして機能する。バンクＡおよびＢは、それぞ
れ互いに独立に活性／非活性状態へ駆動することができ
る。バンクの指定は、各コマンドと同時に与えられるバ
ンクアドレスにより行われる。
【００２８】メモリセルアレイ１ａに対し、バンクアド
レス信号ＢＸにより活性化され、行アドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリセルアレイ１ａ
のアドレス指定された行を選択状態へ駆動する行デコー
ダ群２ａと、センスアンプ活性化信号φＳＡ０により活
性化され、メモリセルアレイ１ａの選択行に接続される
メモリセルデータの検知、増幅およびラッチを行うセン
スアンプ群３ａと、バンクアドレス信号ＢＹにより活性
化され、列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）をデコ
ードし、メモリセルアレイ１ａのアドレス指定された列
を選択する列デコーダ群４ａとが設けられる。
レス信号ＢＸにより活性化され、行アドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリセルアレイ１ａ
のアドレス指定された行を選択状態へ駆動する行デコー
ダ群２ａと、センスアンプ活性化信号φＳＡ０により活
性化され、メモリセルアレイ１ａの選択行に接続される
メモリセルデータの検知、増幅およびラッチを行うセン
スアンプ群３ａと、バンクアドレス信号ＢＹにより活性
化され、列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）をデコ
ードし、メモリセルアレイ１ａのアドレス指定された列
を選択する列デコーダ群４ａとが設けられる。
【００２９】この列デコーダ群４ａにより選択された列
上のメモリセルは、内部データバス５ａに結合される。
バンクアドレス信号ＢＸは、アクトコマンドまたはメモ
リセルへの再書込みを指示するプリチャージコマンドと
同時に与えられるバンクアドレス信号であり、またバン
クアドレス信号ＢＹは、リードコマンドまたはライトコ
マンドと同時に与えられるバンクアドレス信号である。
上のメモリセルは、内部データバス５ａに結合される。
バンクアドレス信号ＢＸは、アクトコマンドまたはメモ
リセルへの再書込みを指示するプリチャージコマンドと
同時に与えられるバンクアドレス信号であり、またバン
クアドレス信号ＢＹは、リードコマンドまたはライトコ
マンドと同時に与えられるバンクアドレス信号である。
【００３０】メモリセルアレイ１ｂに対し、バンクアド
レス信号／ＢＸにより活性化され、行アドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリセルアレイ１
ｂのアドレス指定された行を選択状態へ駆動する行デコ
ーダ群２ｂと、センスアンプ活性化信号φＳＡ１により
活性化され、メモリセルアレイ１ｂの選択行に接続され
るメモリセルデータの検知、増幅およびラッチを行うセ
ンスアンプ群３ｂと、バンクアドレス信号／ＢＹにより
活性化され、列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を
デコードし、メモリセルアレイ１ｂのアドレス指定され
た列を選択する列デコーダ群４ｂとが設けられる。
レス信号／ＢＸにより活性化され、行アドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリセルアレイ１
ｂのアドレス指定された行を選択状態へ駆動する行デコ
ーダ群２ｂと、センスアンプ活性化信号φＳＡ１により
活性化され、メモリセルアレイ１ｂの選択行に接続され
るメモリセルデータの検知、増幅およびラッチを行うセ
ンスアンプ群３ｂと、バンクアドレス信号／ＢＹにより
活性化され、列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を
デコードし、メモリセルアレイ１ｂのアドレス指定され
た列を選択する列デコーダ群４ｂとが設けられる。
【００３１】この列デコーダ群４ｂにより選択された列
上のメモリセルは、内部データバス５ｂに結合される。
上のメモリセルは、内部データバス５ｂに結合される。
【００３２】ここで行デコーダ群、センスアンプ群、列
デコーダ群としているのは、行デコーダ群は、各行に対
応して配置される行デコーダを備え、センスアンプ群
は、対応のメモリセルアレイの各列に対応して設けられ
るセンスアンプを有し、列デコーダ群は、各列に対応し
て設けられる列デコーダを含むためである。
デコーダ群としているのは、行デコーダ群は、各行に対
応して配置される行デコーダを備え、センスアンプ群
は、対応のメモリセルアレイの各列に対応して設けられ
るセンスアンプを有し、列デコーダ群は、各列に対応し
て設けられる列デコーダを含むためである。
【００３３】メモリセルアレイ１ａからデータを読出す
ために、ライトドライバ＆プリアンプ９ａが設けられ
る。ライトドライバ＆プリアンプ９ａは、イネーブル信
号φＲＢＡ０の活性化に応答して、センスアンプ群３ａ
によって内部データバス５ａ上に読出されたメモリセル
アレイ１ａからのデータを受けて増幅しラッチする。ま
た、ライトドライバ＆プリアンプ９ａは、メモリセルア
レイ１ａへとデータを書込むために、イネーブル信号φ
ＷＢＡ０の活性化に応じてＦＩＦＯ８ａから与えられる
データを受けて内部データバス５ａに対して出力する。
ＦＩＦＯ８ａおよび８ｂは、バースト長（ここでは4ビ
ット）の記憶容量を持つ先入れ先出しメモリであり、パ
ラレル−シリアル変換回路６からのデータ信号を受けて
これを新たに記憶するとともにそれまで記憶していたデ
ータ信号を出力する。
ために、ライトドライバ＆プリアンプ９ａが設けられ
る。ライトドライバ＆プリアンプ９ａは、イネーブル信
号φＲＢＡ０の活性化に応答して、センスアンプ群３ａ
によって内部データバス５ａ上に読出されたメモリセル
アレイ１ａからのデータを受けて増幅しラッチする。ま
た、ライトドライバ＆プリアンプ９ａは、メモリセルア
レイ１ａへとデータを書込むために、イネーブル信号φ
ＷＢＡ０の活性化に応じてＦＩＦＯ８ａから与えられる
データを受けて内部データバス５ａに対して出力する。
ＦＩＦＯ８ａおよび８ｂは、バースト長（ここでは4ビ
ット）の記憶容量を持つ先入れ先出しメモリであり、パ
ラレル−シリアル変換回路６からのデータ信号を受けて
これを新たに記憶するとともにそれまで記憶していたデ
ータ信号を出力する。
【００３４】メモリセルアレイ１ｂからデータを読出す
ために、ライトドライバ＆プリアンプ９ｂが設けられ
る。ライトドライバ＆プリアンプ９ｂは、イネーブル信
号φＲＢＡ１の活性化に応答して、センスアンプ群３ｂ
によって内部データバス５ｂ上に読出されたメモリセル
アレイ１ｂからのデータを受けて増幅しラッチする。ま
た、ライトドライバ＆プリアンプ９ｂは、メモリセルア
レイ１ｂへとデータを書込むために、イネーブル信号φ
ＷＢＡ１の活性化に応じてＦＩＦＯ８ｂから与えられる
データを受けて内部データバス５ｂに対して出力する。
ために、ライトドライバ＆プリアンプ９ｂが設けられ
る。ライトドライバ＆プリアンプ９ｂは、イネーブル信
号φＲＢＡ１の活性化に応答して、センスアンプ群３ｂ
によって内部データバス５ｂ上に読出されたメモリセル
アレイ１ｂからのデータを受けて増幅しラッチする。ま
た、ライトドライバ＆プリアンプ９ｂは、メモリセルア
レイ１ｂへとデータを書込むために、イネーブル信号φ
ＷＢＡ１の活性化に応じてＦＩＦＯ８ｂから与えられる
データを受けて内部データバス５ｂに対して出力する。
【００３５】このＤＤＲ ＳＤＲＡＭはさらに、データ
の読出時にバンクアドレス信号ＢＹに応じてリードプリ
アンプ＆ライトバッファ９ａ、９ｂからいずれかの出力
を選択するバンクセレクタ２６と、バンクセレクタ２６
からの２ビットの連続データ信号をクロック信号に同期
して１ビットの信号にパラレル−シリアル変換するパラ
レル−シリアル変換回路６と、パラレル−シリアル変換
回路６からのデータ信号を受けて増幅する入出力バッフ
ァ７と、入出力バッファ７の出力信号を外部に出力する
データ入出力端子１０とが設けられる。
の読出時にバンクアドレス信号ＢＹに応じてリードプリ
アンプ＆ライトバッファ９ａ、９ｂからいずれかの出力
を選択するバンクセレクタ２６と、バンクセレクタ２６
からの２ビットの連続データ信号をクロック信号に同期
して１ビットの信号にパラレル−シリアル変換するパラ
レル−シリアル変換回路６と、パラレル−シリアル変換
回路６からのデータ信号を受けて増幅する入出力バッフ
ァ７と、入出力バッファ７の出力信号を外部に出力する
データ入出力端子１０とが設けられる。
【００３６】データの書込時においては、入出力バッフ
ァ７を介して外部よりデータストローブ信号ＱＳに同期
して入力されるデータ信号がパラレル−シリアル変換回
路６により２ビットごとの連続データ信号に変換され
る。ここで、データストローブ信号ＱＳは、外部データ
ストローブ信号ｅｘｔ．ＱＳに従ってＱＳバッファ２１
にて生成される信号である。バンクセレクタ２６は、バ
ンクアドレス信号ＢＹに応じてパラレル−シリアル変換
回路６からの連続データ信号をＦＩＦＯ８ａまたは８ｂ
に対して出力する。
ァ７を介して外部よりデータストローブ信号ＱＳに同期
して入力されるデータ信号がパラレル−シリアル変換回
路６により２ビットごとの連続データ信号に変換され
る。ここで、データストローブ信号ＱＳは、外部データ
ストローブ信号ｅｘｔ．ＱＳに従ってＱＳバッファ２１
にて生成される信号である。バンクセレクタ２６は、バ
ンクアドレス信号ＢＹに応じてパラレル−シリアル変換
回路６からの連続データ信号をＦＩＦＯ８ａまたは８ｂ
に対して出力する。
【００３７】このＤＤＲ ＳＤＲＡＭは、さらに、入力
端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与
えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／Ｃ
ＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック
信号ＣＬＫの立ち上がりに同期して取込み、かつその状
態を判定して内部制御信号φｘａ、φｙａ、φＷ、φＣ
Ｓ、φＲおよびφＣＡを生成する制御信号発生回路１３
を含む。
端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与
えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／Ｃ
ＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック
信号ＣＬＫの立ち上がりに同期して取込み、かつその状
態を判定して内部制御信号φｘａ、φｙａ、φＷ、φＣ
Ｓ、φＲおよびφＣＡを生成する制御信号発生回路１３
を含む。
【００３８】信号ｅｘｔ．／ＣＳは、チップセレクト信
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性状態のときにこのＳＤＲＡＭはデータ授受を行う。
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性状態のときにこのＳＤＲＡＭはデータ授受を行う。
【００３９】クロック信号ＣＬＫは、外部から入力され
る外部クロック信号ｅｘｔ．ＣＬＫに従ってクロックバ
ッファ２０で生成されるクロック信号である。
る外部クロック信号ｅｘｔ．ＣＬＫに従ってクロックバ
ッファ２０で生成されるクロック信号である。
【００４０】信号φｘａは、アクトコマンドが与えられ
たときに活性化され、行アドレス信号の取込みを指示す
る。信号φｙａは、リードコマンドまたはライトコマン
ドが与えられたときに活性化され、列アドレス信号の取
込みを指示する。信号φＷは、ライトコマンドが与えら
れたときに活性化され、データ書込を指示する。信号φ
Ｐは、プリチャージコマンドが与えられたときに活性化
され、メモリセルへの再書込みを指示する。信号φＲ
は、アクトコマンドが与えられたとき活性化され、行選
択に関連する部分の回路を活性化する。信号φＣＡは、
リードコマンドまたはライトコマンドが与えられたとき
に活性化され、列選択およびデータ出力に関連する部分
の回路（コラム系回路）を活性化する。
たときに活性化され、行アドレス信号の取込みを指示す
る。信号φｙａは、リードコマンドまたはライトコマン
ドが与えられたときに活性化され、列アドレス信号の取
込みを指示する。信号φＷは、ライトコマンドが与えら
れたときに活性化され、データ書込を指示する。信号φ
Ｐは、プリチャージコマンドが与えられたときに活性化
され、メモリセルへの再書込みを指示する。信号φＲ
は、アクトコマンドが与えられたとき活性化され、行選
択に関連する部分の回路を活性化する。信号φＣＡは、
リードコマンドまたはライトコマンドが与えられたとき
に活性化され、列選択およびデータ出力に関連する部分
の回路（コラム系回路）を活性化する。
【００４１】このＤＤＲ ＳＤＲＡＭは、さらに、行ア
ドレス取込指示信号φｘａの活性化に応答して外部アド
レス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み、内
部行アドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンク
アドレス信号ＢＸを生成する行アドレスバッファ１４
と、列アドレス取込指示信号φｙａの活性化時に活性化
され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内
部列アドレス信号を発生する列アドレスバッファ１５
と、ＦＩＦＯ１８ａ，１８ｂと、列アドレス制御回路１
６とを含む。ＦＩＦＯ１８ａは、先入れ先出しメモリで
あり、バンクＡが選択されているとき列アドレスバッフ
ァ１５からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。ＦＩＦＯ１８ｂは、先入れ先出しメモリで
あり、バンクＢが選択されているとき列アドレスバッフ
ァ１５からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。列アドレス制御回路１６は、信号φＲｅａ
ｄが活性のとき、列アドレスバッファ１５から与えられ
る内部列アドレス信号を先頭アドレスとしてこのアドレ
スを変化させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）
およびバンクアドレス信号ＢＹを発生し、信号φＷｒｉ
ｔｅまたはφＰｒｅｃｈａｒｇｅが活性のときＦＩＦＯ
１８ａまたは１８ｂに記憶されている内部列アドレス信
号を先頭アドレスとしてこのアドレスを変化させて列ア
ドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）およびバンクアドレ
ス信号ＢＹを発生する。この列アドレス制御回路１６
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとに列アドレス信号を変化させる。
ドレス取込指示信号φｘａの活性化に応答して外部アド
レス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み、内
部行アドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンク
アドレス信号ＢＸを生成する行アドレスバッファ１４
と、列アドレス取込指示信号φｙａの活性化時に活性化
され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内
部列アドレス信号を発生する列アドレスバッファ１５
と、ＦＩＦＯ１８ａ，１８ｂと、列アドレス制御回路１
６とを含む。ＦＩＦＯ１８ａは、先入れ先出しメモリで
あり、バンクＡが選択されているとき列アドレスバッフ
ァ１５からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。ＦＩＦＯ１８ｂは、先入れ先出しメモリで
あり、バンクＢが選択されているとき列アドレスバッフ
ァ１５からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。列アドレス制御回路１６は、信号φＲｅａ
ｄが活性のとき、列アドレスバッファ１５から与えられ
る内部列アドレス信号を先頭アドレスとしてこのアドレ
スを変化させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）
およびバンクアドレス信号ＢＹを発生し、信号φＷｒｉ
ｔｅまたはφＰｒｅｃｈａｒｇｅが活性のときＦＩＦＯ
１８ａまたは１８ｂに記憶されている内部列アドレス信
号を先頭アドレスとしてこのアドレスを変化させて列ア
ドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）およびバンクアドレ
ス信号ＢＹを発生する。この列アドレス制御回路１６
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとに列アドレス信号を変化させる。
【００４２】このＤＤＲ ＳＤＲＡＭは、さらに、コラ
ム系活性化信号φＣＡの活性化に従って内部クロック信
号ＣＬＫをカウントし、そのカウント値に従って所定の
タイミングでカウントアップ信号を生成するクロックカ
ウンタ１７と、クロックカウンタ１７のカウントアップ
信号と、バンクアドレス信号ＢＸおよびＢＹと、コラム
アドレス信号の最下位ビットＹ０を受け、各種内部制御
信号φＲＢＡ０、φＲＢＡ１、φＳＡ０、φＳＡ１、φ
Ｒｅａｄ、φＷｒｉｔｅ、φＰｒｅｃｈａｒｇｅ、φＷ
ＢＡ０、φＷＢＡ１、を生成する制御信号発生回路３２
を含む。制御信号発生回路３２は、リードプリアンプ＆
ライトバッファ９ａ，９ｂの活性／不活性を制御するイ
ネーブル信号φＷＢＡ０、ＷＢＡ１を発生するイネーブ
ル信号発生回路を含む。
ム系活性化信号φＣＡの活性化に従って内部クロック信
号ＣＬＫをカウントし、そのカウント値に従って所定の
タイミングでカウントアップ信号を生成するクロックカ
ウンタ１７と、クロックカウンタ１７のカウントアップ
信号と、バンクアドレス信号ＢＸおよびＢＹと、コラム
アドレス信号の最下位ビットＹ０を受け、各種内部制御
信号φＲＢＡ０、φＲＢＡ１、φＳＡ０、φＳＡ１、φ
Ｒｅａｄ、φＷｒｉｔｅ、φＰｒｅｃｈａｒｇｅ、φＷ
ＢＡ０、φＷＢＡ１、を生成する制御信号発生回路３２
を含む。制御信号発生回路３２は、リードプリアンプ＆
ライトバッファ９ａ，９ｂの活性／不活性を制御するイ
ネーブル信号φＷＢＡ０、ＷＢＡ１を発生するイネーブ
ル信号発生回路を含む。
【００４３】バンクアドレス信号ＢＸおよびＢＹに従っ
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位列アドレス信号ビットＹ０は、１つのバン
クに含まれる２つのメモリセルアレイが含まれる場合に
いずれのメモリセルアレイに先にアクセスするかを示す
ために用いられる。
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位列アドレス信号ビットＹ０は、１つのバン
クに含まれる２つのメモリセルアレイが含まれる場合に
いずれのメモリセルアレイに先にアクセスするかを示す
ために用いられる。
【００４４】クロックカウンタ１７は、ＣＡＳレイテン
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
【００４５】図２は、図１に示された制御信号発生回路
３２に含まれるイネーブル信号（φＷＢＡ０、φＷＢＡ
１）発生回路の構成を示すブロック図である。図２を参
照して、イネーブル信号発生回路は、フリップフロップ
５１と、ＯＲ回路５２と、ＡＮＤ回路５３、５４とを含
む。
３２に含まれるイネーブル信号（φＷＢＡ０、φＷＢＡ
１）発生回路の構成を示すブロック図である。図２を参
照して、イネーブル信号発生回路は、フリップフロップ
５１と、ＯＲ回路５２と、ＡＮＤ回路５３、５４とを含
む。
【００４６】ＯＲ回路５２は、信号φＷｒｉｔｅと信号
φＰｒｅｃｈａｒｇｅの論理和を出力する。フリップフ
ロップ５１は、セット入力Ｓに信号φｘａを受け、リセ
ット入力ＲにＯＲ回路５２の出力を受け、出力／Ｑより
信号φＷＢＡを出力する。ＡＮＤ回路５３は、信号φＷ
ＢＡとバンクアドレス信号ＢＹとの論理積をイネーブル
信号φＷＢＡ０として出力する。ＡＮＤ回路５４は、信
号φＷＢＡとバンクアドレス信号／ＢＹとの論理積をイ
ネーブル信号φＷＢＡ１として出力する。
φＰｒｅｃｈａｒｇｅの論理和を出力する。フリップフ
ロップ５１は、セット入力Ｓに信号φｘａを受け、リセ
ット入力ＲにＯＲ回路５２の出力を受け、出力／Ｑより
信号φＷＢＡを出力する。ＡＮＤ回路５３は、信号φＷ
ＢＡとバンクアドレス信号ＢＹとの論理積をイネーブル
信号φＷＢＡ０として出力する。ＡＮＤ回路５４は、信
号φＷＢＡとバンクアドレス信号／ＢＹとの論理積をイ
ネーブル信号φＷＢＡ１として出力する。
【００４７】以上のように構成された制御信号発生回路
３２の動作について説明する。活性の信号φｘａを受け
るとフリップフロップ５１はセットされて不活性の信号
φＷＢＡを出力する。これにともなってイネーブル信号
φＷＢＡ０，φＷＢＡ１も不活性となる。信号φＷｒｉ
ｔｅまたは信号φＰｒｅｃｈａｒｇｅが活性となるとフ
リップフロップ５１はリセットされて活性の信号φＷＢ
Ａを出力する。バンクアドレス信号ＢＹ，／ＢＹに応じ
てイネーブル信号φＷＢＡ０，φＷＢＡ１のいずれかが
活性となる。
３２の動作について説明する。活性の信号φｘａを受け
るとフリップフロップ５１はセットされて不活性の信号
φＷＢＡを出力する。これにともなってイネーブル信号
φＷＢＡ０，φＷＢＡ１も不活性となる。信号φＷｒｉ
ｔｅまたは信号φＰｒｅｃｈａｒｇｅが活性となるとフ
リップフロップ５１はリセットされて活性の信号φＷＢ
Ａを出力する。バンクアドレス信号ＢＹ，／ＢＹに応じ
てイネーブル信号φＷＢＡ０，φＷＢＡ１のいずれかが
活性となる。
【００４８】次に、以上のように構成されたＤＤＲ Ｓ
ＤＲＡＭの動作について説明する。図３は、図１に示さ
れたＤＤＲ ＳＤＲＡＭの動作を説明するための波形図
である。
ＤＲＡＭの動作について説明する。図３は、図１に示さ
れたＤＤＲ ＳＤＲＡＭの動作を説明するための波形図
である。
【００４９】ＤＤＲ ＳＤＲＡＭにおいては、高速でア
クセスするために、相補のシステムクロック信号（例え
ば、ｅｘｔ．ＣＬＫ、ｅｘｔ．／ＣＬＫ）に同期して、
連続した複数ビット（１つのデータ入出力について）に
アクセスする仕様が提案されている。図３においては、
データ入出力端子ＤＱ０−ＤＱ７の８ビットのデータ
（バイトデータ）の入力および出力が可能なＤＤＲ Ｓ
ＤＲＡＭにおいて、連続して４つのデータ（８×４の合
計３２ビット）を書込みまたは読出す動作を示す。連続
して読出されるデータのビット数はバースト長と呼ば
れ、ＤＤＲ ＳＤＲＡＭでは、通常、モードレジスタに
よって変更することが可能である。なお、ここでは、バ
ースト長は４ビットとされる。制御信号とアドレス信号
は外部クロック信号ｅｘｔ．ＣＬＫの立上がりで取込ま
れる。
クセスするために、相補のシステムクロック信号（例え
ば、ｅｘｔ．ＣＬＫ、ｅｘｔ．／ＣＬＫ）に同期して、
連続した複数ビット（１つのデータ入出力について）に
アクセスする仕様が提案されている。図３においては、
データ入出力端子ＤＱ０−ＤＱ７の８ビットのデータ
（バイトデータ）の入力および出力が可能なＤＤＲ Ｓ
ＤＲＡＭにおいて、連続して４つのデータ（８×４の合
計３２ビット）を書込みまたは読出す動作を示す。連続
して読出されるデータのビット数はバースト長と呼ば
れ、ＤＤＲ ＳＤＲＡＭでは、通常、モードレジスタに
よって変更することが可能である。なお、ここでは、バ
ースト長は４ビットとされる。制御信号とアドレス信号
は外部クロック信号ｅｘｔ．ＣＬＫの立上がりで取込ま
れる。
【００５０】以下、図３および図１を参照しつつ説明す
る。ＤＤＲ ＳＤＲＡＭにおいては、システムクロック
である外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッ
ジで外部からの制御信号（行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄなど）が取込まれる。また、アドレス信号Ａ
ｄｄとして行アドレス信号と列アドレス信号とが時分割
的に多重化されて与えられる。取込まれた行アドレス信
号および列アドレス信号に従ってＤＤＲ ＳＤＲＡＭ内
において行および列の選択動作が実施される。なお、図
３におけるＤ／Ｑは、入出力端子ＤＱｉから入出力され
るデータ信号を示す。
る。ＤＤＲ ＳＤＲＡＭにおいては、システムクロック
である外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッ
ジで外部からの制御信号（行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄなど）が取込まれる。また、アドレス信号Ａ
ｄｄとして行アドレス信号と列アドレス信号とが時分割
的に多重化されて与えられる。取込まれた行アドレス信
号および列アドレス信号に従ってＤＤＲ ＳＤＲＡＭ内
において行および列の選択動作が実施される。なお、図
３におけるＤ／Ｑは、入出力端子ＤＱｉから入出力され
るデータ信号を示す。
【００５１】バンクアドレス信号ＢＹがＨレベルのとき
バンクＡが選択され、メモリセルアレイ１ａに対する書
込みまたは読出しが行われる。以下、バンクＡが選択さ
れている場合について説明する。
バンクＡが選択され、メモリセルアレイ１ａに対する書
込みまたは読出しが行われる。以下、バンクＡが選択さ
れている場合について説明する。
【００５２】時刻ｔ１におけるクロック信号ｅｘｔ．Ｃ
ＬＫの立上がりエッジにおいて、行アドレスストローブ
信号／ＲＡＳが活性状態のＬレベル、列アドレスストロ
ーブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが
不活性のＨレベルにある（これをアクトコマンドが与え
られるという）。これに応答して、図１に示された制御
信号発生回路１３によって活性の行アドレス取込み指示
信号φＸａが行アドレスバッファ１４に与えられ、この
ときのアドレス信号Ａｄｄが行アドレス信号Ｘａとして
取込まれる。
ＬＫの立上がりエッジにおいて、行アドレスストローブ
信号／ＲＡＳが活性状態のＬレベル、列アドレスストロ
ーブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが
不活性のＨレベルにある（これをアクトコマンドが与え
られるという）。これに応答して、図１に示された制御
信号発生回路１３によって活性の行アドレス取込み指示
信号φＸａが行アドレスバッファ１４に与えられ、この
ときのアドレス信号Ａｄｄが行アドレス信号Ｘａとして
取込まれる。
【００５３】次いで、時刻ｔ２におけるクロック信号ｅ
ｘｔ．ＣＬＫの立上がりエッジにおいて、列アドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
Ｅが活性状態のＬレベル、行アドレスストローブ信号／
ＲＡＳが不活性状態のＨレベルをなる（これをライトコ
マンドが与えられるという）。これに応答して、図１に
示された制御信号発生回路１３によって活性の列アドレ
ス取込み指示信号φｙａが列アドレスバッファ１５に与
えられ、このときのアドレス信号Ａｄｄが列アドレス信
号Ｙｂとして取込まれる。列アドレス信号Ｙｂはさらに
ＦＩＦＯ１８ａに送られて記憶されるとともに、それま
で記憶されていた列アドレス信号が出力される。ライト
コマンドに応答して、図１に示された制御信号発生回路
１３によって活性の信号φＷが制御信号発生回路３２に
与えられる。これに応答して制御信号発生回路３２は、
活性の信号φＷｒｉｔｅを発生し、列アドレス制御回路
１６に送られる。列アドレス制御回路１６は、ＦＩＦＯ
１８ａに記憶されていた内部列アドレス信号を変化させ
て列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を発生する。
ｘｔ．ＣＬＫの立上がりエッジにおいて、列アドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
Ｅが活性状態のＬレベル、行アドレスストローブ信号／
ＲＡＳが不活性状態のＨレベルをなる（これをライトコ
マンドが与えられるという）。これに応答して、図１に
示された制御信号発生回路１３によって活性の列アドレ
ス取込み指示信号φｙａが列アドレスバッファ１５に与
えられ、このときのアドレス信号Ａｄｄが列アドレス信
号Ｙｂとして取込まれる。列アドレス信号Ｙｂはさらに
ＦＩＦＯ１８ａに送られて記憶されるとともに、それま
で記憶されていた列アドレス信号が出力される。ライト
コマンドに応答して、図１に示された制御信号発生回路
１３によって活性の信号φＷが制御信号発生回路３２に
与えられる。これに応答して制御信号発生回路３２は、
活性の信号φＷｒｉｔｅを発生し、列アドレス制御回路
１６に送られる。列アドレス制御回路１６は、ＦＩＦＯ
１８ａに記憶されていた内部列アドレス信号を変化させ
て列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を発生する。
【００５４】ここで、時刻ｔ２におけるライトコマンド
は、時刻ｔ１におけるアクトコマンドの直後のライトコ
マンドである。したがって、図２に示されたイネーブル
信号発生回路は不活性のイネーブル信号φＷＢＡ０を発
生する。
は、時刻ｔ１におけるアクトコマンドの直後のライトコ
マンドである。したがって、図２に示されたイネーブル
信号発生回路は不活性のイネーブル信号φＷＢＡ０を発
生する。
【００５５】これにより、リードプリアンプ＆ライトバ
ッファ９ａは不活性のイネーブル信号φＷＢＡ０を受け
るため、メモリセル１ａへの書込みは行わない。その理
由を以下に説明する。時刻ｔ２におけるライトコマンド
時にＦＩＦＯ８ａに記憶されているデータ信号は、前回
のライトコマンド時のデータ信号である。時刻ｔ１にお
いて行アドレスＸａが取込まれているため、前回のライ
トコマンド時の行アドレスと時刻ｔ２のライトコマンド
時の行アドレスＸａとが同じであるとは限らない。違う
場合には本来書込まれるべきでないデータ信号が謝って
書込まれることになる。そこで、アクトコマンドの直後
のライトコマンドではメモリセルへの書込みを行わない
ようにしているのである。
ッファ９ａは不活性のイネーブル信号φＷＢＡ０を受け
るため、メモリセル１ａへの書込みは行わない。その理
由を以下に説明する。時刻ｔ２におけるライトコマンド
時にＦＩＦＯ８ａに記憶されているデータ信号は、前回
のライトコマンド時のデータ信号である。時刻ｔ１にお
いて行アドレスＸａが取込まれているため、前回のライ
トコマンド時の行アドレスと時刻ｔ２のライトコマンド
時の行アドレスＸａとが同じであるとは限らない。違う
場合には本来書込まれるべきでないデータ信号が謝って
書込まれることになる。そこで、アクトコマンドの直後
のライトコマンドではメモリセルへの書込みを行わない
ようにしているのである。
【００５６】時刻ｔ２におけるライトコマンドに応答し
て、入出力バッファ７はデータストローブ信号ＱＳに同
期して順次データ信号ｄ０、ｄ１、ｄ２、ｄ３を取込む
（時刻ｔ３）。このデータ信号ｄ０―ｄ３は、パラレル
−シリアル変換回路６を経由してＦＩＦＯ８ａに送られ
て記憶される。
て、入出力バッファ７はデータストローブ信号ＱＳに同
期して順次データ信号ｄ０、ｄ１、ｄ２、ｄ３を取込む
（時刻ｔ３）。このデータ信号ｄ０―ｄ３は、パラレル
−シリアル変換回路６を経由してＦＩＦＯ８ａに送られ
て記憶される。
【００５７】次いで、時刻ｔ４においてライトコマンド
が与えられる。これに応答して、時刻ｔ２におけるのと
同様にして、このときのアドレス信号Ａｄｄが列アドレ
ス信号Ｙｃとして取込まれる。列アドレス信号Ｙｃはさ
らにＦＩＦＯ１８ａに送られて記憶されるとともに、そ
れまで記憶されていた列アドレス信号Ｙｂが列アドレス
制御回路１６に送られる。また、活性の信号φＷが制御
信号発生回路３２に与えられ、これに応答して制御信号
発生回路３２は、活性の信号φＷｒｉｔｅを列アドレス
制御回路１６に送る。列アドレス制御回路１６は、ＦＩ
ＦＯ１８ａに記憶されていた列アドレス信号Ｙｂを変化
させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を発生す
る。列デコーダ群４は、この列アドレス信号Ｙ０−ｋに
応答してメモリセルアレイ１ａの列を選択する。
が与えられる。これに応答して、時刻ｔ２におけるのと
同様にして、このときのアドレス信号Ａｄｄが列アドレ
ス信号Ｙｃとして取込まれる。列アドレス信号Ｙｃはさ
らにＦＩＦＯ１８ａに送られて記憶されるとともに、そ
れまで記憶されていた列アドレス信号Ｙｂが列アドレス
制御回路１６に送られる。また、活性の信号φＷが制御
信号発生回路３２に与えられ、これに応答して制御信号
発生回路３２は、活性の信号φＷｒｉｔｅを列アドレス
制御回路１６に送る。列アドレス制御回路１６は、ＦＩ
ＦＯ１８ａに記憶されていた列アドレス信号Ｙｂを変化
させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−ｋ）を発生す
る。列デコーダ群４は、この列アドレス信号Ｙ０−ｋに
応答してメモリセルアレイ１ａの列を選択する。
【００５８】ここで、時刻ｔ４におけるライトコマンド
は、時刻ｔ２におけるライトコマンドと違って、アクト
コマンドの直後のライトコマンドではない。したがっ
て、制御信号発生回路３２内のイネーブル信号発生回路
は活性のイネーブル信号φＷＢＡ０を発生する。これに
応答して、リードプリアンプ＆ライトバッファ９ａは、
ＦＩＦＯ８ａに記憶されていたデータ信号ｄ０―ｄ３を
メモリセル１ａへ書込む。このとき、データｄ０、ｄ１
の２ビットがまとめて書込まれ、データｄ２、ｄ３の２
ビットがまとめて書込まれる。
は、時刻ｔ２におけるライトコマンドと違って、アクト
コマンドの直後のライトコマンドではない。したがっ
て、制御信号発生回路３２内のイネーブル信号発生回路
は活性のイネーブル信号φＷＢＡ０を発生する。これに
応答して、リードプリアンプ＆ライトバッファ９ａは、
ＦＩＦＯ８ａに記憶されていたデータ信号ｄ０―ｄ３を
メモリセル１ａへ書込む。このとき、データｄ０、ｄ１
の２ビットがまとめて書込まれ、データｄ２、ｄ３の２
ビットがまとめて書込まれる。
【００５９】一方、時刻ｔ４におけるライトコマンドに
応答して、入出力バッファ７はデータストローブ信号Ｑ
Ｓに同期して順次データ信号ｄ４、ｄ５、ｄ６、ｄ７を
取込む（時刻ｔ５）。このデータ信号ｄ４―ｄ７は、パ
ラレル−シリアル変換回路６を経由してＦＩＦＯ８ａに
送られて、それまで記憶されていたデータｄ０―ｄ３に
代わって記憶される。
応答して、入出力バッファ７はデータストローブ信号Ｑ
Ｓに同期して順次データ信号ｄ４、ｄ５、ｄ６、ｄ７を
取込む（時刻ｔ５）。このデータ信号ｄ４―ｄ７は、パ
ラレル−シリアル変換回路６を経由してＦＩＦＯ８ａに
送られて、それまで記憶されていたデータｄ０―ｄ３に
代わって記憶される。
【００６０】このように、ＤＤＲ ＳＤＲＡＭでは、ラ
イトコマンドに応答してＦＩＦＯ８ａに記憶されている
データ信号（ｄ０―ｄ３）をメモリセルアレイ１ａに書
込むため、データ信号ｄ４―ｄ７が入力されるのを待つ
必要がない。すなわち、ライトコマンドを受けてから書
込み動作が終了するまでの時間が短縮される。
イトコマンドに応答してＦＩＦＯ８ａに記憶されている
データ信号（ｄ０―ｄ３）をメモリセルアレイ１ａに書
込むため、データ信号ｄ４―ｄ７が入力されるのを待つ
必要がない。すなわち、ライトコマンドを受けてから書
込み動作が終了するまでの時間が短縮される。
【００６１】次いで、時刻ｔ６におけるクロック信号ｅ
ｘｔ．ＣＬＫの立上がりエッジにおいて、列アドレスス
トローブ信号／ＣＡＳが活性状態のＬレベル、行アドレ
スストローブ信号／ＲＡＳおよびライトイネーブル信号
／ＷＥが不活性のＨレベルにある（これをリードコマン
ドが与えられるという）。
ｘｔ．ＣＬＫの立上がりエッジにおいて、列アドレスス
トローブ信号／ＣＡＳが活性状態のＬレベル、行アドレ
スストローブ信号／ＲＡＳおよびライトイネーブル信号
／ＷＥが不活性のＨレベルにある（これをリードコマン
ドが与えられるという）。
【００６２】時刻ｔ６から所定のクロック期間が経過し
た後、時刻ｔ７において最初の４ビットデータｑ０が出
力される。以降、クロック信号ｅｘｔ．ＣＬＫとｅｘ
ｔ．／ＣＬＫのクロスポイントに応答してデータｑ１―
ｑ３が出力される。データ転送を高速可能にするため
に、データストローブ信号ＤＱＳも出力データｑ0―ｑ
３と同位相で出力される。
た後、時刻ｔ７において最初の４ビットデータｑ０が出
力される。以降、クロック信号ｅｘｔ．ＣＬＫとｅｘ
ｔ．／ＣＬＫのクロスポイントに応答してデータｑ１―
ｑ３が出力される。データ転送を高速可能にするため
に、データストローブ信号ＤＱＳも出力データｑ0―ｑ
３と同位相で出力される。
【００６３】次いで、時刻ｔ７におけるクロック信号ｅ
ｘｔ．ＣＬＫの立上がりエッジにおいて、行アドレスス
トローブ信号／ＲＡＳ，ライトイネーブル信号／ＷＥが
活性のＬレベル、列アドレスストローブ信号／ＣＡＳが
不活性のＨレベルにある（これをプリチャージコマンド
が与えられるという）。これに応答して、制御信号発生
回路１３によって活性の信号φＰが制御信号発生回路３
２に与えられる。さらに制御信号発生回路３２は、活性
の信号φＰｒｅｃｈａｒｇｅを発生し、列アドレス制御
回路１６に送られる。列アドレス制御回路１６は、ＦＩ
ＦＯ１８ａにそれまで記憶されていた内部列アドレス信
号Ｙｃを変化させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−
ｋ）を発生する。
ｘｔ．ＣＬＫの立上がりエッジにおいて、行アドレスス
トローブ信号／ＲＡＳ，ライトイネーブル信号／ＷＥが
活性のＬレベル、列アドレスストローブ信号／ＣＡＳが
不活性のＨレベルにある（これをプリチャージコマンド
が与えられるという）。これに応答して、制御信号発生
回路１３によって活性の信号φＰが制御信号発生回路３
２に与えられる。さらに制御信号発生回路３２は、活性
の信号φＰｒｅｃｈａｒｇｅを発生し、列アドレス制御
回路１６に送られる。列アドレス制御回路１６は、ＦＩ
ＦＯ１８ａにそれまで記憶されていた内部列アドレス信
号Ｙｃを変化させて列アドレス信号Ｙ０−Ｙｋ（Ｙ０−
ｋ）を発生する。
【００６４】また、図２に示されたイネーブル信号発生
回路は活性のイネーブル信号φＷＢＡ０を発生する。こ
れに応答して、リードプリアンプ＆ライトバッファ９ａ
は、ＦＩＦＯ８ａに記憶されていたデータ信号ｄ４―ｄ
７をメモリセル１ａへ書込む。このとき、データｄ４、
ｄ５の２ビットがまとめて書込まれ、データｄ６、ｄ７
の２ビットがまとめて書込まれる。
回路は活性のイネーブル信号φＷＢＡ０を発生する。こ
れに応答して、リードプリアンプ＆ライトバッファ９ａ
は、ＦＩＦＯ８ａに記憶されていたデータ信号ｄ４―ｄ
７をメモリセル１ａへ書込む。このとき、データｄ４、
ｄ５の２ビットがまとめて書込まれ、データｄ６、ｄ７
の２ビットがまとめて書込まれる。
【００６５】このようにプリチャージコマンドに応答し
てレイトライトを行う理由を以下に説明する。上述のと
おり、アクトコマンドの直後のライトコマンドでは書込
みは行わない。したがって、このままではアクトコマン
ドの直前のライトコマンド時にＦＩＦＯ８ａに取込まれ
たデータはメモリセルアレイ１ａに書込まれないままと
なる。そこで、このデータをプリチャージコマンド時に
メモリセルへ書込むこととしているのである。
てレイトライトを行う理由を以下に説明する。上述のと
おり、アクトコマンドの直後のライトコマンドでは書込
みは行わない。したがって、このままではアクトコマン
ドの直前のライトコマンド時にＦＩＦＯ８ａに取込まれ
たデータはメモリセルアレイ１ａに書込まれないままと
なる。そこで、このデータをプリチャージコマンド時に
メモリセルへ書込むこととしているのである。
【００６６】バンクアドレス信号ＢＹがＬレベルのとき
バンクＢが選択され、行デコーダ群２ｂ、センスアンプ
群３ｂ、列デコーダ群４ｂ、ＦＩＦＯ８ｂ，１８ｂ、リ
ードプリアンプ＆ライトバッファ９ｂについて上記と同
様の動作が行われ、メモリセルアレイ１ｂに対する書込
みまたは読出しが行われる。なお、全バンクプリチャー
ジのときはＦＩＦＯにストアされている全バンクにデー
タを書込む。
バンクＢが選択され、行デコーダ群２ｂ、センスアンプ
群３ｂ、列デコーダ群４ｂ、ＦＩＦＯ８ｂ，１８ｂ、リ
ードプリアンプ＆ライトバッファ９ｂについて上記と同
様の動作が行われ、メモリセルアレイ１ｂに対する書込
みまたは読出しが行われる。なお、全バンクプリチャー
ジのときはＦＩＦＯにストアされている全バンクにデー
タを書込む。
【００６７】この実施の形態では、バンクＡに対応して
ＦＩＦＯ８ａ，１８ａを、バンクＢに対応してＦＩＦＯ
８ｂ，１８ｂを設け、バンクごとにレイトライトを実行
する。その理由は、プリチャージコマンド後のバンクと
プリチャージコマンドが入力された前の書込コマンドの
バンクが違えばプリチャージに書込むことができないか
らである。
ＦＩＦＯ８ａ，１８ａを、バンクＢに対応してＦＩＦＯ
８ｂ，１８ｂを設け、バンクごとにレイトライトを実行
する。その理由は、プリチャージコマンド後のバンクと
プリチャージコマンドが入力された前の書込コマンドの
バンクが違えばプリチャージに書込むことができないか
らである。
【００６８】以上のように、この実施の形態によれば、
イネーブル信号（φＷＢＡ０，φＷＢＡ１）発生回路を
設けたため、アクトコマンドの直後のライトコマンドで
はメモリセルへの書込みを行わない。これにより、本来
書込まれるべきでないデータ信号が謝ってメモリセルに
書込まれることはない。
イネーブル信号（φＷＢＡ０，φＷＢＡ１）発生回路を
設けたため、アクトコマンドの直後のライトコマンドで
はメモリセルへの書込みを行わない。これにより、本来
書込まれるべきでないデータ信号が謝ってメモリセルに
書込まれることはない。
【００６９】また、各バンクに対応してＦＩＦＯ８ａ，
１８ａ、８ｂ，１８ｂを設けたため、多バンクの動作が
ミックスした動作であってもレイトライトを実行でき
る。
１８ａ、８ｂ，１８ｂを設けたため、多バンクの動作が
ミックスした動作であってもレイトライトを実行でき
る。
【００７０】また、ここではバースト長分のデータ（４
ビットデータ）を送らせて書込んでいるが、図４に示す
ようにバースト長よりも短いデータでレートライトを実
行することもできる。図４は、バースト長４に対して２
ビットのみレイトライトを行う場合の波形図である。こ
の場合のメリットは、半導体メモリ内部で一時的にスト
アするためのＦＩＦＯ８ａ，８ｂのビット数を減らせる
ことである。たとえば図４では４ビットのデータを内部
で保持する必要がなく２ビットで達成できる。これはチ
ップ面積に縮小に有効である。
ビットデータ）を送らせて書込んでいるが、図４に示す
ようにバースト長よりも短いデータでレートライトを実
行することもできる。図４は、バースト長４に対して２
ビットのみレイトライトを行う場合の波形図である。こ
の場合のメリットは、半導体メモリ内部で一時的にスト
アするためのＦＩＦＯ８ａ，８ｂのビット数を減らせる
ことである。たとえば図４では４ビットのデータを内部
で保持する必要がなく２ビットで達成できる。これはチ
ップ面積に縮小に有効である。
【００７１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７２】
【発明の効果】この発明の１つの局面に従った同期型半
導体記憶装置は、第１のメモリと、列アドレス制御回路
と、第２のメモリと、書込制御回路とを設けたため、ア
クトコマンドの直後のライトコマンドを受けたときメモ
リセルに書込まずそれ以外のライトコマンドではレイト
ライトを実行する。これによって、本来書込まれるべき
でないアドレスにデータが書込まれることを防ぐことが
できる。
導体記憶装置は、第１のメモリと、列アドレス制御回路
と、第２のメモリと、書込制御回路とを設けたため、ア
クトコマンドの直後のライトコマンドを受けたときメモ
リセルに書込まずそれ以外のライトコマンドではレイト
ライトを実行する。これによって、本来書込まれるべき
でないアドレスにデータが書込まれることを防ぐことが
できる。
【００７３】また、イネーブル信号発生回路と、ライト
バッファとを設けたため、アクトコマンドの直後のライ
トコマンドでは書込まず、それ以外のライトコマンドに
応答してレイトライトを実行することができる。
バッファとを設けたため、アクトコマンドの直後のライ
トコマンドでは書込まず、それ以外のライトコマンドに
応答してレイトライトを実行することができる。
【００７４】また、列アドレス制御回路はさらに、メモ
リセルに再書込みを行うためのプリチャージコマンドに
応答して第１のメモリに記憶された内部列アドレス信号
を前記列デコーダに供給し、書込制御回路はさらに、プ
リチャージコマンドを受けたとき第２のメモリに記憶さ
れたデータ信号をメモリセルに書込むため、アクトコマ
ンドの直前のライトコマンド時に第２のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
リセルに再書込みを行うためのプリチャージコマンドに
応答して第１のメモリに記憶された内部列アドレス信号
を前記列デコーダに供給し、書込制御回路はさらに、プ
リチャージコマンドを受けたとき第２のメモリに記憶さ
れたデータ信号をメモリセルに書込むため、アクトコマ
ンドの直前のライトコマンド時に第２のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
【００７５】また、書込制御回路は、イネーブル信号発
生回路と、ライトバッファとを含むため、アクトコマン
ドの直前のライトコマンド時に第２のメモリに取込まれ
たデータ信号をプリチャージコマンド時にメモリセルへ
書込むことができる。
生回路と、ライトバッファとを含むため、アクトコマン
ドの直前のライトコマンド時に第２のメモリに取込まれ
たデータ信号をプリチャージコマンド時にメモリセルへ
書込むことができる。
【００７６】また、第２のメモリは、バースト長よりも
少ないビット数を記憶する先入れ先出しメモリであるた
め、第２のメモリのサイズを小さくすることができる。
少ないビット数を記憶する先入れ先出しメモリであるた
め、第２のメモリのサイズを小さくすることができる。
【００７７】この発明のもう１つの局面に従った同期型
半導体記憶装置は、第１から第４のメモリと、列アドレ
ス制御回路と、書込制御回路とを設けたため、各メモリ
バンクごとにレイトライトを実行することができる。
半導体記憶装置は、第１から第４のメモリと、列アドレ
ス制御回路と、書込制御回路とを設けたため、各メモリ
バンクごとにレイトライトを実行することができる。
【００７８】また、書込制御回路は、イネーブル信号発
生回路と、第１のライトバッファと、第２のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直後のライトコマンドでは書込まず、それ以外の
ライトコマンドに応答してレイトライトを実行すること
ができる。
生回路と、第１のライトバッファと、第２のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直後のライトコマンドでは書込まず、それ以外の
ライトコマンドに応答してレイトライトを実行すること
ができる。
【００７９】また、列アドレス制御回路はさらに、第１
のメモリバンクが選択されいるとき、メモリセルに再書
込みを行うためのプリチャージコマンドに応答して第１
のメモリに記憶されている内部列アドレス信号を第１の
列デコーダに供給し、第２のメモリバンクが選択されて
いるとき、プリチャージコマンドに応答して第２のメモ
リに記憶されている内部列アドレス信号を第２の列デコ
ーダに供給し、上記書込制御回路はさらに、第１のメモ
リバンクが選択されているとき、プリチャージコマンド
に応答して第３のメモリに記憶されているデータ信号を
第１のメモリバンクに書込み、第２のメモリバンクが選
択されているとき、プリチャージコマンドに応答して第
４のメモリに記憶されているデータ信号を第２のメモリ
バンクに書込む。したがって、各メモリバンクごとに、
アクトコマンドの直前のライトコマンド時に第２のメモ
リに取込まれたデータ信号をプリチャージコマンド時に
メモリセルへ書込むことができる。
のメモリバンクが選択されいるとき、メモリセルに再書
込みを行うためのプリチャージコマンドに応答して第１
のメモリに記憶されている内部列アドレス信号を第１の
列デコーダに供給し、第２のメモリバンクが選択されて
いるとき、プリチャージコマンドに応答して第２のメモ
リに記憶されている内部列アドレス信号を第２の列デコ
ーダに供給し、上記書込制御回路はさらに、第１のメモ
リバンクが選択されているとき、プリチャージコマンド
に応答して第３のメモリに記憶されているデータ信号を
第１のメモリバンクに書込み、第２のメモリバンクが選
択されているとき、プリチャージコマンドに応答して第
４のメモリに記憶されているデータ信号を第２のメモリ
バンクに書込む。したがって、各メモリバンクごとに、
アクトコマンドの直前のライトコマンド時に第２のメモ
リに取込まれたデータ信号をプリチャージコマンド時に
メモリセルへ書込むことができる。
【００８０】また、書込制御回路は、イネーブル信号発
生回路と、第１のライトバッファと、第２のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直前のライトコマンド時に第２のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
生回路と、第１のライトバッファと、第２のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直前のライトコマンド時に第２のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
【００８１】また、第３および第４のメモリは、バース
ト長よりも少ないビット数を記憶する先入れ先出しメモ
リであるため、第３および第４のメモリのサイズを小さ
くすることができる。
ト長よりも少ないビット数を記憶する先入れ先出しメモ
リであるため、第３および第４のメモリのサイズを小さ
くすることができる。
【図１】 この発明の実施の形態によるＤＤＲ ＳＤＲ
ＡＭの構成を概略的に示す図である。
ＡＭの構成を概略的に示す図である。
【図２】 図１に示された制御信号発生回路に含まれる
イネーブル信号発生回路の構成を示すブロック図であ
る。
イネーブル信号発生回路の構成を示すブロック図であ
る。
【図３】 図１に示されたＤＤＲ ＳＤＲＡＭの動作を
説明するための波形図である。
説明するための波形図である。
【図４】 図１に示されたＤＤＲ ＳＤＲＡＭにおい
て、バースト長４に対して２ビットのみレイトライトを
行う場合の波形図である。
て、バースト長４に対して２ビットのみレイトライトを
行う場合の波形図である。
１ａ，１ｂ メモリセルアレイ、２ａ，２ｂ 行デコー
ダ群、３ａ，３ｂ センスアンプ群、４ａ，４ｂ 列デ
コーダ群、８ａ，８ｂ，１８ａ，１８ｂ ＦＩＦＯ、９
ａ，９ｂ リードプリアンプ＆ライトバッファ、１４
行アドレスバッファ、１５ 列アドレスバッファ、１６
列アドレス制御回路、１３，３２ 制御信号発生回
路。
ダ群、３ａ，３ｂ センスアンプ群、４ａ，４ｂ 列デ
コーダ群、８ａ，８ｂ，１８ａ，１８ｂ ＦＩＦＯ、９
ａ，９ｂ リードプリアンプ＆ライトバッファ、１４
行アドレスバッファ、１５ 列アドレスバッファ、１６
列アドレス制御回路、１３，３２ 制御信号発生回
路。
Claims (12)
- 【請求項１】 外部から周期的に与えられるクロック信
号に同期して外部信号の取り込みを行う同期型半導体記
憶装置であって、 行および列に配置されたメモリセルを有するメモリセル
アレイと、 前記メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する行アドレスバッファと、 前記メモリセルに書込みを行うためのライトコマンドに
応答して前記外部アドレス信号を取り込み内部列アドレ
ス信号を生成する列アドレスバッファと、 前記列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する第１のメモリと、 前記内部行アドレス信号に応答して前記メモリセルアレ
イの行を選択する行デコーダと、 前記内部列アドレス信号に応答して前記メモリセルアレ
イの列を選択する列デコーダと、 前記ライトコマンドに応答して、前記第１のメモリに記
憶された内部列アドレス信号を前記列デコーダに供給す
る列アドレス制御回路と、 前記ライトコマンドに応答して外部からのデータ信号を
記憶する第２のメモリと、 前記アクトコマンドの直後のライトコマンドを受けたと
き前記第２のメモリに記憶されたデータ信号を前記メモ
リセルに書込まず、それ以外のライトコマンドに応答し
て前記第２のメモリに記憶されたデータ信号を前記メモ
リセルに書込む書込制御回路とを備える、同期型半導体
記憶装置。 - 【請求項２】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドに応答して活性のイネーブル信号を発生するイネ
ーブル信号発生回路と、 前記イネーブル信号に応答して前記第２のメモリセルに
記憶されたデータ信号を前記メモリセルに書込むライト
バッファとを含む、請求項１に記載の同期型半導体記憶
装置。 - 【請求項３】 前記列アドレス制御回路はさらに、前記
メモリセルに再書込みを行うためのプリチャージコマン
ドに応答して前記第１のメモリに記憶された内部列アド
レス信号を前記列デコーダに供給し、 前記書込制御回路はさらに、前記プリチャージコマンド
を受けたとき前記第２のメモリに記憶されたデータ信号
を前記メモリセルに書込む、請求項１に記載の同期型半
導体記憶装置。 - 【請求項４】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドおよび前記プリチャージコマンドに応答して活性
のイネーブル信号を発生するイネーブル信号発生回路
と、 前記イネーブル信号に応答して前記第２のメモリセルに
記憶されたデータ信号を前記メモリセルに書込むライト
バッファとを含む、請求項３に記載の同期型半導体記憶
装置。 - 【請求項５】 前記第１および第２のメモリは、先入れ
先出しメモリである、請求項１に記載の同期型半導体記
憶装置。 - 【請求項６】 前記第２のメモリは、バースト長よりも
少ないビット数を記憶する先入れ先出しメモリである、
請求項１に記載の同期型半導体記憶装置。 - 【請求項７】 外部から周期的に与えられるクロック信
号に同期して外部信号の取り込みを行う同期型半導体記
憶装置であって、 行および列に配置されたメモリセルを有する第１および
第２のメモリバンクと、 前記第１または第２のメモリバンクを選択する選択回路
と、 前記メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する行アドレスバッファと、 前記メモリセルに書込みを行うためのライトコマンドに
応答して前記外部アドレス信号を取り込み内部列アドレ
ス信号を生成する列アドレスバッファと、 前記第１のメモリバンクが選択されているとき前記列ア
ドレスバッファにより生成される内部列アドレス信号を
記憶する第１のメモリと、 前記第２のメモリバンクが選択されているとき前記列ア
ドレスバッファにより生成される内部列アドレス信号を
記憶する第２のメモリと、 前記内部行アドレス信号に応答して前記第１および第２
のメモリバンクの行を選択する行デコーダと、 前記内部列アドレス信号に応答して前記第１および第２
のメモリバンクの列を選択する列デコーダと、 前記第１のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して前記第１のメモリに記憶された
内部列アドレス信号を前記第１の列デコーダに供給し、
前記第２のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して前記第２のメモリに記憶された
内部列アドレス信号を前記第２の列デコーダに供給する
列アドレス制御回路と、 前記第１のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して外部からのデータ信号を記憶す
る第３のメモリと、 前記第２のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して外部からのデータ信号を記憶す
る第４のメモリと、 前記アクトコマンドの直後のライトコマンドを受けた場
合書込みを行わず、それ以外のライトコマンドを受けた
場合において、前記第１のメモリバンクが選択されてい
るとき前記第３のメモリに記憶されているデータ信号を
前記第１のメモリバンクに書込み、前記第２のメモリバ
ンクが選択されているとき前記第４のメモリに記憶され
ているデータ信号を前記第２のメモリバンクに書込む書
込制御回路とを備える、同期型半導体記憶装置。 - 【請求項８】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドに応答して活性のイネーブル信号を発生するイネ
ーブル信号発生回路と、 前記第１のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第３のメモリに記憶された
データ信号を前記第１のメモリバンクのメモリセルに書
込む第１のライトバッファと、 前記第２のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第４のメモリに記憶された
データ信号を前記第２のメモリバンクのメモリセルに書
込む第２のライトバッファとを含む、請求項７に記載の
同期型半導体記憶装置。 - 【請求項９】 前記列アドレス制御回路はさらに、前記
第１のメモリバンクが選択されいるとき、前記メモリセ
ルに再書込みを行うためのプリチャージコマンドに応答
して前記第１のメモリに記憶されている内部列アドレス
信号を前記第１の列デコーダに供給し、前記第２のメモ
リバンクが選択されているとき、前記プリチャージコマ
ンドに応答して前記第２のメモリに記憶されている内部
列アドレス信号を前記第２の列デコーダに供給し、 前記書込制御回路はさらに、前記第１のメモリバンクが
選択されているとき、前記プリチャージコマンドに応答
して前記第３のメモリに記憶されているデータ信号を前
記第１のメモリバンクに書込み、前記第２のメモリバン
クが選択されているとき、前記プリチャージコマンドに
応答して前記第４のメモリに記憶されているデータ信号
を前記第２のメモリバンクに書込む、請求項７に記載の
同期型半導体記憶装置。 - 【請求項１０】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドおよび前記プリチャージコマンドに応答して活性
のイネーブル信号を発生するイネーブル信号発生回路
と、 前記第１のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第３のメモリに記憶された
データ信号を前記第１のメモリバンクのメモリセルに書
込む第１のライトバッファと、 前記第２のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第４のメモリに記憶された
データ信号を前記第２のメモリバンクのメモリセルに書
込む第２のライトバッファとを含む、請求項９に記載の
同期型半導体記憶装置。 - 【請求項１１】 前記第１から第４のメモリは、先入れ
先出しメモリである、請求項７に記載の同期型半導体記
憶装置。 - 【請求項１２】 前記第３および第４のメモリは、バー
スト長よりも少ないビット数を記憶する先入れ先出しメ
モリである、請求項７に記載の同期型半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP11075259A JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
| US09/362,667 US6151273A (en) | 1999-03-19 | 1999-07-29 | Synchronous semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075259A JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268566A true JP2000268566A (ja) | 2000-09-29 |
Family
ID=13571056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075259A Withdrawn JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6151273A (ja) |
| JP (1) | JP2000268566A (ja) |
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| US6546461B1 (en) * | 2000-11-22 | 2003-04-08 | Integrated Device Technology, Inc. | Multi-port cache memory devices and FIFO memory devices having multi-port cache memory devices therein |
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| JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
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-
1999
- 1999-03-19 JP JP11075259A patent/JP2000268566A/ja not_active Withdrawn
- 1999-07-29 US US09/362,667 patent/US6151273A/en not_active Expired - Fee Related
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