JP2000268566A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JP2000268566A JP2000268566A JP11075259A JP7525999A JP2000268566A JP 2000268566 A JP2000268566 A JP 2000268566A JP 11075259 A JP11075259 A JP 11075259A JP 7525999 A JP7525999 A JP 7525999A JP 2000268566 A JP2000268566 A JP 2000268566A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- response
- write
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 実質的な転送レートを向上することができる
同期型半導体記憶装置を提供する。 【解決手段】 アクトコマンド直後のライトコマンドに
応答して、制御信号発生回路32は不活性のイネーブル
信号φWBA0,φWBA1をリードプリアンプ&ライ
トバッファ9a,9bへ供給する。ライトコマンド、プ
リチャージコマンドに応答して、制御信号発生回路32
は活性のイネーブル信号φWBA0,φWBA1を発生
し、リードプリアンプ&ライトバッファ9a,9bは、
FIFO8a,8bに記憶されたデータをメモリセル1
a,1bへ書込む。
同期型半導体記憶装置を提供する。 【解決手段】 アクトコマンド直後のライトコマンドに
応答して、制御信号発生回路32は不活性のイネーブル
信号φWBA0,φWBA1をリードプリアンプ&ライ
トバッファ9a,9bへ供給する。ライトコマンド、プ
リチャージコマンドに応答して、制御信号発生回路32
は活性のイネーブル信号φWBA0,φWBA1を発生
し、リードプリアンプ&ライトバッファ9a,9bは、
FIFO8a,8bに記憶されたデータをメモリセル1
a,1bへ書込む。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、外部から周期的に与えられるク
ロック信号に同期して外部信号の取り込みを行う同期型
半導体記憶装置に関する。
関し、さらに詳しくは、外部から周期的に与えられるク
ロック信号に同期して外部信号の取り込みを行う同期型
半導体記憶装置に関する。
【0002】
【従来の技術】通常、同期型半導体記憶装置では、外部
からデータが入力された後にそのデータをメモリセルア
レイに書込む。また、高周波数で書込むことを可能とす
るために、データは数ビット(例えば2ビット)ごとま
とめて書込まれる。これにより、メモリセルアレイに書
込可能な時間は動作周波数の約倍にすることができる。
からデータが入力された後にそのデータをメモリセルア
レイに書込む。また、高周波数で書込むことを可能とす
るために、データは数ビット(例えば2ビット)ごとま
とめて書込まれる。これにより、メモリセルアレイに書
込可能な時間は動作周波数の約倍にすることができる。
【0003】しかし、このまとめて書込む動作のため
に、データが入力されてすぐにはメモリセルアレイに書
込むことができず、数ビット目のデータが入力された後
にメモリセルアレイに書込むことになる。ここで、(d
0,d1,d2,d3)の4ビットのデータが入力され
た場合を一例として説明する。最初に入力されたデータ
d0は入力されてすぐにメモリセルアレイに書込まれる
のではなく、次のデータd1が入力された後に(d0,
d1)の2ビットが同時にメモリセルアレイに書込まれ
る。
に、データが入力されてすぐにはメモリセルアレイに書
込むことができず、数ビット目のデータが入力された後
にメモリセルアレイに書込むことになる。ここで、(d
0,d1,d2,d3)の4ビットのデータが入力され
た場合を一例として説明する。最初に入力されたデータ
d0は入力されてすぐにメモリセルアレイに書込まれる
のではなく、次のデータd1が入力された後に(d0,
d1)の2ビットが同時にメモリセルアレイに書込まれ
る。
【0004】これに対し、読出し動作では、レイテンシ
(コマンドが入力されてデータが出力するまでの時間)
を短くするために、読出しコマンドが入力された後すぐ
にメモリセルアレイからデータを読出す動作を行なう。
(コマンドが入力されてデータが出力するまでの時間)
を短くするために、読出しコマンドが入力された後すぐ
にメモリセルアレイからデータを読出す動作を行なう。
【0005】したがって、書込みコマンドの後すぐに読
出しコマンドを入力すると半導体メモリのメモリセルア
レイでデータが衝突するため(これをバスコンフリクト
という。)、スペックで禁止されている。このスペック
を緩和させるのに有効な手法にレイトトライトがある。
出しコマンドを入力すると半導体メモリのメモリセルア
レイでデータが衝突するため(これをバスコンフリクト
という。)、スペックで禁止されている。このスペック
を緩和させるのに有効な手法にレイトトライトがある。
【0006】一般的なレイトライトでは、書込みコマン
ドが入力されると、その前の書込みコマンド時に入力さ
れたデータをメモリセルアレイに書込む。これにより、
データ入力を待つ必要がなくなり、書込みコマンドが入
力された直後にメモリセルアレイへの書込動作が開始で
きる。この結果、メモリセルアレイへの書込みを速く終
了することができ、その後の読出し動作を従来に比べて
速くできる。
ドが入力されると、その前の書込みコマンド時に入力さ
れたデータをメモリセルアレイに書込む。これにより、
データ入力を待つ必要がなくなり、書込みコマンドが入
力された直後にメモリセルアレイへの書込動作が開始で
きる。この結果、メモリセルアレイへの書込みを速く終
了することができ、その後の読出し動作を従来に比べて
速くできる。
【0007】
【発明が解決しようとする課題】しかし、上記の方法で
は、行アドレスが取込まれた直後の書込みコマンド時に
問題が生じる。このときメモリセルアレイに書込まれる
データは、行アドレスが取込まれる前の書込コマンド時
に入力されたデータである。このデータを書込むべき行
アドレスが、今回取込まれた行アドレスと同じであれば
問題なく書込むことができるが、違う場合もある。この
場合には書込むことができない。
は、行アドレスが取込まれた直後の書込みコマンド時に
問題が生じる。このときメモリセルアレイに書込まれる
データは、行アドレスが取込まれる前の書込コマンド時
に入力されたデータである。このデータを書込むべき行
アドレスが、今回取込まれた行アドレスと同じであれば
問題なく書込むことができるが、違う場合もある。この
場合には書込むことができない。
【0008】この発明は以上のような問題点を解決する
ためになされたもので、その目的は、実質的な転送レー
トを向上することができる同期型半導体記憶装置を提供
することである。
ためになされたもので、その目的は、実質的な転送レー
トを向上することができる同期型半導体記憶装置を提供
することである。
【0009】
【課題を解決するための手段】この発明の1つの局面に
したがった同期型半導体記憶装置は、外部から周期的に
与えられるクロック信号に同期して外部信号の取り込み
を行う同期型半導体記憶装置であって、メモリセルアレ
イと、行アドレスバッファと、列アドレスバッファと、
第1のメモリと、行デコーダと、列デコーダと、列アド
レス制御回路と、第2のメモリと、書込制御回路とを備
える。メモリセルアレイは、行および列に配置されたメ
モリセルを有する。行アドレスバッファは、メモリセル
へのアクセスを可能にするアクトコマンドに応答して外
部アドレス信号を取り込み内部行アドレス信号を生成す
る。列アドレスバッファは、メモリセルに書込みを行う
ためのライトコマンドに応答して外部アドレス信号を取
り込み内部列アドレス信号を生成する。第1のメモリ
は、列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。行デコーダは、内部行アドレス信号
に応答してメモリセルアレイの行を選択する。列デコー
ダは、内部列アドレス信号に応答してメモリセルアレイ
の列を選択する。列アドレス制御回路は、ライトコマン
ドに応答して、第1のメモリに記憶された内部列アドレ
ス信号を前記列デコーダに供給する。第2のメモリは、
ライトコマンドに応答して外部からのデータ信号を記憶
する。書込制御回路は、アクトコマンドの直後のライト
コマンドを受けたとき第2のメモリに記憶されたデータ
信号をメモリセルに書込まず、それ以外のライトコマン
ドに応答して第2のメモリに記憶されたデータ信号をメ
モリセルに書込む。
したがった同期型半導体記憶装置は、外部から周期的に
与えられるクロック信号に同期して外部信号の取り込み
を行う同期型半導体記憶装置であって、メモリセルアレ
イと、行アドレスバッファと、列アドレスバッファと、
第1のメモリと、行デコーダと、列デコーダと、列アド
レス制御回路と、第2のメモリと、書込制御回路とを備
える。メモリセルアレイは、行および列に配置されたメ
モリセルを有する。行アドレスバッファは、メモリセル
へのアクセスを可能にするアクトコマンドに応答して外
部アドレス信号を取り込み内部行アドレス信号を生成す
る。列アドレスバッファは、メモリセルに書込みを行う
ためのライトコマンドに応答して外部アドレス信号を取
り込み内部列アドレス信号を生成する。第1のメモリ
は、列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。行デコーダは、内部行アドレス信号
に応答してメモリセルアレイの行を選択する。列デコー
ダは、内部列アドレス信号に応答してメモリセルアレイ
の列を選択する。列アドレス制御回路は、ライトコマン
ドに応答して、第1のメモリに記憶された内部列アドレ
ス信号を前記列デコーダに供給する。第2のメモリは、
ライトコマンドに応答して外部からのデータ信号を記憶
する。書込制御回路は、アクトコマンドの直後のライト
コマンドを受けたとき第2のメモリに記憶されたデータ
信号をメモリセルに書込まず、それ以外のライトコマン
ドに応答して第2のメモリに記憶されたデータ信号をメ
モリセルに書込む。
【0010】アクトコマンドの直後のライトコマンドを
受けたとき第2のメモリに記憶されているデータ信号
は、アクトコマンド前のライトコマンド時に記憶された
データ信号である。しかし、アクトコマンドに応答し
て、行アドレスバッファは外部アドレス信号を取り込み
内部行アドレス信号を生成する。この行アドレスは、ア
クトコマンド前のライトコマンド時に記憶されたデータ
信号の行アドレスとは異なる。そこで、上記同期型半導
体記憶装置においては、アクトコマンドの直後のライト
コマンドを受けたとき第2のメモリに記憶されたデータ
信号をメモリセルに書込まないことによって、本来書込
まれるべきでないアドレスにデータが書込まれることを
防ぐことができる。
受けたとき第2のメモリに記憶されているデータ信号
は、アクトコマンド前のライトコマンド時に記憶された
データ信号である。しかし、アクトコマンドに応答し
て、行アドレスバッファは外部アドレス信号を取り込み
内部行アドレス信号を生成する。この行アドレスは、ア
クトコマンド前のライトコマンド時に記憶されたデータ
信号の行アドレスとは異なる。そこで、上記同期型半導
体記憶装置においては、アクトコマンドの直後のライト
コマンドを受けたとき第2のメモリに記憶されたデータ
信号をメモリセルに書込まないことによって、本来書込
まれるべきでないアドレスにデータが書込まれることを
防ぐことができる。
【0011】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドに応答して活性のイネーブル信
号を発生する。ライトバッファは、イネーブル信号に応
答して第2のメモリに記憶されたデータ信号をメモリセ
ルに書込む。
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドに応答して活性のイネーブル信
号を発生する。ライトバッファは、イネーブル信号に応
答して第2のメモリに記憶されたデータ信号をメモリセ
ルに書込む。
【0012】上記同期型半導体記憶装置においては、イ
ネーブル信号が不活性のときライトバッファは書込みを
行わない。したがって、本来書込まれるべきでないアド
レスにデータが書込まれることを防ぐことができる。ま
た、活性のイネーブル信号に応答してレイトライトが行
われる。
ネーブル信号が不活性のときライトバッファは書込みを
行わない。したがって、本来書込まれるべきでないアド
レスにデータが書込まれることを防ぐことができる。ま
た、活性のイネーブル信号に応答してレイトライトが行
われる。
【0013】好ましくは、上記列アドレス制御回路はさ
らに、メモリセルに再書込みを行うためのプリチャージ
コマンドに応答して第1のメモリに記憶された内部列ア
ドレス信号を前記列デコーダに供給し、上記書込制御回
路はさらに、プリチャージコマンドを受けたとき第2の
メモリに記憶されたデータ信号をメモリセルに書込む。
らに、メモリセルに再書込みを行うためのプリチャージ
コマンドに応答して第1のメモリに記憶された内部列ア
ドレス信号を前記列デコーダに供給し、上記書込制御回
路はさらに、プリチャージコマンドを受けたとき第2の
メモリに記憶されたデータ信号をメモリセルに書込む。
【0014】上述のとおり、アクトコマンドの直後のラ
イトコマンドではメモリセルへの書込みは行われない。
したがって、このままではアクトコマンドの直前のライ
トコマンド時に第2のメモリに取込まれたデータ信号は
メモリセルアレイに書込まれないままとなる。そこで、
上記同期型半導体記憶装置においては、このデータをプ
リチャージコマンド時にメモリセルへ書込むこととして
いるのである。
イトコマンドではメモリセルへの書込みは行われない。
したがって、このままではアクトコマンドの直前のライ
トコマンド時に第2のメモリに取込まれたデータ信号は
メモリセルアレイに書込まれないままとなる。そこで、
上記同期型半導体記憶装置においては、このデータをプ
リチャージコマンド時にメモリセルへ書込むこととして
いるのである。
【0015】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドおよびプリチャージコマンドに
応答して活性のイネーブル信号を発生する。ライトバッ
ファは、イネーブル信号に応答して第2のメモリセルに
記憶されたデータ信号をメモリセルに書込む。
ブル信号発生回路と、ライトバッファとを含む。イネー
ブル信号発生回路は、アクトコマンドの直後のライトコ
マンドに応答して不活性のイネーブル信号を発生し、そ
れ以外のライトコマンドおよびプリチャージコマンドに
応答して活性のイネーブル信号を発生する。ライトバッ
ファは、イネーブル信号に応答して第2のメモリセルに
記憶されたデータ信号をメモリセルに書込む。
【0016】好ましくは、上記第1および第2のメモリ
は、先入れ先出しメモリである。好ましくは、上記第2
のメモリは、バースト長よりも少ないビット数を記憶す
る先入れ先出しメモリである。
は、先入れ先出しメモリである。好ましくは、上記第2
のメモリは、バースト長よりも少ないビット数を記憶す
る先入れ先出しメモリである。
【0017】これにより、第2のメモリのサイズを小さ
くすることができる。この発明のもう1つの局面に従っ
た同期型半導体記憶装置は、外部から周期的に与えられ
るクロック信号に同期して外部信号の取り込みを行う同
期型半導体記憶装置であって、第1および第2のメモリ
バンクと、選択回路と、行アドレスバッファと、列アド
レスバッファと、第1のメモリと、第2のメモリと、行
デコーダと、列デコーダと、列アドレス制御回路と、第
3のメモリと、第4のメモリと、書込制御回路とを備え
る。第1および第2のメモリバンクは、行および列に配
置されたメモリセルを有する。選択回路は、第1または
第2のメモリバンクを選択する。行アドレスバッファ
は、メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する。列アドレスバッファは、メモリセル
に書込みを行うためのライトコマンドに応答して外部ア
ドレス信号を取り込み内部列アドレス信号を生成する。
第1のメモリは、第1のメモリバンクが選択されている
とき列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。第2のメモリは、第2のメモリバン
クが選択されているとき列アドレスバッファにより生成
される内部列アドレス信号を記憶する。行デコーダは、
内部行アドレス信号に応答して第1および第2のメモリ
バンクの行を選択する。列デコーダは、内部列アドレス
信号に応答して第1および第2のメモリバンクの列を選
択する。列アドレス制御回路は、第1のメモリバンクが
選択されているとき、ライトコマンドに応答して第1の
メモリに記憶された内部列アドレス信号を第1の列デコ
ーダに供給し、第2のメモリバンクが選択されていると
き、ライトコマンドに応答して第2のメモリに記憶され
た内部列アドレス信号を第2の列デコーダに供給する。
第3のメモリは、第1のメモリバンクが選択されている
とき、ライトコマンドに応答して外部からのデータ信号
を記憶する。第4のメモリは、第2のメモリバンクが選
択されているとき、ライトコマンドに応答して外部から
のデータ信号を記憶する。書込制御回路は、アクトコマ
ンドの直後のライトコマンドを受けた場合書込みを行わ
ず、それ以外のライトコマンドを受けた場合において、
第1のメモリバンクが選択されているとき第3のメモリ
に記憶されているデータ信号を第1のメモリバンクに書
込み、第2のメモリバンクが選択されているとき第4の
メモリに記憶されているデータ信号を第2のメモリバン
クに書込む。
くすることができる。この発明のもう1つの局面に従っ
た同期型半導体記憶装置は、外部から周期的に与えられ
るクロック信号に同期して外部信号の取り込みを行う同
期型半導体記憶装置であって、第1および第2のメモリ
バンクと、選択回路と、行アドレスバッファと、列アド
レスバッファと、第1のメモリと、第2のメモリと、行
デコーダと、列デコーダと、列アドレス制御回路と、第
3のメモリと、第4のメモリと、書込制御回路とを備え
る。第1および第2のメモリバンクは、行および列に配
置されたメモリセルを有する。選択回路は、第1または
第2のメモリバンクを選択する。行アドレスバッファ
は、メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する。列アドレスバッファは、メモリセル
に書込みを行うためのライトコマンドに応答して外部ア
ドレス信号を取り込み内部列アドレス信号を生成する。
第1のメモリは、第1のメモリバンクが選択されている
とき列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する。第2のメモリは、第2のメモリバン
クが選択されているとき列アドレスバッファにより生成
される内部列アドレス信号を記憶する。行デコーダは、
内部行アドレス信号に応答して第1および第2のメモリ
バンクの行を選択する。列デコーダは、内部列アドレス
信号に応答して第1および第2のメモリバンクの列を選
択する。列アドレス制御回路は、第1のメモリバンクが
選択されているとき、ライトコマンドに応答して第1の
メモリに記憶された内部列アドレス信号を第1の列デコ
ーダに供給し、第2のメモリバンクが選択されていると
き、ライトコマンドに応答して第2のメモリに記憶され
た内部列アドレス信号を第2の列デコーダに供給する。
第3のメモリは、第1のメモリバンクが選択されている
とき、ライトコマンドに応答して外部からのデータ信号
を記憶する。第4のメモリは、第2のメモリバンクが選
択されているとき、ライトコマンドに応答して外部から
のデータ信号を記憶する。書込制御回路は、アクトコマ
ンドの直後のライトコマンドを受けた場合書込みを行わ
ず、それ以外のライトコマンドを受けた場合において、
第1のメモリバンクが選択されているとき第3のメモリ
に記憶されているデータ信号を第1のメモリバンクに書
込み、第2のメモリバンクが選択されているとき第4の
メモリに記憶されているデータ信号を第2のメモリバン
クに書込む。
【0018】バンク構成の同期型半導体記憶装置では、
プリチャージコマンド後のバンクとプリチャージコマン
ドが入力された前の書込コマンドのバンクが違う場合が
ある。上記同期型半導体記憶装置においては、第1のメ
モリバンクに対応して第1および第3のメモリを、第2
のメモリバンクに対応して第2および第4のメモリを設
けたため、各メモリバンクごとにレイトライトを実行す
ることができる。
プリチャージコマンド後のバンクとプリチャージコマン
ドが入力された前の書込コマンドのバンクが違う場合が
ある。上記同期型半導体記憶装置においては、第1のメ
モリバンクに対応して第1および第3のメモリを、第2
のメモリバンクに対応して第2および第4のメモリを設
けたため、各メモリバンクごとにレイトライトを実行す
ることができる。
【0019】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、第1のライトバッファと、第2の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドに応答して活性のイネーブル信号を発生する。第1の
ライトバッファは、第1のメモリバンクが選択されてい
るとき、イネーブル信号に応答して第3のメモリに記憶
されたデータ信号を第1のメモリバンクのメモリセルに
書込む。第2のライトバッファは、第2のメモリバンク
が選択されているとき、イネーブル信号に応答して第4
のメモリに記憶されたデータ信号を第2のメモリバンク
のメモリセルに書込む。
ブル信号発生回路と、第1のライトバッファと、第2の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドに応答して活性のイネーブル信号を発生する。第1の
ライトバッファは、第1のメモリバンクが選択されてい
るとき、イネーブル信号に応答して第3のメモリに記憶
されたデータ信号を第1のメモリバンクのメモリセルに
書込む。第2のライトバッファは、第2のメモリバンク
が選択されているとき、イネーブル信号に応答して第4
のメモリに記憶されたデータ信号を第2のメモリバンク
のメモリセルに書込む。
【0020】好ましくは、上記列アドレス制御回路はさ
らに、第1のメモリバンクが選択されいるとき、メモリ
セルに再書込みを行うためのプリチャージコマンドに応
答して第1のメモリに記憶されている内部列アドレス信
号を第1の列デコーダに供給し、第2のメモリバンクが
選択されているとき、プリチャージコマンドに応答して
第2のメモリに記憶されている内部列アドレス信号を第
2の列デコーダに供給し、上記書込制御回路はさらに、
第1のメモリバンクが選択されているとき、プリチャー
ジコマンドに応答して第3のメモリに記憶されているデ
ータ信号を第1のメモリバンクに書込み、第2のメモリ
バンクが選択されているとき、プリチャージコマンドに
応答して第4のメモリに記憶されているデータ信号を第
2のメモリバンクに書込む。
らに、第1のメモリバンクが選択されいるとき、メモリ
セルに再書込みを行うためのプリチャージコマンドに応
答して第1のメモリに記憶されている内部列アドレス信
号を第1の列デコーダに供給し、第2のメモリバンクが
選択されているとき、プリチャージコマンドに応答して
第2のメモリに記憶されている内部列アドレス信号を第
2の列デコーダに供給し、上記書込制御回路はさらに、
第1のメモリバンクが選択されているとき、プリチャー
ジコマンドに応答して第3のメモリに記憶されているデ
ータ信号を第1のメモリバンクに書込み、第2のメモリ
バンクが選択されているとき、プリチャージコマンドに
応答して第4のメモリに記憶されているデータ信号を第
2のメモリバンクに書込む。
【0021】好ましくは、上記書込制御回路は、イネー
ブル信号発生回路と、第1のライトバッファと、第2の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドおよびプリチャージコマンドに応答して活性のイネー
ブル信号を発生する。第1のライトバッファは、第1の
メモリバンクが選択されているとき、イネーブル信号に
応答して第3のメモリに記憶されたデータ信号を第1の
メモリバンクのメモリセルに書込む。第2のライトバッ
ファは、第2のメモリバンクが選択されているとき、イ
ネーブル信号に応答して第4のメモリに記憶されたデー
タ信号を第2のメモリバンクのメモリセルに書込む。
ブル信号発生回路と、第1のライトバッファと、第2の
ライトバッファとを含む。イネーブル信号発生回路は、
アクトコマンドの直後のライトコマンドに応答して不活
性のイネーブル信号を発生し、それ以外のライトコマン
ドおよびプリチャージコマンドに応答して活性のイネー
ブル信号を発生する。第1のライトバッファは、第1の
メモリバンクが選択されているとき、イネーブル信号に
応答して第3のメモリに記憶されたデータ信号を第1の
メモリバンクのメモリセルに書込む。第2のライトバッ
ファは、第2のメモリバンクが選択されているとき、イ
ネーブル信号に応答して第4のメモリに記憶されたデー
タ信号を第2のメモリバンクのメモリセルに書込む。
【0022】好ましくは、上記第1から第4のメモリ
は、先入れ先出しメモリである。好ましくは、上記第3
および第4のメモリは、バースト長よりも少ないビット
数を記憶する先入れ先出しメモリである。
は、先入れ先出しメモリである。好ましくは、上記第3
および第4のメモリは、バースト長よりも少ないビット
数を記憶する先入れ先出しメモリである。
【0023】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【0024】主記憶として用いられるDRAM(ダイナ
ミックランダムアクセスメモリ)は高速化されてきてい
るものの、その動作速度は依然MPU(マイクロプロセ
ッサ)の動作速度に追随することができない。このた
め、DRAMのアクセスタイムおよびサイクルタイムが
ボトルネックとなり、システム全体の性能が低下すると
いうことがよくいわれる。
ミックランダムアクセスメモリ)は高速化されてきてい
るものの、その動作速度は依然MPU(マイクロプロセ
ッサ)の動作速度に追随することができない。このた
め、DRAMのアクセスタイムおよびサイクルタイムが
ボトルネックとなり、システム全体の性能が低下すると
いうことがよくいわれる。
【0025】近年、高速MPUのための主記憶として、
相補クロック信号に同期して動作するDDR SDRA
M(ダブルデータレート・シンクロナスダイナミックラ
ンダムアクセスメモリ)が提案されている。
相補クロック信号に同期して動作するDDR SDRA
M(ダブルデータレート・シンクロナスダイナミックラ
ンダムアクセスメモリ)が提案されている。
【0026】図1は、この発明の実施の形態によるDD
R SDRAMの構成を概略的に示す図である。なお、
図1では、1ビットのデータ授受に関連する部分および
周辺回路の構成が示されており、このデータ授受に関連
する部分はデータ入出力端子それぞれに対応して設けら
れる。
R SDRAMの構成を概略的に示す図である。なお、
図1では、1ビットのデータ授受に関連する部分および
周辺回路の構成が示されており、このデータ授受に関連
する部分はデータ入出力端子それぞれに対応して設けら
れる。
【0027】図1を参照して、このDDR SDRAM
は、2つのバンクを有し、メモリセルアレイ1aがバン
クAを構成し、メモリセルアレイ1bがバンクBを構成
する。このDDR SDRAMは、2バンクDDR S
DRAMとして機能する。バンクAおよびBは、それぞ
れ互いに独立に活性/非活性状態へ駆動することができ
る。バンクの指定は、各コマンドと同時に与えられるバ
ンクアドレスにより行われる。
は、2つのバンクを有し、メモリセルアレイ1aがバン
クAを構成し、メモリセルアレイ1bがバンクBを構成
する。このDDR SDRAMは、2バンクDDR S
DRAMとして機能する。バンクAおよびBは、それぞ
れ互いに独立に活性/非活性状態へ駆動することができ
る。バンクの指定は、各コマンドと同時に与えられるバ
ンクアドレスにより行われる。
【0028】メモリセルアレイ1aに対し、バンクアド
レス信号BXにより活性化され、行アドレス信号X0−
Xj(X0−j)をデコードし、メモリセルアレイ1a
のアドレス指定された行を選択状態へ駆動する行デコー
ダ群2aと、センスアンプ活性化信号φSA0により活
性化され、メモリセルアレイ1aの選択行に接続される
メモリセルデータの検知、増幅およびラッチを行うセン
スアンプ群3aと、バンクアドレス信号BYにより活性
化され、列アドレス信号Y0−Yk(Y0−k)をデコ
ードし、メモリセルアレイ1aのアドレス指定された列
を選択する列デコーダ群4aとが設けられる。
レス信号BXにより活性化され、行アドレス信号X0−
Xj(X0−j)をデコードし、メモリセルアレイ1a
のアドレス指定された行を選択状態へ駆動する行デコー
ダ群2aと、センスアンプ活性化信号φSA0により活
性化され、メモリセルアレイ1aの選択行に接続される
メモリセルデータの検知、増幅およびラッチを行うセン
スアンプ群3aと、バンクアドレス信号BYにより活性
化され、列アドレス信号Y0−Yk(Y0−k)をデコ
ードし、メモリセルアレイ1aのアドレス指定された列
を選択する列デコーダ群4aとが設けられる。
【0029】この列デコーダ群4aにより選択された列
上のメモリセルは、内部データバス5aに結合される。
バンクアドレス信号BXは、アクトコマンドまたはメモ
リセルへの再書込みを指示するプリチャージコマンドと
同時に与えられるバンクアドレス信号であり、またバン
クアドレス信号BYは、リードコマンドまたはライトコ
マンドと同時に与えられるバンクアドレス信号である。
上のメモリセルは、内部データバス5aに結合される。
バンクアドレス信号BXは、アクトコマンドまたはメモ
リセルへの再書込みを指示するプリチャージコマンドと
同時に与えられるバンクアドレス信号であり、またバン
クアドレス信号BYは、リードコマンドまたはライトコ
マンドと同時に与えられるバンクアドレス信号である。
【0030】メモリセルアレイ1bに対し、バンクアド
レス信号/BXにより活性化され、行アドレス信号X0
−Xj(X0−j)をデコードし、メモリセルアレイ1
bのアドレス指定された行を選択状態へ駆動する行デコ
ーダ群2bと、センスアンプ活性化信号φSA1により
活性化され、メモリセルアレイ1bの選択行に接続され
るメモリセルデータの検知、増幅およびラッチを行うセ
ンスアンプ群3bと、バンクアドレス信号/BYにより
活性化され、列アドレス信号Y0−Yk(Y0−k)を
デコードし、メモリセルアレイ1bのアドレス指定され
た列を選択する列デコーダ群4bとが設けられる。
レス信号/BXにより活性化され、行アドレス信号X0
−Xj(X0−j)をデコードし、メモリセルアレイ1
bのアドレス指定された行を選択状態へ駆動する行デコ
ーダ群2bと、センスアンプ活性化信号φSA1により
活性化され、メモリセルアレイ1bの選択行に接続され
るメモリセルデータの検知、増幅およびラッチを行うセ
ンスアンプ群3bと、バンクアドレス信号/BYにより
活性化され、列アドレス信号Y0−Yk(Y0−k)を
デコードし、メモリセルアレイ1bのアドレス指定され
た列を選択する列デコーダ群4bとが設けられる。
【0031】この列デコーダ群4bにより選択された列
上のメモリセルは、内部データバス5bに結合される。
上のメモリセルは、内部データバス5bに結合される。
【0032】ここで行デコーダ群、センスアンプ群、列
デコーダ群としているのは、行デコーダ群は、各行に対
応して配置される行デコーダを備え、センスアンプ群
は、対応のメモリセルアレイの各列に対応して設けられ
るセンスアンプを有し、列デコーダ群は、各列に対応し
て設けられる列デコーダを含むためである。
デコーダ群としているのは、行デコーダ群は、各行に対
応して配置される行デコーダを備え、センスアンプ群
は、対応のメモリセルアレイの各列に対応して設けられ
るセンスアンプを有し、列デコーダ群は、各列に対応し
て設けられる列デコーダを含むためである。
【0033】メモリセルアレイ1aからデータを読出す
ために、ライトドライバ&プリアンプ9aが設けられ
る。ライトドライバ&プリアンプ9aは、イネーブル信
号φRBA0の活性化に応答して、センスアンプ群3a
によって内部データバス5a上に読出されたメモリセル
アレイ1aからのデータを受けて増幅しラッチする。ま
た、ライトドライバ&プリアンプ9aは、メモリセルア
レイ1aへとデータを書込むために、イネーブル信号φ
WBA0の活性化に応じてFIFO8aから与えられる
データを受けて内部データバス5aに対して出力する。
FIFO8aおよび8bは、バースト長(ここでは4ビ
ット)の記憶容量を持つ先入れ先出しメモリであり、パ
ラレル−シリアル変換回路6からのデータ信号を受けて
これを新たに記憶するとともにそれまで記憶していたデ
ータ信号を出力する。
ために、ライトドライバ&プリアンプ9aが設けられ
る。ライトドライバ&プリアンプ9aは、イネーブル信
号φRBA0の活性化に応答して、センスアンプ群3a
によって内部データバス5a上に読出されたメモリセル
アレイ1aからのデータを受けて増幅しラッチする。ま
た、ライトドライバ&プリアンプ9aは、メモリセルア
レイ1aへとデータを書込むために、イネーブル信号φ
WBA0の活性化に応じてFIFO8aから与えられる
データを受けて内部データバス5aに対して出力する。
FIFO8aおよび8bは、バースト長(ここでは4ビ
ット)の記憶容量を持つ先入れ先出しメモリであり、パ
ラレル−シリアル変換回路6からのデータ信号を受けて
これを新たに記憶するとともにそれまで記憶していたデ
ータ信号を出力する。
【0034】メモリセルアレイ1bからデータを読出す
ために、ライトドライバ&プリアンプ9bが設けられ
る。ライトドライバ&プリアンプ9bは、イネーブル信
号φRBA1の活性化に応答して、センスアンプ群3b
によって内部データバス5b上に読出されたメモリセル
アレイ1bからのデータを受けて増幅しラッチする。ま
た、ライトドライバ&プリアンプ9bは、メモリセルア
レイ1bへとデータを書込むために、イネーブル信号φ
WBA1の活性化に応じてFIFO8bから与えられる
データを受けて内部データバス5bに対して出力する。
ために、ライトドライバ&プリアンプ9bが設けられ
る。ライトドライバ&プリアンプ9bは、イネーブル信
号φRBA1の活性化に応答して、センスアンプ群3b
によって内部データバス5b上に読出されたメモリセル
アレイ1bからのデータを受けて増幅しラッチする。ま
た、ライトドライバ&プリアンプ9bは、メモリセルア
レイ1bへとデータを書込むために、イネーブル信号φ
WBA1の活性化に応じてFIFO8bから与えられる
データを受けて内部データバス5bに対して出力する。
【0035】このDDR SDRAMはさらに、データ
の読出時にバンクアドレス信号BYに応じてリードプリ
アンプ&ライトバッファ9a、9bからいずれかの出力
を選択するバンクセレクタ26と、バンクセレクタ26
からの2ビットの連続データ信号をクロック信号に同期
して1ビットの信号にパラレル−シリアル変換するパラ
レル−シリアル変換回路6と、パラレル−シリアル変換
回路6からのデータ信号を受けて増幅する入出力バッフ
ァ7と、入出力バッファ7の出力信号を外部に出力する
データ入出力端子10とが設けられる。
の読出時にバンクアドレス信号BYに応じてリードプリ
アンプ&ライトバッファ9a、9bからいずれかの出力
を選択するバンクセレクタ26と、バンクセレクタ26
からの2ビットの連続データ信号をクロック信号に同期
して1ビットの信号にパラレル−シリアル変換するパラ
レル−シリアル変換回路6と、パラレル−シリアル変換
回路6からのデータ信号を受けて増幅する入出力バッフ
ァ7と、入出力バッファ7の出力信号を外部に出力する
データ入出力端子10とが設けられる。
【0036】データの書込時においては、入出力バッフ
ァ7を介して外部よりデータストローブ信号QSに同期
して入力されるデータ信号がパラレル−シリアル変換回
路6により2ビットごとの連続データ信号に変換され
る。ここで、データストローブ信号QSは、外部データ
ストローブ信号ext.QSに従ってQSバッファ21
にて生成される信号である。バンクセレクタ26は、バ
ンクアドレス信号BYに応じてパラレル−シリアル変換
回路6からの連続データ信号をFIFO8aまたは8b
に対して出力する。
ァ7を介して外部よりデータストローブ信号QSに同期
して入力されるデータ信号がパラレル−シリアル変換回
路6により2ビットごとの連続データ信号に変換され
る。ここで、データストローブ信号QSは、外部データ
ストローブ信号ext.QSに従ってQSバッファ21
にて生成される信号である。バンクセレクタ26は、バ
ンクアドレス信号BYに応じてパラレル−シリアル変換
回路6からの連続データ信号をFIFO8aまたは8b
に対して出力する。
【0037】このDDR SDRAMは、さらに、入力
端子12a、12b、12cおよび12dにそれぞれ与
えられる外部制御信号ext./RAS、ext./C
AS、ext./CSおよびext./WEをクロック
信号CLKの立ち上がりに同期して取込み、かつその状
態を判定して内部制御信号φxa、φya、φW、φC
S、φRおよびφCAを生成する制御信号発生回路13
を含む。
端子12a、12b、12cおよび12dにそれぞれ与
えられる外部制御信号ext./RAS、ext./C
AS、ext./CSおよびext./WEをクロック
信号CLKの立ち上がりに同期して取込み、かつその状
態を判定して内部制御信号φxa、φya、φW、φC
S、φRおよびφCAを生成する制御信号発生回路13
を含む。
【0038】信号ext./CSは、チップセレクト信
号であり、このチップセレクト信号ext./CSが活
性状態のときにこのSDRAMはデータ授受を行う。
号であり、このチップセレクト信号ext./CSが活
性状態のときにこのSDRAMはデータ授受を行う。
【0039】クロック信号CLKは、外部から入力され
る外部クロック信号ext.CLKに従ってクロックバ
ッファ20で生成されるクロック信号である。
る外部クロック信号ext.CLKに従ってクロックバ
ッファ20で生成されるクロック信号である。
【0040】信号φxaは、アクトコマンドが与えられ
たときに活性化され、行アドレス信号の取込みを指示す
る。信号φyaは、リードコマンドまたはライトコマン
ドが与えられたときに活性化され、列アドレス信号の取
込みを指示する。信号φWは、ライトコマンドが与えら
れたときに活性化され、データ書込を指示する。信号φ
Pは、プリチャージコマンドが与えられたときに活性化
され、メモリセルへの再書込みを指示する。信号φR
は、アクトコマンドが与えられたとき活性化され、行選
択に関連する部分の回路を活性化する。信号φCAは、
リードコマンドまたはライトコマンドが与えられたとき
に活性化され、列選択およびデータ出力に関連する部分
の回路(コラム系回路)を活性化する。
たときに活性化され、行アドレス信号の取込みを指示す
る。信号φyaは、リードコマンドまたはライトコマン
ドが与えられたときに活性化され、列アドレス信号の取
込みを指示する。信号φWは、ライトコマンドが与えら
れたときに活性化され、データ書込を指示する。信号φ
Pは、プリチャージコマンドが与えられたときに活性化
され、メモリセルへの再書込みを指示する。信号φR
は、アクトコマンドが与えられたとき活性化され、行選
択に関連する部分の回路を活性化する。信号φCAは、
リードコマンドまたはライトコマンドが与えられたとき
に活性化され、列選択およびデータ出力に関連する部分
の回路(コラム系回路)を活性化する。
【0041】このDDR SDRAMは、さらに、行ア
ドレス取込指示信号φxaの活性化に応答して外部アド
レス信号ext.A0−Ai(A0−i)を取込み、内
部行アドレス信号X0−Xj(X0−j)およびバンク
アドレス信号BXを生成する行アドレスバッファ14
と、列アドレス取込指示信号φyaの活性化時に活性化
され、外部アドレス信号ext.A0−Aiを取込み内
部列アドレス信号を発生する列アドレスバッファ15
と、FIFO18a,18bと、列アドレス制御回路1
6とを含む。FIFO18aは、先入れ先出しメモリで
あり、バンクAが選択されているとき列アドレスバッフ
ァ15からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。FIFO18bは、先入れ先出しメモリで
あり、バンクBが選択されているとき列アドレスバッフ
ァ15からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。列アドレス制御回路16は、信号φRea
dが活性のとき、列アドレスバッファ15から与えられ
る内部列アドレス信号を先頭アドレスとしてこのアドレ
スを変化させて列アドレス信号Y0−Yk(Y0−k)
およびバンクアドレス信号BYを発生し、信号φWri
teまたはφPrechargeが活性のときFIFO
18aまたは18bに記憶されている内部列アドレス信
号を先頭アドレスとしてこのアドレスを変化させて列ア
ドレス信号Y0−Yk(Y0−k)およびバンクアドレ
ス信号BYを発生する。この列アドレス制御回路16
は、バーストアドレスカウンタを含み、2クロックサイ
クルごとに列アドレス信号を変化させる。
ドレス取込指示信号φxaの活性化に応答して外部アド
レス信号ext.A0−Ai(A0−i)を取込み、内
部行アドレス信号X0−Xj(X0−j)およびバンク
アドレス信号BXを生成する行アドレスバッファ14
と、列アドレス取込指示信号φyaの活性化時に活性化
され、外部アドレス信号ext.A0−Aiを取込み内
部列アドレス信号を発生する列アドレスバッファ15
と、FIFO18a,18bと、列アドレス制御回路1
6とを含む。FIFO18aは、先入れ先出しメモリで
あり、バンクAが選択されているとき列アドレスバッフ
ァ15からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。FIFO18bは、先入れ先出しメモリで
あり、バンクBが選択されているとき列アドレスバッフ
ァ15からの内部列アドレス信号を受けてこれを新たに
記憶するとともにそれまで記憶していた内部列アドレス
を出力する。列アドレス制御回路16は、信号φRea
dが活性のとき、列アドレスバッファ15から与えられ
る内部列アドレス信号を先頭アドレスとしてこのアドレ
スを変化させて列アドレス信号Y0−Yk(Y0−k)
およびバンクアドレス信号BYを発生し、信号φWri
teまたはφPrechargeが活性のときFIFO
18aまたは18bに記憶されている内部列アドレス信
号を先頭アドレスとしてこのアドレスを変化させて列ア
ドレス信号Y0−Yk(Y0−k)およびバンクアドレ
ス信号BYを発生する。この列アドレス制御回路16
は、バーストアドレスカウンタを含み、2クロックサイ
クルごとに列アドレス信号を変化させる。
【0042】このDDR SDRAMは、さらに、コラ
ム系活性化信号φCAの活性化に従って内部クロック信
号CLKをカウントし、そのカウント値に従って所定の
タイミングでカウントアップ信号を生成するクロックカ
ウンタ17と、クロックカウンタ17のカウントアップ
信号と、バンクアドレス信号BXおよびBYと、コラム
アドレス信号の最下位ビットY0を受け、各種内部制御
信号φRBA0、φRBA1、φSA0、φSA1、φ
Read、φWrite、φPrecharge、φW
BA0、φWBA1、を生成する制御信号発生回路32
を含む。制御信号発生回路32は、リードプリアンプ&
ライトバッファ9a,9bの活性/不活性を制御するイ
ネーブル信号φWBA0、WBA1を発生するイネーブ
ル信号発生回路を含む。
ム系活性化信号φCAの活性化に従って内部クロック信
号CLKをカウントし、そのカウント値に従って所定の
タイミングでカウントアップ信号を生成するクロックカ
ウンタ17と、クロックカウンタ17のカウントアップ
信号と、バンクアドレス信号BXおよびBYと、コラム
アドレス信号の最下位ビットY0を受け、各種内部制御
信号φRBA0、φRBA1、φSA0、φSA1、φ
Read、φWrite、φPrecharge、φW
BA0、φWBA1、を生成する制御信号発生回路32
を含む。制御信号発生回路32は、リードプリアンプ&
ライトバッファ9a,9bの活性/不活性を制御するイ
ネーブル信号φWBA0、WBA1を発生するイネーブ
ル信号発生回路を含む。
【0043】バンクアドレス信号BXおよびBYに従っ
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位列アドレス信号ビットY0は、1つのバン
クに含まれる2つのメモリセルアレイが含まれる場合に
いずれのメモリセルアレイに先にアクセスするかを示す
ために用いられる。
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位列アドレス信号ビットY0は、1つのバン
クに含まれる2つのメモリセルアレイが含まれる場合に
いずれのメモリセルアレイに先にアクセスするかを示す
ために用いられる。
【0044】クロックカウンタ17は、CASレイテン
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
【0045】図2は、図1に示された制御信号発生回路
32に含まれるイネーブル信号(φWBA0、φWBA
1)発生回路の構成を示すブロック図である。図2を参
照して、イネーブル信号発生回路は、フリップフロップ
51と、OR回路52と、AND回路53、54とを含
む。
32に含まれるイネーブル信号(φWBA0、φWBA
1)発生回路の構成を示すブロック図である。図2を参
照して、イネーブル信号発生回路は、フリップフロップ
51と、OR回路52と、AND回路53、54とを含
む。
【0046】OR回路52は、信号φWriteと信号
φPrechargeの論理和を出力する。フリップフ
ロップ51は、セット入力Sに信号φxaを受け、リセ
ット入力RにOR回路52の出力を受け、出力/Qより
信号φWBAを出力する。AND回路53は、信号φW
BAとバンクアドレス信号BYとの論理積をイネーブル
信号φWBA0として出力する。AND回路54は、信
号φWBAとバンクアドレス信号/BYとの論理積をイ
ネーブル信号φWBA1として出力する。
φPrechargeの論理和を出力する。フリップフ
ロップ51は、セット入力Sに信号φxaを受け、リセ
ット入力RにOR回路52の出力を受け、出力/Qより
信号φWBAを出力する。AND回路53は、信号φW
BAとバンクアドレス信号BYとの論理積をイネーブル
信号φWBA0として出力する。AND回路54は、信
号φWBAとバンクアドレス信号/BYとの論理積をイ
ネーブル信号φWBA1として出力する。
【0047】以上のように構成された制御信号発生回路
32の動作について説明する。活性の信号φxaを受け
るとフリップフロップ51はセットされて不活性の信号
φWBAを出力する。これにともなってイネーブル信号
φWBA0,φWBA1も不活性となる。信号φWri
teまたは信号φPrechargeが活性となるとフ
リップフロップ51はリセットされて活性の信号φWB
Aを出力する。バンクアドレス信号BY,/BYに応じ
てイネーブル信号φWBA0,φWBA1のいずれかが
活性となる。
32の動作について説明する。活性の信号φxaを受け
るとフリップフロップ51はセットされて不活性の信号
φWBAを出力する。これにともなってイネーブル信号
φWBA0,φWBA1も不活性となる。信号φWri
teまたは信号φPrechargeが活性となるとフ
リップフロップ51はリセットされて活性の信号φWB
Aを出力する。バンクアドレス信号BY,/BYに応じ
てイネーブル信号φWBA0,φWBA1のいずれかが
活性となる。
【0048】次に、以上のように構成されたDDR S
DRAMの動作について説明する。図3は、図1に示さ
れたDDR SDRAMの動作を説明するための波形図
である。
DRAMの動作について説明する。図3は、図1に示さ
れたDDR SDRAMの動作を説明するための波形図
である。
【0049】DDR SDRAMにおいては、高速でア
クセスするために、相補のシステムクロック信号(例え
ば、ext.CLK、ext./CLK)に同期して、
連続した複数ビット(1つのデータ入出力について)に
アクセスする仕様が提案されている。図3においては、
データ入出力端子DQ0−DQ7の8ビットのデータ
(バイトデータ)の入力および出力が可能なDDR S
DRAMにおいて、連続して4つのデータ(8×4の合
計32ビット)を書込みまたは読出す動作を示す。連続
して読出されるデータのビット数はバースト長と呼ば
れ、DDR SDRAMでは、通常、モードレジスタに
よって変更することが可能である。なお、ここでは、バ
ースト長は4ビットとされる。制御信号とアドレス信号
は外部クロック信号ext.CLKの立上がりで取込ま
れる。
クセスするために、相補のシステムクロック信号(例え
ば、ext.CLK、ext./CLK)に同期して、
連続した複数ビット(1つのデータ入出力について)に
アクセスする仕様が提案されている。図3においては、
データ入出力端子DQ0−DQ7の8ビットのデータ
(バイトデータ)の入力および出力が可能なDDR S
DRAMにおいて、連続して4つのデータ(8×4の合
計32ビット)を書込みまたは読出す動作を示す。連続
して読出されるデータのビット数はバースト長と呼ば
れ、DDR SDRAMでは、通常、モードレジスタに
よって変更することが可能である。なお、ここでは、バ
ースト長は4ビットとされる。制御信号とアドレス信号
は外部クロック信号ext.CLKの立上がりで取込ま
れる。
【0050】以下、図3および図1を参照しつつ説明す
る。DDR SDRAMにおいては、システムクロック
である外部クロック信号ext.CLKの立上がりエッ
ジで外部からの制御信号(行アドレスストローブ信号/
RAS、列アドレスストローブ信号/CAS、アドレス
信号Addなど)が取込まれる。また、アドレス信号A
ddとして行アドレス信号と列アドレス信号とが時分割
的に多重化されて与えられる。取込まれた行アドレス信
号および列アドレス信号に従ってDDR SDRAM内
において行および列の選択動作が実施される。なお、図
3におけるD/Qは、入出力端子DQiから入出力され
るデータ信号を示す。
る。DDR SDRAMにおいては、システムクロック
である外部クロック信号ext.CLKの立上がりエッ
ジで外部からの制御信号(行アドレスストローブ信号/
RAS、列アドレスストローブ信号/CAS、アドレス
信号Addなど)が取込まれる。また、アドレス信号A
ddとして行アドレス信号と列アドレス信号とが時分割
的に多重化されて与えられる。取込まれた行アドレス信
号および列アドレス信号に従ってDDR SDRAM内
において行および列の選択動作が実施される。なお、図
3におけるD/Qは、入出力端子DQiから入出力され
るデータ信号を示す。
【0051】バンクアドレス信号BYがHレベルのとき
バンクAが選択され、メモリセルアレイ1aに対する書
込みまたは読出しが行われる。以下、バンクAが選択さ
れている場合について説明する。
バンクAが選択され、メモリセルアレイ1aに対する書
込みまたは読出しが行われる。以下、バンクAが選択さ
れている場合について説明する。
【0052】時刻t1におけるクロック信号ext.C
LKの立上がりエッジにおいて、行アドレスストローブ
信号/RASが活性状態のLレベル、列アドレスストロ
ーブ信号/CASおよびライトイネーブル信号/WEが
不活性のHレベルにある(これをアクトコマンドが与え
られるという)。これに応答して、図1に示された制御
信号発生回路13によって活性の行アドレス取込み指示
信号φXaが行アドレスバッファ14に与えられ、この
ときのアドレス信号Addが行アドレス信号Xaとして
取込まれる。
LKの立上がりエッジにおいて、行アドレスストローブ
信号/RASが活性状態のLレベル、列アドレスストロ
ーブ信号/CASおよびライトイネーブル信号/WEが
不活性のHレベルにある(これをアクトコマンドが与え
られるという)。これに応答して、図1に示された制御
信号発生回路13によって活性の行アドレス取込み指示
信号φXaが行アドレスバッファ14に与えられ、この
ときのアドレス信号Addが行アドレス信号Xaとして
取込まれる。
【0053】次いで、時刻t2におけるクロック信号e
xt.CLKの立上がりエッジにおいて、列アドレスス
トローブ信号/CASおよびライトイネーブル信号/W
Eが活性状態のLレベル、行アドレスストローブ信号/
RASが不活性状態のHレベルをなる(これをライトコ
マンドが与えられるという)。これに応答して、図1に
示された制御信号発生回路13によって活性の列アドレ
ス取込み指示信号φyaが列アドレスバッファ15に与
えられ、このときのアドレス信号Addが列アドレス信
号Ybとして取込まれる。列アドレス信号Ybはさらに
FIFO18aに送られて記憶されるとともに、それま
で記憶されていた列アドレス信号が出力される。ライト
コマンドに応答して、図1に示された制御信号発生回路
13によって活性の信号φWが制御信号発生回路32に
与えられる。これに応答して制御信号発生回路32は、
活性の信号φWriteを発生し、列アドレス制御回路
16に送られる。列アドレス制御回路16は、FIFO
18aに記憶されていた内部列アドレス信号を変化させ
て列アドレス信号Y0−Yk(Y0−k)を発生する。
xt.CLKの立上がりエッジにおいて、列アドレスス
トローブ信号/CASおよびライトイネーブル信号/W
Eが活性状態のLレベル、行アドレスストローブ信号/
RASが不活性状態のHレベルをなる(これをライトコ
マンドが与えられるという)。これに応答して、図1に
示された制御信号発生回路13によって活性の列アドレ
ス取込み指示信号φyaが列アドレスバッファ15に与
えられ、このときのアドレス信号Addが列アドレス信
号Ybとして取込まれる。列アドレス信号Ybはさらに
FIFO18aに送られて記憶されるとともに、それま
で記憶されていた列アドレス信号が出力される。ライト
コマンドに応答して、図1に示された制御信号発生回路
13によって活性の信号φWが制御信号発生回路32に
与えられる。これに応答して制御信号発生回路32は、
活性の信号φWriteを発生し、列アドレス制御回路
16に送られる。列アドレス制御回路16は、FIFO
18aに記憶されていた内部列アドレス信号を変化させ
て列アドレス信号Y0−Yk(Y0−k)を発生する。
【0054】ここで、時刻t2におけるライトコマンド
は、時刻t1におけるアクトコマンドの直後のライトコ
マンドである。したがって、図2に示されたイネーブル
信号発生回路は不活性のイネーブル信号φWBA0を発
生する。
は、時刻t1におけるアクトコマンドの直後のライトコ
マンドである。したがって、図2に示されたイネーブル
信号発生回路は不活性のイネーブル信号φWBA0を発
生する。
【0055】これにより、リードプリアンプ&ライトバ
ッファ9aは不活性のイネーブル信号φWBA0を受け
るため、メモリセル1aへの書込みは行わない。その理
由を以下に説明する。時刻t2におけるライトコマンド
時にFIFO8aに記憶されているデータ信号は、前回
のライトコマンド時のデータ信号である。時刻t1にお
いて行アドレスXaが取込まれているため、前回のライ
トコマンド時の行アドレスと時刻t2のライトコマンド
時の行アドレスXaとが同じであるとは限らない。違う
場合には本来書込まれるべきでないデータ信号が謝って
書込まれることになる。そこで、アクトコマンドの直後
のライトコマンドではメモリセルへの書込みを行わない
ようにしているのである。
ッファ9aは不活性のイネーブル信号φWBA0を受け
るため、メモリセル1aへの書込みは行わない。その理
由を以下に説明する。時刻t2におけるライトコマンド
時にFIFO8aに記憶されているデータ信号は、前回
のライトコマンド時のデータ信号である。時刻t1にお
いて行アドレスXaが取込まれているため、前回のライ
トコマンド時の行アドレスと時刻t2のライトコマンド
時の行アドレスXaとが同じであるとは限らない。違う
場合には本来書込まれるべきでないデータ信号が謝って
書込まれることになる。そこで、アクトコマンドの直後
のライトコマンドではメモリセルへの書込みを行わない
ようにしているのである。
【0056】時刻t2におけるライトコマンドに応答し
て、入出力バッファ7はデータストローブ信号QSに同
期して順次データ信号d0、d1、d2、d3を取込む
(時刻t3)。このデータ信号d0―d3は、パラレル
−シリアル変換回路6を経由してFIFO8aに送られ
て記憶される。
て、入出力バッファ7はデータストローブ信号QSに同
期して順次データ信号d0、d1、d2、d3を取込む
(時刻t3)。このデータ信号d0―d3は、パラレル
−シリアル変換回路6を経由してFIFO8aに送られ
て記憶される。
【0057】次いで、時刻t4においてライトコマンド
が与えられる。これに応答して、時刻t2におけるのと
同様にして、このときのアドレス信号Addが列アドレ
ス信号Ycとして取込まれる。列アドレス信号Ycはさ
らにFIFO18aに送られて記憶されるとともに、そ
れまで記憶されていた列アドレス信号Ybが列アドレス
制御回路16に送られる。また、活性の信号φWが制御
信号発生回路32に与えられ、これに応答して制御信号
発生回路32は、活性の信号φWriteを列アドレス
制御回路16に送る。列アドレス制御回路16は、FI
FO18aに記憶されていた列アドレス信号Ybを変化
させて列アドレス信号Y0−Yk(Y0−k)を発生す
る。列デコーダ群4は、この列アドレス信号Y0−kに
応答してメモリセルアレイ1aの列を選択する。
が与えられる。これに応答して、時刻t2におけるのと
同様にして、このときのアドレス信号Addが列アドレ
ス信号Ycとして取込まれる。列アドレス信号Ycはさ
らにFIFO18aに送られて記憶されるとともに、そ
れまで記憶されていた列アドレス信号Ybが列アドレス
制御回路16に送られる。また、活性の信号φWが制御
信号発生回路32に与えられ、これに応答して制御信号
発生回路32は、活性の信号φWriteを列アドレス
制御回路16に送る。列アドレス制御回路16は、FI
FO18aに記憶されていた列アドレス信号Ybを変化
させて列アドレス信号Y0−Yk(Y0−k)を発生す
る。列デコーダ群4は、この列アドレス信号Y0−kに
応答してメモリセルアレイ1aの列を選択する。
【0058】ここで、時刻t4におけるライトコマンド
は、時刻t2におけるライトコマンドと違って、アクト
コマンドの直後のライトコマンドではない。したがっ
て、制御信号発生回路32内のイネーブル信号発生回路
は活性のイネーブル信号φWBA0を発生する。これに
応答して、リードプリアンプ&ライトバッファ9aは、
FIFO8aに記憶されていたデータ信号d0―d3を
メモリセル1aへ書込む。このとき、データd0、d1
の2ビットがまとめて書込まれ、データd2、d3の2
ビットがまとめて書込まれる。
は、時刻t2におけるライトコマンドと違って、アクト
コマンドの直後のライトコマンドではない。したがっ
て、制御信号発生回路32内のイネーブル信号発生回路
は活性のイネーブル信号φWBA0を発生する。これに
応答して、リードプリアンプ&ライトバッファ9aは、
FIFO8aに記憶されていたデータ信号d0―d3を
メモリセル1aへ書込む。このとき、データd0、d1
の2ビットがまとめて書込まれ、データd2、d3の2
ビットがまとめて書込まれる。
【0059】一方、時刻t4におけるライトコマンドに
応答して、入出力バッファ7はデータストローブ信号Q
Sに同期して順次データ信号d4、d5、d6、d7を
取込む(時刻t5)。このデータ信号d4―d7は、パ
ラレル−シリアル変換回路6を経由してFIFO8aに
送られて、それまで記憶されていたデータd0―d3に
代わって記憶される。
応答して、入出力バッファ7はデータストローブ信号Q
Sに同期して順次データ信号d4、d5、d6、d7を
取込む(時刻t5)。このデータ信号d4―d7は、パ
ラレル−シリアル変換回路6を経由してFIFO8aに
送られて、それまで記憶されていたデータd0―d3に
代わって記憶される。
【0060】このように、DDR SDRAMでは、ラ
イトコマンドに応答してFIFO8aに記憶されている
データ信号(d0―d3)をメモリセルアレイ1aに書
込むため、データ信号d4―d7が入力されるのを待つ
必要がない。すなわち、ライトコマンドを受けてから書
込み動作が終了するまでの時間が短縮される。
イトコマンドに応答してFIFO8aに記憶されている
データ信号(d0―d3)をメモリセルアレイ1aに書
込むため、データ信号d4―d7が入力されるのを待つ
必要がない。すなわち、ライトコマンドを受けてから書
込み動作が終了するまでの時間が短縮される。
【0061】次いで、時刻t6におけるクロック信号e
xt.CLKの立上がりエッジにおいて、列アドレスス
トローブ信号/CASが活性状態のLレベル、行アドレ
スストローブ信号/RASおよびライトイネーブル信号
/WEが不活性のHレベルにある(これをリードコマン
ドが与えられるという)。
xt.CLKの立上がりエッジにおいて、列アドレスス
トローブ信号/CASが活性状態のLレベル、行アドレ
スストローブ信号/RASおよびライトイネーブル信号
/WEが不活性のHレベルにある(これをリードコマン
ドが与えられるという)。
【0062】時刻t6から所定のクロック期間が経過し
た後、時刻t7において最初の4ビットデータq0が出
力される。以降、クロック信号ext.CLKとex
t./CLKのクロスポイントに応答してデータq1―
q3が出力される。データ転送を高速可能にするため
に、データストローブ信号DQSも出力データq0―q
3と同位相で出力される。
た後、時刻t7において最初の4ビットデータq0が出
力される。以降、クロック信号ext.CLKとex
t./CLKのクロスポイントに応答してデータq1―
q3が出力される。データ転送を高速可能にするため
に、データストローブ信号DQSも出力データq0―q
3と同位相で出力される。
【0063】次いで、時刻t7におけるクロック信号e
xt.CLKの立上がりエッジにおいて、行アドレスス
トローブ信号/RAS,ライトイネーブル信号/WEが
活性のLレベル、列アドレスストローブ信号/CASが
不活性のHレベルにある(これをプリチャージコマンド
が与えられるという)。これに応答して、制御信号発生
回路13によって活性の信号φPが制御信号発生回路3
2に与えられる。さらに制御信号発生回路32は、活性
の信号φPrechargeを発生し、列アドレス制御
回路16に送られる。列アドレス制御回路16は、FI
FO18aにそれまで記憶されていた内部列アドレス信
号Ycを変化させて列アドレス信号Y0−Yk(Y0−
k)を発生する。
xt.CLKの立上がりエッジにおいて、行アドレスス
トローブ信号/RAS,ライトイネーブル信号/WEが
活性のLレベル、列アドレスストローブ信号/CASが
不活性のHレベルにある(これをプリチャージコマンド
が与えられるという)。これに応答して、制御信号発生
回路13によって活性の信号φPが制御信号発生回路3
2に与えられる。さらに制御信号発生回路32は、活性
の信号φPrechargeを発生し、列アドレス制御
回路16に送られる。列アドレス制御回路16は、FI
FO18aにそれまで記憶されていた内部列アドレス信
号Ycを変化させて列アドレス信号Y0−Yk(Y0−
k)を発生する。
【0064】また、図2に示されたイネーブル信号発生
回路は活性のイネーブル信号φWBA0を発生する。こ
れに応答して、リードプリアンプ&ライトバッファ9a
は、FIFO8aに記憶されていたデータ信号d4―d
7をメモリセル1aへ書込む。このとき、データd4、
d5の2ビットがまとめて書込まれ、データd6、d7
の2ビットがまとめて書込まれる。
回路は活性のイネーブル信号φWBA0を発生する。こ
れに応答して、リードプリアンプ&ライトバッファ9a
は、FIFO8aに記憶されていたデータ信号d4―d
7をメモリセル1aへ書込む。このとき、データd4、
d5の2ビットがまとめて書込まれ、データd6、d7
の2ビットがまとめて書込まれる。
【0065】このようにプリチャージコマンドに応答し
てレイトライトを行う理由を以下に説明する。上述のと
おり、アクトコマンドの直後のライトコマンドでは書込
みは行わない。したがって、このままではアクトコマン
ドの直前のライトコマンド時にFIFO8aに取込まれ
たデータはメモリセルアレイ1aに書込まれないままと
なる。そこで、このデータをプリチャージコマンド時に
メモリセルへ書込むこととしているのである。
てレイトライトを行う理由を以下に説明する。上述のと
おり、アクトコマンドの直後のライトコマンドでは書込
みは行わない。したがって、このままではアクトコマン
ドの直前のライトコマンド時にFIFO8aに取込まれ
たデータはメモリセルアレイ1aに書込まれないままと
なる。そこで、このデータをプリチャージコマンド時に
メモリセルへ書込むこととしているのである。
【0066】バンクアドレス信号BYがLレベルのとき
バンクBが選択され、行デコーダ群2b、センスアンプ
群3b、列デコーダ群4b、FIFO8b,18b、リ
ードプリアンプ&ライトバッファ9bについて上記と同
様の動作が行われ、メモリセルアレイ1bに対する書込
みまたは読出しが行われる。なお、全バンクプリチャー
ジのときはFIFOにストアされている全バンクにデー
タを書込む。
バンクBが選択され、行デコーダ群2b、センスアンプ
群3b、列デコーダ群4b、FIFO8b,18b、リ
ードプリアンプ&ライトバッファ9bについて上記と同
様の動作が行われ、メモリセルアレイ1bに対する書込
みまたは読出しが行われる。なお、全バンクプリチャー
ジのときはFIFOにストアされている全バンクにデー
タを書込む。
【0067】この実施の形態では、バンクAに対応して
FIFO8a,18aを、バンクBに対応してFIFO
8b,18bを設け、バンクごとにレイトライトを実行
する。その理由は、プリチャージコマンド後のバンクと
プリチャージコマンドが入力された前の書込コマンドの
バンクが違えばプリチャージに書込むことができないか
らである。
FIFO8a,18aを、バンクBに対応してFIFO
8b,18bを設け、バンクごとにレイトライトを実行
する。その理由は、プリチャージコマンド後のバンクと
プリチャージコマンドが入力された前の書込コマンドの
バンクが違えばプリチャージに書込むことができないか
らである。
【0068】以上のように、この実施の形態によれば、
イネーブル信号(φWBA0,φWBA1)発生回路を
設けたため、アクトコマンドの直後のライトコマンドで
はメモリセルへの書込みを行わない。これにより、本来
書込まれるべきでないデータ信号が謝ってメモリセルに
書込まれることはない。
イネーブル信号(φWBA0,φWBA1)発生回路を
設けたため、アクトコマンドの直後のライトコマンドで
はメモリセルへの書込みを行わない。これにより、本来
書込まれるべきでないデータ信号が謝ってメモリセルに
書込まれることはない。
【0069】また、各バンクに対応してFIFO8a,
18a、8b,18bを設けたため、多バンクの動作が
ミックスした動作であってもレイトライトを実行でき
る。
18a、8b,18bを設けたため、多バンクの動作が
ミックスした動作であってもレイトライトを実行でき
る。
【0070】また、ここではバースト長分のデータ(4
ビットデータ)を送らせて書込んでいるが、図4に示す
ようにバースト長よりも短いデータでレートライトを実
行することもできる。図4は、バースト長4に対して2
ビットのみレイトライトを行う場合の波形図である。こ
の場合のメリットは、半導体メモリ内部で一時的にスト
アするためのFIFO8a,8bのビット数を減らせる
ことである。たとえば図4では4ビットのデータを内部
で保持する必要がなく2ビットで達成できる。これはチ
ップ面積に縮小に有効である。
ビットデータ)を送らせて書込んでいるが、図4に示す
ようにバースト長よりも短いデータでレートライトを実
行することもできる。図4は、バースト長4に対して2
ビットのみレイトライトを行う場合の波形図である。こ
の場合のメリットは、半導体メモリ内部で一時的にスト
アするためのFIFO8a,8bのビット数を減らせる
ことである。たとえば図4では4ビットのデータを内部
で保持する必要がなく2ビットで達成できる。これはチ
ップ面積に縮小に有効である。
【0071】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0072】
【発明の効果】この発明の1つの局面に従った同期型半
導体記憶装置は、第1のメモリと、列アドレス制御回路
と、第2のメモリと、書込制御回路とを設けたため、ア
クトコマンドの直後のライトコマンドを受けたときメモ
リセルに書込まずそれ以外のライトコマンドではレイト
ライトを実行する。これによって、本来書込まれるべき
でないアドレスにデータが書込まれることを防ぐことが
できる。
導体記憶装置は、第1のメモリと、列アドレス制御回路
と、第2のメモリと、書込制御回路とを設けたため、ア
クトコマンドの直後のライトコマンドを受けたときメモ
リセルに書込まずそれ以外のライトコマンドではレイト
ライトを実行する。これによって、本来書込まれるべき
でないアドレスにデータが書込まれることを防ぐことが
できる。
【0073】また、イネーブル信号発生回路と、ライト
バッファとを設けたため、アクトコマンドの直後のライ
トコマンドでは書込まず、それ以外のライトコマンドに
応答してレイトライトを実行することができる。
バッファとを設けたため、アクトコマンドの直後のライ
トコマンドでは書込まず、それ以外のライトコマンドに
応答してレイトライトを実行することができる。
【0074】また、列アドレス制御回路はさらに、メモ
リセルに再書込みを行うためのプリチャージコマンドに
応答して第1のメモリに記憶された内部列アドレス信号
を前記列デコーダに供給し、書込制御回路はさらに、プ
リチャージコマンドを受けたとき第2のメモリに記憶さ
れたデータ信号をメモリセルに書込むため、アクトコマ
ンドの直前のライトコマンド時に第2のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
リセルに再書込みを行うためのプリチャージコマンドに
応答して第1のメモリに記憶された内部列アドレス信号
を前記列デコーダに供給し、書込制御回路はさらに、プ
リチャージコマンドを受けたとき第2のメモリに記憶さ
れたデータ信号をメモリセルに書込むため、アクトコマ
ンドの直前のライトコマンド時に第2のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
【0075】また、書込制御回路は、イネーブル信号発
生回路と、ライトバッファとを含むため、アクトコマン
ドの直前のライトコマンド時に第2のメモリに取込まれ
たデータ信号をプリチャージコマンド時にメモリセルへ
書込むことができる。
生回路と、ライトバッファとを含むため、アクトコマン
ドの直前のライトコマンド時に第2のメモリに取込まれ
たデータ信号をプリチャージコマンド時にメモリセルへ
書込むことができる。
【0076】また、第2のメモリは、バースト長よりも
少ないビット数を記憶する先入れ先出しメモリであるた
め、第2のメモリのサイズを小さくすることができる。
少ないビット数を記憶する先入れ先出しメモリであるた
め、第2のメモリのサイズを小さくすることができる。
【0077】この発明のもう1つの局面に従った同期型
半導体記憶装置は、第1から第4のメモリと、列アドレ
ス制御回路と、書込制御回路とを設けたため、各メモリ
バンクごとにレイトライトを実行することができる。
半導体記憶装置は、第1から第4のメモリと、列アドレ
ス制御回路と、書込制御回路とを設けたため、各メモリ
バンクごとにレイトライトを実行することができる。
【0078】また、書込制御回路は、イネーブル信号発
生回路と、第1のライトバッファと、第2のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直後のライトコマンドでは書込まず、それ以外の
ライトコマンドに応答してレイトライトを実行すること
ができる。
生回路と、第1のライトバッファと、第2のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直後のライトコマンドでは書込まず、それ以外の
ライトコマンドに応答してレイトライトを実行すること
ができる。
【0079】また、列アドレス制御回路はさらに、第1
のメモリバンクが選択されいるとき、メモリセルに再書
込みを行うためのプリチャージコマンドに応答して第1
のメモリに記憶されている内部列アドレス信号を第1の
列デコーダに供給し、第2のメモリバンクが選択されて
いるとき、プリチャージコマンドに応答して第2のメモ
リに記憶されている内部列アドレス信号を第2の列デコ
ーダに供給し、上記書込制御回路はさらに、第1のメモ
リバンクが選択されているとき、プリチャージコマンド
に応答して第3のメモリに記憶されているデータ信号を
第1のメモリバンクに書込み、第2のメモリバンクが選
択されているとき、プリチャージコマンドに応答して第
4のメモリに記憶されているデータ信号を第2のメモリ
バンクに書込む。したがって、各メモリバンクごとに、
アクトコマンドの直前のライトコマンド時に第2のメモ
リに取込まれたデータ信号をプリチャージコマンド時に
メモリセルへ書込むことができる。
のメモリバンクが選択されいるとき、メモリセルに再書
込みを行うためのプリチャージコマンドに応答して第1
のメモリに記憶されている内部列アドレス信号を第1の
列デコーダに供給し、第2のメモリバンクが選択されて
いるとき、プリチャージコマンドに応答して第2のメモ
リに記憶されている内部列アドレス信号を第2の列デコ
ーダに供給し、上記書込制御回路はさらに、第1のメモ
リバンクが選択されているとき、プリチャージコマンド
に応答して第3のメモリに記憶されているデータ信号を
第1のメモリバンクに書込み、第2のメモリバンクが選
択されているとき、プリチャージコマンドに応答して第
4のメモリに記憶されているデータ信号を第2のメモリ
バンクに書込む。したがって、各メモリバンクごとに、
アクトコマンドの直前のライトコマンド時に第2のメモ
リに取込まれたデータ信号をプリチャージコマンド時に
メモリセルへ書込むことができる。
【0080】また、書込制御回路は、イネーブル信号発
生回路と、第1のライトバッファと、第2のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直前のライトコマンド時に第2のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
生回路と、第1のライトバッファと、第2のライトバッ
ファとを含むため、各メモリバンクごとに、アクトコマ
ンドの直前のライトコマンド時に第2のメモリに取込ま
れたデータ信号をプリチャージコマンド時にメモリセル
へ書込むことができる。
【0081】また、第3および第4のメモリは、バース
ト長よりも少ないビット数を記憶する先入れ先出しメモ
リであるため、第3および第4のメモリのサイズを小さ
くすることができる。
ト長よりも少ないビット数を記憶する先入れ先出しメモ
リであるため、第3および第4のメモリのサイズを小さ
くすることができる。
【図1】 この発明の実施の形態によるDDR SDR
AMの構成を概略的に示す図である。
AMの構成を概略的に示す図である。
【図2】 図1に示された制御信号発生回路に含まれる
イネーブル信号発生回路の構成を示すブロック図であ
る。
イネーブル信号発生回路の構成を示すブロック図であ
る。
【図3】 図1に示されたDDR SDRAMの動作を
説明するための波形図である。
説明するための波形図である。
【図4】 図1に示されたDDR SDRAMにおい
て、バースト長4に対して2ビットのみレイトライトを
行う場合の波形図である。
て、バースト長4に対して2ビットのみレイトライトを
行う場合の波形図である。
1a,1b メモリセルアレイ、2a,2b 行デコー
ダ群、3a,3b センスアンプ群、4a,4b 列デ
コーダ群、8a,8b,18a,18b FIFO、9
a,9b リードプリアンプ&ライトバッファ、14
行アドレスバッファ、15 列アドレスバッファ、16
列アドレス制御回路、13,32 制御信号発生回
路。
ダ群、3a,3b センスアンプ群、4a,4b 列デ
コーダ群、8a,8b,18a,18b FIFO、9
a,9b リードプリアンプ&ライトバッファ、14
行アドレスバッファ、15 列アドレスバッファ、16
列アドレス制御回路、13,32 制御信号発生回
路。
Claims (12)
- 【請求項1】 外部から周期的に与えられるクロック信
号に同期して外部信号の取り込みを行う同期型半導体記
憶装置であって、 行および列に配置されたメモリセルを有するメモリセル
アレイと、 前記メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する行アドレスバッファと、 前記メモリセルに書込みを行うためのライトコマンドに
応答して前記外部アドレス信号を取り込み内部列アドレ
ス信号を生成する列アドレスバッファと、 前記列アドレスバッファにより生成される内部列アドレ
ス信号を記憶する第1のメモリと、 前記内部行アドレス信号に応答して前記メモリセルアレ
イの行を選択する行デコーダと、 前記内部列アドレス信号に応答して前記メモリセルアレ
イの列を選択する列デコーダと、 前記ライトコマンドに応答して、前記第1のメモリに記
憶された内部列アドレス信号を前記列デコーダに供給す
る列アドレス制御回路と、 前記ライトコマンドに応答して外部からのデータ信号を
記憶する第2のメモリと、 前記アクトコマンドの直後のライトコマンドを受けたと
き前記第2のメモリに記憶されたデータ信号を前記メモ
リセルに書込まず、それ以外のライトコマンドに応答し
て前記第2のメモリに記憶されたデータ信号を前記メモ
リセルに書込む書込制御回路とを備える、同期型半導体
記憶装置。 - 【請求項2】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドに応答して活性のイネーブル信号を発生するイネ
ーブル信号発生回路と、 前記イネーブル信号に応答して前記第2のメモリセルに
記憶されたデータ信号を前記メモリセルに書込むライト
バッファとを含む、請求項1に記載の同期型半導体記憶
装置。 - 【請求項3】 前記列アドレス制御回路はさらに、前記
メモリセルに再書込みを行うためのプリチャージコマン
ドに応答して前記第1のメモリに記憶された内部列アド
レス信号を前記列デコーダに供給し、 前記書込制御回路はさらに、前記プリチャージコマンド
を受けたとき前記第2のメモリに記憶されたデータ信号
を前記メモリセルに書込む、請求項1に記載の同期型半
導体記憶装置。 - 【請求項4】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドおよび前記プリチャージコマンドに応答して活性
のイネーブル信号を発生するイネーブル信号発生回路
と、 前記イネーブル信号に応答して前記第2のメモリセルに
記憶されたデータ信号を前記メモリセルに書込むライト
バッファとを含む、請求項3に記載の同期型半導体記憶
装置。 - 【請求項5】 前記第1および第2のメモリは、先入れ
先出しメモリである、請求項1に記載の同期型半導体記
憶装置。 - 【請求項6】 前記第2のメモリは、バースト長よりも
少ないビット数を記憶する先入れ先出しメモリである、
請求項1に記載の同期型半導体記憶装置。 - 【請求項7】 外部から周期的に与えられるクロック信
号に同期して外部信号の取り込みを行う同期型半導体記
憶装置であって、 行および列に配置されたメモリセルを有する第1および
第2のメモリバンクと、 前記第1または第2のメモリバンクを選択する選択回路
と、 前記メモリセルへのアクセスを可能にするアクトコマン
ドに応答して外部アドレス信号を取り込み内部行アドレ
ス信号を生成する行アドレスバッファと、 前記メモリセルに書込みを行うためのライトコマンドに
応答して前記外部アドレス信号を取り込み内部列アドレ
ス信号を生成する列アドレスバッファと、 前記第1のメモリバンクが選択されているとき前記列ア
ドレスバッファにより生成される内部列アドレス信号を
記憶する第1のメモリと、 前記第2のメモリバンクが選択されているとき前記列ア
ドレスバッファにより生成される内部列アドレス信号を
記憶する第2のメモリと、 前記内部行アドレス信号に応答して前記第1および第2
のメモリバンクの行を選択する行デコーダと、 前記内部列アドレス信号に応答して前記第1および第2
のメモリバンクの列を選択する列デコーダと、 前記第1のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して前記第1のメモリに記憶された
内部列アドレス信号を前記第1の列デコーダに供給し、
前記第2のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して前記第2のメモリに記憶された
内部列アドレス信号を前記第2の列デコーダに供給する
列アドレス制御回路と、 前記第1のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して外部からのデータ信号を記憶す
る第3のメモリと、 前記第2のメモリバンクが選択されているとき、前記ラ
イトコマンドに応答して外部からのデータ信号を記憶す
る第4のメモリと、 前記アクトコマンドの直後のライトコマンドを受けた場
合書込みを行わず、それ以外のライトコマンドを受けた
場合において、前記第1のメモリバンクが選択されてい
るとき前記第3のメモリに記憶されているデータ信号を
前記第1のメモリバンクに書込み、前記第2のメモリバ
ンクが選択されているとき前記第4のメモリに記憶され
ているデータ信号を前記第2のメモリバンクに書込む書
込制御回路とを備える、同期型半導体記憶装置。 - 【請求項8】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドに応答して活性のイネーブル信号を発生するイネ
ーブル信号発生回路と、 前記第1のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第3のメモリに記憶された
データ信号を前記第1のメモリバンクのメモリセルに書
込む第1のライトバッファと、 前記第2のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第4のメモリに記憶された
データ信号を前記第2のメモリバンクのメモリセルに書
込む第2のライトバッファとを含む、請求項7に記載の
同期型半導体記憶装置。 - 【請求項9】 前記列アドレス制御回路はさらに、前記
第1のメモリバンクが選択されいるとき、前記メモリセ
ルに再書込みを行うためのプリチャージコマンドに応答
して前記第1のメモリに記憶されている内部列アドレス
信号を前記第1の列デコーダに供給し、前記第2のメモ
リバンクが選択されているとき、前記プリチャージコマ
ンドに応答して前記第2のメモリに記憶されている内部
列アドレス信号を前記第2の列デコーダに供給し、 前記書込制御回路はさらに、前記第1のメモリバンクが
選択されているとき、前記プリチャージコマンドに応答
して前記第3のメモリに記憶されているデータ信号を前
記第1のメモリバンクに書込み、前記第2のメモリバン
クが選択されているとき、前記プリチャージコマンドに
応答して前記第4のメモリに記憶されているデータ信号
を前記第2のメモリバンクに書込む、請求項7に記載の
同期型半導体記憶装置。 - 【請求項10】 前記書込制御回路は、 前記アクトコマンドの直後のライトコマンドに応答して
不活性のイネーブル信号を発生し、それ以外のライトコ
マンドおよび前記プリチャージコマンドに応答して活性
のイネーブル信号を発生するイネーブル信号発生回路
と、 前記第1のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第3のメモリに記憶された
データ信号を前記第1のメモリバンクのメモリセルに書
込む第1のライトバッファと、 前記第2のメモリバンクが選択されているとき、前記イ
ネーブル信号に応答して前記第4のメモリに記憶された
データ信号を前記第2のメモリバンクのメモリセルに書
込む第2のライトバッファとを含む、請求項9に記載の
同期型半導体記憶装置。 - 【請求項11】 前記第1から第4のメモリは、先入れ
先出しメモリである、請求項7に記載の同期型半導体記
憶装置。 - 【請求項12】 前記第3および第4のメモリは、バー
スト長よりも少ないビット数を記憶する先入れ先出しメ
モリである、請求項7に記載の同期型半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11075259A JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
US09/362,667 US6151273A (en) | 1999-03-19 | 1999-07-29 | Synchronous semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11075259A JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000268566A true JP2000268566A (ja) | 2000-09-29 |
Family
ID=13571056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11075259A Withdrawn JP2000268566A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6151273A (ja) |
JP (1) | JP2000268566A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6732223B1 (en) * | 2000-04-03 | 2004-05-04 | Micron Technology, Inc. | Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system |
US6546461B1 (en) * | 2000-11-22 | 2003-04-08 | Integrated Device Technology, Inc. | Multi-port cache memory devices and FIFO memory devices having multi-port cache memory devices therein |
US7082071B2 (en) * | 2001-08-23 | 2006-07-25 | Integrated Device Technology, Inc. | Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes |
US6795360B2 (en) | 2001-08-23 | 2004-09-21 | Integrated Device Technology, Inc. | Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes |
US7120075B1 (en) | 2003-08-18 | 2006-10-10 | Integrated Device Technology, Inc. | Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching |
US7042792B2 (en) * | 2004-01-14 | 2006-05-09 | Integrated Device Technology, Inc. | Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays |
KR100687866B1 (ko) * | 2004-04-13 | 2007-02-27 | 주식회사 하이닉스반도체 | 메모리장치의 데이터 입출력 장치 |
US10418125B1 (en) * | 2018-07-19 | 2019-09-17 | Marvell Semiconductor | Write and read common leveling for 4-bit wide DRAMs |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
JP3604861B2 (ja) * | 1997-03-11 | 2004-12-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1999
- 1999-03-19 JP JP11075259A patent/JP2000268566A/ja not_active Withdrawn
- 1999-07-29 US US09/362,667 patent/US6151273A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6151273A (en) | 2000-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10388337B2 (en) | Memory with deferred fractional row activation | |
KR100618070B1 (ko) | 리프레시를 자동으로 행하는 동적 메모리 회로 | |
KR100518397B1 (ko) | 반도체 메모리 장치 및 제어 방법 | |
JP4615494B2 (ja) | ダイナミック・ランダム・アクセス・メモリ・システム | |
US7349277B2 (en) | Method and system for reducing the peak current in refreshing dynamic random access memory devices | |
JPH10247384A (ja) | 同期型半導体記憶装置 | |
JP2003051186A (ja) | 半導体メモリ | |
JPH11250657A (ja) | 同期型半導体記憶装置 | |
JPH1031886A (ja) | ランダムアクセスメモリ | |
JP2002216473A (ja) | 半導体メモリ装置 | |
US6396747B2 (en) | Semiconductor memory device capable of high speed input/output of wide bandwidth data by improving usage efficiency of external data bus | |
US20040088472A1 (en) | Multi-mode memory controller | |
JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
US7408832B2 (en) | Memory control method and apparatuses | |
US6829195B2 (en) | Semiconductor memory device and information processing system | |
US20020136079A1 (en) | Semiconductor memory device and information processing system | |
JP2000268566A (ja) | 同期型半導体記憶装置 | |
JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
JP3708801B2 (ja) | 半導体記憶装置 | |
JP2001266570A (ja) | 同期型半導体記憶装置 | |
JPH1069430A (ja) | 半導体記憶装置 | |
JP4817477B2 (ja) | 半導体記憶装置 | |
US20040085850A1 (en) | Semiconductor memory capable of performing high-speed processing | |
JP4050042B2 (ja) | 記憶装置及びそのアドレス制御方法、システム及びシステムにおける記憶手段の制御方法 | |
JP2003151273A (ja) | 記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |