JP3708801B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、１メモリセル当たり２個のトランジスタ及び１個のキャパシタを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図２は、１メモリセル当たり２個のトランジスタ及び１個のキャパシタを備えたＤＲＡＭ（dynamic random-access memory）メモリセル１００を有する半導体記憶装置のメモリセルアレイ２００周辺の回路図である。図２に示すメモリセル１００は、そのうちの１つを例にとって説明すると、ゲートが第１のワード線ＷＬ１ａと接続され、ドレインが第１のビット線ＢＬ１ａと接続され、ソースがストレージノードＳＮと接続された第１のトランジスタ１０１ａと、ゲートが第２のワード線ＷＬ１ｂと接続され、ドレインが第２のビット線ＢＬ１ｂと接続され、ソースがストレージノードＳＮと接続された第２のトランジスタ１０１ｂと、一方の電極がストレージノードＳＮと接続され、他方の電極がセルプレートとなるキャパシタ１０２とを有している。
【０００３】
このように、メモリセル１００は、１個のキャパシタ１０２に対して、独立に制御可能な第１のトランジスタ１０１ａと第２のトランジスタ１０１ｂとを有している。したがって、メモリセル１００において、第１のワード線ＷＬ１ａ、第１のトランジスタ１０１ａ及び第１のビット線ＢＬ１ａによるアクセスと、第２のワード線ＷＬ１ｂ、第２のトランジスタ１０１ｂ及び第２のビット線ＢＬ１ｂによるアクセスとの間でインターリーブ動作を行うことができる。
【０００４】
以下では、このようなメモリセル１００を２Ｔｒ１Ｃ型のメモリセルと称する。また、メモリセル１００に対して、第１のトランジスタ１０１ａを用いてアクセスする系をＡポートと称し、第２のトランジスタを１０１ｂを用いてアクセスする系をＢポートと称する。
【０００５】
１メモリセル当たり１個のトランジスタ及び１個のキャパシタを備えた通常のメモリセルを用いたＳＤＲＡＭ（synchronous dynamic random-access memory)等では、マルチバンク構成とし、バンク間でインターリーブ動作させることにより、入出力の際に連続データ転送が可能である。しかし、同一バンクのメモリセルに連続してアクセスする場合は、プリチャージ・イコライズ期間が必要であるために、データ転送が止まってしまう。
【０００６】
２Ｔｒ１Ｃ型のメモリセル１００を有する半導体記憶装置においては、一方のポートを用いてバースト動作をしているときは、他方のポートはスタンバイ状態であるので、この他方のポートを用いてプリチャージ動作を行うことができる。バースト長及びデータのレイテンシーを考慮したコマンド入力を行うことにより、同一バンク内のメモリセルに対しても連続したデータ入出力が可能となる。
【０００７】
図６は２Ｔｒ１Ｃ型のメモリセル１００を有する半導体記憶装置においてバーストデータ読み出し動作を行う場合のタイミング図である。この半導体記憶装置では、アドレス入力はノンマルチプレクサ方式、データレイテンシーが２、ランダムアクセスサイクルが４、バースト長が４であるものとする。図６では、アクティブになるワード線のうち、第１のワード線をＷＬａ、第２のワード線をＷＬｂとして表している。
【０００８】
図６では、時間Ｔ１において読み出しコマンドＲＤが入力される。例えば第１のワード線ＷＬ１ａが立ち上がり、第１のビット線ＢＬ１ａ等を用いたＡポートを経由したデータ読み出し動作が行われる。時間Ｔ３〜Ｔ７の間においてデータＤａ０〜Ｄａ３が連続して出力される。
【０００９】
次のコマンド入力が可能な時間Ｔ５において、再び読み出しコマンドＲＤが入力されると、例えば第２のワード線ＷＬ２ｂが立ち上がり、第２のビット線ＢＬ１ｂ等を用いたＢポートを経由したデータ読み出し動作が行われる。時間Ｔ７〜Ｔ１１の間においてデータＤｂ０〜Ｄｂ３が連続して出力される。
【００１０】
Ｂポートに接続された第２のビット線ＢＬ１ｂ等に対しては、Ａポートを経由したデータ読み出し動作中にプリチャージ及びイコライズが行われるので、Ａポートを経由したバーストデータの読み出し終了後に、続けてＢポートからデータを読み出すことができ、連続したデータ転送が可能となる。
【００１１】
このように、一方のポートに関してプリチャージ等を行っている間に、他方のポートを用いてメモリセル１００にアクセスすることができるため、プリチャージ時間が見かけ上なくなり、読み出し動作及び書き込み動作を高速に行うことができる。
【００１２】
【発明が解決しようとする課題】
しかし、このような２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置においても、リフレッシュ動作は必要であり、メモリセルに対して読み出し動作や書き込み動作を行っていないときにリフレッシュ動作を行うことが必要であった。このため、リフレッシュタイミングを考慮したシステム設計が必要であることと、リフレッシュ動作のためにデータ入出力動作を一時的に止めなければならないことに起因して、システム構成が複雑になっていた。また、リフレッシュ動作のために、チップが本来有している性能を十分に引き出すことができないという問題があった。
【００１３】
本発明は、２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置において、リフレッシュ動作のために読み出し、書き込み動作を中断しないようにし、連続データ転送を可能にすることを課題とする。
【００１４】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体記憶装置として、データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、リフレッシュ要求信号を出力するリフレッシュタイマと、読み出し又は書き込みコマンドが入力される毎に、前記各メモリセルにおける第１のビット線と第２のビット線とを交互にバーストデータ転送とリフレッシュ動作とに用いるように選択するためのポート選択信号を出力するコマンド発生回路と、前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成されたものである。
【００１５】
請求項１の発明によると、リフレッシュ動作を行うためにデータ転送を中断する必要がなく、連続した高速なバーストデータ転送が可能となり、リフレッシュ動作を行うタイミングを外部から制御する必要がなくなる。また、第１のビット線及び第２のビット線のうち、リフレッシュ動作に用いるものを交互に選択することができる。
【００２０】
また、請求項２の発明では、請求項１に記載の半導体記憶装置において、前記リフレッシュ制御回路は、前記リフレッシュ要求信号が入力された後であり、かつ、前記コマンド発生回路から出力された信号が入力された時からの時間が所定の範囲にあるときに、前記リフレッシュコマンドを出力することを特徴とする。
【００２１】
請求項２の発明によると、リフレッシュ動作を行うことが可能な期間において、リフレッシュコマンドを出力することができる。
【００２２】
また、請求項３の発明は、半導体記憶装置として、データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、リフレッシュ要求信号を出力するリフレッシュタイマと、読み出し又は書き込みコマンドが入力される毎に、リセット信号を出力するコマンド発生回路と、前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、前記リフレッシュ制御回路は、前記リセット信号によってリセットされ、クロックのパルス数を数えてカウント値として出力するカウンタと、前記カウント値が所定の値であるときに、リフレッシュイネーブル信号をアクティブにして出力するデコード回路と、前記リフレッシュ要求信号及び前記リフレッシュコマンドを入力とし、リフレッシュ要求ラッチ信号を、前記リフレッシュ要求信号が入力されるとアクティブにし、前記リフレッシュコマンドが入力されると非アクティブにして出力するラッチ回路と、前記リフレッシュ要求ラッチ信号及び前記リフレッシュイネーブル信号がともにアクティブであり、かつ、前記コマンド発生回路に読み出し及び書き込みコマンドのいずれもが入力されていないときに、前記リフレッシュコマンドを出力するリフレッシュコントローラとを有するものであり、前記半導体記憶装置は、前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成されている。
【００２３】
請求項３の発明によると、リフレッシュ動作を行うタイミングを、クロックに同期させて適切に制御できる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００２５】
図１は本発明の実施形態に係る半導体記憶装置のブロック図である。図１の半導体記憶装置は、アドレスバッファ１１と、入力バッファ１２と、クロックバッファ１３と、コマンド発生回路１４と、リフレッシュタイマ１５と、リフレッシュ制御回路２０と、アドレスデコーダ３１と、セレクタ３２と、センスアンプ列４０ａ及び４０ｂと、２Ｔｒ１Ｃ型のＤＲＡＭメモリセル１００を複数有するメモリセルアレイ２００と、入力データバッファ５１と、出力データバッファ５２とを備えている。
【００２６】
図２は、図１の半導体記憶装置のメモリセルアレイ２００周辺の回路図である。図２に示すように、メモリセル１００は、ゲートが第１のワード線ＷＬ１ａと接続され、ドレインが第１のビット線ＢＬ１ａと接続され、ソースがストレージノードＳＮと接続された第１のトランジスタ１０１ａと、ゲートが第２のワード線ＷＬ１ｂと接続され、ドレインが第２のビット線ＢＬ１ｂと接続され、ソースがストレージノードＳＮと接続された第２のトランジスタ１０１ｂと、一方の電極がストレージノードＳＮと接続され、他方の電極がセルプレートとなるキャパシタ１０２とを有している。
【００２７】
第１及び第２のビット線ＢＬ１ａ，ＢＬ１ｂは、それぞれセンスアンプ４１ａ，４１ｂに接続されている。同様に、他の第１のビット線ＢＬ２ａ，ＢＬ３ａ等はセンスアンプ４２ａ，４３ａ等に、他の第２のビット線ＢＬ２ｂ，ＢＬ３ｂ等はセンスアンプ４２ｂ，４３ｂ等にそれぞれ接続されている。センスアンプ列４０ａは、センスアンプ４１ａ，４２ａ等を有し、センスアンプ列４０ｂは、センスアンプ４１ｂ，４２ｂ等を有している。
【００２８】
以下では、各メモリセル１００に対してアクセスする際に用いられる第１のワード線ＷＬ１ａ等、第１のトランジスタ１０１ａ、第１のビット線ＢＬ１ａ等及びセンスアンプ列４０ａをＡポートと称し、第２のワード線ＷＬ１ｂ等、第２のトランジスタ１０１ｂ、第２のビット線ＢＬ１ｂ等及びセンスアンプ列４０ｂをＢポートと称する。また、バーストデータ読み出し又は書き込みを、バーストデータ転送と称する。
【００２９】
また、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力することが不可能な期間、すなわち、リフレッシュ動作を開始することが禁止される期間を、リフレッシュ不可能期間と称する。リフレッシュ不可能期間以外の期間は、リフレッシュ可能期間とされ、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力することができる。
【００３０】
図１において、アドレスＡＤＲＳがアドレスバッファ１１を介してアドレスデコーダ３１及びセレクタ３２に入力され、コマンドＣＯＭが入力バッファ１２を介してコマンド発生回路１４に入力されている。また、クロックＣＬＫがクロックバッファ１３を介してコマンド発生回路１４、リフレッシュ制御回路２０、入力データバッファ５１及び出力データバッファ５２に入力されている。
【００３１】
コマンド発生回路１４は、ポート選択信号ＥＮＡ及びＥＮＢ、並びにコマンドＣＯＭをアドレスデコーダ３１及びセレクタ３２に出力している。ポート選択信号ＥＮＡ及びＥＮＢは、一方の信号レベルが高電位（以下では“Ｈ”と表記する）であるときは、他方の信号レベルは低電位（以下では“Ｌ”と表記する）というように、互いに反対の信号レベルを持つ。コマンド発生回路１４は、読み出し又は書き込みを指示するコマンドＣＯＭが入力されると、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルをそれぞれ反転して出力する。また、コマンド発生回路１４は、コマンドＣＯＭが入力されると、リセット信号ＲＳＴ及びコマンドＣＯＭをリフレッシュ制御回路２０に出力する。
【００３２】
リフレッシュタイマ１５は、メモリセル１００で必要とされるリフレッシュ間隔に応じて、リフレッシュ要求信号ＲＦＲをリフレッシュ制御回路２０に出力する。
【００３３】
リフレッシュ制御回路２０は、リフレッシュ要求信号ＲＦＲが入力され、リセット信号ＲＳＴが入力されてからの時間が所定のリフレッシュ可能期間内であって、かつ、コマンド入力がないとき（NO OPERATION時）、リフレッシュコマンドＲＦをアドレスデコーダ３１及びセンスアンプ列４０ａ，４０ｂに出力する。アドレスデコーダ３１、センスアンプ列４０ａ及び４０ｂは、リフレッシュコマンドＲＦが入力されると、リフレッシュすべきメモリセル１００に対してリフレッシュ動作を行う。
【００３４】
図１の半導体記憶装置がバーストデータ転送を行っている場合においては、リフレッシュ可能期間は、この期間内に出力されたリフレッシュコマンドＲＦによるリフレッシュ動作がバーストデータ転送期間内に完了できるような期間であって、バーストデータ転送のバースト長に応じて予め定められている。また、図１の半導体記憶装置が読み出し又は書き込み動作をしていないスタンバイ状態の場合は、特別なタイミング制御は必要ないため、リフレッシュ可能期間となる。
【００３５】
アドレスデコーダ３１は、アドレスＡＤＲＳに対応するワード線のうち、ポート選択信号ＥＮＡ，ＥＮＢに従ってＡポート又はＢポートのいずれか一方に属するワード線をアクティブにして、メモリセルアレイ２００のメモリセル１００に対して読み出し、書き込み及びリフレッシュ動作ができるようにする。
【００３６】
セレクタ３２は、アドレスＡＤＲＳに対応するビット線のうち、ポート選択信号ＥＮＡ，ＥＮＢに従ってＡポート又はＢポートのいずれか一方に属するビット線を選択する。センスアンプ列４０ａ，４０ｂは、選択されたビット線に接続されたメモリセル１００に対して読み出し、書き込み及びリフレッシュ動作を行う。
【００３７】
入力データバッファ５１は、入力されたデータをセレクタ３２に出力し、出力データバッファ５２は、セレクタ３２が出力するメモリセル１００から読み出したデータを出力する。バーストデータ転送時には、セレクタ３２は、入力データバッファ５１又は出力データバッファ５２を介して連続してデータを入出力する。
【００３８】
図３は、図１の半導体記憶装置において、バーストデータ読み出し及びリフレッシュ動作を並行して行う場合のタイミング図である。図１及び図３を参照して、図１の半導体記憶装置の動作を説明する。
【００３９】
ここでは例として、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルがそれぞれ“Ｈ”及び“Ｌ”のときは、Ａポートを経由して読み出し又は書き込み動作、Ｂポートを経由してリフレッシュ動作を行い、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルがそれぞれ“Ｌ”及び“Ｈ”のときは、Ａポートを経由してリフレッシュ動作、Ｂポートを経由して読み出し又は書き込み動作を行うこととする。
【００４０】
以下では、クロックＣＬＫのパルスの１周期を１サイクルとする。また、アドレス入力はノンマルチプレクス方式、データ入出力方式はバーストデータ転送方式であるとする。バースト長は４、ランダムアクセスサイクルは４サイクルであるものとし、リフレッシュ動作には２サイクル要するものとする。リフレッシュ不可能期間は、バースト長が４の場合の一例である。図３では、複数の第１のワード線の信号レベルを重ね、“Ｈ”（アクティブ状態）である信号を優先して表示したものをＷＬａとして表し、同様に複数の第２のワード線についてのものをＷＬｂとして表している。
【００４１】
時間Ｔ０〜Ｔ１の間において、リフレッシュタイマ１５はリフレッシュ要求信号ＲＦＲを出力する。また、この期間において、外部から入力バッファ１２を介して、読み出しコマンドＲＤがコマンドＣＯＭとしてコマンド発生回路１４に入力されている。
【００４２】
時間Ｔ１において、コマンド発生回路１４は、読み出しコマンドＲＤが入力された直後にクロックＣＬＫが立ち上がるのに同期して、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルをそれぞれ“Ｈ”及び“Ｌ”にする。アドレスデコーダ３１は、第１のワード線ＷＬ１ａ等のうち、アドレスＡＤＲＳで指定されたものをアクティブにして、第１のビット線ＢＬ１ａ等を用いたバーストデータ読み出しを開始する。すなわち、Ａポートを用いた読み出し動作が開始される。バースト長が４であるので、このバースト読み出しは時間Ｔ５〜Ｔ６の間まで続く。出力データバッファ５２が読み出されたデータＤａ０〜Ｄａ３を出力するのは、時間Ｔ３〜Ｔ７の間である。
【００４３】
時間Ｔ０〜Ｔ１の間において入力された読み出しコマンドＲＤによるバーストデータ転送期間内にリフレッシュ動作を完了し、次のコマンド入力を受け付けるためには、リフレッシュ動作を時間Ｔ２〜Ｔ５の間に開始し、かつ、完了していなければならない。このため、時間Ｔ１〜Ｔ２の間は、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力することができないリフレッシュ不可能期間とされる。
【００４４】
リフレッシュ制御回路２０は、クロックＣＬＫの立ち上がりに同期してリフレッシュコマンドＲＦを出力する。リフレッシュ動作には２サイクル必要であるから、リフレッシュ制御回路２０は、時間Ｔ２又はＴ３においてリフレッシュコマンドＲＦを出力しなければならない。したがって、時間Ｔ２〜Ｔ４の間はリフレッシュ可能期間、時間Ｔ４〜Ｔ５の間はリフレッシュ不可能期間とされる。
【００４５】
時間Ｔ２において、リフレッシュ可能期間が始まるため、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力する。時間Ｔ２〜Ｔ４の間に、アドレスデコーダ３１は、読み出しに使われていない第２のワード線ＷＬ１ｂ等のうちのいずれか１つをアクティブにし、センスアンプ列４０ｂは、第２のビット線ＢＬ１ｂ等を用いてデータをリストアするリフレッシュ動作を行う。すなわち、Ｂポートを用いたリフレッシュ動作が行われる。時間Ｔ５において、Ｂポートはリフレッシュ動作を終えてスタンバイ状態になっており、新たに入力されるコマンドＣＯＭに応じた動作を行うことができる。
【００４６】
時間Ｔ４〜Ｔ５の間において、リフレッシュタイマ１５は、再びリフレッシュ要求信号ＲＦＲを出力するが、時間Ｔ４〜Ｔ５の間はリフレッシュ不可能期間なので、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力しない。
【００４７】
時間Ｔ５の直前において再び読み出しコマンドＲＤが入力されると、同様に時間Ｔ５において、コマンド発生回路１４は、ポート選択信号ＥＮＡ，ＥＮＢの信号レベルをそれぞれ“Ｌ”，“Ｈ”にする。アドレスデコーダ３１は、第２のワード線ＷＬ１ｂ等のうち、アドレスＡＤＲＳで指定されたものをアクティブにして、第２のビット線ＢＬ１ｂ等を用いたバーストデータ読み出しを開始する。すなわち、Ｂポートを用いた読み出し動作が開始される。出力データバッファ５２が読み出されたデータＤｂ０〜Ｄｂ３を出力するのは、時間Ｔ７〜Ｔ１１の間である。
【００４８】
同様に、時間Ｔ５〜Ｔ６，Ｔ８〜Ｔ１０の間はリフレッシュ不可能期間とされ、時間Ｔ６〜Ｔ８の間はリフレッシュ可能期間とされる。
【００４９】
時間Ｔ６において、リフレッシュ可能期間に入るため、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力する。時間Ｔ６〜Ｔ８の間に、アドレスデコーダ３１は、読み出しに使われていない第１のワード線ＷＬ１ａ等のいずれか１つをアクティブにし、センスアンプ列４０ａは、第１のビット線ＢＬ１ａ等を用いてデータをリストアするリフレッシュ動作を行う。すなわち、Ａポートを用いたリフレッシュ動作が行われる。時間Ｔ９において、Ａポートはリフレッシュ動作を終えてスタンバイ状態になる。
【００５０】
図４は、図１におけるリフレッシュ制御回路２０の構成を示すブロック図である。図４において、リフレッシュ制御回路２０は、カウンタとしての６ビットカウンタ２１と、デコード回路２２と、ラッチ回路２３と、リフレッシュコントローラ２４とを備えている。コマンド発生回路１４、６ビットカウンタ２１及びリフレッシュコントローラ２４には、クロックＣＬＫが入力されている。
【００５１】
コマンド発生回路１４は、外部から入力バッファ１２を介してコマンドＣＯＭが入力されると、リセット信号ＲＳＴを６ビットカウンタ２１に、コマンドＣＯＭをリフレッシュコントローラ２４に出力し、また、ポート選択信号ＥＮＡ及びＥＮＢのそれぞれの信号レベルを反転して、コマンドＣＯＭとともにアドレスデコーダ３１及びセレクタ３２に出力する。
【００５２】
６ビットカウンタ２１は、クロックＣＬＫのパルスが立ち上がる度に１ずつカウント値を増大させ、リセット信号ＲＳＴが入力されると、カウント値を０にする。６ビットカウンタ２１は、カウント値が５に達すると、それ以降はリセット信号ＲＳＴが入力されるまでカウント値５を保持する。
【００５３】
デコード回路２２は、リフレッシュイネーブル信号ＲＦＥをリフレッシュコントローラ２４に出力する。デコード回路２２は、６ビットカウンタ２１のカウント値に応じてリフレッシュイネーブル信号ＲＦＥの信号レベルを変化させる。ここでは例として、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥの信号レベルを、６ビットカウンタ２１のカウント値が２及び３のときは“Ｌ”（非アクティブ）にし、カウント値が０，１，４及び５のときは“Ｈ”（アクティブ）にするものとする。
【００５４】
ラッチ回路２３は、リフレッシュ要求ラッチ信号ＲＦＬをリフレッシュコントローラ２４に出力している。ラッチ回路２３は、リフレッシュタイマ１５が出力するリフレッシュ要求信号ＲＦＲが入力されるとリフレッシュ要求ラッチ信号ＲＦＬを“Ｈ”（アクティブ）にし、リフレッシュコントローラ２４がリフレッシュコマンドＲＦを出力するとリフレッシュ要求ラッチ信号ＲＦＬを“Ｌ”（非アクティブ）にする。
【００５５】
リフレッシュコントローラ２４は、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭとして読み出しコマンドＲＤ及び書き込みコマンドＷＲのいずれもが入力されていないとき（NO OPERATION時）に、クロックＣＬＫのパルスが立ち上がると、リフレッシュコマンドＲＦをラッチ回路２３、アドレスデコーダ３１及びセンスアンプ列４０ａ，４０ｂに出力する。
【００５６】
図５は、リフレッシュ制御回路２０の動作の一例について説明するタイミング図である。図５における時間Ｔ０〜Ｔ１１は、図３における時間と同じものを表している。図３及び図５を参照して、外部からコマンドＣＯＭとして読み出しコマンドＲＤがコマンド発生回路１４に入力される場合について説明する。図５において、ＮＯＰは、コマンドＣＯＭとして読み出しコマンドＲＤ及び書き込みコマンドＷＲのいずれもが入力されていないこと（NO OPERATION）を表す。
【００５７】
時間Ｔ０〜Ｔ１の間において、リフレッシュタイマ１５はリフレッシュ要求信号ＲＦＲを出力し、ラッチ回路２３はリフレッシュ要求ラッチ信号ＲＦＬを“Ｈ”にする。また、この時間Ｔ０〜Ｔ１の間において、外部から入力された読み出しコマンドＲＤが入力バッファ１２を介してコマンド発生回路１４に入力されている。コマンド発生回路１４は、読み出しコマンドＲＤが入力されると、時間Ｔ１〜Ｔ２においてリセット信号ＲＳＴを出力し、６ビットカウンタ２１のカウント値を０にリセットする。
【００５８】
時間Ｔ１において、クロックＣＬＫのパルスが立ち上がるとき、リフレッシュ要求ラッチ信号ＲＦＬは“Ｈ”であるが、読み出しコマンドＲＤが入力されているので、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力しない。
【００５９】
時間Ｔ２において、クロックＣＬＫのパルスが立ち上がると、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭがＮＯＰであるので、リフレッシュコントローラ２４は、リフレッシュコマンドＲＦを出力する。すると、Ａポート及びＢポートのうち、読み出しで使われていないポートを用いて、リフレッシュ動作が開始される。リフレッシュコマンドＲＦが出力されると、ラッチ回路２３は、リフレッシュ要求ラッチ信号ＲＦＬを“Ｌ”にする。また、時間Ｔ２において、６ビットカウンタ２１のカウント値は１になる。
【００６０】
時間Ｔ３において、クロックＣＬＫのパルスが立ち上がると、６ビットカウンタ２１のカウント値が２になる。すると、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｌ”にする。
【００６１】
時間Ｔ４において、クロックＣＬＫのパルスが立ち上がると、６ビットカウンタ２１のカウント値が３になる。
【００６２】
時間Ｔ４〜Ｔ５の間において、リフレッシュタイマ１５がリフレッシュ要求信号ＲＦＲを出力すると、リフレッシュ要求ラッチ信号ＲＦＬが“Ｈ”になる。また、時間Ｔ４〜Ｔ５の間において、外部から入力バッファ１２を介して読み出しコマンドＲＤがコマンド発生回路１４に入力されると、コマンド発生回路１４は、時間Ｔ５〜Ｔ６の間においてリセット信号ＲＳＴを出力し、６ビットカウンタ２１をリセットする。
【００６３】
時間Ｔ５において、リフレッシュ要求ラッチ信号ＲＦＬは“Ｈ”であるが、リフレッシュイネーブル信号ＲＦＥが“Ｌ”であるので、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力しない。また、時間Ｔ５〜Ｔ６において、６ビットカウンタ２１のカウント値が０になるので、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｈ”にする。
【００６４】
時間Ｔ６において、クロックＣＬＫのパルスが立ち上がると、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭがＮＯＰであるので、リフレッシュコントローラ２４は、リフレッシュコマンドＲＦを出力する。すると、時間Ｔ２のときと同様に、読み出しで使われていないポートを用いて、リフレッシュ動作が開始される。
【００６５】
時間Ｔ７，Ｔ８，Ｔ９及びＴ１０において、６ビットカウンタ２１のカウント値は、それぞれ２，３，４及び５になる。その後、読み出しや書き込み動作が行われないスタンバイ状態のときは、６ビットカウンタ２１はカウント値を５に保つので、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｈ”に保つ。したがって、例えば時間Ｔ１０〜Ｔ１１の間にリフレッシュタイマ１５がリフレッシュ要求信号ＲＦＲを出力すると、次にクロックＣＬＫのパルスが立ち上がる時間Ｔ１１において、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力する。
【００６６】
このように、図４のようなリフレッシュ制御回路２０によると、６ビットカウンタ２１のカウント値に応じてリフレッシュイネーブル信号ＲＦＥの信号レベルを変化させるため、図３の時間Ｔ１〜Ｔ２等のリフレッシュ不可能期間において、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力しないようにすることができる。
【００６７】
なお、６ビットカウンタ２１に代えて、クロックＣＬＫのパルス数を６以上まで計数することができるカウンタを用い、デコード回路２２がカウンタのカウント値が６以上の場合をカウント値が５の場合と同様に扱うこととしても同様である。
【００６８】
また、コマンドＣＯＭとして読み出しコマンドＲＤが入力される場合について説明したが、書き込みコマンドＷＲが入力される場合についても同様である。
【００６９】
以上のように、本実施形態の半導体記憶装置によると、Ａポートに属する複数の第１のビット線ＢＬ１ａ等とＢポートに属する複数の第２のビット線ＢＬ１ｂ等とのうち、一方を用いてバーストデータ転送を行う期間中に、他方を用いてリフレッシュ動作を行うことができる。したがって、リフレッシュ動作のために読み出し、書き込み動作を止める必要がなく、連続したデータ転送を行うことができる。また、プリチャージのためにデータ転送を中断する必要もない。
【００７０】
なお、本実施形態では、リフレッシュ動作を制御するリフレッシュ制御回路を有する半導体記憶装置について説明したが、外部から入力するコマンドによって直接リフレッシュのタイミングを制御するようにしてもよい。この場合、回路構成を簡略化することができる。
【００７１】
また、本実施形態では、コマンド発生回路１４がポート選択信号ＥＮＡ及びＥＮＢを出力してリフレッシュ動作に用いるポートを選択することとしたが、ポート選択信号を外部から入力したり、アドレスデコーダ３１及びセレクタ３２がリフレッシュ動作に用いるポートを選択することとしてもよい。
【００７２】
また、本実施形態においては、リフレッシュコマンドＲＦをクロックＣＬＫの立ち上がりに同期して出力することとしたが、タイミングに余裕を持たせるために、クロックＣＬＫの半周期分だけ遅らせて出力することとしてもよい。
【００７３】
【発明の効果】
以上のように、本発明によると、リフレッシュ動作のためにバーストデータ転送を中断する必要がなく、かつ、リフレッシュ動作を制御する回路を有するため、外部からリフレッシュのためのコマンドを入力する必要がない半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体記憶装置のブロック図である。
【図２】図１の半導体記憶装置のメモリセルアレイ周辺の回路図である。
【図３】図１の半導体記憶装置において、バーストデータ読み出し及びリフレッシュ動作を並行して行う場合のタイミング図である。
【図４】図１におけるリフレッシュ制御回路の構成を示すブロック図である。
【図５】リフレッシュ制御回路の動作の一例について説明するタイミング図である。
【図６】２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置においてバーストデータ読み出し動作を行う場合のタイミング図である。
【符号の説明】
１１ アドレスバッファ
１２ 入力バッファ
１３ クロックバッファ
１４ コマンド発生回路
１５ リフレッシュタイマ
２０ リフレッシュ制御回路
２１ ６ビットカウンタ（カウンタ）
２２ デコード回路
２３ ラッチ回路
２４ リフレッシュコントローラ
３１ アドレスデコーダ
３２ セレクタ
４０ａ，４０ｂ センスアンプ列
４１ａ〜４４ａ，４１ｂ〜４４ｂ センスアンプ
５１ 入力データバッファ
５２ 出力データバッファ
１００ メモリセル
１０１ａ 第１のトランジスタ
１０１ｂ 第２のトランジスタ
１０２ キャパシタ
２００ メモリセルアレイ
ＷＬ１ａ，ＷＬ２ａ 第１のワード線
ＷＬ１ｂ，ＷＬ２ｂ 第２のワード線
ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａ，ＢＬ４ａ 第１のビット線
ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂ，ＢＬ４ｂ 第２のビット線
ＲＦＲ リフレッシュ要求信号
ＲＳＴ リセット信号
ＲＦＥ リフレッシュイネーブル信号
ＲＦＬ リフレッシュ要求ラッチ信号
ＲＦ リフレッシュコマンド
ＣＯＭ コマンド
ＲＤ 読み出しコマンド
ＷＲ 書き込みコマンド
ＥＮＡ，ＥＮＢ ポート選択信号
ＣＬＫ クロック
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、１メモリセル当たり２個のトランジスタ及び１個のキャパシタを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図２は、１メモリセル当たり２個のトランジスタ及び１個のキャパシタを備えたＤＲＡＭ（dynamic random-access memory）メモリセル１００を有する半導体記憶装置のメモリセルアレイ２００周辺の回路図である。図２に示すメモリセル１００は、そのうちの１つを例にとって説明すると、ゲートが第１のワード線ＷＬ１ａと接続され、ドレインが第１のビット線ＢＬ１ａと接続され、ソースがストレージノードＳＮと接続された第１のトランジスタ１０１ａと、ゲートが第２のワード線ＷＬ１ｂと接続され、ドレインが第２のビット線ＢＬ１ｂと接続され、ソースがストレージノードＳＮと接続された第２のトランジスタ１０１ｂと、一方の電極がストレージノードＳＮと接続され、他方の電極がセルプレートとなるキャパシタ１０２とを有している。
【０００３】
このように、メモリセル１００は、１個のキャパシタ１０２に対して、独立に制御可能な第１のトランジスタ１０１ａと第２のトランジスタ１０１ｂとを有している。したがって、メモリセル１００において、第１のワード線ＷＬ１ａ、第１のトランジスタ１０１ａ及び第１のビット線ＢＬ１ａによるアクセスと、第２のワード線ＷＬ１ｂ、第２のトランジスタ１０１ｂ及び第２のビット線ＢＬ１ｂによるアクセスとの間でインターリーブ動作を行うことができる。
【０００４】
以下では、このようなメモリセル１００を２Ｔｒ１Ｃ型のメモリセルと称する。また、メモリセル１００に対して、第１のトランジスタ１０１ａを用いてアクセスする系をＡポートと称し、第２のトランジスタを１０１ｂを用いてアクセスする系をＢポートと称する。
【０００５】
１メモリセル当たり１個のトランジスタ及び１個のキャパシタを備えた通常のメモリセルを用いたＳＤＲＡＭ（synchronous dynamic random-access memory)等では、マルチバンク構成とし、バンク間でインターリーブ動作させることにより、入出力の際に連続データ転送が可能である。しかし、同一バンクのメモリセルに連続してアクセスする場合は、プリチャージ・イコライズ期間が必要であるために、データ転送が止まってしまう。
【０００６】
２Ｔｒ１Ｃ型のメモリセル１００を有する半導体記憶装置においては、一方のポートを用いてバースト動作をしているときは、他方のポートはスタンバイ状態であるので、この他方のポートを用いてプリチャージ動作を行うことができる。バースト長及びデータのレイテンシーを考慮したコマンド入力を行うことにより、同一バンク内のメモリセルに対しても連続したデータ入出力が可能となる。
【０００７】
図６は２Ｔｒ１Ｃ型のメモリセル１００を有する半導体記憶装置においてバーストデータ読み出し動作を行う場合のタイミング図である。この半導体記憶装置では、アドレス入力はノンマルチプレクサ方式、データレイテンシーが２、ランダムアクセスサイクルが４、バースト長が４であるものとする。図６では、アクティブになるワード線のうち、第１のワード線をＷＬａ、第２のワード線をＷＬｂとして表している。
【０００８】
図６では、時間Ｔ１において読み出しコマンドＲＤが入力される。例えば第１のワード線ＷＬ１ａが立ち上がり、第１のビット線ＢＬ１ａ等を用いたＡポートを経由したデータ読み出し動作が行われる。時間Ｔ３〜Ｔ７の間においてデータＤａ０〜Ｄａ３が連続して出力される。
【０００９】
次のコマンド入力が可能な時間Ｔ５において、再び読み出しコマンドＲＤが入力されると、例えば第２のワード線ＷＬ２ｂが立ち上がり、第２のビット線ＢＬ１ｂ等を用いたＢポートを経由したデータ読み出し動作が行われる。時間Ｔ７〜Ｔ１１の間においてデータＤｂ０〜Ｄｂ３が連続して出力される。
【００１０】
Ｂポートに接続された第２のビット線ＢＬ１ｂ等に対しては、Ａポートを経由したデータ読み出し動作中にプリチャージ及びイコライズが行われるので、Ａポートを経由したバーストデータの読み出し終了後に、続けてＢポートからデータを読み出すことができ、連続したデータ転送が可能となる。
【００１１】
このように、一方のポートに関してプリチャージ等を行っている間に、他方のポートを用いてメモリセル１００にアクセスすることができるため、プリチャージ時間が見かけ上なくなり、読み出し動作及び書き込み動作を高速に行うことができる。
【００１２】
【発明が解決しようとする課題】
しかし、このような２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置においても、リフレッシュ動作は必要であり、メモリセルに対して読み出し動作や書き込み動作を行っていないときにリフレッシュ動作を行うことが必要であった。このため、リフレッシュタイミングを考慮したシステム設計が必要であることと、リフレッシュ動作のためにデータ入出力動作を一時的に止めなければならないことに起因して、システム構成が複雑になっていた。また、リフレッシュ動作のために、チップが本来有している性能を十分に引き出すことができないという問題があった。
【００１３】
本発明は、２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置において、リフレッシュ動作のために読み出し、書き込み動作を中断しないようにし、連続データ転送を可能にすることを課題とする。
【００１４】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体記憶装置として、データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、リフレッシュ要求信号を出力するリフレッシュタイマと、読み出し又は書き込みコマンドが入力される毎に、前記各メモリセルにおける第１のビット線と第２のビット線とを交互にバーストデータ転送とリフレッシュ動作とに用いるように選択するためのポート選択信号を出力するコマンド発生回路と、前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成されたものである。
【００１５】
請求項１の発明によると、リフレッシュ動作を行うためにデータ転送を中断する必要がなく、連続した高速なバーストデータ転送が可能となり、リフレッシュ動作を行うタイミングを外部から制御する必要がなくなる。また、第１のビット線及び第２のビット線のうち、リフレッシュ動作に用いるものを交互に選択することができる。
【００２０】
また、請求項２の発明では、請求項１に記載の半導体記憶装置において、前記リフレッシュ制御回路は、前記リフレッシュ要求信号が入力された後であり、かつ、前記コマンド発生回路から出力された信号が入力された時からの時間が所定の範囲にあるときに、前記リフレッシュコマンドを出力することを特徴とする。
【００２１】
請求項２の発明によると、リフレッシュ動作を行うことが可能な期間において、リフレッシュコマンドを出力することができる。
【００２２】
また、請求項３の発明は、半導体記憶装置として、データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、リフレッシュ要求信号を出力するリフレッシュタイマと、読み出し又は書き込みコマンドが入力される毎に、リセット信号を出力するコマンド発生回路と、前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、前記リフレッシュ制御回路は、前記リセット信号によってリセットされ、クロックのパルス数を数えてカウント値として出力するカウンタと、前記カウント値が所定の値であるときに、リフレッシュイネーブル信号をアクティブにして出力するデコード回路と、前記リフレッシュ要求信号及び前記リフレッシュコマンドを入力とし、リフレッシュ要求ラッチ信号を、前記リフレッシュ要求信号が入力されるとアクティブにし、前記リフレッシュコマンドが入力されると非アクティブにして出力するラッチ回路と、前記リフレッシュ要求ラッチ信号及び前記リフレッシュイネーブル信号がともにアクティブであり、かつ、前記コマンド発生回路に読み出し及び書き込みコマンドのいずれもが入力されていないときに、前記リフレッシュコマンドを出力するリフレッシュコントローラとを有するものであり、前記半導体記憶装置は、前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成されている。
【００２３】
請求項３の発明によると、リフレッシュ動作を行うタイミングを、クロックに同期させて適切に制御できる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００２５】
図１は本発明の実施形態に係る半導体記憶装置のブロック図である。図１の半導体記憶装置は、アドレスバッファ１１と、入力バッファ１２と、クロックバッファ１３と、コマンド発生回路１４と、リフレッシュタイマ１５と、リフレッシュ制御回路２０と、アドレスデコーダ３１と、セレクタ３２と、センスアンプ列４０ａ及び４０ｂと、２Ｔｒ１Ｃ型のＤＲＡＭメモリセル１００を複数有するメモリセルアレイ２００と、入力データバッファ５１と、出力データバッファ５２とを備えている。
【００２６】
図２は、図１の半導体記憶装置のメモリセルアレイ２００周辺の回路図である。図２に示すように、メモリセル１００は、ゲートが第１のワード線ＷＬ１ａと接続され、ドレインが第１のビット線ＢＬ１ａと接続され、ソースがストレージノードＳＮと接続された第１のトランジスタ１０１ａと、ゲートが第２のワード線ＷＬ１ｂと接続され、ドレインが第２のビット線ＢＬ１ｂと接続され、ソースがストレージノードＳＮと接続された第２のトランジスタ１０１ｂと、一方の電極がストレージノードＳＮと接続され、他方の電極がセルプレートとなるキャパシタ１０２とを有している。
【００２７】
第１及び第２のビット線ＢＬ１ａ，ＢＬ１ｂは、それぞれセンスアンプ４１ａ，４１ｂに接続されている。同様に、他の第１のビット線ＢＬ２ａ，ＢＬ３ａ等はセンスアンプ４２ａ，４３ａ等に、他の第２のビット線ＢＬ２ｂ，ＢＬ３ｂ等はセンスアンプ４２ｂ，４３ｂ等にそれぞれ接続されている。センスアンプ列４０ａは、センスアンプ４１ａ，４２ａ等を有し、センスアンプ列４０ｂは、センスアンプ４１ｂ，４２ｂ等を有している。
【００２８】
以下では、各メモリセル１００に対してアクセスする際に用いられる第１のワード線ＷＬ１ａ等、第１のトランジスタ１０１ａ、第１のビット線ＢＬ１ａ等及びセンスアンプ列４０ａをＡポートと称し、第２のワード線ＷＬ１ｂ等、第２のトランジスタ１０１ｂ、第２のビット線ＢＬ１ｂ等及びセンスアンプ列４０ｂをＢポートと称する。また、バーストデータ読み出し又は書き込みを、バーストデータ転送と称する。
【００２９】
また、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力することが不可能な期間、すなわち、リフレッシュ動作を開始することが禁止される期間を、リフレッシュ不可能期間と称する。リフレッシュ不可能期間以外の期間は、リフレッシュ可能期間とされ、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力することができる。
【００３０】
図１において、アドレスＡＤＲＳがアドレスバッファ１１を介してアドレスデコーダ３１及びセレクタ３２に入力され、コマンドＣＯＭが入力バッファ１２を介してコマンド発生回路１４に入力されている。また、クロックＣＬＫがクロックバッファ１３を介してコマンド発生回路１４、リフレッシュ制御回路２０、入力データバッファ５１及び出力データバッファ５２に入力されている。
【００３１】
コマンド発生回路１４は、ポート選択信号ＥＮＡ及びＥＮＢ、並びにコマンドＣＯＭをアドレスデコーダ３１及びセレクタ３２に出力している。ポート選択信号ＥＮＡ及びＥＮＢは、一方の信号レベルが高電位（以下では“Ｈ”と表記する）であるときは、他方の信号レベルは低電位（以下では“Ｌ”と表記する）というように、互いに反対の信号レベルを持つ。コマンド発生回路１４は、読み出し又は書き込みを指示するコマンドＣＯＭが入力されると、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルをそれぞれ反転して出力する。また、コマンド発生回路１４は、コマンドＣＯＭが入力されると、リセット信号ＲＳＴ及びコマンドＣＯＭをリフレッシュ制御回路２０に出力する。
【００３２】
リフレッシュタイマ１５は、メモリセル１００で必要とされるリフレッシュ間隔に応じて、リフレッシュ要求信号ＲＦＲをリフレッシュ制御回路２０に出力する。
【００３３】
リフレッシュ制御回路２０は、リフレッシュ要求信号ＲＦＲが入力され、リセット信号ＲＳＴが入力されてからの時間が所定のリフレッシュ可能期間内であって、かつ、コマンド入力がないとき（NO OPERATION時）、リフレッシュコマンドＲＦをアドレスデコーダ３１及びセンスアンプ列４０ａ，４０ｂに出力する。アドレスデコーダ３１、センスアンプ列４０ａ及び４０ｂは、リフレッシュコマンドＲＦが入力されると、リフレッシュすべきメモリセル１００に対してリフレッシュ動作を行う。
【００３４】
図１の半導体記憶装置がバーストデータ転送を行っている場合においては、リフレッシュ可能期間は、この期間内に出力されたリフレッシュコマンドＲＦによるリフレッシュ動作がバーストデータ転送期間内に完了できるような期間であって、バーストデータ転送のバースト長に応じて予め定められている。また、図１の半導体記憶装置が読み出し又は書き込み動作をしていないスタンバイ状態の場合は、特別なタイミング制御は必要ないため、リフレッシュ可能期間となる。
【００３５】
アドレスデコーダ３１は、アドレスＡＤＲＳに対応するワード線のうち、ポート選択信号ＥＮＡ，ＥＮＢに従ってＡポート又はＢポートのいずれか一方に属するワード線をアクティブにして、メモリセルアレイ２００のメモリセル１００に対して読み出し、書き込み及びリフレッシュ動作ができるようにする。
【００３６】
セレクタ３２は、アドレスＡＤＲＳに対応するビット線のうち、ポート選択信号ＥＮＡ，ＥＮＢに従ってＡポート又はＢポートのいずれか一方に属するビット線を選択する。センスアンプ列４０ａ，４０ｂは、選択されたビット線に接続されたメモリセル１００に対して読み出し、書き込み及びリフレッシュ動作を行う。
【００３７】
入力データバッファ５１は、入力されたデータをセレクタ３２に出力し、出力データバッファ５２は、セレクタ３２が出力するメモリセル１００から読み出したデータを出力する。バーストデータ転送時には、セレクタ３２は、入力データバッファ５１又は出力データバッファ５２を介して連続してデータを入出力する。
【００３８】
図３は、図１の半導体記憶装置において、バーストデータ読み出し及びリフレッシュ動作を並行して行う場合のタイミング図である。図１及び図３を参照して、図１の半導体記憶装置の動作を説明する。
【００３９】
ここでは例として、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルがそれぞれ“Ｈ”及び“Ｌ”のときは、Ａポートを経由して読み出し又は書き込み動作、Ｂポートを経由してリフレッシュ動作を行い、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルがそれぞれ“Ｌ”及び“Ｈ”のときは、Ａポートを経由してリフレッシュ動作、Ｂポートを経由して読み出し又は書き込み動作を行うこととする。
【００４０】
以下では、クロックＣＬＫのパルスの１周期を１サイクルとする。また、アドレス入力はノンマルチプレクス方式、データ入出力方式はバーストデータ転送方式であるとする。バースト長は４、ランダムアクセスサイクルは４サイクルであるものとし、リフレッシュ動作には２サイクル要するものとする。リフレッシュ不可能期間は、バースト長が４の場合の一例である。図３では、複数の第１のワード線の信号レベルを重ね、“Ｈ”（アクティブ状態）である信号を優先して表示したものをＷＬａとして表し、同様に複数の第２のワード線についてのものをＷＬｂとして表している。
【００４１】
時間Ｔ０〜Ｔ１の間において、リフレッシュタイマ１５はリフレッシュ要求信号ＲＦＲを出力する。また、この期間において、外部から入力バッファ１２を介して、読み出しコマンドＲＤがコマンドＣＯＭとしてコマンド発生回路１４に入力されている。
【００４２】
時間Ｔ１において、コマンド発生回路１４は、読み出しコマンドＲＤが入力された直後にクロックＣＬＫが立ち上がるのに同期して、ポート選択信号ＥＮＡ及びＥＮＢの信号レベルをそれぞれ“Ｈ”及び“Ｌ”にする。アドレスデコーダ３１は、第１のワード線ＷＬ１ａ等のうち、アドレスＡＤＲＳで指定されたものをアクティブにして、第１のビット線ＢＬ１ａ等を用いたバーストデータ読み出しを開始する。すなわち、Ａポートを用いた読み出し動作が開始される。バースト長が４であるので、このバースト読み出しは時間Ｔ５〜Ｔ６の間まで続く。出力データバッファ５２が読み出されたデータＤａ０〜Ｄａ３を出力するのは、時間Ｔ３〜Ｔ７の間である。
【００４３】
時間Ｔ０〜Ｔ１の間において入力された読み出しコマンドＲＤによるバーストデータ転送期間内にリフレッシュ動作を完了し、次のコマンド入力を受け付けるためには、リフレッシュ動作を時間Ｔ２〜Ｔ５の間に開始し、かつ、完了していなければならない。このため、時間Ｔ１〜Ｔ２の間は、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力することができないリフレッシュ不可能期間とされる。
【００４４】
リフレッシュ制御回路２０は、クロックＣＬＫの立ち上がりに同期してリフレッシュコマンドＲＦを出力する。リフレッシュ動作には２サイクル必要であるから、リフレッシュ制御回路２０は、時間Ｔ２又はＴ３においてリフレッシュコマンドＲＦを出力しなければならない。したがって、時間Ｔ２〜Ｔ４の間はリフレッシュ可能期間、時間Ｔ４〜Ｔ５の間はリフレッシュ不可能期間とされる。
【００４５】
時間Ｔ２において、リフレッシュ可能期間が始まるため、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力する。時間Ｔ２〜Ｔ４の間に、アドレスデコーダ３１は、読み出しに使われていない第２のワード線ＷＬ１ｂ等のうちのいずれか１つをアクティブにし、センスアンプ列４０ｂは、第２のビット線ＢＬ１ｂ等を用いてデータをリストアするリフレッシュ動作を行う。すなわち、Ｂポートを用いたリフレッシュ動作が行われる。時間Ｔ５において、Ｂポートはリフレッシュ動作を終えてスタンバイ状態になっており、新たに入力されるコマンドＣＯＭに応じた動作を行うことができる。
【００４６】
時間Ｔ４〜Ｔ５の間において、リフレッシュタイマ１５は、再びリフレッシュ要求信号ＲＦＲを出力するが、時間Ｔ４〜Ｔ５の間はリフレッシュ不可能期間なので、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力しない。
【００４７】
時間Ｔ５の直前において再び読み出しコマンドＲＤが入力されると、同様に時間Ｔ５において、コマンド発生回路１４は、ポート選択信号ＥＮＡ，ＥＮＢの信号レベルをそれぞれ“Ｌ”，“Ｈ”にする。アドレスデコーダ３１は、第２のワード線ＷＬ１ｂ等のうち、アドレスＡＤＲＳで指定されたものをアクティブにして、第２のビット線ＢＬ１ｂ等を用いたバーストデータ読み出しを開始する。すなわち、Ｂポートを用いた読み出し動作が開始される。出力データバッファ５２が読み出されたデータＤｂ０〜Ｄｂ３を出力するのは、時間Ｔ７〜Ｔ１１の間である。
【００４８】
同様に、時間Ｔ５〜Ｔ６，Ｔ８〜Ｔ１０の間はリフレッシュ不可能期間とされ、時間Ｔ６〜Ｔ８の間はリフレッシュ可能期間とされる。
【００４９】
時間Ｔ６において、リフレッシュ可能期間に入るため、リフレッシュ制御回路２０はリフレッシュコマンドＲＦを出力する。時間Ｔ６〜Ｔ８の間に、アドレスデコーダ３１は、読み出しに使われていない第１のワード線ＷＬ１ａ等のいずれか１つをアクティブにし、センスアンプ列４０ａは、第１のビット線ＢＬ１ａ等を用いてデータをリストアするリフレッシュ動作を行う。すなわち、Ａポートを用いたリフレッシュ動作が行われる。時間Ｔ９において、Ａポートはリフレッシュ動作を終えてスタンバイ状態になる。
【００５０】
図４は、図１におけるリフレッシュ制御回路２０の構成を示すブロック図である。図４において、リフレッシュ制御回路２０は、カウンタとしての６ビットカウンタ２１と、デコード回路２２と、ラッチ回路２３と、リフレッシュコントローラ２４とを備えている。コマンド発生回路１４、６ビットカウンタ２１及びリフレッシュコントローラ２４には、クロックＣＬＫが入力されている。
【００５１】
コマンド発生回路１４は、外部から入力バッファ１２を介してコマンドＣＯＭが入力されると、リセット信号ＲＳＴを６ビットカウンタ２１に、コマンドＣＯＭをリフレッシュコントローラ２４に出力し、また、ポート選択信号ＥＮＡ及びＥＮＢのそれぞれの信号レベルを反転して、コマンドＣＯＭとともにアドレスデコーダ３１及びセレクタ３２に出力する。
【００５２】
６ビットカウンタ２１は、クロックＣＬＫのパルスが立ち上がる度に１ずつカウント値を増大させ、リセット信号ＲＳＴが入力されると、カウント値を０にする。６ビットカウンタ２１は、カウント値が５に達すると、それ以降はリセット信号ＲＳＴが入力されるまでカウント値５を保持する。
【００５３】
デコード回路２２は、リフレッシュイネーブル信号ＲＦＥをリフレッシュコントローラ２４に出力する。デコード回路２２は、６ビットカウンタ２１のカウント値に応じてリフレッシュイネーブル信号ＲＦＥの信号レベルを変化させる。ここでは例として、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥの信号レベルを、６ビットカウンタ２１のカウント値が２及び３のときは“Ｌ”（非アクティブ）にし、カウント値が０，１，４及び５のときは“Ｈ”（アクティブ）にするものとする。
【００５４】
ラッチ回路２３は、リフレッシュ要求ラッチ信号ＲＦＬをリフレッシュコントローラ２４に出力している。ラッチ回路２３は、リフレッシュタイマ１５が出力するリフレッシュ要求信号ＲＦＲが入力されるとリフレッシュ要求ラッチ信号ＲＦＬを“Ｈ”（アクティブ）にし、リフレッシュコントローラ２４がリフレッシュコマンドＲＦを出力するとリフレッシュ要求ラッチ信号ＲＦＬを“Ｌ”（非アクティブ）にする。
【００５５】
リフレッシュコントローラ２４は、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭとして読み出しコマンドＲＤ及び書き込みコマンドＷＲのいずれもが入力されていないとき（NO OPERATION時）に、クロックＣＬＫのパルスが立ち上がると、リフレッシュコマンドＲＦをラッチ回路２３、アドレスデコーダ３１及びセンスアンプ列４０ａ，４０ｂに出力する。
【００５６】
図５は、リフレッシュ制御回路２０の動作の一例について説明するタイミング図である。図５における時間Ｔ０〜Ｔ１１は、図３における時間と同じものを表している。図３及び図５を参照して、外部からコマンドＣＯＭとして読み出しコマンドＲＤがコマンド発生回路１４に入力される場合について説明する。図５において、ＮＯＰは、コマンドＣＯＭとして読み出しコマンドＲＤ及び書き込みコマンドＷＲのいずれもが入力されていないこと（NO OPERATION）を表す。
【００５７】
時間Ｔ０〜Ｔ１の間において、リフレッシュタイマ１５はリフレッシュ要求信号ＲＦＲを出力し、ラッチ回路２３はリフレッシュ要求ラッチ信号ＲＦＬを“Ｈ”にする。また、この時間Ｔ０〜Ｔ１の間において、外部から入力された読み出しコマンドＲＤが入力バッファ１２を介してコマンド発生回路１４に入力されている。コマンド発生回路１４は、読み出しコマンドＲＤが入力されると、時間Ｔ１〜Ｔ２においてリセット信号ＲＳＴを出力し、６ビットカウンタ２１のカウント値を０にリセットする。
【００５８】
時間Ｔ１において、クロックＣＬＫのパルスが立ち上がるとき、リフレッシュ要求ラッチ信号ＲＦＬは“Ｈ”であるが、読み出しコマンドＲＤが入力されているので、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力しない。
【００５９】
時間Ｔ２において、クロックＣＬＫのパルスが立ち上がると、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭがＮＯＰであるので、リフレッシュコントローラ２４は、リフレッシュコマンドＲＦを出力する。すると、Ａポート及びＢポートのうち、読み出しで使われていないポートを用いて、リフレッシュ動作が開始される。リフレッシュコマンドＲＦが出力されると、ラッチ回路２３は、リフレッシュ要求ラッチ信号ＲＦＬを“Ｌ”にする。また、時間Ｔ２において、６ビットカウンタ２１のカウント値は１になる。
【００６０】
時間Ｔ３において、クロックＣＬＫのパルスが立ち上がると、６ビットカウンタ２１のカウント値が２になる。すると、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｌ”にする。
【００６１】
時間Ｔ４において、クロックＣＬＫのパルスが立ち上がると、６ビットカウンタ２１のカウント値が３になる。
【００６２】
時間Ｔ４〜Ｔ５の間において、リフレッシュタイマ１５がリフレッシュ要求信号ＲＦＲを出力すると、リフレッシュ要求ラッチ信号ＲＦＬが“Ｈ”になる。また、時間Ｔ４〜Ｔ５の間において、外部から入力バッファ１２を介して読み出しコマンドＲＤがコマンド発生回路１４に入力されると、コマンド発生回路１４は、時間Ｔ５〜Ｔ６の間においてリセット信号ＲＳＴを出力し、６ビットカウンタ２１をリセットする。
【００６３】
時間Ｔ５において、リフレッシュ要求ラッチ信号ＲＦＬは“Ｈ”であるが、リフレッシュイネーブル信号ＲＦＥが“Ｌ”であるので、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力しない。また、時間Ｔ５〜Ｔ６において、６ビットカウンタ２１のカウント値が０になるので、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｈ”にする。
【００６４】
時間Ｔ６において、クロックＣＬＫのパルスが立ち上がると、リフレッシュイネーブル信号ＲＦＥ及びリフレッシュ要求ラッチ信号ＲＦＬがともに“Ｈ”であり、かつ、コマンドＣＯＭがＮＯＰであるので、リフレッシュコントローラ２４は、リフレッシュコマンドＲＦを出力する。すると、時間Ｔ２のときと同様に、読み出しで使われていないポートを用いて、リフレッシュ動作が開始される。
【００６５】
時間Ｔ７，Ｔ８，Ｔ９及びＴ１０において、６ビットカウンタ２１のカウント値は、それぞれ２，３，４及び５になる。その後、読み出しや書き込み動作が行われないスタンバイ状態のときは、６ビットカウンタ２１はカウント値を５に保つので、デコード回路２２は、リフレッシュイネーブル信号ＲＦＥを“Ｈ”に保つ。したがって、例えば時間Ｔ１０〜Ｔ１１の間にリフレッシュタイマ１５がリフレッシュ要求信号ＲＦＲを出力すると、次にクロックＣＬＫのパルスが立ち上がる時間Ｔ１１において、リフレッシュコントローラ２４はリフレッシュコマンドＲＦを出力する。
【００６６】
このように、図４のようなリフレッシュ制御回路２０によると、６ビットカウンタ２１のカウント値に応じてリフレッシュイネーブル信号ＲＦＥの信号レベルを変化させるため、図３の時間Ｔ１〜Ｔ２等のリフレッシュ不可能期間において、リフレッシュ制御回路２０がリフレッシュコマンドＲＦを出力しないようにすることができる。
【００６７】
なお、６ビットカウンタ２１に代えて、クロックＣＬＫのパルス数を６以上まで計数することができるカウンタを用い、デコード回路２２がカウンタのカウント値が６以上の場合をカウント値が５の場合と同様に扱うこととしても同様である。
【００６８】
また、コマンドＣＯＭとして読み出しコマンドＲＤが入力される場合について説明したが、書き込みコマンドＷＲが入力される場合についても同様である。
【００６９】
以上のように、本実施形態の半導体記憶装置によると、Ａポートに属する複数の第１のビット線ＢＬ１ａ等とＢポートに属する複数の第２のビット線ＢＬ１ｂ等とのうち、一方を用いてバーストデータ転送を行う期間中に、他方を用いてリフレッシュ動作を行うことができる。したがって、リフレッシュ動作のために読み出し、書き込み動作を止める必要がなく、連続したデータ転送を行うことができる。また、プリチャージのためにデータ転送を中断する必要もない。
【００７０】
なお、本実施形態では、リフレッシュ動作を制御するリフレッシュ制御回路を有する半導体記憶装置について説明したが、外部から入力するコマンドによって直接リフレッシュのタイミングを制御するようにしてもよい。この場合、回路構成を簡略化することができる。
【００７１】
また、本実施形態では、コマンド発生回路１４がポート選択信号ＥＮＡ及びＥＮＢを出力してリフレッシュ動作に用いるポートを選択することとしたが、ポート選択信号を外部から入力したり、アドレスデコーダ３１及びセレクタ３２がリフレッシュ動作に用いるポートを選択することとしてもよい。
【００７２】
また、本実施形態においては、リフレッシュコマンドＲＦをクロックＣＬＫの立ち上がりに同期して出力することとしたが、タイミングに余裕を持たせるために、クロックＣＬＫの半周期分だけ遅らせて出力することとしてもよい。
【００７３】
【発明の効果】
以上のように、本発明によると、リフレッシュ動作のためにバーストデータ転送を中断する必要がなく、かつ、リフレッシュ動作を制御する回路を有するため、外部からリフレッシュのためのコマンドを入力する必要がない半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体記憶装置のブロック図である。
【図２】図１の半導体記憶装置のメモリセルアレイ周辺の回路図である。
【図３】図１の半導体記憶装置において、バーストデータ読み出し及びリフレッシュ動作を並行して行う場合のタイミング図である。
【図４】図１におけるリフレッシュ制御回路の構成を示すブロック図である。
【図５】リフレッシュ制御回路の動作の一例について説明するタイミング図である。
【図６】２Ｔｒ１Ｃ型のメモリセルを有する半導体記憶装置においてバーストデータ読み出し動作を行う場合のタイミング図である。
【符号の説明】
１１ アドレスバッファ
１２ 入力バッファ
１３ クロックバッファ
１４ コマンド発生回路
１５ リフレッシュタイマ
２０ リフレッシュ制御回路
２１ ６ビットカウンタ（カウンタ）
２２ デコード回路
２３ ラッチ回路
２４ リフレッシュコントローラ
３１ アドレスデコーダ
３２ セレクタ
４０ａ，４０ｂ センスアンプ列
４１ａ〜４４ａ，４１ｂ〜４４ｂ センスアンプ
５１ 入力データバッファ
５２ 出力データバッファ
１００ メモリセル
１０１ａ 第１のトランジスタ
１０１ｂ 第２のトランジスタ
１０２ キャパシタ
２００ メモリセルアレイ
ＷＬ１ａ，ＷＬ２ａ 第１のワード線
ＷＬ１ｂ，ＷＬ２ｂ 第２のワード線
ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａ，ＢＬ４ａ 第１のビット線
ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂ，ＢＬ４ｂ 第２のビット線
ＲＦＲ リフレッシュ要求信号
ＲＳＴ リセット信号
ＲＦＥ リフレッシュイネーブル信号
ＲＦＬ リフレッシュ要求ラッチ信号
ＲＦ リフレッシュコマンド
ＣＯＭ コマンド
ＲＤ 読み出しコマンド
ＷＲ 書き込みコマンド
ＥＮＡ，ＥＮＢ ポート選択信号
ＣＬＫ クロック
Claims (3)
- データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、
各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、
各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、
リフレッシュ要求信号を出力するリフレッシュタイマと、
読み出し又は書き込みコマンドが入力される毎に、前記各メモリセルにおける第１のビット線と第２のビット線とを交互にバーストデータ転送とリフレッシュ動作とに用いるように選択するためのポート選択信号を出力するコマンド発生回路と、
前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、
前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成された
半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
前記リフレッシュ制御回路は、
前記リフレッシュ要求信号が入力された後であり、かつ、前記コマンド発生回路から出力された信号が入力された時からの時間が所定の範囲にあるときに、前記リフレッシュコマンドを出力する
ことを特徴とする半導体記憶装置。 - データ蓄積用のキャパシタ、並びに前記キャパシタの一方の電極にそれぞれのソースが接続された第１及び第２のトランジスタを有する複数のメモリセルと、
各々前記各メモリセルの第１のトランジスタのドレインと接続された複数の第１のビット線と、
各々前記各メモリセルの第２のトランジスタのドレインと接続された複数の第２のビット線と、
リフレッシュ要求信号を出力するリフレッシュタイマと、
読み出し又は書き込みコマンドが入力される毎に、リセット信号を出力するコマンド発生回路と、
前記リフレッシュ要求信号及び前記コマンド発生回路からの出力に基づいて、リフレッシュ動作を行うためのリフレッシュコマンドを出力するリフレッシュ制御回路とを備え、
前記リフレッシュ制御回路は、
前記リセット信号によってリセットされ、クロックのパルス数を数えてカウント値として出力するカウンタと、
前記カウント値が所定の値であるときに、リフレッシュイネーブル信号をアクティブにして出力するデコード回路と、
前記リフレッシュ要求信号及び前記リフレッシュコマンドを入力とし、リフレッシュ要求ラッチ信号を、前記リフレッシュ要求信号が入力されるとアクティブにし、前記リフレッシュコマンドが入力されると非アクティブにして出力するラッチ回路と、
前記リフレッシュ要求ラッチ信号及び前記リフレッシュイネーブル信号がともにアクティブであり、かつ、前記コマンド発生回路に読み出し及び書き込みコマンドのいずれもが入力されていないときに、前記リフレッシュコマンドを出力するリフレッシュコントローラとを有するものであり、
前記第１のビット線を用いてバーストデータ転送を行う期間中に、前記第２のビット線を用いてリフレッシュ動作を行い、続けて、前記第２のビット線を用いてバーストデータ転送を行う期間中に、前記第１のビット線を用いてリフレッシュ動作を行うように構成さ れた
半導体記憶装置。
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