JP4580800B2 - 半導体装置 - Google Patents

Description

本発明は、容量を含むリファレンスセルを含む半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの読み出し動作を行う際には、以下のような処理が行われる。まず目的のメモリセルが接続されたビット線（データ線）の電圧をプリチャージ電圧にセットする。つづいて、そのメモリセルのトランジスタをオンとする。このとき、プリチャージ電圧にセットされたビット線の容量と、そのメモリセルの容量とが接続されることになり、メモリセルが１／０のいずれを記憶しているかにより、ビット線の電位が上下する。この変化を、セットされたプリチャージ電圧を基準として、センスアンプで増幅することによりメモリセルのデータが検出される。

従来、電源電圧（Ｖｃｃ）の半分の電圧（１／２Ｖｃｃ）がプリチャージ電圧として用いられている。一方、近年、ＤＲＡＭの消費電力を低減するために、電源電圧が低電圧下されてきている。そのため、メモリセルのトランジスタのドレイン−ソース間の電位差が１／２Ｖｃｃしかないと、電位差が小さく、メモリセルからデータを読み出してセンスアンプでメモリセルのデータを検出するまでに時間がかかってしまう。

このような問題を解決するために、ビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式のＤＲＡＭの検討が進められている（特許文献１）。この方式のＤＲＡＭでは、１／２Ｖｃｃにプリチャージされたリファレンスセル（ダミーセル）を用い、センスアンプに接続されたビット線対の一方にメモリセルが、他方にリファレンスセルが接続される。ビット線対をグランドレベルにプリチャージした後、メモリセルおよびリファレンスセルの容量をそれぞれビット線に接続する。次いで、センスアンプでメモリセルからの出力とリファレンスセルからの出力との電位差を検知、増幅することにより、メモリセルのデータが検出される。

このように、プリチャージ電圧をグランドとすることにより、メモリセルのトランジスタのドレイン−ソース間の電位差を大きくすることができ、メモリセルからデータを読み出してセンスアンプでメモリセルのデータを検出する時間を短縮できることが期待される。
特開２００４−２６５５３３号公報

グランドプリチャージ方式のＤＲＡＭにおいては、リファレンスセルが必要となるため、効率よくリファレンスセルを配置し、半導体装置の面積の増加を抑える工夫が必要となる。また、リファレンスセルの容量を所定の電圧にセットするために、定電圧源と接続するための経路が必要となる。

本発明によれば、
第１のビット線と、
前記第１のビット線に隣接して配置された第２のビット線と、
ソース・ドレインの一方が前記第１のビット線に接続された第１のトランジスタ、ソース・ドレインの一方が前記第２のビット線に接続されるとともに、ソース・ドレインの他方が前記第１のトランジスタのソース・ドレインの他方に接続された第２のトランジスタ、および一方の電極が前記第１のトランジスタおよび前記第２のトランジスタのソース・ドレインの他方に接続された第１の容量を含む第１のリファレンスセルと、
を含むことを特徴とする半導体装置が提供される。

このような構成とすれば、たとえば一方のビット線を介して第１の容量を定電圧源に接続し、第１の容量に電荷を蓄積しておき、その電荷を所定のタイミングで第１の容量から他方のビット線を介して取り出すことができる。その際、電荷の書き込みおよび読み出しがビット線を介して行われるので、第１のリファレンスセルを効率よく配置することができる。

本発明の半導体装置は、第１のセンスアンプをさらに含むことができ、前記第１のビット線は、前記第１のセンスアンプに接続することができ、また前記第２のビット線は、定電圧源に電気的に接続することができる。

このような構成とすることにより、第２のビット線を用いて第１のリファレンスセルに所定の電荷を蓄積するとともに、第１のビット線を用いてリファレンスセルから電荷を取り出し、センスアンプに出力することができる。

本発明の半導体装置は、前記第１のセンスアンプに接続された第３のビット線と、前記第３のビット線に接続されたメモリセルとをさらに含むことができる。本発明の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）を含むことができ、第１のビット線、第２のビット線、第１のリファレンスセル、および第３のビット線は、ＤＲＡＭ構造中に含まれる構成とすることができる。ここで、ＤＲＡＭ構造は、大部分の領域で、ビット線およびワード線が規則正しく繰り返しパターンで形成されるとともに、一部の領域で不規則な部分を含む構成とすることができる。本発明の第１のリファレンスセルは、そのような不規則な部分に配置することができる。

また、本発明の半導体装置において、ＤＲＡＭは、メモリセルの読み出し操作を行う際にビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式とすることができる。本発明の半導体装置において、定電圧源は、１／２Ｖｃｃ（Ｖｃｃは電源電圧）を供給する構成とすることができる。

本発明の半導体装置は素子分離膜で他の領域から分離された複数の素子形成領域を有する構成とすることができる。各素子形成領域は、３つの不純物拡散領域とその間に設けられた２つのゲート電極とを含む構成とすることができる。本発明の半導体装置は、このような素子形成領域が規則正しく配置された構成とすることができる。ここで、第２の不純物拡散領域は、複数の素子形成領域が規則正しく配置された場合に、一の素子分離膜で分離される２つの素子形成領域の素子分離膜を介して隣接する２つの不純物拡散領域が、素子分離膜で分離されることなく接続して形成された構成とすることができる。つまり、第２の不純物拡散領域は第１の不純物拡散領域および第３の不純物拡散領域よりも広く形成される。本発明によれば、複数の素子形成領域が規則正しく配置された構成の半導体装置において、一部の素子形成領域を接続した構成とするだけで、効率よくリファレンスセルを配置することができる。

以上説明したように、本発明によれば、容量を含むリファレンスセルを効率よく配置することができる。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には共通の符号を付し、適宜説明を省略する。本実施の形態において、半導体装置は、ＤＲＡＭである。本実施の形態において、ＤＲＡＭは、メモリセルの読み出し操作を行う際にビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式である。

図１は、本実施の形態における半導体装置の構成を示す回路図である。
半導体装置１００は、第１のセンスアンプ２００と、第１のセンスアンプ２００に接続されたビット線ＢＬ１（第１のビット線）と、ビット線ＢＬ１に隣接して配置されるとともに、定電圧源に電気的に接続されたビット線ＢＬ２（第２のビット線）と、ソース・ドレインの一方がビット線ＢＬ１に接続されたトランジスタＴｒ１（第１のトランジスタ）、ソース・ドレインの一方が第２のビット線ＢＬ２に接続されるとともに、ソース・ドレインの他方がトランジスタＴｒ１のソース・ドレインの他方に接続されたトランジスタＴｒ２（第２のトランジスタ）、および一方の電極がトランジスタＴｒ１およびトランジスタＴｒ２のソース・ドレインの他方に接続された容量Ｃ１（第１の容量）を含む第１のリファレンスセルＲＣ１とを含む。

半導体装置１００は、図中縦方向に延在するビット線ＢＬ１、ビット線ＢＬ２、ビット線ＢＬ３、およびビット線ＢＬ４を含む複数のビット線を含む。本実施の形態において、各ビット線ＢＬ１〜ＢＬ４は、途中で切断された構造を有する。たとえば、ビット線ＢＬ２は、ビット線ＢＬ２ａおよびビット線ＢＬ２ｂにより構成される。また、たとえば、ビット線ＢＬ３は、ビット線ＢＬ３ａおよびビット線ＢＬ３ｂにより構成される。各ビット線ＢＬ１〜ＢＬ４の切断部よりも図中上側のビット線ＢＬ１ａ、ビット線ＢＬ２ａ、ビット線ＢＬ３ａにより、第１のビット線群が構成される。また、各ビット線ＢＬ１〜ＢＬ４の切断部よりも図中下側のビット線ＢＬ２ｂ、ビット線ＢＬ３ｂ、およびビット線ＢＬ４ｂにより、第２のビット線群が構成される。

半導体装置１００は、図中横方向に延在するワード線ＷＬ１、ワード線ＷＬ３、ワード線ＷＬ４、ワード線ＷＬ５、ワード線ＷＬ６、ワード線ＷＬ８、ワード線ＷＬ１０、ワード線ＷＬ６’、ワード線ＷＬ５’、ワード線ＷＬ４’、ワード線ＷＬ３’、およびワード線ＷＬ１’を含む複数のワード線を含む。複数のワード線は、複数のビット線に略垂直な方向に延在し、複数のビット線に交差して設けられる。

半導体装置１００は、ビット線ＢＬ３ａに接続された第１のメモリセルＭＣ１と、ビット線ＢＬ１ａに接続された第２のメモリセルＭＣ２と、ビット線ＢＬ４ｂに接続された第３のメモリセルＭＣ３と、ビット線ＢＬ２ｂに接続された第４のメモリセルＭＣ４とを含む。

第１のメモリセルＭＣ１は、ソース・ドレインの一方がビット線ＢＬ３ａに接続され、ゲートがワード線ＷＬ８に接続されたトランジスタＴｒ５と、一方の電極がトランジスタＴｒ５のソース・ドレインの他方に接続された容量Ｃ３とを含む。第２のメモリセルＭＣ２は、ソース・ドレインの一方がビット線ＢＬ１ａに接続され、ゲートがワード線ＷＬ１０に接続されたトランジスタＴｒ６と、一方の電極がトランジスタＴｒ６のソース・ドレインの他方に接続された容量Ｃ４とを含む。第３のメモリセルＭＣ３は、ソース・ドレインの一方がビット線ＢＬ４ｂに接続され、ゲートがワード線ＷＬ１０に接続されたトランジスタＴｒ１１と、一方の電極がトランジスタＴｒ１１のソース・ドレインの他方に接続された容量Ｃ７とを含む。第４のメモリセルＭＣ４は、ソース・ドレインの一方がビット線ＢＬ２ｂに接続され、ゲートがワード線ＷＬ８に接続されたトランジスタＴｒ１２と、一方の電極がトランジスタＴｒ１２のソース・ドレインの他方に接続された容量Ｃ８とを含む。

半導体装置１００は、第１のリファレンスセルＲＣ１と、第２のリファレンスセルＲＣ２と、第３のリファレンスセルＲＣ３と、第４のリファレンスセルＲＣ４とを含む。

第１のリファレンスセルＲＣ１は、ソース・ドレインの一方がビット線ＢＬ１ａに接続され、ゲートがワード線ＷＬ６に接続されたトランジスタＴｒ１と、ソース・ドレインの一方がビット線ＢＬ２ａに接続され、ゲートがワード線ＷＬ５に接続され、ソース・ドレインの他方が、トランジスタＴｒ１のソース・ドレインの他方に接続されたトランジスタＴｒ２と、一方の電極がトランジスタＴｒ１のソース・ドレインの他方、およびトランジスタＴｒ２のソース・ドレインの他方に接続された容量Ｃ１とを含む。第２のリファレンスセルＲＣ２は、ソース・ドレインの一方がビット線ＢＬ２ａに接続され、ゲートがワード線ＷＬ４に接続されたトランジスタＴｒ３と、ソース・ドレインの一方がビット線ＢＬ３ａに接続され、ゲートがワード線ＷＬ３に接続され、ソース・ドレインの他方が、トランジスタＴｒ３のソース・ドレインの他方に接続されたトランジスタＴｒ４と、一方の電極がトランジスタＴｒ３のソース・ドレインの他方、およびトランジスタＴｒ４のソース・ドレインの他方に接続された容量Ｃ２とを含む。

第３のリファレンスセルＲＣ３は、ソース・ドレインの一方がビット線ＢＬ２ｂに接続され、ゲートがワード線ＷＬ３’に接続されたトランジスタＴｒ７と、ソース・ドレインの一方がビット線ＢＬ３ｂに接続され、ゲートがワード線ＷＬ４’に接続され、ソース・ドレインの他方が、トランジスタＴｒ７のソース・ドレインの他方に接続されたトランジスタＴｒ８と、一方の電極がトランジスタＴｒ７のソース・ドレインの他方、およびトランジスタＴｒ８のソース・ドレインの他方に接続された容量Ｃ５とを含む。第４のリファレンスセルＲＣ４は、ソース・ドレインの一方がビット線ＢＬ３ｂに接続され、ゲートがワード線ＷＬ５’に接続されたトランジスタＴｒ９と、ソース・ドレインの一方がビット線ＢＬ４ｂに接続され、ゲートがワード線ＷＬ６’に接続され、ソース・ドレインの他方が、トランジスタＴｒ９のソース・ドレインの他方に接続されたトランジスタＴｒ１０と、一方の電極がトランジスタＴｒ９のソース・ドレインの他方、およびトランジスタＴｒ１０のソース・ドレインの他方に接続された容量Ｃ６とを含む。

半導体装置１００は、さらに、ビット線ＢＬ１ａおよびビット線ＢＬ３ａの一端に接続された第１のセンスアンプ２００と、ビット線ＢＬ２ｂおよびビット線ＢＬ４ｂの一端に接続された第２のセンスアンプ２０２とを含む。

また、ビット線ＢＬ２ａの一端はワード線ＷＬ１に接続され、ビット線ＢＬ３ｂの一端は ワード線ＷＬ１’に接続される。ここで図示していないが、ワード線ＷＬ１およびワード線ＷＬ１’は、定電圧源に電気的に接続され、定電圧源接続用ワード線として機能する。本実施の形態において、ワード線ＷＬ１およびワード線ＷＬ１’は、１／２Ｖｃｃ電源に接続される。

図２は、本実施の形態における半導体装置１００の構成を示す上面図である。
半導体装置１００は、図１に示した構造に加えて、複数のビット線ＢＬ５およびＢＬ６、複数のワード線ＷＬ２、ＷＬ７、ＷＬ９、ＷＬ１１、ＷＬ１２、ＷＬ１３、およびＷＬ２’、第３のセンスアンプ２０４、ならびに第４のセンスアンプ２０６をさらに含む。

半導体装置１００は、中心部にメモリセル領域が形成され、メモリセル領域の両側に第１のリファレンスセル領域および第２のリファレンスセル領域が形成される。第１のリファレンスセル領域の端部には、第１のセンスアンプ２００および第３のセンスアンプ２０４により構成される第１のセンスアンプ群が配置される。第１のリファレンスセル領域において、ビット線ＢＬ２ａおよびビット線ＢＬ２ａから偶数本目のビット線は、ワード線ＷＬ１に接続され、ワード線ＷＬ１を介して定電圧源に電気的に接続される。また、ビット線ＢＬ１ａおよびビット線ＢＬ１ａから偶数本目のビット線は、二本ずつ第１のセンスアンプ群のセンスアンプの一つにそれぞれ接続される。

同様に、第２のリファレンスセル領域の端部には、第２のセンスアンプ２０２および第４のセンスアンプ２０６により構成される第２のセンスアンプ群が配置される。第２のリファレンスセル領域において、ビット線ＢＬ１ｂ（またはビット線ＢＬ３ｂ）およびビット線ＢＬ１ｂ（またはビット線ＢＬ３ｂ）から偶数本目のビット線は、ワード線ＷＬ１’に接続され、ワード線ＷＬ１’を介して定電圧源に電気的に接続される。また、ビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線は、二本ずつ第２のセンスアンプ群のセンスアンプの一つにそれぞれ接続される。なお、ここでは説明のためにメモリセル領域を簡略化して示しているが、半導体装置１００は、メモリセル領域に、図示した以外のワード線とメモリセルをさらに複数含むことができる。

また、第１のビット線群において、ビット線ＢＬ１ａおよびビット線ＢＬ１ａから偶数本目のビット線は、ビット線ＢＬ２ａおよびビット線ＢＬ２ａから偶数本目のビット線よりも長く形成される。第２のビット線群において、ビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線は、ビット線ＢＬ３ｂおよびビット線ＢＬ３ｂから偶数本目のビット線よりも長く形成される。第１のビット線群のビット線ＢＬ１ａとビット線ＢＬ１ａから偶数本目のビット線と、第２のビット線群のビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線とは、互い違いに隣接して配置された領域を有し、当該領域において、これらのビット線に接続された複数のメモリセルが配置される。

ここで、ワード線ＷＬ２およびワード線ＷＬ２’はダミーである。また、ビット線ＢＬ４ａ、ＢＬ１ｂ、およびＢＬ５ｂ等もメモリセルやリファレンスセルと接続されているわけではなく、半導体装置１００の動作には寄与しない。半導体装置１００の動作を考慮すると、半導体装置１００は、ワード線ＷＬ２またはＷＬ２’あるいはビット線ＢＬ４ａ、ＢＬ１ｂ、またはＢＬ５ｂを有しない構成とすることもできる。しかし、半導体装置１００を形成する際に、ビット線やワード線をできるだけ規則正しく繰り返しパターンで配置した方が、寸法ずれが生じにくい。そのため、本実施の形態において、半導体装置１００はこれらのダミーのワード線やビット線を有する構成とすることができる。これにより、半導体装置１００を精度よく形成することができる。ただし、ビット線ＢＬ４ａ、ＢＬ１ｂ、およびＢＬ５ｂは、必ずしもワード線ＷＬ１やワード線ＷＬ１’と接続されていなくてもよい。また、半導体装置１００は、ここでは図示した以外にも、ダミーのビット線やワード線を含むことができる。このようなダミーのビット線やワード線を形成することにより、実効的なビット線やワード線のパターン崩れを防ぐことができ、半導体装置１００の特性を良好に保つことができる。

本実施の形態において、半導体装置１００は、素子分離膜（図２では不図示）で他の領域から分離された複数の素子形成領域１０３を含む。各素子形成領域１０３は、３つの不純物拡散領域とその間に設けられた２つのゲート電極とを含む構成とすることができる。本実施の形態において、各素子形成領域１０３は、二つのワード線と一つのビット線とを横切るように、ワード線およびビット線に対して斜めに形成される。本実施の形態において、第１のリファレンスセルＲＣ１や第２のリファレンスセルＲＣ２が形成されるリファレンスセル形成領域では、素子形成領域１０３は、３つの素子形成領域１０３が素子分離膜で分離されることなく連続して接続された構成とされる。同様に、第３のリファレンスセルＲＣ３および第４のリファレンスセルＲＣ４が形成されるリファレンスセル形成領域でも、素子形成領域１０３は、３つの素子形成領域１０３が素子分離膜で分離されることなく連続して接続された構成とされる。

また、ワード線を規則正しく繰り返しパターンで形成した場合、ワード線ＷＬ３とワード線ＷＬ４との間、ワード線ＷＬ５とワード線ＷＬ６との間、ワード線ＷＬ６’とワード線ＷＬ５’との間、およびワード線ＷＬ４’とワード線ＷＬ３’との間には、それぞれ１本のワード線が形成される設計となっている。本実施の形態においては、ワード線ＷＬ３とワード線ＷＬ４との間、ワード線ＷＬ５とワード線ＷＬ６との間、ワード線ＷＬ６’とワード線ＷＬ５’との間、およびワード線ＷＬ４’とワード線ＷＬ３’との間にはワード線が形成されない。このような構成とすることにより、リファレンスセルにおいて定電圧源に接続されたコンタクトと容量との間にトランジスタが１つだけ形成された構成とすることができ、トランジスタの電流駆動能力を高く保ち、容量に効率よく電荷を蓄積することができる。すなわち、これらのワード線の間に、従来通り規則正しくワード線を配置すると、リファレンスセルにおいて、定電圧源に接続されたコンタクトと容量との間に２つのトランジスタが直列接続された構成となってしまう。そうなると、トランジスタの電流駆動能力が低下し、容量への電荷の蓄積を効率よく行うことができなくなってしまう。本実施の形態における半導体装置１００によれば、このような課題を解決することができる。

図３は、図２のＡ−Ａ’断面図である。ここでは、半導体装置１００の第１のリファレンスセル領域ＲＣ１および第２のリファレンスセルＲＣ２の構成を示す。
半導体装置１００は、不純物拡散領域１０２ａ（第１の不純物拡散領域）と、第１のゲート領域を挟んで、不純物拡散領域１０２ａと反対側に位置する不純物拡散領域１０２ｂ（第２の不純物拡散領域）と、第２のゲート領域を挟んで不純物拡散領域１０２ｂと反対側に位置する不純物拡散領域１０２ｃ（第３の不純物拡散領域）と、第３のゲート領域を挟んで、不純物拡散領域１０２ｃと反対側に位置する不純物拡散領域１０２ｄ（第４の不純物拡散領域）と、第４のゲート領域を挟んで、不純物拡散領域１０２ｄと反対側に位置する不純物拡散領域１０２ｅ（第５の不純物拡散領域）とを含む。

また、半導体装置１００は、不純物拡散領域１０２ａに設けられた第１のコンタクト１２０と、第１のゲート領域に設けられたワード線ＷＬ６（第１のゲート電極）を含むトランジスタＴｒ１（第１のトランジスタ）と、不純物拡散領域１０２ｂに設けられた第２のコンタクト１２１と、当該第２のコンタクト１２１に一方の電極が接続された容量Ｃ１（第１の容量）と、第２のゲート領域に設けられたワード線ＷＬ５（第２のゲート電極）を含むトランジスタＴｒ２（第２のトランジスタ）と、不純物拡散領域１０２ｃに設けられた第３のコンタクト１２２とを含む。トランジスタＴｒ１、容量Ｃ１、およびトランジスタＴｒ２とで第１のリファレンスセルＲＣ１が構成される。

半導体装置１００は、第３のゲート領域に設けられたワード線ＷＬ４（第３のゲート電極）を含むトランジスタＴｒ３（第３のトランジスタ）と、不純物拡散領域１０２ｄに設けられた第４のコンタクト１２３と、当該第４のコンタクト１２３に一方の電極が接続された容量Ｃ２（第２の容量）と、第４のゲート領域に設けられたワード線ＷＬ３（第４のゲート電極）を含むトランジスタＴｒ４（第４のトランジスタ）と、不純物拡散領域１０２ｅに設けられた第５のコンタクト１２４とを含む。トランジスタＴｒ３、容量Ｃ２、およびトランジスタＴｒ４とで第２のリファレンスセルＲＣ２が構成される。

ここで、不純物拡散領域１０２ｂおよび不純物拡散領域１０２ｄは、不純物拡散領域１０２ａ、不純物拡散領域１０２ｃ、および不純物拡散領域１０２ｅよりも広く形成される。また、ワード線ＷＬ６（第１のゲート電極）とワード線ＷＬ５（第２のゲート電極）との距離およびワード線ＷＬ４（第３のゲート電極）とワード線ＷＬ３（第４のゲート電極）との距離は、ワード線ＷＬ５とワード線ＷＬ４との距離よりも広く形成される。

半導体装置１００は、半導体基板１０１と、半導体基板１０１に形成された複数の不純物拡散領域１０２（１０２ａ〜１０２ｅを含む）と、複数の不純物拡散領域１０２を他の領域から電気的に分離する素子分離膜１０４とを含む。半導体装置１００は、半導体基板１０１上に形成された第１の層間絶縁膜１０６と、その上に形成された第２の層間絶縁膜１０８と、その上に形成された第３の層間絶縁膜１１０と、その上に形成された第４の層間絶縁膜１１２とを含む。

第１のコンタクト１２０、第３のコンタクト１２２、および第５のコンタクト１２４は、それぞれ、ビット線ＢＬ１ａ、ビット線ＢＬ２ａ、およびビット線ＢＬ３ａに接続される。すなわち、ビット線ＢＬ２ａに電荷が供給された状態で、たとえばワード線ＷＬ５が高電圧とされると、第３のコンタクト１２２、不純物拡散領域１０２ｃ、不純物拡散領域１０２ｂ、第２のコンタクト１２１を介して容量Ｃ１に電荷が供給される。この状態で、ワード線ＷＬ６が高電圧とされると、容量Ｃ１に蓄積されていた電荷が不純物拡散領域１０２ｂ、不純物拡散領域１０２ａ、および第１のコンタクト１２０を介してビット線ＢＬ１ａに供給され、第１のセンスアンプ２００に出力される。

図４は、図２のＢ−Ｂ’断面図である。ここでは、半導体装置１００の第２のメモリセルＭＣ２および第４のメモリセルＭＣ４の構成を示す。
半導体装置１０１上には、ワード線ＷＬ１１、ワード線ＷＬ１０、ワード線ＷＬ９、ワード線ＷＬ８、およびワード線ＷＬ７がこの順で規則正しく配置される。各ワード線間にはコンタクト１２６が設けられる。図中、ワード線ＷＬ１１の左のコンタクト１２６、ワード線ＷＬ１０とワード線ＷＬ９との間のコンタクト１２６、ワード線ＷＬ９とワード線ＷＬ８との間のコンタクト１２６、ワード線ＷＬ７の右のコンタクト１２６は、それぞれ、容量（Ｃ４またはＣ８）に接続される。ワード線ＷＬ１１とワード線ＷＬ１０との間のコンタクト１２６は、ビット線ＢＬ１ａに接続され、ワード線ＷＬ８とワード線ＷＬ７との間のコンタクト１２６は、ビット線ＢＬ２ｂに接続される。

また、半導体装置１００において、それぞれ素子分離膜１０４で囲まれた素子形成領域１０３には、三つの不純物拡散領域１０２が設けられる。不純物拡散領域１０２間のゲート領域には、ワード線が設けられ、ワード線とその両側の不純物拡散領域１０２とでトランジスタを構成する。なお、本図において、ワード線ＷＬ９は、素子分離膜１０４上に形成され、トランジスタのゲートとしては機能していない。しかし、図２を参照すれば明らかなように、ワード線ＷＬ９は、他の素子形成領域１０３において、トランジスタのゲートとして機能する。本実施の形態において、不純物拡散領域、ワード線、コンタクト、ビット線、および容量等を規則正しく配置することにより、半導体装置１０１上にメモリセルを効率よく形成することができる。

以上のような構成とすることにより、大部分の領域で、ビット線、ワード線、および素子形成領域が規則正しく繰り返しパターンで形成された構成の半導体装置に、メモリセルおよびリファレンスセルを効率よく配置することができる。とくに、リファレンスセルと定電圧源とを接続する経路としてワード線、ビット線、および不純物拡散領域を用いるので、新たな領域を設けることなく、リファレンスセルを配置することができる。また、定電圧源と電気的に接続された一のビット線を２つのリファレンスセルで共有するため、より効率のよい配置を行うことができる。

次に、図１から図４を参照して、以上のように構成された半導体装置１００の動作を説明する。
ここでは、第１のメモリセルＭＣ１からデータを読み出す処理を説明する。第１のメモリセルＭＣ１からデータを読み出す際には、リファレンスセルとして第１のリファレンスセルＲＣ１が用いられ、第１のセンスアンプ２００により第１のメモリセルＭＣ１と第１のリファレンスセルＲＣ１からの出力電位差に基づき、第１のメモリセルＭＣ１の容量Ｃ３の記憶データ「１」または「０（ゼロ）」を読み出す。

最初に、ビット線ＢＬ１ａおよびビット線ＢＬ３ａの電位をゼロ（ＧＮＤ）にする。このとき、ビット線ＢＬ２ａは、１／２Ｖｃｃ電源に接続されているため、ビット線ＢＬ２ａの電位は１／２Ｖｃｃである。

つづいて、ワード線ＷＬ５に電圧を印加し、トランジスタＴｒ２をオンとする。これにより、容量Ｃ１に１／２Ｖｃｃの電荷が蓄積する。次いで、ワード線ＷＬ６とワード線ＷＬ８に電圧を印加する。これにより、トランジスタＴｒ１およびトランジスタＴｒ５がオンとなり、第１のメモリセルＭＣ１の容量Ｃ３の記憶データと第１のリファレンスセルＲＣ１の容量Ｃ１のデータがそれぞれ、ビット線ＢＬ３ａおよびビット線ＢＬ１ａを介して第１のセンスアンプ２００に入力される。第１のセンスアンプ２００において、第１のメモリセルＭＣ１からの出力と第１のリファレンスセルＲＣ１の容量Ｃ１からの出力との電位差が検知・増幅され、第１のメモリセルＭＣ１の記憶データが検出される。

同様の処理により、第２のメモリセルＭＣ２からデータを読み出す際には、リファレンスセルとして第２のリファレンスセルＲＣ２が用いられ、第１のセンスアンプ２００により第２のメモリセルＭＣ２と第２のリファレンスセルＲＣ２からの出力電位差に基づき、第２のメモリセルＭＣ２の容量Ｃ４の記憶データ「１」または「０（ゼロ）」が検出される。

同様に、第３のメモリセルＭＣ３からデータを読み出す際には、リファレンスセルとして第３のリファレンスセルＲＣ３が用いられ、第２のセンスアンプ２０２により第３のメモリセルＭＣ３と第３のリファレンスセルＲＣ３からの出力電位差に基づき、第３のメモリセルＭＣ３の容量Ｃ７の記憶データ「１」または「０（ゼロ）」が検出される。

同様に、第４のメモリセルＭＣ４からデータを読み出す際には、リファレンスセルとして第４のリファレンスセルＲＣ４が用いられ、第２のセンスアンプ２０２により第４のメモリセルＭＣ４と第４のリファレンスセルＲＣ４からの出力電位差に基づき、第４のメモリセルＭＣ４の容量Ｃ８の記憶データ「１」または「０（ゼロ）」が検出される。

なお、ここでは、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、第３のメモリセルＭＣ３、および第４のメモリセルＭＣ４を一つずつしか図示していないが、半導体装置１００は、ビット線ＢＬ３ａ、ビット線ＢＬ１ａ、ビット線ＢＬ２ｂ、およびビット線ＢＬ４ｂにそれぞれ接続された複数のメモリセルを含むことができる。電圧を印加するワードラインを適宜選択することにより、上述したのと同様の手順により、各ビット線に接続されたメモリセルの容量の記憶データを読み出すことができる。

本実施の形態における半導体装置１００によれば、リファレンスセルと定電圧源との電気的接続にワード線、ビット線、および不純物拡散領域を用いるので、新たな領域を設けることなく、リファレンスセルを配置することができる。これにより、グランドプリチャージ方式のＤＲＡＭを簡易な構成で実現することができる。

次に、本実施の形態における半導体装置１００の製造方法を説明する。以下、図５〜図１０を参照して説明する。
まず、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により、シリコン基板である半導体基板１０１の素子形成領域１０３以外の領域に、素子分離膜１０４を形成する（図５）。このとき、リファレンスセル形成領域においては、他の領域よりも素子形成領域が広く形成される。

つづいて、半導体基板１０１全面に熱処理によりシリコン酸化膜を形成する。次いで、シリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。つづいて、リソグラフィ技術により、ポリシリコン膜をパターニングする。これにより、複数のワード線が形成される（図６）。このとき、第１のリファレンス領域において、ワード線ＷＬ３とワード線ＷＬ４との間隔およびワード線ＷＬ５とワード線ＷＬ６との間隔は、これらの間にワード線がそれぞれ１本ずつ形成されることを想定して設計されるが、ワード線ＷＬ３とワード線ＷＬ４との間およびワード線ＷＬ５とワード線ＷＬ６との間には、ワード線が形成されないようにパターニングされる。同様に、第２のリファレンス領域において、ワード線ＷＬ３’とワード線ＷＬ４’との間隔およびワード線ＷＬ５’とワード線ＷＬ６’との間隔は、これらの間にワード線がそれぞれ１本ずつ形成されることを想定して設計されるが、ワード線ＷＬ３’とワード線ＷＬ４’との間およびワード線ＷＬ５’とワード線ＷＬ６’との間には、ワード線が形成されないようにパターニングされる。なお、これらの領域にワード線を形成しないことにより、ワード線の繰り返しパターンがくずれるため、ワード線の寸法ずれが生じるおそれがある。本実施の形態における半導体装置１００の製造方法において、繰り返しパターンでない部分のワード線については、予め寸法ずれを算出しておき、その寸法ずれを補正するように、他の部分のワード線とはパターン幅が異なるマスクを用いてワード線形成のパターニングを行うことができる。これにより、半導体装置１００のワード線の寸法ずれを防ぐことができる。

つづいて、ワード線をマスクとして、半導体基板１０１にイオン注入を行い、不純物拡散領域１０２を形成する（図７）。その後、半導体基板１０１上全面に、第１の層間絶縁膜１０６（図３および図４参照）を形成する。このとき、第１の層間絶縁膜１０６を形成する前に、半導体基板１０１上全面にエッチングストッパ膜を形成してもよい。次いで、第１の層間絶縁膜１０６を選択的に除去して、半導体基板１０１の不純物拡散領域１０２に達するスルーホールを形成する。つづいて、スルーホール内に金属材料を埋め込み、スルーホール外部に露出した金属材料をＣＭＰ（Chemical Mechanical polishing）により除去する。これにより、コンタクトが形成される（図８）。

つづいて、第１の層間絶縁膜１０６上の対応するコンタクト上に、複数のビット線を形成する（図９）。このとき、ビット線ＢＬ１、ビット線ＢＬ３、およびビット線ＢＬ５は、図中下の第２のリファレンスセル領域側で切断部を有するように形成する。また、ビット線ＢＬ２、ビット線ＢＬ４、およびビット線ＢＬ６は、図中上の第１のリファレンスセル領域側で切断部を有するように形成する。これにより、一直線上に配置されたビット線の一部を定電圧源と電気的に接続するために用い、他の部分をセンスアンプに接続する構成とすることができる。

次いで、第１の層間絶縁膜１０６上の半導体基板１０１全面に第２の層間絶縁膜１０８（図３および図４参照）を形成する。つづいて、第２の層間絶縁膜１０８を選択的に除去して、所定のコンタクトに達する凹部を形成する。つづいて、凹部内に金属材料を埋め込み、凹部外部に露出した金属材料をＣＭＰにより除去する。これにより、第１の層間絶縁膜１０６に形成されたコンタクトに接続されたプラグが形成される。その後、第２の層間絶縁膜１０８上に第３の層間絶縁膜１１０（図３および図４参照）を形成する。つづいて、第３の層間絶縁膜１１０を選択的に除去し、第２の層間絶縁膜１０８に形成されたプラグに達する凹部を形成する。次いで、半導体基板１０１全面に、下部電極、容量膜、および上部電極がこの順で積層された容量を形成する（図１０）。その後、半導体基板１０１全面に第４の層間絶縁膜１１２（図３および図４参照）を形成する。これにより、図３および図４に示した構成の半導体装置１００が得られる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

以上の実施の形態においては、半導体装置１００がＤＲＡＭである場合を例として説明したが、半導体装置１００は、ＤＲＡＭであるメモリ部と、ロジック部とを含む構成とすることもできる。メモリ部およびロジック部が混載された半導体装置においては、半導体装置の抵抗を下げるために、不純物拡散領域の不純物濃度が高く設定されることが多い。本発明の半導体装置では、定電圧源と接続する経路として不純物拡散領域を用いるため、不純物拡散領域の不純物濃度を高く設定し、抵抗が低い方が好ましい。また、本発明の半導体装置は、不純物拡散領域にＣｏＳｉ_２層等のシリサイド層を形成した構成とすることもできる。

また、以上の実施の形態において、一つのセンスアンプに接続される二つのビット線が、センスアンプに対して同じ方向に並行して設けられた構成を示したが、一つのセンスアンプに接続される二つのビット線は、ビット線に対して異なる方向に延在した構成とすることもできる。

また、以上の実施の形態においては、図３および図４に示したように、シリンダ型の容量を例として示したが、容量はこのタイプに限られず、種々のタイプとすることができる。

また、以上の実施の形態においては、図３および図４に示したように、ビット線が容量よりも下層に配置された構成を示したが、これに限られず、たとえばビット線が容量の上層に配置された構成とすることもできる。

本発明の実施の形態における半導体装置の構成を示す回路図である。 本発明の実施の形態における半導体装置の構成を示す上面図である。 図２のＡ−Ａ’断面図である。 図２のＢ−Ｂ’断面図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。

符号の説明

１００ 半導体装置
１０１ 半導体基板
１０２ 不純物拡散領域
１０３ 素子形成領域
１０４ 素子分離膜
１０６ 第１の層間絶縁膜
１０８ 第２の層間絶縁膜
１１０ 第３の層間絶縁膜
１１２ 第４の層間絶縁膜
１２０ 第１のコンタクト
１２１ 第２のコンタクト
１２２ 第３のコンタクト
１２３ 第４のコンタクト
１２４ 第５のコンタクト
１２６ コンタクト
２００ 第１のセンスアンプ
２０２ 第２のセンスアンプ
２０４ 第３のセンスアンプ
２０６ 第４のセンスアンプ
ＭＣ メモリセル
ＲＣ リファレンスセル
ＢＬ ビット線
ＷＬ ワード線
Ｔｒ トランジスタ
Ｃ 容量

Claims (3)

1. 第１センスアンプと、
   第１の方向で見たときに前記第１センスアンプとは離れている第２センスアンプと、
   前記第１の方向で見たときに前記第１センスアンプと前記第２センスアンプの間に位置し、第１容量素子、前記第１容量素子の入力側のトランジスタである第１入力トランジスタ、及び前記第１容量素子の出力側のトランジスタである第１出力トランジスタを有する第１リファレンスセルと、
   前記第１の方向で見たときに前記第２センスアンプと前記第１リファレンスセルの間に配置された第１メモリセルと、
   前記第１の方向に直交しており、前記第１メモリセルの読出用のトランジスタのゲート電極に接続している第１ワード線と、
   前記第１の方向に延伸しており、ｎ列目に配置され、前記第１出力トランジスタのソース又はドレインとなる拡散層を前記第１センスアンプに接続する第１ビット線と、
   前記第１の方向に延伸しており、ｎ＋１列目に配置され、前記第１入力トランジスタのソース又はドレインとなる拡散層を定電圧源に接続する第１定電圧源接続配線と、
   前記第１の方向に延伸しており、ｎ＋２列目に配置され、前記第１メモリセルの出力側の拡散層を前記第１センスアンプに接続する第２ビット線と、
   前記第１定電圧源接続配線を介して前記第１リファレンスセルとは逆側に配置され、第２容量素子、前記第２容量素子の入力側のトランジスタである第２入力トランジスタ、及び前記第２容量素子の出力側のトランジスタである第２出力トランジスタを有しており、前記第２入力トランジスタのソース又はドレインとなる拡散層が前記第１定電圧源接続配線に接続しており、前記第２出力トランジスタのソース又はドレインとなる拡散層が前記第２ビット線に接続している第２リファレンスセルと、
   前記第１の方向で見たときに前記第１リファレンスセルと前記第１メモリセルの間に配置されており、出力側の拡散層が前記第１ビット線に接続された第２メモリセルと、
   前記第１の方向に直交しており、前記第２メモリセルの読出用のトランジスタのゲート電極に接続している第２ワード線と、
   前記第１の方向で見たときに前記第２センスアンプと前記第１メモリセルの間に配置されており、第３容量素子、前記第３容量素子の入力側のトランジスタである第３入力トランジスタ、及び前記第３容量素子の出力側のトランジスタである第３出力トランジスタを有している第３リファレンスセルと、
   前記第１の方向で見たときに前記第３リファレンスセルと前記第１センスアンプの間に配置されており、読出用のトランジスタのゲート電極が前記第２ワード線に接続している第３メモリセルと、
   前記第１の方向に延伸しており、前記ｎ＋１列目に配置され、前記第３出力トランジスタのソース又はドレインとなる拡散層を前記第２センスアンプに接続する第３ビット線と、
   前記第１の方向に延伸しており、前記ｎ＋２列目に配置され、前記第３入力トランジスタのソース又はドレインとなる拡散層を定電圧源に接続する第２定電圧源接続配線と、
   前記第１の方向に延伸しており、ｎ＋３列目に配置され、前記第３メモリセルの出力側の拡散層を前記第２センスアンプに接続する第４ビット線と、
   前記第２定電圧源接続配線を介して前記第３リファレンスセルとは逆側に配置されており、第４容量素子、前記第４容量素子の入力側のトランジスタである第４入力トランジスタ、及び前記第４容量素子の出力側のトランジスタである第４出力トランジスタを有しており、前記第４入力トランジスタのソース又はドレインとなる拡散層が前記第２定電圧源接続配線に接続しており、前記第４出力トランジスタのソース又はドレインとなる拡散層が前記第４ビット線に接続している第４リファレンスセルと、
   前記第１の方向で見たときに前記第３リファレンスセルと前記第３メモリセルの間に配置されており、出力側の拡散層が前記第３ビット線に接続されており、読出用のトランジスタのゲート電極が前記第１ワード線に接続している第４メモリセルと、
   を備え、
   前記第３ビット線と前記第１定電圧源接続配線とは、同一の直線状の配線を途中で切断した形状を有しており、
   前記第２ビット線と前記第２定電圧源接続配線とは、同一の直線状の配線を途中で切断した形状を有している半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１メモリセルは、第１メモリ用容量素子と、前記第１メモリ容量量素子への入出力を制御する第１メモリ用トランジスタとを有しており、前記第１メモリ用トランジスタのソース又はドレインとなる拡散層が前記第２ビット線に接続しており、
   前記第２メモリセルは、第２メモリ用容量素子と、前記第２メモリ容量量素子への入出力を制御する第２メモリ用トランジスタとを有しており、前記第２メモリ用トランジスタのソース又はドレインとなる拡散層が前記第１ビット線に接続している半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第３メモリセルは、第３メモリ用容量素子と、前記第３メモリ容量量素子への入出力を制御する第３メモリ用トランジスタとを有しており、前記第３メモリ用トランジスタのソース又はドレインとなる拡散層が前記第４ビット線に接続しており、
   前記第４メモリセルは、第４メモリ用容量素子と、前記第４メモリ容量量素子への入出力を制御する第４メモリ用トランジスタとを有しており、前記第４メモリ用トランジスタのソース又はドレインとなる拡散層が前記第３ビット線に接続している半導体装置。

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