KR100541818B1 - 반도체 메모리 장치의 라인 배치구조 - Google Patents

반도체 메모리 장치의 라인 배치구조 Download PDF

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Abstract

반도체 메모리 장치의 개선된 라인 배치가 개시된다. 그러한 배치 구조는, 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역에 워드라인의 배열방향과 동일한 방향으로 배치된 적어도 하나이상의 도전성 라인을 구비한다. 상기 트위스트 영역에 상기 도전성 라인을 적절히 배치하는 것에 의해, 파워공급라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화가 달성된다.
반도체 메모리 장치, 트위스트 비트라인, 트위스트 영역, 파워공급 라인

Description

반도체 메모리 장치의 라인 배치구조{Lines layout in semiconductor memory device}
도 1은 통상적인 디램(DRAM)의 회로블록도
도 2는 도 1중 메모리 셀 어레이내의 서브 어레이 블록들을 보여주기 위해 제시된 도면
도 3은 도 2의 서브 어레이 블록내의 메모리 셀들에 대한 파워 공급과 트위스트 비트라인을 보여주는 예시적 회로도
도 4는 도 3중 메인 및 서브 워드라인의 연결관계를 보여주는 서브 워드라인 드라이버의 예시적 회로도
도 5는 컨벤셔날 기술에 따라 도 2중 서브 어레이 블록 영역(A)에 대한 라인들의 배치관계를 보인 배치도
도 6은 도 5중 일부 라인들에 대한 수직적 계층 관계를 개략적으로 보여주는 단면 구조도
도 7은 도 5에 따른 파워공급 라인의 메시(mesh)구조를 보여주는 도면
도 8은 도 5에 따른 또 다른 파워공급 라인의 메시구조를 보인 도면
도 9는 본 발명의 실시 예에 따라 서브 어레이 블록 영역에 대한 라인들의 배치관계를 보인 배치도
도 10은 도 9중 일부 라인들에 대한 수직적 계층 관계를 개략적으로 보여주는 단면 구조도
도 11 및 도 12는 도 9에 따른 파워공급 라인의 메시구조를 각기 보여주는 도면들
도 13은 도 9에 따른 파워공급 라인의 또 다른 메시구조를 보인 예시적 도면
도 14는 도 9의 배치를 2개의 서브 어레이 블록 영역에 확장하여 보여주는 배치도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 신호 라인들 또는 파워공급 라인들 등과 같은 라인을 배치하는 라인 배치구조에 관한 것이다.
통상적으로, 디램(DRAM)등과 같은 반도체 메모리 장치에서는 데이터의 억세스에 필요한 각종 동작전원전압 예컨대, 외부전원전압, 접지전압, 내부전원전압, 기준전압, 및 고전압이 사용된다. 그러한 동작전원전압 중에서 내부전원전압은 메모리 셀 어레이에 공급되는 어레이 전원전압을 생성하는데 사용될 수 있는 전압이다. 상기 어레이 전원전압과 상기 접지전압 중에서 메모리 셀 어레이에만 공급되는 어레이 접지전압은 서로 분리된 각각의 파워공급 라인을 통해 메모리 셀 어레이의 셀 파워로서 인가될 수 있다.
그러한 파워공급 라인들은 메모리 셀 어레이 내에서 셀 파워 공급의 효율성을 높이기 위해 파워 메시(meshed) 형태로 구성될 수 있다. 반도체 메모리 장치의 저장용량이 증가할 수록 그러한 파워공급 라인들 또는 데이터의 억세스를 위해 필요한 신호 라인들의 배치는 더욱 크리티컬(critical)하다.
파워공급 라인들의 배치에 관한 예는 1999년 2월 2일자로 미국에서 히다까(Hidaka)에게 특허허여된 미국특허번호 5,867,440에 개시되어 있다. 상기 히다까 특허에서는 파워공급 라인들과 접지라인들이 컬럼 방향으로 확장되도록 메모리 셀 어레이 상에 배열됨에 의해, 컬럼 디코더상의 컬럼 방향으로 연장되는 파워공급라인들의 수가 감소될 수 있어, 컬럼 디코더의 소자 형성영역이 확대될 수 있다. 또한, 2002년 5월 7일자로 미국에서 나카이(Nakai)에게 특허허여된 미국특허번호 6,385,115에 개시되어 있다. 상기 나카이 특허에서는 센스 앰프 회로에 대한 메시형태(shape)의 파워 공급 구성이 나타나 있다.
한편, 디자인 룰의 축소에 따라 반도체 메모리 장치의 메모리 셀 어레이 내에서 서로 인접한 비트라인들 끼리에는 기생(parasitic)커패스턴스가 증가된다. 즉, 서로 인접한 비트라인들은 그들 사이에 개재된 절연막에 기인하여 기생 커패시터를 형성하게 되고, 상기 절연막의 두께가 얇을 수록 커패시턴스 값은 커지는 것이다. 그러한 기생 커패시터는 노이즈를 생성하는 요인이 되므로, 센스앰프의 데이터 센싱동작을 불안정하게 할 수 있다. 따라서, 그러한 기생 커패시턴스를 감소시 키는 방법의 하나로서, 비트라인을 서로 트위스트한 트위스트 비트라인 구조가 본 분야에서 널리 알려져 있다. 예를 들어, 트위스트 비트라인 구조 및 제조 방법은 2002년 6월 11일자로 미국에서 누마다(Numata)에게 특허허여된 미국특허번호 6,404,664에 개시되어 있다.
통상적인 트위스트 비트라인 구조 또는 상기 누마다 특허의 트위스트 비트라인 구조에 따르면, 인접 비트라인들 사이의 기생 커패스턴스가 트위스트 되지 아니한 구조에 비해 상대적으로 작아진다. 또한, 센싱동작동안 비트라인 페어들 사이의 커패시턴스 커플링에 기인하여 발생될 수 있는 노이즈들이 감소되므로, 센싱동작이 안정하게 수행될 수 있다.
바람직하지 않게도, 트위스트 비트라인 구조를 갖는 반도체 메모리 장치에서는 비트라인 페어의 트위스트 구조에 기인하여 트위스트 영역의 상부 또는 하부를 따라서는 메모리 셀 또는 라인들이 배치되기 어려울 수 있다. 그러므로, 종래의 트위스트 비트라인 구조에서 파워공급 라인들에 대한 메시 형태의 구조는 최적으로 구현되기가 곤란할 수 있으며, 신호 라인들의 배치에 관한 디자인 유연성이 제한될 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 배치구조를 제공함에 있다.
본 발명의 다른 목적은 트위스트 비트라인 구조를 갖는 반도체 메모리 장치 에서 파워공급 라인들에 대한 메시 형태의 구조를 최적으로 구현할 수 있는 반도체 메모리 장치의 라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 트위스트 비트라인 구조를 갖는 반도체 메모리 장치에서 신호 라인들의 배치에 관한 디자인 유연성을 높일 수 있는 반도체 메모리 장치의 라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역에 신호 라인 또는 파워공급 라인을 배치할 수 있는 반도체 메모리 장치의 라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 셀 파워 메시 구조를 보강하여 노이즈가 감소되도록 하고 셀 파워 공급이 보다 원활히 행해지도록 할 수 있는 라인 배치구조 및 라인 배치방법을 제공함에 있다.
본 발명의 또 다른 목적은 트위스트 비트라인 구조를 개선하여 파워공급 라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화가 달성될 수 있도록 하는 라인 배치구조 및 라인 배치방법을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 양상(aspect)에 따른 반도체 메모리 장치의 라인 배치구조는: 상기 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 워드라인의 배열방향과 동일한 방향으로 배치된 적어도 하나이상의 도전성 라인을 구비한다.
상기 도전성 라인은 바람직하기로, 알루미늄 또는 구리 등과 같은 금속 재질로 이루어진 파워공급 라인 또는 신호라인일 수 있으며, 상기 워드라인이 메인 워 드라인과 서브 워드라인으로 나뉘어져 있는 경우에 상기 도전성 라인은 바람직하기로 상기 메인 워드라인과 동일한 층에 배치될 수 있다. 또한, 상기 파워공급 라인은 어레이 전원전압 공급 라인 또는 어레이 접지전압 공급 라인일 수 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 구체화(embodiment)에 따른 반도체 메모리 장치의 배치구조는: 행과 열 방향을 따라 배열된 복수의 메모리 셀로 이루어진 서브 어레이 블록을 복수로 가지는 메모리 블록이 복수로 이루어져 구성된 메모리 셀 어레이; 상기 메모리 셀과 연결되며 상기 메모리 셀 어레이의 제1 방향을 따라 배열된 복수의 워드라인; 상기 메모리 셀과 연결되며 상기 제1 방향과 대체로 직교하는 제2 방향을 따라 배열된 복수의 트위스트 비트라인 페어; 및 상기 서브 어레이 블록내의 셀 파워를 보강하기 위하여 상기 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 상기 워드라인과 동일한 방향으로 배치된 적어도 하나이상의 파워공급 라인을 구비한다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 또 다른 구체화(embodiment)에 따른 반도체 메모리 장치의 배치구조는: 행과 열 방향을 따라 배열된 복수의 메모리 셀로 이루어진 서브 어레이 블록을 복수로 가지는 메모리 블록이 복수로 이루어져 구성된 메모리 셀 어레이; 상기 메모리 셀과 연결되며 상기 메모리 셀 어레이의 제1 방향을 따라 배열된 복수의 서브 워드라인; 상기 복수의 서브 워드라인중 대응되는 서브 워드라인들과 연결되며, 상기 복수의 서브 워드라인들이 배치된 층의 상부에서 상기 제1 방향을 따라 배열된 복수의 메인 워드라인; 상기 메모리 셀과 연결되며 상기 메인 워드라인이 배치된 층의 하부에서 상기 제1 방향과 대체로 직교하는 제2 방향을 따라 배열된 복수의 트위스트 비트라인 페어; 및 상기 서브 어레이 블록내의 셀 파워를 보강하기 위하여 상기 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 상기 워드라인과 동일한 방향으로 상기 메인 워드라인과 동일층으로 배치된 적어도 하나이상의 파워공급 라인을 구비한다.
상기한 본 발명의 구성들에 따르면, 파워공급라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화가 달성되는 이점이 있다.
이하에서는 본 발명의 실시 예에 따라, 트위스트 비트라인 구조를 갖는 반도체 메모리 장치의 배치구조의 예가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시 예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.
먼저, 본 발명의 주된 기술적 사상은, 트위스트 비트라인 구조를 갖는 반도체 메모리 장치에서, 파워공급라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화를 위하여, 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역에 신호 라인 또는 파워공급 라인을 배치하는 것이다. 상기 신호 라인 또는 파워공급 라인을 배치하기 위해서는 트위스트 비트라인의 트위스트 구조를 달리 변경할 필요가 있다.
이하에서는 후술될 본 발명에 대한 이해를 더욱 철저히 할 의도 외에는 다른 의도 없이 컨벤셔날 기술에서의 트위스트 비트라인의 구조 및 파워 라인의 배치가 예를 들어 설명될 것이다. 다소 지리한 설명이 될 수 있을 것이나, 본 발명에 대한 보다 확실한 이해와 구별을 위해서는 종래기술 뿐만 아니라, 컨벤셔날 기술을 철저히 이해할 필요가 있을 것이다. 그러나 본 발명의 실체를 빨리 보기를 원할 경우에 한해서는 도 1내지 도 8까지에 대한 설명을 스킵하고 도 9이하의 설명부터 보는 것 이 권고된다.
먼저, 도 1은 통상적인 디램(DRAM)의 회로 블록을 보인 것이다. 도 1의 회로 블록의 구조는 본 분야에서 널리 공지된 종래기술로서, 메모리 셀 어레이(100), 어드레스 버퍼(200), 로우 디코더(300), 컬럼 디코더(400), I/O 게이트(600), 센스앰프(500), 제어회로(700), 센스앰프 액티베이팅 회로(800), 센스앰프 구동회로(900), 및 입출력부(950)로 이루어져 있다. 상기 도 1은 상기 미국특허번호 5,867,440의 도 1과 실질적으로 동일하므로, 각 블록들에 대한 기능이나 동작은 상기 특허를 참조하여도 좋을 것이다.
도 2에는 도 1중 메모리 셀 어레이(100)내의 서브 어레이 블록들(1)이 도면을 기준으로 우측에 보여진다. 도 2를 통하여 알 수 있는 바와 같이, 도 1의 메모리 셀 어레이(100)는 복수의 메모리 블록(110)으로 구성되며, 하나의 메모리 블록(110)은 복수의 서브 어레이 블록(1)을 가진다. 또한, 상기 서브 어레이 블록(1)은 행과 열 방향을 따라 배열된 복수의 메모리 셀(MC)을 도 3에서와 같이 구비한다.
도 3은 도 2의 서브 어레이 블록(1)내의 메모리 셀(MC)들에 대한 파워 공급과 트위스트 비트라인을 예시적으로 보여주고 있다. 메모리 셀(MC)은 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 구성되며, 상기 억세스 트랜지스터(AT)의 게이트 단자는 서브 워드라인(SWL)에 연결되어 있고, 상기 억세스 트랜지스터(AT)의 드레인 단자는 비트라인(BL)에 연결되어 있다. 상기 서브 워드라인(SWL)은 도 3에서는 보여지지 않으나 메인 워드라인(MWL)과 연결된다.
도면내에서, 각종 신호라인들(ISO,LAPG,LANG,CSL,IO,IOB)은 상기 메모리 셀(MC)에 데이터를 저장하는 라이트 동작 또는 상기 메모리 셀(MC)로부터 데이터를 리드하는 리드 동작을 위해 각기 대응되어 인가되는 신호들을 미리 설정된 타이밍으로 수신하게 된다. 라이트 동작 및 리드 동작을 포함하는 데이터 억세스 동작에서 셀 파워가 필요하게 되는데 그 것이 바로 어레이 전원전압(VDDA)과 어레이 접지전압(VSSA)이다. 상기 어레이 전원전압(VDDA)은 대응되는 파워공급 라인(L1)을 통해 센스앰프(SA)내의 피형 센스앰프를 구동하기 위한 피형 모오스 트랜지스터(P1)의 소오스 단자에 제공되며, 상기 어레이 접지전압(VSSA)은 대응되는 파워공급 라인(L2)을 통해 상기 센스앰프(SA)내의 엔형 센스앰프를 구동하기 위한 엔형 모오스 트랜지스터(N1)의 소오스 단자에 제공된다. 상기 어레이 전원전압(VDDA) 및 상기 어레이 접지전압(VSSA)은 도 1의 입출력부(950)에 공급되는 전원전압(VDDQ) 및 접지전압(VSSQ)과는 별도로 분리되어 메모리 셀 어레이에 공급되기 때문에, 문자 A가 구별용으로 부가되었음을 주목하라.
도 3의 비트라인(BL)과 상보 비트라인(BLB)을 함께 가리키는 용어인 비트라인 페어는 기생 커패시턴스의 커플링을 위하여 도면내의 트위스트 영역(TA)에서 서로 교차되므로 트위스트 비트라인 구조를 가짐을 알 수 있다.
한편, 도 4에는 도 3중 메인 및 서브 워드라인의 연결관계를 보여주는 서브 워드라인 드라이버(SWD)의 예시적 회로가 도시된다. 도면을 참조하면, 메인 워드라인(MWL)은 노말 워드라인 인에이블신호(NWE)에 의해 활성화되는 라인으로서, 엔형 모오스 트랜지스터(NM3)의 드레인-소오스 채널을 통해 서브 워드라인(SWL)과 연결되어 있다. 도시되지는 않았지만, 하나의 메인 워드라인(MWL)은 4개 또는 그 이상의 서브 워드라인(SWL)과 연결될 수 있다. 한편, 상기 서브 워드라인 드라이버(SWD)를 구성하는 트랜지스터들(NM1-NM4)의 동작 및 로우 디코딩 신호들(PXIB0,PXIDi)에 관한 것은 본 분야에서 널리 공지되어 있다.
도 5는 컨벤셔날 기술에 따라 도 2중 서브 어레이 블록 영역(A)에 대한 라인들의 배치관계를 보여준다. 도면을 참조하면, 서브 어레이 블록(1)은 도면을 기준으로 상하로는 워드라인 제어 영역(2) 사이에 위치되고, 좌우로는 센싱 영역(4)사이에 위치된다. 상기 워드라인 제어 영역(2)에는 상기 서브 워드라인 드라이버(SWD)들이 배치되어 있으며, 상기 센싱 영역(4)에는 센스앰프들이 배치되어 있다. 어레이 전원전압(VDDA)을 공급하는 어레이 전원전압 공급 라인(VDDA1)과 어레이 접지전압(VSSA)을 공급하는 어레이 접지전압 공급 라인(VSSA1)은 상기 센싱 영역(4)내에 컬럼 방향으로 배치된다. 또한, 어레이 전원전압(VDDA)을 공급하는 어 레이 전원전압 공급 라인(VDDA2,18)은 상기 워드라인 제어 영역(2)내에 로우 방향으로 배치되고, 어레이 접지전압(VSSA)을 공급하는 어레이 접지전압 공급 라인(VSSA2)은 상기 서브 어레이 블록(1)내에서 로우 방향으로 복수로 배치된다. 여기서, 어레이 전원전압 공급 라인(VDDA1)과 어레이 전원전압 공급 라인(VDDA2)은 수직적으로 서로 다른 층에서 배열된 것을 나타내며, 어레이 접지전압 공급 라인(VSSA1)과 어레이 접지전압 공급 라인(VSSA2)에 대해서도 마찬가지로 적용된다.
제1 메탈층(M1)으로 이루어진 메인 워드라인(MWL)들과 게이트 폴리실리콘층(GP)으로 이루어진 서브 워드라인(SWL)들은 상기 서브 어레이 블록(1)상에서 컬럼 방향으로 배열된다. 제2 메탈층(M2)으로 이루어진 컬럼 선택라인(CSL)들은 상기 서브 어레이 블록(1)상에서 로우 방향으로 배열된다.
비트라인 페어를 이루는 비트라인(BL)과 상보 비트라인(BLB)은 상기 서브 어레이 블록(1)상에서 로우 방향으로 배열된다. 비트라인 폴리실리콘층(BP)으로 이루어진 비트라인 페어는 트위스트 영역(TA)에서 제1 메탈층(M1)에 의해 트위스트되어진다. 예를 들어, 비트라인 폴리실리콘층(BP)으로 된 좌측의 상보 비트라인(BLB1)은 상기 트위스트 영역(TA)에서 콘택(C1)에서 콘택(C2)까지를 연결하는 제1 메탈층(M1)을 통해 우측의 상보 비트라인(BLB1)과 연결된다. 이 경우에 비트라인(BLB)은 상기 상보 비트라인(BLB1)과는 전기적 접촉을 피하기 위해 비트라인 폴리실리콘층(BP)으로 형성되어 있다.
도 5의 평면적 배치구조를 수직적으로 나타내기 위해 절단선 X-X으로 절단하 면 도 6의 단면이 나타난다. 도 6은 도 5중 일부 라인들에 대한 수직적 계층 관계를 개략적으로 보여주는 단면 구조도이다. 도 6을 참조하면, 서브스트레이트(5)의 상부에 위치된 서브 워드라인(SWL)은 게이트 폴리실리콘층(12)으로써 형성되고, 층간절연막(6)의 상부에 위치된 비트라인 페어(BL,BLB)는 비트라인 폴리실리콘층(17,18)에 의해 형성되며, 절연막(7)의 상부에 위치된 메인 워드라인(MWL)은 제1 메탈층(10)에 의해 형성된다. 절연막(8)의 상부에 위치된 컬럼 선택라인(CSL) 및 어레이 접지전압 공급 라인(VSSA2)은 제2 메탈층(14)에 의해 형성된다. 도면에서, 트위스트 영역(TA)에 트위스트 비트라인을 형성하기 위해, 상보 비트라인(BLB)은 콘택(C1)을 통해 상기 제1 메탈층(M1)과 연결된다.
결국, 제1 메탈층(10)은 상기 메인 워드라인(MWL) 및 상기 트위스트 비트라인 구조를 형성하기 위해 사용됨을 알 수 있다.
그러므로, 도 5의 구조에서 어레이 접지전압 공급라인(VSSA1,VSSA2)에 대한 메시 구조를 별도로 나타내면 도 7과 같은 와이어링 구조가 나타난다. 도 5에 따른 파워공급 라인의 메시(meshed)구조를 보여주는 도 7을 참조하면, 제1 메탈층(M1)에 형성된 어레이 접지전압 공급라인(VSSA1)들은 메탈 콘택(MC)을 통하여 제2 메탈층(M2)에 형성된 어레이 접지전압 공급라인(VSSA2)와 전기적으로 연결된다. 도 7의 메시 구조는 직사각형의 메시구조를 이루는 것으로서, 도 6과 같은 트위스트 비트라인의 트위스트 구조에 기인하여 상기 서브 어레이 블록(1)상에서는 메탈 콘택을 갖지 못한다. 따라서, 어레이 접지전압(VSSA)에 대한 파워 노이즈를 최적으로 분산시키기 어렵고, 파워 공급의 원활성이 저하될 수 있다.
유사하게, 도 8은 도 5에 따른 또 다른 파워공급 라인의 메시구조를 보인 것으로서, 어레이 전원전압 공급라인(VDDA1,VDDA2)에 대한 메시 구조를 별도로 나타낸 것이다. 이 경우에도 상기 서브 어레이 블록(1)상에서는 메탈 콘택을 갖지 못하므로, 마찬가지로 어레이 전원전압(VDDA)에 대한 파워 노이즈를 최적으로 분산시키기 어렵고, 파워 공급의 원활성이 저하될 수 있다.
상기한 컨벤셔날 기술에 따른 문제를 해결하고 파워공급라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화를 위해, 본 발명의 실시 예에서는 트위스트 비트라인 구조를 변경하고 트위스트 영역에 신호 라인 또는 파워공급 라인을 도 9에서와 같이 배치한다.
도 9는 본 발명의 실시 예에 따라 서브 어레이 블록 영역에 대한 라인들의 배치관계를 보인 것이다. 도면을 참조하면, 신호 또는 파워 공급라인으로서 사용되는 도전성 라인(30)이 트위스트 영역(TA)에 워드라인의 배열방향과 동일한 방향으로 배치된 것이 보여진다. 도 9에서, 상기 도전성 라인(30)과 비트라인 트위스트 형성구조를 제외하면, 전술한 도 5의 라인 배치구조와 동일하다.
도 9에서, 비트라인 페어를 이루는 비트라인(BL)과 상보 비트라인(BLB)은 상기 서브 어레이 블록(1)상에서 로우 방향으로 배열된다. 비트라인 폴리실리콘층(BP)으로 이루어진 비트라인 페어는 트위스트 영역(TA)에서 게이트 폴리실리콘층(GP)에 의해 트위스트되어진다. 예를 들어, 비트라인 폴리실리콘층(BP)으로 된 좌측의 상보 비트라인(BLB1)은 상기 트위스트 영역(TA)에서 콘택(C1)에서 콘택(C2)까지를 연결하는 게이트 폴리실리콘층(GP)을 통해 우측의 상보 비트라인(BLB1)과 연결된다. 이 경우에 비트라인(BLB)은 상기 상보 비트라인(BLB1)과는 전기적 접촉을 피하기 위해 비트라인 폴리실리콘층(BP)으로 형성되어 있다.
도 9의 평면적 배치구조를 수직적으로 나타내기 위해 절단선 X-X으로 절단하면 도 10의 단면이 나타난다. 도 10은 도 9중 일부 라인들에 대한 수직적 계층 관계를 개략적으로 보여주는 단면 구조도이다.
도 10을 참조하면, 서브스트레이트(5)의 상부에 위치된 서브 워드라인(SWL)은 게이트 폴리실리콘층(12)으로써 형성되고, 층간절연막(6)의 상부에 위치된 비트라인 페어(BL,BLB)는 비트라인 폴리실리콘층(17,18)에 의해 형성되며, 절연막(7)의 상부에 위치된 메인 워드라인(MWL)은 제1 메탈층(10)에 의해 형성된다. 절연막(8)의 상부에 위치된 컬럼 선택라인(CSL) 및 어레이 접지전압 공급 라인(VSSA2)은 제2 메탈층(14)에 의해 형성된다. 도면에서, 트위스트 영역(TA)에 트위스트 비트라인을 형성하기 위해, 상보 비트라인(BLB)은 콘택(C1)을 통해 상기 게이트 폴리실리콘층(GP)과 연결된다.
따라서, 트위스트 영역(TA)에 존재하는 제1 메탈층(10)은 상기 도전성 라인(30)을 형성하는데 사용될 수 있음을 알 수 있다.
그러므로, 도 9의 구조에서 어레이 접지전압 공급라인(VSSA1,VSSA2)에 대한 메시 구조를 별도로 나타내면 도 11과 같은 와이어링 구조가 나타난다. 도 9에 따른 파워공급 라인의 메시(meshed)구조를 보여주는 도 11을 참조하면, 제1 메탈층(M1)에 형성된 어레이 접지전압 공급라인(VSSA1)들은 메탈 콘택(MC)을 통하여 제2 메탈층(M2)에 형성된 어레이 접지전압 공급라인(VSSA2)들과 전기적으로 연 결된다. 그리고, 상기 서브 어레이 블록(1)상에서 상기 어레이 접지전압 공급라인(VSSA2)들은 상기 도전성 라인(30)과 메탈 콘택을 가지므로, 도 7의 직사각형의 메시구조가 보강된다. 즉, 상기 도전성 라인(30)을 어레이 접지전압 공급라인(VSSA1)으로 이용할 경우에 어레이 접지전압(VSSA)에 대한 파워 노이즈는 줄어들고, 파워 공급의 원활성이 개선된다.
유사하게, 도 12는 도 9에 따른 또 다른 파워공급 라인의 메시구조를 보인 것으로서, 어레이 전원전압 공급라인(VDDA1,VDDA2)에 대한 메시 구조를 별도로 나타낸 것이다. 이 경우에도 상기 서브 어레이 블록(1)상에서 상기 도전성 라인(30)과의 메탈 콘택이 형성된다. 즉, 상기 도전성 라인(30)을 어레이 전원전압 공급라인(VDDA1)으로 이용할 경우에 어레이 전원전압(VDDA)에 대한 파워 노이즈는 줄어들고, 파워 공급의 원활성이 개선된다.
도 13은 도 9에 따른 파워공급 라인의 또 다른 메시구조를 보인 예시적 도면으로서, 제1 메탈층(M1)으로 된 상기 도전성 라인(30)을 두 개로 분리하여 하나는 어레이 전원전압 공급라인으로 다른 하나는 어레이 접지전압 공급라인으로 활용하는 예를 보인 것이다. 도면을 참조하면, 상기 도전성 라인(30)의 배치 및 콘택을 통한 연결에 의해 어레이 전원전압 공급라인(VDDA1,VDDA2)의 메시구조와, 어레이 접지전압 공급라인(VSSA1,VSSA2)의 메시구조는 컨벤셔날 기술에 따른 메시 구조에 비해 훨씬 더 보강됨을 알 수 있다.
도 14는 도 9의 배치를 2개의 서브 어레이 블록 영역에 확장하여 보여주는 배치도로서, 트위스트 영역(TA)을 따라 제1 메탈층(M1)으로 이루어진 도전성 라인(30)이 형성된 것이 보여진다. 상기 도전성 라인(30)은 신호 또는 파워 공급라인으로서 사용되며, 상기 트위스트 영역(TA)을 따라 메인 워드라인 또는 서브 워드라인의 배열방향과 동일한 방향으로 배치된다. 비트라인 페어를 이루는 비트라인(BL)과 상보 비트라인(BLB)은 상기 서브 어레이 블록들(1)상에서 로우 방향으로 배열된다. 비트라인 폴리실리콘층(BP)으로 이루어진 비트라인 페어는 트위스트 영역(TA)에서 게이트 폴리실리콘층(GP)에 의해 트위스트되어진다.
어레이 전원전압(VDDA)을 공급하는 어레이 전원전압 공급 라인(VDDA1)과 어레이 접지전압(VSSA)을 공급하는 어레이 접지전압 공급 라인(VSSA1)은 상기 센싱 영역(4)내에 컬럼 방향으로 배치된다. 또한, 어레이 전원전압(VDDA)을 공급하는 어레이 전원전압 공급 라인(VDDA2)은 상기 워드라인 제어 영역(2)내에 로우 방향으로 배치되고, 어레이 접지전압(VSSA)을 공급하는 어레이 접지전압 공급 라인(VSSA2)은 상기 서브 어레이 블록들(1)내에서 로우 방향으로 복수로 배치된다. 여기서, 어레이 전원전압 공급 라인(VDDA1)과 어레이 전원전압 공급 라인(VDDA2)은 수직적으로 서로 다른 층에서 배열된 것을 나타내며, 어레이 접지전압 공급 라인(VSSA1)과 어레이 접지전압 공급 라인(VSSA2)에 대해서도 마찬가지로 적용된다.
제1 메탈층(M1)으로 이루어진 메인 워드라인(MWL)들과 게이트 폴리실리콘층(GP)으로 이루어진 서브 워드라인(SWL)들은 상기 서브 어레이 블록들(1)상에서 컬럼 방향으로 배열된다. 제2 메탈층(M2)으로 이루어진 컬럼 선택라인(CSL)들은 상기 서브 어레이 블록들(1)상에서 로우 방향으로 배열된다.
비트라인 페어를 이루는 비트라인(BL)과 상보 비트라인(BLB)은 상기 서브 어 레이 블록들(1)상에서 로우 방향으로 배열된다. 비트라인 폴리실리콘층(BP)으로 이루어진 비트라인 페어는 트위스트 영역(TA)에서 게이트 폴리실리콘층(GP)에 의해 트위스트되어진다.
결국, 비트라인 트위스트 영역에 워드라인 방향으로 도전성 라인(30)을 형성함에 의해, 셀 어레이 파워 공급라인들(VDDA,VSSA) 또는 신호라인이 추가적으로 배치되므로, 셀 어레이의 파워 노이즈가 감소될 수 있고, 신호라인의 배치 효율성 또는 라인 배치의 최적화가 달성될 수 있으며, 파워 공급불량의 문제가 최소화될 수 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역에 배치되는 라인의 개수 및 형태를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경하거나, 트위스트 영역내에 타의 신호 라인 또는 회로 소자 형성부를 설치할 수 있음은 물론이다.
상술한 바와 같이 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역에 신호 라인 또는 파워공급 라인을 배치하는 본 발명에 따르면, 파워공급라인의 보강이나 신호라인의 배치 효율성 또는 라인 배치의 최적화가 달성되 는 효과가 있다.

Claims (14)

  1. 반도체 메모리 장치의 라인 배치구조에 있어서:
    상기 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 워드라인의 배열방향과 동일한 방향으로 배치된 적어도 하나이상의 도전성 라인을 구비함을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  2. 제1항에 있어서, 상기 도전성 라인은 파워공급 라인 또는 신호라인임을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  3. 제1항 또는 제2항에 있어서, 상기 도전성 라인은 금속 재질로 이루어진 라인임을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  4. 제3항에 있어서, 상기 워드라인이 메인 워드라인과 서브 워드라인으로 나뉘어져 있는 경우에 상기 도전성 라인은 상기 메인 워드라인과 동일한 층에 배치됨을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  5. 제2항에 있어서, 상기 파워공급 라인은 어레이 전원전압 공급 라인 또는 어레이 접지전압 공급 라인임을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  6. 제2항에 있어서, 상기 파워공급 라인은 어레이 전원전압 공급 라인 및 어레이 접지전압 공급 라인임을 특징으로 하는 반도체 메모리 장치의 라인 배치구조.
  7. 반도체 메모리 장치의 배치구조에 있어서:
    행과 열 방향을 따라 배열된 복수의 메모리 셀로 이루어진 서브 어레이 블록을 복수로 가지는 메모리 블록이 복수로 이루어져 구성된 메모리 셀 어레이;
    상기 메모리 셀과 연결되며 상기 메모리 셀 어레이의 제1 방향을 따라 배열된 복수의 워드라인;
    상기 메모리 셀과 연결되며 상기 제1 방향과 대체로 직교하는 제2 방향을 따라 배열된 복수의 트위스트 비트라인 페어; 및
    상기 서브 어레이 블록내의 셀 파워를 보강하기 위하여 상기 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 상기 워드라인과 동일한 방향으로 배치된 적어도 하나이상의 파워공급 라인을 구비함을 특징으로 하는 반도체 메모리 장치의 배치구조.
  8. 제7항에 있어서, 상기 파워공급 라인은 금속 재질로 이루어진 라인임을 특징으로 하는 반도체 메모리 장치의 배치구조.
  9. 제7항에 있어서, 상기 워드라인이 메인 워드라인과 서브 워드라인으로 나뉘어져 있는 경우에 상기 파워공급 라인은 상기 메인 워드라인과 동일한 층에 배치됨을 특징으로 하는 반도체 메모리 장치의 배치구조.
  10. 제7항에 있어서, 상기 파워공급 라인은 어레이 전원전압 공급 라인 또는 어레이 접지전압 공급 라인임을 특징으로 하는 반도체 메모리 장치의 배치구조.
  11. 반도체 메모리 장치의 배치구조에 있어서:
    행과 열 방향을 따라 배열된 복수의 메모리 셀로 이루어진 서브 어레이 블록을 복수로 가지는 메모리 블록이 복수로 이루어져 구성된 메모리 셀 어레이;
    상기 메모리 셀과 연결되며 상기 메모리 셀 어레이의 제1 방향을 따라 배열된 복수의 서브 워드라인;
    상기 복수의 서브 워드라인중 대응되는 서브 워드라인들과 연결되며, 상기 복수의 서브 워드라인들이 배치된 층의 상부에서 상기 제1 방향을 따라 배열된 복수의 메인 워드라인;
    상기 메모리 셀과 연결되며 상기 메인 워드라인이 배치된 층의 하부에서 상기 제1 방향과 대체로 직교하는 제2 방향을 따라 배열된 복수의 트위스트 비트라인 페어; 및
    상기 서브 어레이 블록내의 셀 파워를 보강하기 위하여 상기 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 상기 워드라인과 동일한 방향으로 상기 메인 워드라인과 동일층으로 배치된 적어도 하나이상의 파워공급 라인을 구비함을 특징으로 하는 반도체 메모리 장치의 배치구조.
  12. 제11항에 있어서, 상기 파워공급 라인은 금속 재질로 이루어진 라인임을 특징으로 하는 반도체 메모리 장치의 배치구조.
  13. 제11항에 있어서, 상기 파워공급 라인은 상기 메모리 셀의 억세스 동작에 사용되는 어레이 전원전압 공급 라인 또는 어레이 접지전압 공급 라인임을 특징으로 하는 반도체 메모리 장치의 배치구조.
  14. 반도체 메모리 장치의 라인 배치 방법에 있어서:
    상기 반도체 메모리 장치내의 복수의 트위스트 비트라인 페어의 트위스트 영역 내에 메인 워드라인과 동일층에서 상기 메인 워드라인과 평행하게 도전성 금속 라인을 적어도 하나이상 형성함을 특징으로 하는 방법.
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