JP5690083B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。特に、ＤＲＡＭセルを備えた半導体記憶装置に関する。
微細加工技術やセル構造の工夫によってＤＲＡＭを初めとするメモリセルの１セル当たりの面積は益々小さくなり大容量の半導体記憶装置の実現が可能になって来ている。特に４Ｆ２セルを用いたＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、半導体基板の表面に柱状突起を設け、柱状突起の頂上にセル容量を接続し、柱状突起の側壁に設けたセルトランジスタを介して柱状突起の裾に設けた埋め込みビット線に接続する立体構造を用いてＤＲＡＭセルの面積を小さくすることが提案されている。
また、特許文献１には、ＳＲＡＭ等のフリップフロップ型メモリセルを備えた半導体集積回路において、ワード線の活性状態の時にそのワード線の電圧を電源電圧以下にするプルダウン回路を設け、活性状態のときのワード線の電圧が上昇し過ぎないように抑制し、スタティックノイズマージン特性の改善を図る半導体集積回路が記載されている。
特開２００８−２６２６３７号公報
以下の分析は本発明により与えられる。微細加工の技術が進むにつれて、選択するワード線とそのワード線に隣接する非選択のワード線との相対的な寄生容量が大きくなりワード線間の寄生容量により選択ワード線に隣接する非選択ワード線の電位が影響を受けるようになって来ている。たとえばＤＲＡＭであれば、非選択ワード線の電位が影響を受けるとＤＲＡＭセルの保持特性（リフレッシュ特性）が劣化する。特に４Ｆ２セルを用いたＤＲＡＭの場合、セルの構造上、ワード線間の寄生容量が（グランド電位等他の電位との容量に比べて）相対的に大きくなるので、何らかの対策が必要になる。
本発明の第１の側面による半導体記憶装置は、第１の方向に配線された複数のワード線と、前記複数のワード線を駆動するワード線ドライバと、前記複数のワード線それぞれの末端に接続され、当該ワード線に隣接するワード線が選択されるときに導通して当該ワード線を安定化電位に接続し、当該ワード線が選択されるときに非導通となる複数のワード線電位安定化トランジスタと、を備える。
本発明の第２の側面による半導体記憶装置は、第１の方向に配線された複数のワード線と、前記第１の方向と交差する第２の方向に配線された複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応して設けられた複数のＤＲＡＭセルを備えるメモリセルアレイと、前記複数のワード線を駆動するワード線ドライバと、前記複数のワード線それぞれに接続され、前記メモリセルアレイを間に挟んで、前記ワード線ドライバに対して前記第１の方向の反対側に配置され、当該ワード線に隣接するワード線が選択されるときに導通して当該ワード線を非選択電位に接続し、当該ワード線が選択されるときに非導通となる複数のワード線電位安定化トランジスタと、を備える。
本発明の第３の側面による半導体記憶装置は、第１の方向に配線された複数のワード線と、前記複数のワード線を駆動するワード線ドライバと、前記複数のワード線それぞれの末端に接続され、データの読み出し時に、当該ワード線に隣接するワード線が選択されるときに導通して当該ワード線を安定化電位に接続し、当該ワード線が選択されるときに非導通となる複数のワード線電位安定化トランジスタと、を備える。
本発明の第４の側面による半導体記憶装置は、
それぞれ第１の方向に延伸する複数のワード線を備え、各ワード線は第１の端部と第２の端部を含み、前記複数のワード線は前記第１の方向と交差する第２の方向に配置され、第１のエッジワード線と第２のエッジワード線と前記第１および第２のエッジワード線の間の１または２以上の中間ワード線とを含み、
前記複数のワード線のうちの対応するワード線の前記第１の端部にそれぞれ接続された複数のドライバを備え、前記複数のドライバのうちの選択されたドライバは前記複数のワード線のうちの選択されたワード線を活性レベルに駆動すると共に、前記複数のドライバの残りのドライバは前記複数のワード線の残りのワード線を非活性レベルに駆動し、
前記複数のワード線のうちの対応するワード線の前記第２の端部にそれぞれ接続された複数のトランジスタを備え、前記複数のトランジスタは、前記複数のワード線のうちの前記選択されたワード線に接続された一のトランジスタが非導通状態とされ、前記複数のワード線のうちの前記選択されたワード線に隣り合う残りのワード線の少なくとも一のワード線に接続された残りのトランジスタの少なくとも一のトランジスタが導通状態とされるように制御され、
前記複数のドライバは第１および第２のグループに分けられ、前記複数のトランジスタは第３および第４のグループに分けられ、前記第１のグループに属するドライバはそれぞれ前記複数のワード線の奇数番目のワード線に接続され、前記第２のグループに属するドライバはそれぞれ前記複数のワード線の偶数番目のワード線に接続され、前記第３のグループに属するトランジスタはそれぞれ前記複数のワード線の偶数番目のワード線に接続され、前記第４のグループに属するトランジスタはそれぞれ前記複数のワード線の奇数番目のワード線に接続され、前記第３のグループに属するトランジスタはそれぞれ前記第１のグループに属する一のドライバが前記複数のワード線のうちの対応する奇数番目のワード線を駆動する際に導通状態とされ、前記第４のグループに属するトランジスタはそれぞれ前記第２のグループに属する一のドライバが前記複数のワード線のうちの対応する偶数番目のワード線を駆動する際に導通状態とされ、
前記複数のトランジスタはそれぞれ前記複数のワード線のうちの対応するワード線と前記非活性レベルが供給されるポテンシャル線に接続され、導通状態とされると、前記非活性レベルを前記複数のワード線の対応するワード線に供給し、前記複数のワード線の残りのワード線はそれぞれ前記残りのドライバの対応するドライバと前記複数のトランジスタの対応するトランジスタにより前記非活性レベルに駆動され、
第１および第２の信号生成回路をさらに備え、前記第１の信号生成回路は第１の制御信号を生成して前記第３のグループに属するトランジスタをそれぞれ導通状態とし、前記第２の信号生成回路は第２の制御信号を生成して前記第４のグループに属するトランジスタをそれぞれ導通状態とし、
複数の付加トランジスタをさらに備え、前記複数の付加トランジスタは第５および第６のグループに分けられ、前記第５のグループに属する付加トランジスタはそれぞれ前記複数のワード線のうちの異なる２本の偶数番目のワード線の間に接続されると共に前記第１の制御信号に応じて導通状態とされ、前記第６のグループに属する付加トランジスタはそれぞれ前記複数のワード線のうちの異なる２本の奇数番目のワード線の間に接続されると共に前記第２の制御信号に応じて導通状態とされる。
本発明の第５の側面による半導体記憶装置は、
それぞれ第１の方向に延伸する複数のワード線を備え、前記複数のワード線は前記第１の方向と交差する第２の方向に配置され、奇数番目のワード線と偶数番目のワード線を含み、
前記第２の方向に延伸する複数のビット線を備え、前記複数のビット線は前記第１の方向に配置され、第１のエッジビット線と第２のエッジビット線と前記第１および第２のビット線の間の１または２以上の中間ビット線とを含み、
前記奇数番目および偶数番目のワード線の対応するワード線と前記複数のビット線の対応するビット線にそれぞれ結合される複数のメモリセルを備え、
複数の第１のドライバを含む第１のドライバアレイおよび複数の第２のドライバを含む第２のドライバアレイを備え、前記第１のドライバは前記奇数番目のワード線にそれぞれ接続される共に前記第２の方向に前記第１のエッジビット線に沿って配置され、前記第２のドライバは前記偶数番目のワード線にそれぞれ接続されると共に前記第２の方向に前記第２のエッジビット線に沿って配置され、前記第１および第２のドライバは、前記第１および第２のドライバの一のドライバが前記奇数番目および偶数番目のワード線の対応するワード線を活性レベルに駆動し、前記第１および第２のドライバの残りのドライバが前記奇数番目および偶数番目のワード線の残りのワード線をそれぞれ非活性レベルに駆動するように制御され、
前記第１のドライバアレイと前記第１のエッジビット線との間に配置され第１の制御信号がゲート端子に共通に供給される複数の第１のトランジスタを備え、前記第１の制御信号は前記複数の第１のトランジスタの一のトランジスタが前記奇数番目のワード線の対応するワード線を駆動する際に前記複数の第１のトランジスタをそれぞれ導通状態とし、前記複数の第１のトランジスタはそれぞれ前記偶数番目のワード線の対応する２本のワード線の間に接続され、前記偶数番目のワード線の前記対応する２本のワード線の一方のワード線は前記奇数番目のワード線の一のワード線に隣り合うように配置され、前記偶数番目のワード線の前記対応する２本のワード線の他方のワード線は前記奇数番目のワード線の前記一のワード線に隣り合うことなく前記奇数番目のワード線の他のワード線に隣り合うように配置され、
前記第２のドライバアレイと前記第２のエッジビット線との間に配置され第１の制御信号がゲート端子に共通に供給される複数の第２のトランジスタを備え、前記第２の制御信号は前記複数の第２のトランジスタの一のトランジスタが前記偶数番目のワード線の対応するワード線を駆動する際に前記複数の第２のトランジスタをそれぞれ導通状態とし、前記複数の第２のトランジスタはそれぞれ前記奇数番目のワード線の対応する２本のワード線の間に接続され、前記奇数番目のワード線の前記対応する２本のワード線の一方のワード線は前記偶数番目のワード線の一のワード線に隣り合うように配置され、前記奇数番目のワード線の前記対応する２本のワード線の他方のワード線は前記偶数番目のワード線の前記一のワード線に隣り合うことなく前記偶数番目のワード線の他のワード線に隣り合うように配置されている。
本発明の第６の側面による半導体記憶装置は、
それぞれ第１の方向に延伸する複数のワード線を備え、前記複数のワード線は前記第１の方向と交差する第２の方向に配置され、奇数番目のワード線と偶数番目のワード線を含み、
それぞれ前記第２の方向に延伸する複数のビット線を備え、前記複数のビット線は前記第１の方向に配置され、第１のエッジビット線と第２のエッジビット線と前記第１および第２のビット線の間に１または２以上の中間ビット線を含み、
前記奇数番目および偶数番目のワード線の対応するワード線と前記複数のビット線の対応するビット線にそれぞれ結合される複数のメモリセルを備え、
複数の第１のドライバを含む第１のドライバアレイおよび複数の第２のドライバを含む第２のドライバアレイを備え、前記第１のドライバは前記奇数番目のワード線にそれぞれ接続される共に前記第２の方向に前記第１のエッジビット線に沿って配置され、前記第２のドライバは前記偶数番目のワード線にそれぞれ接続されると共に前記第２の方向に前記第２のエッジビット線に沿って配置され、前記第１および第２のドライバは、前記第１および第２のドライバの一のドライバが前記奇数番目および偶数番目のワード線の対応するワード線を活性レベルに駆動し、前記第１および第２のドライバの残りのドライバが前記奇数番目および偶数番目のワード線の残りのワード線をそれぞれ非活性レベルに駆動するように制御され、
前記活性レベルが供給されるポテンシャル線を備え、
前記第１のドライバアレイと前記第１のエッジビット線の間に配置された複数の第１のトランジスタを備え、前記複数の第１のトランジスタはそれぞれ前記偶数番目のワード線の対応するワード線と前記ポテンシャル線の間に接続され、前記偶数番目のワード線の前記対応するワード線に隣り合う奇数番目のワード線の対応するワード線に接続されたゲート端子を有し、前記奇数番目のワード線の前記対応するワード線が前記複数の第１のドライバの対応するドライバにより前記活性レベルに駆動されると、前記偶数番目のワード線の前記対応するワード線は前記複数の第１のトランジスタおよび前記複数の第２のトランジスタの対応するトランジスタにより前記非活性レベルが供給され、
前記第２のドライバアレイと前記第２のエッジビット線の間に配置された複数の第２のトランジスタを備え、前記複数の第２のトランジスタはそれぞれ前記奇数番目のワード線の対応するワード線と前記ポテンシャル線の間に接続され、前記奇数番目のワード線の前記対応するワード線に隣り合う偶数番目のワード線の対応するワード線に接続されたゲート端子を有し、前記偶数番目のワード線の前記対応するワード線が前記複数の第２のドライバの対応するドライバにより前記活性レベルに駆動されると、前記奇数番目のワード線の前記対応するワード線は前記複数の第２のトランジスタおよび前記複数の第１のトランジスタの対応するトランジスタにより前記非活性レベルが供給される。
本発明によれば、当該ワード線に隣接するワード線が選択されるときに導通し、当該ワード線を安定化電位に接続するワード線電位安定化トランジスタをワード線ドライバから見てワード線の末端、または、メモリセルアレイを隔ててワード線ドライバとは反対側に配置するので、ワード線間の寄生容量が相対的に大きくても非選択のワード線の電位を安定化できる。
本発明の実施例１による半導体記憶装置のメモリセルアレイ部のブロック図である。 実施例１による（ａ）半導体記憶装置全体のブロック図と、（ｂ）メモリバンクの内部構成を示すブロック図である。 実施例１による（ａ）ワード線電位安定化回路の一部の回路配置例を示すレイアウト図と（ｂ）その等価回路図である。 実施例１によるメモリセルアレイの構造を示す平面図である。 図４のメモリセルアレイの（ａ）Ａ−Ａ断面図と、（ｂ）Ｂ−Ｂ断面図である。 実施例１による効果を示すシミュレーション波形図である。 実施例２による（ａ）ワード線電位安定化回路の一部の回路配置例を示すレイアウト図と（ｂ）その等価回路図である。 実施例３による（ａ）ワード線電位安定化回路の一部の回路配置例を示すレイアウト図と（ｂ）その等価回路図である。 実施例４によるワード線電位安定化回路の一部の回路の構成を示すブロック図である。
本発明の実施形態の概要について説明する。一実施形態では、ワード線ドライバにより駆動されるワード線の末端にワード線電位安定化トランジスタを設け、当該ワード線に隣接するワード線が選択されるときに当該ワード線の電位を安定化電位（非選択レベル）に接続する。ワード線ドライバは、非選択のとき、当該ワード線を非選択レベルに設定するが、ワード線間の寄生容量によって隣接する選択ワード線の電位変動の影響を受けて非選択ワード線の電位が浮き上がる。この電位の浮き上がりは、ワード線ドライバの近傍よりワード線の末端での浮き上がりが顕著になる。非選択ワード線の電位の上昇は、半導体記憶装置がＤＲＡＭの場合、セルＶｔ性のリークが生じ、リフレッシュ特性を悪化させる。また、半導体記憶装置がＳＲＡＭの場合、動作マージンを減少させる。
特に、メモリセルの最小寸法をＦとしたときに、セルのＸ方向とＹ方向の寸法が共に２Ｆでありメモリセル１個当たりの面積ＳがＳ＝４×Ｆ２となる４Ｆ２構造のＤＲＡＭセルを用いたＤＲＡＭの場合、隣接するワード線（サブワード線）間に、従来のＤＲＡＭセル構造（６Ｆ２セルや８Ｆ２セル）のようなコンタクトを配置しない。隣接するワード線（サブワード線）は層間膜を介するだけでメモリセルアレイ（ＭＡＴ）の長さ分並行して配線される。また、ワード線は半導体基板に形成するピラー（柱、縦型ＭＯＳトランジスタのチャネルができるところ。図４、図５の７１Ｐ参照。詳しくは実施例で説明。）を挟み込む構造のため、ワード線間のピッチである「２Ｆ」に対してワード線幅の割合が大きく、ワード線間の間隔が狭い（図４、図５（ｂ）のｄ参照）。
このため、４Ｆ２構造のＤＲＡＭセルを用いる場合、ワード線の全容量成分における隣接ワード線とのカップル容量成分が従来セル構造に対して桁違いに大きくなる。したがって、活性ワード線に隣接する非活性ワード線は隣接するワード線の活性化時に、隣接する選択ワード線からノイズを受け非選択レベルに固定されるべきであるワード線の電位が浮いてしまう。ワード線が浮かないようにするには、ワード線の抵抗を下げることが有効であるが、ワード線の配線幅や厚さを増やすことによりワード線の抵抗を下げようとすると、却ってワード線間の寄生容量を増加させてしまう。
この問題に対して、一実施形態の半導体記憶装置は、ワード線ドライバに接続されるワード線の末端にワード線電位安定化トランジスタを接続し、隣接するワード線が選択されるときに、ワード線電位安定化トランジスタを導通させ、当該ワード線の電位を安定化電位（非選択レベル電位）に固定する。また、ワード線電位安定化トランジスタは当該ワード線が選択されるときは非導通になるように制御される。
以下、本発明の実施例について、図面を参照してさらに詳しく説明する。
図２（ａ）は、実施例１の半導体記憶装置全体のチップ配置を示すブロック図である。
図２（ａ）の半導体記憶装置１０はＤＲＡＭ（ダイナミックランダムアクセスメモリ）であり、半導体記憶装置１０の全体の構成は、制御回路（ＣＮＴＬ）１１と、入出力回路（ＤＱＣ）１２とメモリバンク（ＢＡＮＫ）２０とに大きく分けられる。また、それらの外側の半導体チップの周辺には、外周部１３が設けられる。
制御回路（ＣＮＴＬ）１１には、クロック、アドレス、制御信号が半導体記憶装置１０外から入力され、半導体記憶装置１０全体の動作モードの決定やアドレスのプリデコード等が行われる。
入出力回路（ＤＱＣ）１２は、入出力バッファ等を備え、半導体記憶装置１０外部からライトデータが入力され、半導体記憶装置１０外部へリードデータを出力する。
メモリバンク（ＢＡＮＫ）２０には、図２（ｂ）に示すように複数のメモリセルアレイ部３０がマトリクス状に配置される。後で詳しく説明するようにメモリセルアレイ部３０には、メモリセルアレイそのものの他、メモリセルアレイ毎に設けられるサブワード線デコーダ、サブワード線安定化回路、センスアンプ部、クロスエリア等の周辺回路が含まれる。メモリバンク２０内にマトリクス状に設けるメモリセルアレイ部３０の行と列の数については、必要なメモリ容量に合わせて必要なだけの数の行と列が設けられる。
また、メモリバンク（ＢＡＮＫ）２０内のＹ方向（横軸方向）の外周部には、Ｘデコーダ（行デコーダ）及びアクセス制御回路（ＸＤＥＣ、ＡＣＣ）２１が設けられる。Ｘデコーダ及びアクセス制御回路２１から各Ｙ方向に配置された複数のメモリセルアレイ部３０へ複数のメインワード線２４が配線されている。図２（ｂ）には、一部のメインワード線のみを図示している。Ｘデコーダ及びアクセス制御回路２１は、外部から与えられたロウアドレスに基づいて、複数のメインワード線２４の中から選択されたメインワード線を活性化する。また、メインワード線２４の活性化は、アクセス制御回路の制御の基に行われる。
また、メモリバンク（ＢＡＮＫ）２０内のＸ方向（縦軸方向）の外周部には、列デコーダ（ＹＤＥＣ）２２及びメインアンプ列（ＭＡＡ）２３が設けられる。列デコーダ（ＹＤＥＣ）２２は外部から与えられたカラムアドレスに基づいて、選択されたメモリバンクとの間でデータのリードライトを制御する。また、メインアンプ列は、外部からメモリセルアレイ部３０にライトするデータを増幅してメモリセルアレイ部３０に伝えると共に、メモリセルアレイ部３０から読み出したデータを増幅して外部へ出力する。
次に、図１を用いて、メモリセルアレイ部３０の内部の構成と動作について説明する。各メモリセルアレイ部３０は、メモリセルアレイ３１とその周辺回路により構成される。周辺回路には、メモリセルアレイ３１のＹ方向（横軸方向）の両脇に配置されたサブワード線ドライバ部３２Ｌ、３２Ｒと、サブワード線電位安定化回路３３Ｌ、３３Ｒと、Ｘ方向（縦軸方向）の両脇に配置されたセンスアンプ部３４Ｕ、３４Ｄが含まれる。さらに、周辺回路には、Ｙ方向に配置されたサブワード線ドライバ部３２Ｌ、３２Ｒ及びサブワード線電位安定化部３３Ｌ、３３Ｒと、Ｘ方向に配置されたセンスアンプ部３４Ｕ、３４Ｄに挟まれたコーナーには、クロスエリア３６が含まれる。なお、センスアンプ部３４Ｕ、３４Ｄは、マトリクス状に配置された複数のメモリセルアレイ部のうち、当該センスアンプ部を挟んでＸ方向に隣接して配置された他のメモリセルアレイ部と共有される。
メモリセルアレイ３１内にはＹ方向に複数のサブワード線ＳＷＬＸ、ＳＷＬ０〜ＳＷＬ４が配線されている。また、各サブワード線と交差するＸ方向には、複数のビット線Ｂｋ−２〜Ｂｋ＋３が配線されている。１つのメモリセルアレイ当たりのサブワード線の数とビット線の数は、必要とするメモリ容量に合わせて決めることができる。図１には、一部のサブワード線と一部のビット線のみを図示する。
この複数のサブワード線ＳＷＬＸ、ＳＷＬ０〜ＳＷＬ４と複数のビット線Ｂｋ−２〜Ｂｋ＋３との交点には、セルトランジスタ４１ａ〜４１ｄとセル容量４２ａ〜４２ｄから構成されるＤＲＡＭセルがそれぞれ接続されている。各メモリセルトランジスタ４１ａ〜４１ｄのソースドレイン端の一端は、対応するビット線に接続され、ソースドレイン端の他端は、一端が基準電位に接続されたセル容量の他端に接続される。また、各メモリセルトランジスタ４１ａ〜４１ｄのゲートは対応するサブワード線に接続される。なお、実際には、各サブワード線ＳＷＬＸ、ＳＷＬ０〜ＳＷＬ４等と各ビット線Ｂｋ−２〜Ｂｋ＋３等との各交点に対応してＤＲＡＭセルが設けられるが、図１では、サブワード線ＳＷＬ１、ＳＷＬ２と、ビット線Ｂｋ、Ｂｋ＋１との交点にそれぞれ対応して設けられる４つのＤＲＡＭセルのみを記載し、その他のサブワード線とビット線との交点に対応して設けられるＤＲＡＭセルは記載を省略している。
メモリセルアレイ３１のＹ方向の両脇には、サブワード線ドライバ部３２Ｌ、３２Ｒが設けられる。メモリセルアレイ３１に配線された複数のサブワード線ＳＷＬＸ、ＳＷＬ０〜ＳＷＬ４は、一本ずつ交互にサブワード線ドライバ部３２Ｌまたは３２Ｒに接続される。したがって、サブワード線ドライバ部３２Ｌに接続されたサブワード線（例えばＳＷＬ２）に隣接して配置されたサブワード線（例えばＳＷＬ１とＳＷＬ３）はサブワード線ドライバ部３２Ｌには接続されず、サブワード線ドライバ部３２Ｒに接続される。同様に、サブワード線ドライバ部３２Ｒに接続されたサブワード線（例えばＳＷＬ１）に隣接して配置されたサブワード線（例えばＳＷＬ０とＳＷＬ２）はサブワード線ドライバ部３２Ｌには接続されず、サブワード線ドライバ部３２Ｒに接続される。
サブワード線ドライバ部３２Ｌ、３２Ｒは、それぞれサブワード線毎に設けられたサブワード線ドライバを備えている。図１には、サブワード線ＳＷＬ２に接続されるサブワード線ドライバと、サブワード線ＳＷＬ１に接続されるサブワード線ドライバのみを図示する。サブワード線ドライバ内部の回路構成をサブワード線ＳＷＬ２に接続されたサブワード線ドライバを例に説明すると、ゲートが反転メインワード線ＭＷＬＢに、ソースがサブワード選択線ＦＸ２に、ドレインがサブワード線ＳＷＬ２に接続されたＰ型ＭＯＳトランジスタ５１Ｌと、ゲートが反転メインワード線ＭＷＬＢにソースが電源ＶＫＫにドレインがサブワード線ＳＷＬ２に接続されたＮ型ＭＯＳトランジスタ５２Ｌと、ゲートがサブワード選択線ＦＸ２Ｂにソースが電源ＶＫＫにドレインがサブワード線ＳＷＬ２に接続されたＮ型ＭＯＳトランジスタ５３Ｌにより構成される。なお、サブワード選択線ＦＸ２Ｂは、サブワード選択線ＦＸ２の反転信号である。また、反転メインワード線ＭＷＬＢは選択されたときにロウレベルとなり非選択のときハイレベルとなるメインワード線である。このサブワード線ドライバは、反転メインワード線ＭＷＬＢがロウレベルでサブワード選択線ＦＸ２がハイレベルのときにサブワード線ＳＷＬ２を活性化してハイレベルにする。それ以外のときは、サブワード線ＳＷＬ２をＶＫＫレベルに非活性化する。なお、ＶＫＫは、外部から与えられる電源である低電源電圧ＶＳＳよりさらに低い電圧の電源（たとえば、−０．４Ｖ）であり、半導体記憶装置１０の内部で生成される電源である。
また、サブワード線ドライバ部３２Ｒに配置されたサブワード線ＳＷＬ１を駆動するサブワード線ドライバも上記サブワード線ＳＷＬ２を駆動するサブワード線ドライバと同様な構成である。サブワード線ドライバ部３２Ｌと３２Ｒが駆動する複数のサブワード線には、それぞれサブワード線ＳＷＬＸ、ＳＷＬ０〜ＳＷＬ４等に対応してそれぞれサブワード線ドライバが設けられる。その回路構成はすべて同一であるが、各サブワード線ドライバは、反転メインワード線ＭＷＬＢまたは、サブワード選択線（ＦＸ１、ＦＸ２等）のどちらの入力信号がそれぞれ異なっており、１つのメモリセルアレイ３１に対して設けられた複数のサブワード線ドライバ（サブワード線ドライバ部３２Ｌまたは３２Ｒ内のサブワード線ドライバ）のうち、同時に活性化するのは、一つのサブワード線トライバであり、同時に選択されるサブワード線は、１本である。
また、メモリセルアレイ３１とサブワード線ドライバ部３２Ｌ及び３２Ｒの間には、サブワード線電位安定化回路３３Ｌ、３３Ｒが設けられている。サブワード線ドライバ３２Ｌに一端が接続されたサブワード線の末端はメモリアレイ３１を横切ってサブワード線電位安定化回路３３Ｒまで延びており、サブワード線電位安定化回路３３Ｒ内に設けられたサブワード線電位安定化トランジスタのドレインに接続されている。例えば、サブワード線ドライバ部３２Ｌに接続されたサブワード線ＳＷＬ２は、メモリセルアレイ３１を横切ってサブワード線電位安定化回路３３Ｒまで延び、サブワード線電位安定化トランジスタ５４Ｒのドレインに接続されている。サブワード線電位安定化トランジスタ５４Ｒのソースは、電源ＶＫＫに接続され、ゲートは、クロスエリア３６に配置された安定化回路制御信号生成回路５５Ｒが出力する制御信号ＰＤＥに接続される。サブワード線電位安定化トランジスタ５４ＲはＮ型ＭＯＳトランジスタであり、制御信号ＰＤＥがハイレベルのとき、導通し、対応するサブワード線ＳＷＬ２を電源ＶＫＫにプルダウンする。サブワード線電位安定化トランジスタ５４Ｒは制御信号ＰＤＥがロウレベルのときは非導通となる。
同様に、サブワード線ドライバ３２Ｒに一端が接続されたサブワード線の末端はメモリアレイ３１を横切ってサブワード線電位安定化回路３３Ｌまで延びており、サブワード線電位安定化回路３３Ｌ内に設けられたサブワード線電位安定化トランジスタのドレインに接続されている。例えば、サブワード線ドライバ部３２Ｒに接続されたサブワード線ＳＷＬ１は、メモリセルアレイ３１を横切ってサブワード線電位安定化回路３３Ｌまで延び、サブワード線電位安定化トランジスタ５４Ｌのドレインに接続されている。サブワード線電位安定化トランジスタ５４Ｌのソースは、電源ＶＫＫに接続され、ゲートは、クロスエリア３６に配置された安定化回路制御信号生成回路５５Ｌが出力する制御信号ＰＤＯに接続される。サブワード線電位安定化トランジスタ５４ＬはＮ型ＭＯＳトランジスタであり、制御信号ＰＤＯがハイレベルのとき、導通し、対応するサブワード線ＳＷＬ１を電源ＶＫＫにプルダウンする。サブワード線電位安定化トランジスタ５４Ｌは制御信号ＰＤＯがロウレベルのときは非導通となる。
メモリセルアレイ３１のビット線方向（Ｘ方向）の端には、それぞれセンスアンプ部３４Ｕ、３４Ｄが設けられている。センスアンプ部３４Ｕ、３４Ｄには、それぞれ対応するビット線Ｂｋ−２〜Ｂｋ＋３等に接続された複数のセンスアンプを備えている。図１では、ビット線Ｂｋ＋１に接続されたセンスアンプ３５Ｕとビット線Ｂｋに接続されたセンスアンプ３５Ｄのみを図示する。なお、各ビット線Ｂｋ−２〜Ｂｋ＋３は１本毎に交互にビット線方向の両端に設けられたセンスアンプ部３４Ｕと３４Ｄに設けられたセンスアンプ（３５Ｕ、３５Ｄ等）に接続されている。
センスアンプ３５Ｕは、メモリセルアレイ３１のビット線Ｂｋ＋１以外にセンスアンプ部３４Ｕを挟んでメモリセルアレイ３１とは反対型に配置された別のメモリセルアレイのビット線ＢＵにも接続されている。同様に、センスアンプ３５Ｄは、メモリセルアレイ３１のビット線Ｂｋ以外にセンスアンプ部３４Ｄを挟んでメモリセルアレイ３１とは反対型に配置された別のメモリセルアレイのビット線ＢＤにも接続されている。
クロスエリア３６には、サブワード線電位安定化回路３３Ｌ、３３Ｒをそれぞれ制御する安定化回路制御信号生成回路５５Ｌ、５５Ｒが設けられる。安定化回路制御信号生成回路５５Ｌは、サブワード線ドライバ部３２Ｌに入力されるサブワード選択線（ＦＸ２等）、メインワード線等をデコードし、サブワード線ドライバ部３２Ｌがいずれかのサブワード線を活性化するときに制御信号ＰＤＯとしてハイレベルを出力し、サブワード線ドライバ部３２Ｌがいずれのサブワード線も活性化しないときは、制御信号ＰＤＯとしてロウレベル（ＶＫＫレベル）を出力する。すなわち、サブワード線ドライバ部３２Ｌがいずれかのサブワード線を活性化させるときに、活性化されるサブワード線に隣接して配置されるサブワード線を含めて、サブワード線ドライバ部３２Ｌとはメモリセルアレイ３１を間に挟んで反対側に配置されているサブワード線ドライバ部３２Ｒに接続されている複数のサブワード線（ＳＷＬＸ、ＳＷＬ１、ＳＷＬ３等）の末端を一斉にプルダウンするようにサブワード線電位安定化回路３３Ｌを制御する。
同様に、安定化回路制御信号生成回路５５Ｒは、サブワード線ドライバ部３２Ｒに入力されるサブワード選択線（ＦＸ１等）、メインワード線等をデコードし、サブワード線ドライバ部３２Ｒがいずれかのサブワード線を活性化するときに制御信号ＰＤＥとしてハイレベルを出力し、サブワード線ドライバ部３２Ｒがいずれのサブワード線も活性化しないときは、制御信号ＰＤＥとしてロウレベル（ＶＫＫレベル）を出力する。すなわち、サブワード線ドライバ部３２Ｒがいずれかのサブワード線を活性化させるときに、活性化されるサブワード線に隣接して配置されるサブワード線を含めて、サブワード線ドライバ部３２Ｒとはメモリセルアレイ３１を間に挟んで反対側に配置されているサブワード線ドライバ部３２Ｌに接続されている複数のサブワード線（ＳＷＬ０、ＳＷＬ２、ＳＷＬ４等）の末端を一斉にプルダウンするようにサブワード線電位安定化回路３３Ｒを制御する。
次に、図１のメモリセルアレイ部３０の動作について説明する。外部からロウアドレスが与えられる前は、メモリセルアレイ３１のすべてのサブワード線は非選択となり、電源ＶＫＫと同一電圧に設定される。この状態では、メモリセルアレイ３１の各メモリセルの容量に蓄えられた電荷は保持される。
外部から与えられるロウアドレスが確定し、特定のサブワード線（たとえばＳＷＬ２）がサブワード線ドライバ部３２Ｒ、３２Ｌにより選択されたとする。そうすると選択されたサブワード線（ＳＷＬ２）が活性化しハイレベルを出力する。このとき、サブワード線安定化回路を設けない場合は、活性化されるサブワード線（ＳＷＬ２）に隣接するサブワード線（ＳＷＬ１とＳＷＬ３）はサブワード線間の寄生容量により、選択されたサブワード線（ＳＷＬ２）の活性化に伴いサブワード線の電位が浮き上がる。
しかし、サブワード線安定化回路３３Ｌ、３３Ｒを設けることにより、サブワード線安定化回路３３Ｌ、３３Ｒは、活性化するザブワード線（ＳＷＬ２）に隣接するサブワード線（ＳＷＬ１、ＳＷＬ３）の末端の電位をＶＫＫ電位に固定する。なお、実施例１では、サブワード線安定化回路３３Ｌ、３３Ｒの回路を簡単化するため、安定化回路制御信号生成回路５５Ｌ、５５Ｒにより、サブワード線トライバ部３２Ｌがいずれかのサブワード線を活性化する場合には、安定化回路制御信号生成回路５５Ｌは、制御信号ＰＤＯを活性化し、サブワード線の末端がサブワード線安定化回路３３Ｌに接続されている複数のサブワード線を一斉にＶＫＫ電位に固定する。また、逆に、サブワード線トライバ部３２Ｒがいずれかのサブワード線を活性化する場合には、安定化回路制御信号生成回路５５Ｒは、制御信号ＰＤＥを活性化し、サブワード線の末端がサブワード線安定化回路３３Ｒに接続されているサブワード線を一斉にＶＫＫ電位に固定する。上記制御によれば、活性化するサブワード線に隣接しないサブワード線の末端もＶＫＫ電位に固定されるが、元々活性化するサブワード線以外のサブワード線の電位はＶＫＫであるので、特に問題は生じない。上記回路構成により、比較的簡単な回路の追加で、選択サブワード線に隣接する非選択サブワード線の（サブワード線ドライバから最も離れた）末端の電位を固定化する。
図３（ａ）は、サブワード電位安定化回路３３Ｌの一部の回路配置を示すレイアウト図である。また、図３（ｂ）はその等価回路図である。図３（ａ）において、サブワード線ＳＷＬ０〜ＳＷＬ７に沿って図の範囲外の右側には、メモリセルアレイ３１が配置され、図の範囲外の左側には、サブワード線ドライバ３２Ｌが配置され、サブワード線電位安定化回路３３Ｌは、メモリセルアレイ３１とサブワード線ドライバ３２Ｌとの間に配置されている。サブワード線ＳＷ０〜ＳＷＬ７はそれぞれメモリセルアレイ３１に接続される。また、順番に配線されたサブワード線ＳＷ０〜ＳＷＬ７のうち、１個おきのＳＷＬ０、ＳＷＬ２、ＳＷＬ４、ＳＷＬ６は図示しないサブワード線ドライバ３２Ｌに接続されている。残りのサブワード線ＳＷＬ１、ＳＷＬ３、ＳＷＬ５、ＳＷＬ７はメモリセルアレイ３１
を挟んで反対側に配置されるサブワード線ドライバ３２Ｒに接続されている
サブワード線ＳＷＬ０〜ＳＷＬ７と交差する方向にワード線電位安定化トランジスタ制御信号線ＰＤＯａ、ＰＤＯｂ及び電源配線ＶＫＫが配線されている。制御信号線ＰＤＯａとＰＤＯｂは、共に安定化回路制御信号生成回路５５Ｌが出力する同電位の信号線である。また、この制御信号線ＰＤＯａ、ＰＤＯｂ及び電源配線ＶＫＫはゲート電極と同一配線層の配線である。
また、制御信号線ＰＤＯｂとサブワード線ＳＷＬ１とＳＷＬ５とが交差する周辺の半導体基板の表面、制御信号線ＰＤＯａとサブワード線ＳＷＬ３とＳＷＬ７とが交差する周辺の半導体基板の表面には、Ｎ型の相対的に高濃度な拡散層であるＮ＋拡散層が形成されている。
さらにサブワード線ＳＷＬ１及びＳＷＬ５と交差する制御信号線ＰＤＯｂの直下には、トランジスタＴ１とＴ５のチャンネルが形成されている。同様に、サブワード線ＳＷＬ３及びＳＷＬ７と交差する制御信号線ＰＤＯａの直下には、トランジスタＴ３とＴ７のチャンネルが形成されている。上記Ｎ＋拡散層のうち、制御信号線ＰＤＯｂよりメモリセルアレイ３１側の領域６１Ｒには、トランジスタＴ１とＴ５のそれぞれドレイン領域が形成され、制御信号線ＰＤＯａと電源配線ＶＫＫに挟まれる領域６１Ｌには、トランジスタＴ３とＴ７のそれぞれドレイン領域が形成されている。さらに、制御信号線ＰＤＯａと制御信号線ＰＤＯｂとの間の領域６２は、トランジスタＴ１、Ｔ３、Ｔ５、Ｔ７のソース領域６２が形成されている。ソース領域６２とＶＫＫ配線は、コンタクト６３と配線を介して接続されている。また、メモリセルアレイ３１方向から配線されるサブワード線ＳＷＬ１、ＳＷＬ３、ＳＷＬ５、ＳＷＬ７の末端は、コンタクト６３を介してそれぞれトランジスタＴ１、Ｔ３、Ｔ５、Ｔ７のドレインへと接続されている。なお、安定化制御信号生成回路５５Ｌの構成によっては、制御信号線ＰＤＯａ、ＰＤＯｂが、それぞれ別な制御信号線であってもよい。
図４は、実施例１によるメモリセルアレイ３１の一部の領域を示す平面図であり、図５（ａ）はそのＡ−Ａ断面図であり、図５（ｂ）はそのＢ−Ｂ断面図である。実施例１のＤＲＡＭセルの構造について、図４と図５を用いて説明する。Ｐ型半導体基板７１に、埋め込みビット線７３が形成されている。埋め込みビット線７３は熱酸化膜７４によりＰ型半導体基板７１とは絶縁して形成されている。Ｐ型半導体基板の表面には一部が突出した半導体ピラーが設けられ、その先端は図示しない容量電極へと接続されている。また、埋め込みビット線７３と半導体ピラー７１Ｐとの間にはシリサイドからなる埋め込みビット線接続部７７が設けられ、半導体ピラー７１Ｐを対応する埋め込みビット線７３に接続している。埋め込みビット線の表面にはＨＤＰからなる絶縁膜７８が形成されている。さらに、絶縁膜７８のさらに上部の半導体ピラー７１Ｐの側壁にはゲート酸化膜を隔ててセルトランジスタのゲート電極となるサブワード線７９Ｕ、７９Ｄが配線されている。
上記ＤＲＡＭセルは、ビット線間及びワード線間が最小間隔２Ｆで配置することが可能ないわゆる４Ｆ２セルの構造である。上記構成によれば、各半導体ピラーの側壁に形成されるサブワード線７９Ｕ、７９Ｄは短い間隔を置いて（図４、図５（ｂ）のｄを参照。）並走するので、サブワード線間にセルコンタクトを配置する従来の６Ｆ２セルや８Ｆ２セルのレイアウト構造と比べるサブワード線間の距離は小さい。したがって、サブワード線間の寄生容量が大きくなることは避けられない。たとえば、表１に示すように、６Ｆ２セルを用いたレイアウトでは、サブワード線の寄生容量全体のうちで隣接するサブワード線との寄生容量の比率が１％以下であるのに対して、実施例１のように４Ｆ２セルを用いたレイアウトでは、サブワード線の寄生容量全体のうちで隣接するサブワード線との寄生容量の比率が１５〜２０％にも及ぶ。
Figure 0005690083
したがって、実施例１のように４Ｆ２構造のＤＲＡＭセルを用いてレイアウトする場合には、面積が小さくなる４Ｆ２セルを用いるレイアウトの利点を生かしたまま、隣接するサブワード線による影響を効果的に抑制する効果が得られる。
次に実施例１の効果について説明する。図６は、図４、図５のような４Ｆ２のＤＲＡＭセルを用いた場合において、サブワード線電位安定化トランジスタを設けない場合と、実施例１のようにサブワード線電位安定化トランジスタを設けた場合の選択サブワード線に隣接するサブワード線電位のシミュレーション波形の比較図である。図６に示すとおり、安定化トランジスタを設けない場合は、選択サブワード線が活性化すると、選択サブワード線に隣接する非選択サブワード線の電位は、ピーク値で約２５４ｍＶ、ＶＫＫ電位（−０．４Ｖ）から浮き上がる。それに対して、実施例１のようにサブワード線電位安定化トランジスタを設けることにより、選択サブワード線に隣接する非選択サブワード線の電位のＶＫＫ電位からの浮き上がりを、ピーク値で約１０９ｍＶに抑えることができる。これにより、非選択ワード線の浮き上がりによるセル容量のリーク電流を抑制することができ、メモリセルのデータ保持時間、リフレッシュ特性を改善することができる。
なお、実施例１では、半導体記憶装置１０の内部に複数のメモリバンク２０を設け、各メモリバンクがマトリクス状に構成された複数のメモリセルアレイ部３０により構成されている記憶容量の大きな半導体記憶装置の例を示したが、たとえば、全体でメモリセルアレイが一つしかない小容量の半導体記憶装置に適用することも可能である。その場合、メモリセルアレイ毎にメインワード線をサブワード線に分割する必要はないので、実施例１のサブワード線をそのままワード線に適用することができる。
図７は、実施例２による半導体記憶装置の（ａ）ワード線電位安定化回路の一部の回路配置例を示すレイアウト図と（ｂ）その等価回路図である。実施例２の半導体記憶装置の構成は、サブワード線電位安定化回路の内部構成とレイアウトを除いては、実施例１の構成と同一であるので、実施例１と異なる部分のみを説明し、実施例１とほぼ同一である部分について、同一の符号を付し、詳細な説明は省略する。
図７に示す実施例２の半導体記憶装置では、制御信号線ＰＤＯｂ（ゲート電極と同一配線層の配線）がドレイン領域６１Ｒのサブワード線ＳＷＬ３の下まで延びており、サブワード線ＳＷＬ１に接続されたトランジスタＴ１のドレイン領域とサブワード線ＳＷＬ５に接続されたトランジスタＴ５のドレイン領域との間に新たに設けたＮ型ＭＯＳトランジスタＴ１５のチャンネルが形成されている。
同様に、制御信号線ＰＤＯａのゲート電極と同一配線層の配線がドレイン領域６１Ｌのサブワード線ＳＷＬ４とＳＷＬ６との間の領域まで延びており、サブワード線ＳＷＬ３に接続されたトランジスタＴ３のドレイン領域とサブワード線ＳＷＬ７に接続されたトランジスタＴ７のドレイン領域との間に新たに設けたＮ型ＭＯＳトランジスタＴ３７のチャンネルが形成されている。
上記実施例２によれば、特定のサブワード線（例えばＳＷＬ２）が活性化するときに、その特定のサブワード線（ＳＷＬ２）に隣接するサブワード線（ＳＷＬ１とＳＷＬ３）はいずれも特定のサブワード線（ＳＷＬ２）に隣接しないサブワード線（ＳＷＬ５とＳＷＬ７）とサブワード線電位安定化トランジスタ（Ｔ１５、Ｔ３７）により接続されるので、選択サブワード線に隣接するサブワード線の電位を非選択電位により安定化させることができる。また、実施例１の図３と実施例２の図７を比較して理解できるように、実施例１に対して、サブワード線電位安定化トランジスタＴ１５、Ｔ３７がさらに追加になっているが、サブワード線電位安定化トランジスタＴ１５、Ｔ３７の追加によるレイアウト面積の増加はない。
図８は、実施例３による半導体記憶装置の（ａ）ワード線電位安定化回路の一部の回路配置例を示すレイアウト図と（ｂ）その等価回路図である。実施例３の半導体記憶装置の構成は、サブワード線電位安定化回路の内部構成とレイアウトを除いては、実施例１の構成と同一であるので、実施例１と異なる部分のみを説明し、実施例１とほぼ同一である部分について、同一の符号を付し、詳細な説明は省略する。
実施例１では、各サブワード線電位安定化トランジスタＴ１、Ｔ３、Ｔ５、Ｔ７は、対応するサブワード線（ＳＷＬ１、ＳＷＬ３、ＳＷＬ５、ＳＷＬ７）を電源ＶＫＫに接続していた。それに対して実施例３のサブワード線電位安定化トランジスタＴ３Ｕ、Ｔ１５、Ｔ３７、Ｔ５Ｄは、選択サブワード線に隣接する非選択のサブワード線を選択サブワード線に隣接しない他のザブワード線に接続している。そのように接続することによりサブワード線電位安定化回路３３Ｌ、３３Ｒへの電源ＶＫＫの配線を不要としている。図８（ａ）に示すように、図３（ａ）と対比して電源ＶＫＫの配線が不要になった分、サブワード線電位安定化回路３３Ｌ、３３Ｒのレイアウト面積を小さくすることができる。
実施例３では、例えば、サブワード線ドライバ部３２Ｌがいずれかのサブワード線を選択して活性化させる場合は、クロスエリア３６に配置された安定化制御信号生成回路５５Ｌは、制御信号線ＰＤＯを活性化させる。制御信号線ＰＤＯが活性化されると、図８（ｂ）のサブワード線電位安定化トランジスタＴ３Ｕ、Ｔ３７、Ｔ１５、Ｔ５Ｄはいずれも導通する。
例えば、サブワード線ドライバ部３２Ｌがサブワード線ＳＷＬ４を選択した場合、サブワード線ＳＷＬ４に隣接するサブワード線ＳＷＬ３は、サブワード線電位安定化トランジスタＴ３Ｕ、Ｔ３７が導通することにより、サブワード線ＳＷＬ３をサブワード線ＳＷＬ４に隣接しないサブワード線ＳＷＬ７および図示しない非選択サブワード線に接続する。非選択サブワード線のサブワード線ドライバ部３２Ｒはサブワード線を電源電圧ＶＫＫに接続しているので、サブワード線ＳＷＬ３は安定化電位（電源ＶＫＫの電位）に固定される。同様に選択サブワード線ＳＷＬ４に隣接するもう一つのサブワード線ＳＷＬ５もサブワード線電位安定化トランジスタＴ１５、Ｔ５Ｄにより安定化電位（電源ＶＫＫの電位）に固定される。
以上、述べたように実施例３では、実施例１と同様な効果を実施例１よりレイアウト面積が小さくできる回路で実現できる。
図９は、実施例４によるワード線電位安定化回路の一部の回路の構成を示すブロック図である。実施例１乃至３では、ワード線電位安定化回路を制御する制御信号線（ＰＤＯ、ＰＤＥ等）をクロスエリア３６（図１参照）に配置した安定化回路制御信号生成回路５５Ｌ、５５Ｒによりサブワード選択線等をデコードすることにより生成していた。しかし、クロスエリア３６の大きさは、ワードドライバのレイアウト幅とセンスアンプのレイアウト幅によって決定される。クロスエリア３６には、安定化回路制御信号生成回路５５Ｌ、５５Ｒ以外にも他の回路を配置する必要があり、安定化回路制御信号生成回路５５Ｌ、５５Ｒを配置する余裕がない場合もある。実施例４は隣接するサブワード線によりワード線電位安定化トランジスタ（図９のＴ１、Ｔ３参照）の導通、非導通を直接制御する。このような回路構成を取ることにより、サブワード線ドライバ、サブワード線電位安定化回路全体のレイアウト面積をさらに小さなものとすることができる。
なお、実施例４でも実施例２、３と同様にサブワード線電位安定化トランジスタにより選択サブワード線に隣接するサブワード線を選択サブワード線に隣接しない非選択サブワード線に接続する構成としたり、サブワード線電位安定化回路を電源ＶＫＫを用いない構成とすることもできる。
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明は、大容量のＤＲＡＭに用いることができるだけでなく、比較的少容量のＤＲＡＭやＳＲＡＭ等の半導体記憶装置にも用いることができる。特に、図４、図５に示した４Ｆ２タイプのＤＲＡＭセルは、本発明の効果が得られるメモリセルの構造の一例を示したものに過ぎず、ワード線間の寄生容量が相対的に大きくなる半導体記憶装置に広く適用することができる。
１０：半導体記憶装置
１１：制御回路（ＣＮＴＬ）
１２：入出力回路（ＤＱＣ）
１３：外周部
２０：メモリバンク（ＢＡＮＫ）
２１：Ｘデコーダ、アクセス制御回路（ＸＤＥＣ、ＡＣＣ）
２２：列デコーダ（ＹＤＥＣ）
２３：メインアンプ列（ＭＡＡ）
２４：メインワード線
３０：メモリセルアレイ部（ＡＲＹ）
３１：メモリセルアレイ
３２Ｌ、３２Ｒ：［サブ］ワード線ドライバ部
３３Ｌ、３３Ｒ：［サブ］ワード線電位安定化回路
３４Ｕ、３４Ｄ：センスアンプ部
３５Ｕ、３５Ｄ：センスアンプ
３６：クロスエリア
４１ａ〜４１ｄ：セルトランジスタ
４２ａ〜４２ｄ：セル容量
５１Ｌ、５１Ｒ：トランジスタ（Ｎ型ＭＯＳトランジスタ）
５２Ｌ、５２Ｒ、５３Ｌ、５３Ｒ：トランジスタ（Ｐ型ＭＯＳトランジスタ）
５５Ｌ、５５Ｒ：安定化回路制御信号生成回路
５４Ｌ、５４Ｒ、Ｔ１〜Ｔ７、Ｔ１５、Ｔ３７、Ｔ３Ｕ、Ｔ５Ｄ：ワード線電位安定化トランジスタ（Ｎ型ＭＯＳトランジスタ）
６１Ｌ、６１Ｒ：ドレイン領域（ドレイン拡散層、Ｎ＋領域）
６２：ソース領域（ソース拡散層、Ｎ＋領域）
６３：コンタクト
７１：Ｐ型半導体基板（Ｐ型ウェル）
７１Ｐ：半導体ピラー（Ｐ型半導体基板突出部）
７３：埋め込みビット線
７４：ゲート酸化膜（熱酸化膜）
７５：層間膜
７７：埋込ビット線接続部（シリサイド層）
７８：絶縁膜
７９Ｕ、７９Ｄ、ＳＷＬＸ、ＳＷＬ０〜ＳＷ７：［サブ］ワード線
Ｂｋ−２〜Ｂｋ〜Ｂｋ＋３：ビット線
ＰＤＯ、ＰＤＥ：ワード線電位安定化トランジスタ制御線
ＦＸ１、ＦＸ１Ｂ、ＦＸ２、ＦＸ２Ｂ：サブワード選択線
ＭＷＬＢ：［反転］メインワード線
ＶＢＢ：基板電位
ＶＫＫ：サブワード線ドライバ及びワード線電位安定化トランジスタ電源電圧
ＶＰＰ：昇圧電圧

Claims (14)

  1. それぞれ第１の方向に延伸する複数のワード線を備え、各ワード線は第１の端部と第２の端部を含み、前記複数のワード線は前記第１の方向と交差する第２の方向に配置され、第１のエッジワード線と第２のエッジワード線と前記第１および第２のエッジワード線の間の１または２以上の中間ワード線とを含み、
    前記複数のワード線のうちの対応するワード線の前記第１の端部にそれぞれ接続された複数のドライバを備え、前記複数のドライバのうちの選択されたドライバは前記複数のワード線のうちの選択されたワード線を活性レベルに駆動すると共に、前記複数のドライバの残りのドライバは前記複数のワード線の残りのワード線を非活性レベルに駆動し、
    前記複数のワード線のうちの対応するワード線の前記第２の端部にそれぞれ接続された複数のトランジスタを備え、前記複数のトランジスタは、前記複数のワード線のうちの前記選択されたワード線に接続された一のトランジスタが非導通状態とされ、前記複数のワード線のうちの前記選択されたワード線に隣り合う残りのワード線の少なくとも一のワード線に接続された残りのトランジスタの少なくとも一のトランジスタが導通状態とされるように制御され、
    前記複数のドライバは第１および第２のグループに分けられ、前記複数のトランジスタは第３および第４のグループに分けられ、前記第１のグループに属するドライバはそれぞれ前記複数のワード線の奇数番目のワード線に接続され、前記第２のグループに属するドライバはそれぞれ前記複数のワード線の偶数番目のワード線に接続され、前記第３のグループに属するトランジスタはそれぞれ前記複数のワード線の偶数番目のワード線に接続され、前記第４のグループに属するトランジスタはそれぞれ前記複数のワード線の奇数番目のワード線に接続され、前記第３のグループに属するトランジスタはそれぞれ前記第１のグループに属する一のドライバが前記複数のワード線のうちの対応する奇数番目のワード線を駆動する際に導通状態とされ、前記第４のグループに属するトランジスタはそれぞれ前記第２のグループに属する一のドライバが前記複数のワード線のうちの対応する偶数番目のワード線を駆動する際に導通状態とされ、
    前記複数のトランジスタはそれぞれ前記複数のワード線のうちの対応するワード線と前記非活性レベルが供給されるポテンシャル線に接続され、導通状態とされると、前記非活性レベルを前記複数のワード線の対応するワード線に供給し、前記複数のワード線の残りのワード線はそれぞれ前記残りのドライバの対応するドライバと前記複数のトランジスタの対応するトランジスタにより前記非活性レベルに駆動され、
    第１および第２の信号生成回路をさらに備え、前記第１の信号生成回路は第１の制御信号を生成して前記第３のグループに属するトランジスタをそれぞれ導通状態とし、前記第２の信号生成回路は第２の制御信号を生成して前記第４のグループに属するトランジスタをそれぞれ導通状態とし、
    複数の付加トランジスタをさらに備え、前記複数の付加トランジスタは第５および第６のグループに分けられ、前記第５のグループに属する付加トランジスタはそれぞれ前記複数のワード線のうちの異なる２本の偶数番目のワード線の間に接続されると共に前記第１の制御信号に応じて導通状態とされ、前記第６のグループに属する付加トランジスタはそれぞれ前記複数のワード線のうちの異なる２本の奇数番目のワード線の間に接続されると共に前記第２の制御信号に応じて導通状態とされる、
    ことを特徴とする半導体記憶装置。
  2. それぞれ前記第２の方向に延伸する複数のビット線を備え、前記複数のビット線は前記第１の方向に配置され、第１のエッジビット線と第２のエッジビット線と前記第１および第２のエッジビット線の間に１または２以上の中間ビット線とを含み、
    前記複数のワード線の対応するワード線と前記複数のビット線の対応するビット線にそれぞれ結合される複数のメモリセルを備え、
    前記複数のトランジスタのうちの前記複数のワード線の奇数番目のワード線に接続されたトランジスタは前記第２の方向に前記第１のエッジビット線に沿って配置され、前記複数のトランジスタのうちの前記複数のワード線の偶数番目のワード線に接続された残りのトランジスタは前記第２の方向に前記第２のエッジビット線に沿って配置されている、
    ことを特徴とする、請求項１に記載の半導体記憶装置。
  3. 前記複数のドライバのうちの前記複数のワード線の奇数番目のワード線に接続されたドライバは前記第２の方向に前記第２のエッジビット線に沿って配置され、前記複数のドライバのうちの前記複数のワード線の偶数番目のワード線に接続されたドライバは前記第２の方向に前記第１のエッジビット線に沿って配置されている、
    ことを特徴とする、請求項２に記載の半導体記憶装置。
  4. 前記複数のビット線の対応するビット線にそれぞれ接続された複数のセンスアンプをさらに備え、前記複数のセンスアンプのうちの前記複数のビット線の奇数番目のビット線にそれぞれ接続されたセンスアンプは前記第１の方向に前記第１のエッジワード線に沿って配置され、前記複数のセンスアンプのうちの前記複数のビット線の偶数番目のビット線にそれぞれ接続されたセンスアンプは前記第１の方向に前記第２のエッジワード線に沿って配置されている、
    ことを特徴とする、請求項３に記載の半導体記憶装置。
  5. 接地電位よりも低い負電圧が供給される電圧線をさらに備え、前記複数のトランジスタはそれぞれ前記複数のワード線の対応するワード線と前記電圧線との間に接続され、導通状態とされると、前記複数のワード線の対応するワード線に前記負電圧を供給する、
    ことを特徴とする、請求項３に記載の半導体記憶装置。
  6. 前記複数のドライバはそれぞれ前記複数のワード線の対応するワード線と前記電圧線との間に接続された駆動トランジスタを含み、前記複数のドライバの前記残りのドライバのそれぞれに含まれる前記駆動トランジスタは前記複数のワード線の前記残りのワード線のそれぞれに前記非活性レベルとして前記負電圧を供給する、
    ことを特徴とする、請求項５に記載の半導体記憶装置。
  7. 接地電位よりも低い負電圧が供給される電圧線をさらに備え、前記複数のトランジスタはそれぞれ前記複数のワード線の対応するワード線と前記電圧線との間に接続され、導通状態とされると、前記複数のワード線の対応するワード線に前記負電圧を供給する、
    ことを特徴とする、請求項４に記載の半導体記憶装置。
  8. 前記複数のドライバはそれぞれ前記複数のワード線の対応するワード線と前記電圧線との間に接続された駆動トランジスタを含み、前記複数のドライバの前記残りのドライバのそれぞれに含まれる前記駆動トランジスタは前記複数のワード線の前記残りのワード線のそれぞれに前記非活性レベルとして前記負電圧を供給する、
    ことを特徴とする、請求項７に記載の半導体記憶装置。
  9. 接地電位よりも低い負電圧が供給される電圧線をさらに備え、前記複数のトランジスタはそれぞれ前記複数のワード線の対応するワード線と前記電圧線との間に接続され、導通状態とされると、前記複数のワード線の前記対応するワード線に前記負電圧を供給する、
    ことを特徴とする、請求項１に記載の半導体記憶装置。
  10. それぞれ第１の方向に延伸する複数のワード線を備え、前記複数のワード線は前記第１の方向と交差する第２の方向に配置され、奇数番目のワード線と偶数番目のワード線を含み、
    前記第２の方向に延伸する複数のビット線を備え、前記複数のビット線は前記第１の方向に配置され、第１のエッジビット線と第２のエッジビット線と前記第１および第２のビット線の間の１または２以上の中間ビット線とを含み、
    前記奇数番目および偶数番目のワード線の対応するワード線と前記複数のビット線の対応するビット線にそれぞれ結合される複数のメモリセルを備え、
    複数の第１のドライバを含む第１のドライバアレイおよび複数の第２のドライバを含む第２のドライバアレイを備え、前記第１のドライバは前記奇数番目のワード線にそれぞれ接続される共に前記第２の方向に前記第１のエッジビット線に沿って配置され、前記第２のドライバは前記偶数番目のワード線にそれぞれ接続されると共に前記第２の方向に前記第２のエッジビット線に沿って配置され、前記第１および第２のドライバは、前記第１および第２のドライバの一のドライバが前記奇数番目および偶数番目のワード線の対応するワード線を活性レベルに駆動し、前記第１および第２のドライバの残りのドライバが前記奇数番目および偶数番目のワード線の残りのワード線をそれぞれ非活性レベルに駆動するように制御され、
    前記第１のドライバアレイと前記第１のエッジビット線との間に配置され第１の制御信号がゲート端子に共通に供給される複数の第１のトランジスタを備え、前記第１の制御信号は、前記複数の第１のドライバの一のドライバが前記奇数番目のワード線の対応するワード線を駆動する際に前記複数の第１のトランジスタをそれぞれ導通状態とし、前記複数の第１のトランジスタはそれぞれ前記偶数番目のワード線の対応する２本のワード線の間に接続され、前記偶数番目のワード線の前記対応する２本のワード線の一方のワード線は前記奇数番目のワード線の一のワード線に隣り合うように配置され、前記偶数番目のワード線の前記対応する２本のワード線の他方のワード線は前記奇数番目のワード線の前記一のワード線に隣り合うことなく前記奇数番目のワード線の他のワード線に隣り合うように配置され、
    前記第２のドライバアレイと前記第２のエッジビット線との間に配置され第２の制御信号がゲート端子に共通に供給される複数の第２のトランジスタを備え、前記第２の制御信号は、前記複数の第２のドライバの一のドライバが前記偶数番目のワード線の対応するワード線を駆動する際に前記複数の第２のトランジスタをそれぞれ導通状態とし、前記複数の第２のトランジスタはそれぞれ前記奇数番目のワード線の対応する２本のワード線の間に接続され、前記奇数番目のワード線の前記対応する２本のワード線の一方のワード線は前記偶数番目のワード線の一のワード線に隣り合うように配置され、前記奇数番目のワード線の前記対応する２本のワード線の他方のワード線は前記偶数番目のワード線の前記一のワード線に隣り合うことなく前記偶数番目のワード線の他のワード線に隣り合うように配置されている、
    ことを特徴とする、半導体記憶装置。
  11. 前記非活性レベルが供給されるポテンシャル線を備え、
    前記第１のドライバアレイと前記第１のエッジビット線との間に配置され前記第１の制御信号がゲート端子に共通に供給される複数の第３のトランジスタを備え、前記第１の制御信号は、前記複数の第１のドライバの一のドライバが前記奇数番目のワード線の対応するワード線を駆動する際に、前記複数の第３のトランジスタをそれぞれ導通状態とし、前記複数の第３のトランジスタはそれぞれ前記偶数番目のワード線の対応するワード線と前記ポテンシャル線との間に接続され、
    前記第２のドライバアレイと前記第２のエッジビット線との間に配置され前記第２の制御信号がゲート端子に共通に供給される複数の第４のトランジスタを備え、前記第２の制御信号は、前記複数の第２のドライバの一のドライバが前記偶数番目のワード線の対応するワード線を駆動する際に、前記複数の第４のトランジスタをそれぞれ導通状態とし、前記複数の第４のトランジスタはそれぞれ前記奇数番目のワード線の対応するワード線と前記ポテンシャル線との間に接続されている、
    ことを特徴とする、請求項１０に記載の半導体記憶装置。
  12. 前記第１および第２のドライバは、
    前記活性レベルが作動可能となるように供給される信号線と、
    前記信号線と前記奇数番目および偶数番目のワード線の対応するワード線との間に接続された第５のトランジスタと、
    前記ポテンシャル線と前記奇数番目および偶数番目のワード線の前記対応するワード線との間に接続された第６のトランジスタと、
    前記ポテンシャル線と前記奇数番目および偶数番目のワード線の前記対応するワード線との間に前記第６のトランジスタと並列に接続された第７のトランジスタと、を備え、
    前記第５のトランジスタを導通状態とすると共に前記第６および第７のトランジスタをそれぞれ非導通状態とすることで、前記奇数番目および偶数番目のワード線の前記対応するワード線を前記活性レベルに駆動し、
    前記第５のトランジスタを非導通状態とすると共に少なくとも前記第７のトランジスタを導通状態とすることで、前記奇数番目および偶数番目のワード線の前記対応するワード線を前記非活性レベルに駆動する、
    ことを特徴とする、請求項１１に記載の半導体記憶装置。
  13. 前記活性レベルは接地電位よりも高い正電位であり、前記非活性レベルは前記接地電位よりも低い負電位である、
    ことを特徴とする、請求項１２に記載の半導体記憶装置。
  14. 前記複数の第１のトランジスタはそれぞれ第１のソース・ドレイン領域と第１のゲート電極を含み、前記第１のソース・ドレイン領域は前記偶数番目のワード線の前記対応する２本のワード線にそれぞれ接続され、前記第１のソース・ドレイン領域の間に第１のチャネル領域を規定し、前記第１のゲート電極は前記第１のチャネル領域上に形成され前記第１の制御信号が供給され、前記偶数番目のワード線の前記一方のワード線および前記偶数番目のワード線の前記他方のワード線のいずれとも異なる偶数番目のワード線の下に設けられ、
    前記複数の第２のトランジスタはそれぞれ第２のソース・ドレイン領域と第２のゲート電極を含み、前記第２のソース・ドレイン領域は前記奇数番目のワード線の前記対応する２本のワード線にそれぞれ接続され、前記第２のソース・ドレイン領域の間に第２のチャネル領域を規定し、前記第２のゲート電極は前記第２のチャネル領域上に形成され前記第２の制御信号が供給され、前記奇数番目のワード線の前記一方のワード線および前記奇数番目のワード線の前記他方のワード線のいずれとも異なる奇数番目のワード線の下に設けられている、
    ことを特徴とする、請求項１０に記載の半導体記憶装置。
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