DE10126312B4

DE10126312B4 - Halbleiterspeicher mit einem Signalpfad

Info

Publication number: DE10126312B4
Application number: DE10126312.0A
Authority: DE
Inventors: Dr. Hottgenroth Dirk; Dr. Knüpfer Bernhard
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2015-10-22
Anticipated expiration: 2021-05-31
Also published as: US6728145B2; US20020181298A1; DE10126312A1

Abstract

Halbleiterspeicher, umfassend – sich kreuzende Wortleitungen (23) und Bitleitungen (10, 11) sowie Speicherzellen (12), die jeweils an eine der Wortleitungen (23) und eine der Bitleitungen (10) angeschlossen sind, – einen Signalpfad, der umfasst: – eine der Speicherzellen (12), die jeweilige an die eine der Speicherzellen (12) angeschlossene Wortleitung (23) und Bitleitung (10) sowie Schaltungselemente (16, 18, 19, 24), um einen an einem Ausgangsanschluss (24) des Halbleiterspeichers anliegenden Datenwert in die Speicherzelle (12) zu schreiben oder von der Speicherzelle (12) an den Außenanschluss (24) abzugeben, – einen Wortleitungsdecoder (21), um mindestens eine der Wortleitungen (23) aus der Vielzahl der Wortleitungen anzusteuern, – einen primären Leseverstärker (16, 17), an den mindestens eine der Bitleitungen (10, 11) angeschlossen ist, – einen sekundären Leseverstärker (19), der mindestens einem der primären Leseverstärker (16, 17) nachgeschaltet ist, – eine Auswahlschaltung (25, 18), um mindestens einen der primären Leseverstärker (16, 17), mit dem sekundären Leseverstärker (19) zu verbinden, – eine Steuerungseinrichtung (22), um Steuersignale (A1, A2, B1, B2, C1, C2, D, E) zu erzeugen, die die Schaltungselemente des Signalpfades aktivieren und deaktivieren, – jeweilige Beschleunigungsschaltkreise (30, 31, 32, 33, 34, 35, 36, 37) mit einstellbarer Signalbeschleunigung, um jeweils eines der Steuersignale (A1, ..., E) mit der einstellbaren Beschleunigungszeit zu beschleunigen, wobei – die Steuerungseinrichtung (22) mit dem Wortleitungsdecoder, dem primären Leseverstärker, dem sekundären Leseverstärker und der Auswahlschaltung über je einen der Beschleunigungsschaltkreise (30, ..., 37) verbunden ist.

Description

Die Erfindung betrifft einen Halbleiterspeicher, der Wort- und Bitleitungen sowie daran angeschlossene Speicherzellen umfasst, wobei ein Signalpfad gebildet ist, der eine der Speicherzellen, daran angeschlossene Wort- und Bitleitungen sowie Schaltungselemente umfasst, um einen Datenwert von einem Außenanschluss des Halbleiterspeichers in die Speicherzelle zu schreiben oder von der Speicherzelle an den Außenanschluss abzugeben, wobei eine Steuerungseinrichtung Steuersignale zur Ansteuerung des Signalpfads umfasst.
Integrierte Halbleiterspeicher, beispielsweise sogenannte DRAMs (Dynamic Random Access Memories) umfassen ein Speicherzellenfeld mit einer Vielzahl von sich kreuzenden Wort- und Bitleitungen. Die Speicherzellen sind jeweils an den Kreuzungsorten einer Wort- mit einer Bitleitung angeordnet und an diese angeschlossen. Die Wortleitung aktiviert den Zugriff auf die Speicherzelle, während über die Bitleitung ein Datenwert ausgelesen oder in die Speicherzelle eingeschrieben wird. Die Wortleitungen werden von einem Wortleitungsdecoder angesteuert, der aus der Vielzahl der Wortleitungen mindestens eine Wortleitung in Abhängigkeit von einer Adresse auswählt. Die Bitleitungen sind meist paarweise als komplementäre Datensignale führende Bitleitungen an einen primären Leseverstärker angeschlossen. Der primäre Leseverstärker verstärkt einen Datenwert, der aus derjenigen Speicherzelle stammt, deren Wortleitung aktiviert ist. Beispielsweise stellen sämtliche primäre Leseverstärker des Speicherzellenfelds einen solchen Datenwert bereit. Anschließend wird durch einen Bitleitungsdecoder einer der Leseverstärker ausgewählt, um seinen Datenwert schließlich an einen sekundären Leseverstärker weiterzuleiten. Der sekundäre Leseverstärker gibt das auszulesende Datensignal ausreichend verstärkt an weitere Signalleitungen ab, die schließlich mit einem Datenausgangsanschluss des Halbleiterspeichers verbunden sind. Am Datenausgangsanschluss sind die Daten von extern abgreifbar. In umgekehrter Weise wird ein am Datenausgangsanschluss angelegtes Eingangssignal in eine über Wortleitungs- und Bitleitungsdecoder ausgewählte Speicherzelle eingeschrieben. Sämtliche Steuerungsmaßnahmen des beschriebenen Signalpfades werden von einer Steuerungseinrichtung überwacht. In Abhängigkeit von an der Steuerungseinrichtung angelegten Befehlen werden ausgangsseitig eine Vielzahl von Steuersignalen erzeugt, die die jeweiligen Funktionseinheiten des Signalpfads zum Schreiben und zum Lesen von Datenwerten zeitrichtig aktivieren und wieder deaktivieren.
Bei herkömmlichen DRAMs werden Schreibzugriffe und Lesezugriffe bausteinintern durch eine feste Abfolge von Steuersignalen gesteuert. Beispielsweise folgen die internen Steuersignale den von außen meist von einem Speicherkontroller angelegten Befehlen möglichst schnell. In manchen Fällen wird auch ein Signal mit einer fest vorgegebenen Zeit verzögert, um zeitrichtig bereitgestellt zu werden. Die interne Signalverarbeitung hängt fest von der entworfenen Schaltung ab und kann nachträglich nicht mehr verändert werden.
Wegen der fortschreitenden Miniaturisierung der Bauelemente aufgrund von immer kleiner herstellbaren Strukturbreiten des integrierten Herstellungsprozesses wird ein Bausteinentwurf oder -design wiederholt auf neue Herstellungsprozesse angepasst. Die Vorhersagbarkeit der Signallaufzeiten und der Schaltzeiten der Funktionselemente ausgehend von einem auf einen neuen Herstellungsprozess übertragenen Schaltungsdesign wird daher problematisch. Außerdem stellen sich ohnehin aufgrund von Schwankungen des Herstellungsprozesses Streuungen der elektrischen Parameter ein. Dies kann dazu führen, dass die funktionalen Eigenschaften des gleichen Designs voneinander abweichen und im äußersten Fall sogar der gesamte Halbleiterspeicher als nicht funktionsfähig festgestellt werden muss. Da der Markt für Halbleiterspeicher kurzlebig ist und Neuerungen möglichst schnell durchzuführen sind, würde eine Anpassung des Designs oder des Schaltungslayouts die Verfügbarkeit eines neuen Halbleiterspeichers in unerwünschtem Maße verzögern.
In der DE 100 43 650 A1 ist eine Halbleiterspeichervorrichtung mit einer Takterzeugungsschaltung beschrieben. Der Halbleiterspeicher umfasst sich kreuzende Wort- und Bitleitungen sowie daran angeschlossene Speicherzellen. Über einen Signalpfad können Datenwerte vom Außenanschluss des Halbleiterspeichers eingeschrieben oder dort abgegriffen werden. Steuersignale dienen dazu, um Schaltungselemente innerhalb des Signalpfads zu aktivieren oder zu deaktivieren. Ein Verzögerungsregelkreis erzeugt ein Steuersignal mit einer gegebenen Signalverzögerungszeit.
In der Literaturstelle Yamada, T., Suzuki T., Agata M., Fujiwara A., Fujita T., ”Capacitance coupled bus with a negative delay circuit for high speed and low power (10 GB/s < 500 mW) synchronous DRAMs”, Symposium an VLSA Circuits, 1996, Digest of Technical Papers, Publication Date: 13–15 June 1996 ist ein Beschleunigungsschaltkreis beschrieben, durch den eine Beschleunigung von Steuersignalen einstellbar ist. Der Beschleunigungsschaltkreis kann in einem synchronen DRAM im Umfeld eines kapazitätsgekoppelten Datenbusses verwendet werden.
Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, der schneller auf Änderungen im Herstellungsprozess unter Einhaltung gleicher elektrischer Funktionalität angepasst werden kann.
Gemäß der Erfindung wird diese Aufgabe durch einen Halbleiterspeicher gelöst, der umfasst: sich kreuzende Wortleitungen und Bitleitungen sowie Speicherzellen, die jeweils an eine der Wortleitungen und eine der Bitleitungen angeschlossen sind, einen Signalpfad, der umfasst: eine der Speicherzellen, die jeweilige an die eine der Speicherzellen angeschlossene Wortleitung und Bitleitung sowie Schaltungselemente, um einen an einem Ausgangsanschluss des Halbleiterspeichers anliegenden Datenwert in die Speicherzelle zu schreiben oder von der Speicherzelle an den Außenanschluss abzugeben, einen Wortleitungsdecoder, um mindestens eine der Wortleitungen aus der Vielzahl der Wortleitungen anzusteuern, einen primären Leseverstärker, an den mindestens eine der Bitleitungen angeschlossen ist, einen sekundären Leseverstärker, der mindestens einem der primären Leseverstärker nachgeschaltet ist, eine Auswahlschaltung, um mindestens einen der primären Leseverstärker, mit dem sekundären Leseverstärker zu verbinden, eine Steuerungseinrichtung, um Steuersignale zu erzeugen, die die Schaltungselemente des Signalpfades aktivieren und deaktivieren, jeweilige Beschleunigungsschaltkreise mit einstellbarer Signalbeschleunigung, um jeweils eines der Steuersignale mit der einstellbaren Beschleunigungszeit zu beschleunigen, wobei die Steuerungseinrichtung mit dem Wortleitungsdecoder, dem primären Leseverstärker, dem sekundären Leseverstärker und der Auswahlschaltung über je einen der Beschleunigungsschaltkreise verbunden ist.
Es ist vorgesehen, die Steuersignale, welche die Funktionseinheiten des Signalpfads zum Ein- oder Auslesen ansteuern, mit einer einstellbaren, vorzugsweise irreversibel programmierbaren Verzögerungszeit zu versehen. Dadurch kann nach dem Umsetzen eines Designs auf einen neuen Herstellungsprozess die jeweilige Verzögerungszeit der betroffenen Steuersignale angepasst werden. Sowohl eine Verzögerung als auch eine Beschleunigung sind denkbar. Eine programmierbare Verzögerung schließt im Sinne der Erfindung auch eine Beschleunigung der Ausbreitung eines Signals längs eines Signalpfads ein. Außerdem können beim Testen eines individuellen Halbleiterbausteins dessen interne Signallaufzeiten fein eingestellt werden, um Parametervariationen aufgrund von Schwankungen des Herstellungsprozesses auszugleichen. Somit kann ein gleiches oder nur leicht verändertes Design relativ schnell in einem neuen Halbleiterprozess gefertigt werden. Eine separate Simulation des Halbleiterbausteins, die viele verschiedene Bedingungen und Sicherheitsvorhalte für kritische Signale erfordern würde, ist nicht mehr in diesem hohen Maße erforderlich. Vielmehr wird gegebenenfalls individuell für jeden Baustein die Relation von Signallaufzeiten innerhalb des Halbleiterspeichers im Kernbereich des Speichers angepasst.
Die Einstellung der Anpassung kann reversibel und mittels eines sogenannten Soft-Set erfolgen oder irreversibel durch dauerhafte Programmierung einer sogenannten Fuse oder Antifuse. Sämtliche Steuersignale, die beim Einlesen oder Auslesen von Daten relevant sind, können auf diese Weise individuell beschleunigt werden.
Der Signalpfad, dessen Steuerungssignale anzupassen sind, umfasst sämtliche Schaltungselemente, um einen an einem Außenanschluss, einem Pin des Halbleiterspeichers anliegenden Datenwert in eine der Speicherzellen zu schreiben oder um von der Speicherzelle einen Datenwert an einen solchen Ausgangsanschluss abzugeben. Die Schaltungselemente des Signalpfads werden von einer Steuersignale abgebenden Steuerungseinrichtung gesteuert, um aktiviert oder deaktiviert zu werden, also freigeschaltet oder blockiert zu werden. Der Signalpfad umfasst einen Wortleitungsdecoder, um mindestens eine der Wortleitungen aus der Vielzahl der im Speicherzellenfeld angeordneten Wortleitungen auszuwählen. Der Wortleitungsdecoder wird von einem entsprechenden Steuersignal freigegeben, das von der Steuerungseinrichtung erzeugt wird. Zwischen dem betreffenden Ausgang der Steuerungseinrichtung und dem entsprechenden Freigabeeingang des Wortleitungsdecoders ist ein Beschleunigungsschaltkreis geschaltet, dessen Beschleunigungszeit reversibel oder irreversibel einstellbar ist. Beschleunigungszeit bedeutet eine Beschleunigung der Signallaufzeit gegenüber einem voreingestellten Ausgangszustand. Darüber hinaus umfasst der Signalpfad einen primären Leseverstärker, an den mindestens eine der Bitleitungen angeschlossen ist.
Der primäre Leseverstärker wird wiederum von mindestens einem Steuersignal aktiviert und deaktiviert. Einer Vielzahl von primären Leseverstärkern ist ein sekundärer Leseverstärker nachgeschaltet, der aus der Vielzahl der von den primären Leseverstärkern angebotenen Datensignale des Speicherzellenfeldes eines auswählt. Sowohl die Auswahlschaltung, der sogenannte Bitleitungsdecoder, als auch der sekundäre Leseverstärker selbst sind über jeweilige Steuersignale aktivierbar und deaktivierbar.
Bei Halbleiterspeichern sind herkömmlicherweise komplementäre Signale führende Bitleitungen vorgesehen, die gemeinsam an einen primären Leseverstärker angeschlossen sind. Vor einem Ein- oder Auslesevorgang wird das Potential der Bitleitungen untereinander ausgeglichen, indem diese kurzgeschlossen werden. Das von der übergeordneten Steuerungseinrichtung bereitgestellte Steuersignal wird in Ausgestaltung der Erfindung längs der Signalleitung von der Steuerungseinrichtung zum Ausgleichstransistor programmierbar beschleunigt.
Eine Beschleunigung eines Signals kann dadurch erreicht werden, dass zusätzlich ein Inverter in die ein Steuersignal übertragende Signalleitung geschaltet wird. Beispielsweise ist die Signalleitung an den Eingang des Inverters geführt und wird vom Ausgang des Inverters abgegriffen. Der Inverter wird über jeweilige komplementäre Transistoren an die Versorgungsanschlüsse angeschlossen. Wenn die Transistoren eingeschaltet sind, weist die Signalleitung erhöhte Treiberfähigkeit auf. Wenn die Transistoren abgeschaltet sind, ist der Inverter nicht wirksam und die Leitung weist nur niedrige Treiberfähigkeit auf. Auf diese Weise kann abhängig von der Voreinstellung des zusätzlichen Inverters entweder die Verzögerungszeit längs der Signalleitung verringert oder erhöht werden.
Sämtliche beschriebenen Ausführungsformen des Verzögerungselements sind von einem Soft-Set-Register oder von einem Fuse-Latch ansteuerbar. Das Soft-Set-Register wird mit einem Datenwert während des Betriebs, beispielsweise im Zuge der Initialisierung des Halbleiterbausteins, beschrieben und stellt die jeweiligen im Verzögerungselement wirksamen Schalter ein. Ein Fuse-Latch umfasst ein programmierbares Element, eine sogenannte Fuse, die dauerhaft, irreversibel programmierbar ist. Die Fuse ist im Ausgangszustand leitend, im programmierten Zustand nicht leitend. Gleichwohl kann auch eine Antifuse verwendet werden, die im Ausgangszustand nicht leitend ist und im programmierten Zustand leitend ist. Die Beschaltung von Fuse/Antifuse stellt entweder einen High-Pegel oder einen Low-Pegel zur Verfügung, zwischen denen je durch Programmierung umgeschaltet wird. Der von der programmierten oder nicht programmierten Fuse abgegebene logische Pegel wird schließlich in ein Speicherelement eingelesen, welches die im Verzögerungselement wirksamen Schalter einstellt.
Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele im Detail erläutert. Es zeigen:
1 einen Ausschnitt aus einem dynamischen Halbleiterspeicher mit im Hinblick auf die Erfindung relevanten Elementen;
2 eine erste Ausführungsform eines programmierbaren Verzögerungsglieds;
3 eine zweite Ausführungsform eines programmierbaren Verzögerungsglieds;
4 eine dritte Ausführungsform eines programmierbaren Verzögerungsglieds; und
5 ein Beispiel für die Beschaltung einer Fuse.
Die Ausführungsformen nach den 2 und 3 sind nicht mehr von den Ansprüchen umfasst. Weiterhin sind Ausführungen mit einem Verzögerungsschaltkreis und dem Erzeugen einer Verzögerungszeit nicht mehr von der beanspruchten Erfindung umfasst.
Der in 1 dargestellte Ausschnitt aus einem dynamischen Halbleiterspeicher (DRAM) zeigt ein Speicherzellenfeld mit dynamischen Speicherzellen. Die Speicherzelle 12 weist einen Auswahltransistor 13 auf und einen Speicherkondensator 14. Der Auswahltransistor 13 ist Gate-seitig an eine Wortleitung 23 angeschlossen. Die gesteuerte Strecke des Auswahltransistors 12 ist an eine Bitleitung 10 angeschlossen. Um einen durch die im Speicherkondensator 14 gespeicherte Ladungsmenge repräsentierten Datenwert auszulesen, wird der Auswahltransistor 13 durch Aktivierung der Wortleitung 23 leitend geschaltet. Die Wortleitung 23 wird hierzu von einem inaktivem Pegel, der bei Masse oder bei einem negativen Potential liegt, auf einen High-Pegel gebracht. Der auf diese Weise leitend geschaltete Transistor 13 verbindet daraufhin den Kondensator 14 mit der Bitleitung 10. Die Bitleitung 10 ist an einen primären Leseverstärker 16 angeschlossen, an dem außerdem die komplementäre Bitleitung 11 liegt. Beide Bitleitungen waren vor dem Auslesevorgang durch einen leitend geschalteten Ausgleichstransistor 15 miteinander verbunden und kurzgeschlossen und auf einem Vorladepotential gehalten. Zum Auslesen wird einerseits der Ausgleichstransistor 15 gesperrt, andererseits wird wie beschrieben der Auswahltransistor 13 leitend geschaltet. Die durch die im Speicherkondensator 14 auf das Paar komplementärer Bitleitungen 10, 11 gebrachte Unsymmetrie wird vom primären Leseverstärker 16 verstärkt. Eine Vielzahl von Leseverstärkern 16, 17 ist im Speicherzellenfeld vorhanden. Über einen Auswahlschalter 18 werden die an einem der primären Leseverstärker 16, 17 anliegenden komplementären, vorverstärkten Datensignale weitergeleitet und in einen sekundären Leseverstärker 19 eingespeist. Der sekundäre Leseverstärker 19 schließlich stellt das Datensignal den nachfolgenden Schaltungen auf dem Weg zum Datenausgangsanschluss 24 zur Verfügung. Dort liegt das Datensignal DQ zum Abgriff extern und außerhalb des Halbleiterspeichers an. Beim Schreiben erfolgt die Signalübertragung in umgekehrter Reihenfolge vom nunmehr als Dateneingang dienenden externen Datenanschluss 24, über weiterverarbeitende Schaltungen und einen Schreibverstärker 20 an den primären Leseverstärker 19 und zurück über den Auswahlschalter 18 an den primären Leseverstärker 16 in die Speicherzelle 12. Zur Auswahl einer der Wortleitungen, beispielsweise der Wortleitung 23, dient ein Wortleitungsdecoder 21, dem eine Adresse RADR zugeführt wird. Ein Bitleitungsdecoder 25 wählt einen der primären Leseverstärker, beispielsweise den Leseverstärker 16, aus der Vielzahl der vorhandenen Leseverstärker aus und verbindet diesen mit dem sekundären Leseverstärker 19. Der Bitleitungsdecoder 25 trifft die Auswahl in Abhängigkeit von einer zugeführten Adresse CADR.
Ein Steuerungsschaltkreis 22 ist vorgesehen, der aus wiederum von extern eingegebenen Signalen, beispielsweise Lese- oder Schreibbefehlen oder Wiederauffrischungsbefehlen, Steuersignale A1, A2, B1, B2, C1, C2, D, E erzeugt, die die eben beschriebenen Funktionseinheiten im Auslese- und Einlesesignalpfad steuern. Im Decoder werden beispielsweise die Reihen und Spaltenzugriffsignale RAS, CAS, ein Schreibsteuersignal WE und ein Chipauswahlsignal CL sowie ein Taktfreigabesignal CLKEN zugeführt. Der Decoder 22 ist ein Zustandsrechenwerk und erzeugt aus den decodierten Signalen schließlich die genannten ausgangsseitigen Steuersignale, um Lese- und Schreibzugriffe und Wiederauffrischungsvorgänge zu steuern.
Beispielsweise wird das Steuersignal A1 dem Ausgleichstransistor 15 zugeführt. Das Steuersignal A2 steuert den Ausgleichstransistor 26 des benachbarten komplementären Bitleitungspaars. Das Steuersignal B1 steuert das Einschalten oder Aktivieren einer Wortleitung und wird dementsprechend dem Wortleitungsdecoder 21 zugeführt. In Abhängigkeit vom Zustand des Steuersignals B1 wird eine ausgewählte Wortleitung, z. B. die Wortleitung 23, mit einem High-Pegel beaufschlagt. Das Steuersignal B2 steuert das Abschalten sämtlicher Wortleitungen, indem diese auf einen Low-Pegel oder gar auf einen negativen Pegel gebracht werden. Die Wortleitungen werden dadurch deaktiviert. Dieser Vorgang wird auch aus als Precharge bezeichnet. Das Steuersignal C1 aktiviert den Verstärkungsvorgang des primären Leseverstärkers 16. Das Steuersignal C2 dementsprechend den Verstärkungsvorgang des primären Leseverstärkers 17. Schließlich aktiviert das Signal D die Auswahl eines der primären Leseverstärker 16, 17, beispielsweise des Leseverstärkers 16. Das Steuersignal E aktiviert den abschließenden Verstärkungsvorgang beim Auslesen im sekundären Leseverstärker 19.
Die Bereitstellung der Steuersignale A1, ..., E von der State-maschine 22 jeweils relativ zueinander innerhalb gewisser Zeitfenster ist wichtig, um einen ordnungsgemäßen Zugriff auf eine der Speicherzellen sowohl zum Lesen als auch zum Schreiben von Datenwerten zu gewährleisten. Sämtliche internen Impulse und Flanken von Steuersignalen müssen einen gewissen Mindest- und Höchstabstand zueinander aufweisen, damit der Halbleiterbaustein innerhalb der externen Signalvorgaben korrekt funktioniert. Wenn unerwünschterweise etwa die Auswahl einer der primären Leseverstärker 16 oder 17 zu schnell nach einem Einschaltimpuls B1 für die Wortleitungen erfolgt, dann wäre die Pegeldifferenz auf den komplementären Bitleitungen noch nicht groß genug und es könnten beim Weiterleiten der Bitleitungspegel auf den Verbindungsleitungen zum sekundären Leseverstärker 19 befindliche Ladungen umkippen. Das falsche Signal würde dann in die ausgewählte Zelle zurückgeschrieben werden. Außerdem kritisch ist die Zeit beim Schreiben von Datenwerten in eine Speicherzelle vom sekundären Leseverstärker 19 zu einem der primären Leseverstärker 16, 17 über die Kapazitäten und Widerstände der beteiligten Bitleitungen und Auswahltransistoren. Schließlich ist ein zu kurzer Abstand zwischen einem Ausschaltimpuls B2 für die Wortleitung und dem Impuls A1 oder A2 für das Einschalten der Ausgleichstransistoren kritisch.
Nunmehr ist in die Signalleitung von der Steuerungseinrichtung 22 zum jeweiligen Empfangsort des bereitgestellten Steuersignals A1, ..., E ein Verzögerungsschaltkreis 30, ..., 37 bzw. ein Beschleunigungsschaltkreis geschaltet. Dadurch kennen die internen Steuersignale um eine exakt festgelegte Zeit verzögert oder beschleunigt werden, wie anhand der nachfolgend dargestellten Schaltungen erläutert wird. Die Signalverzögerung für die von der State-machine 22 ausgegebenen Steuersignale kann gemäß der Erfindung nachträglich eingestellt werden. Damit können Schwankungen aufgrund des Herstellungsprozesses ausgeglichen werden oder aber bei einem Umsetzen des bisher vorliegenden und simulierten Layouts auf einen neuen Herstellungsprozess kann das gleiche Design verwendet werden und die Signallaufzeiten können programmierbar angepasst werden.
Beispielsweise können einer oder alle der Verzögerungsschaltkreise 30, ..., 37 wie in 2 dargestellt ausgeführt werden. Der Verzögerungsschaltkreis weist zwischen seinen Eingangs- und Ausgangsanschlüssen 40, 41 eine erste Verzögerungsstrecke 42 auf, die zwei in Reihe geschaltete als Inverter 43, 44 ausgeführte Verzögerungsglieder aufweist. In Reihe zu den Invertern 43, 44 ist ein als Transfer-Gate ausgeführter Schalter 45 geschaltet. Parallel zur Reihenschaltung aus Transfer-Gate 45 und Verzögerungsgliedern 43, 44 liegt ein Signalpfad 46, der nur ein Transfer-Gate 47 enthält, ansonsten aber aus einer Leiterbahn besteht und insbesondere kein zusätzliches Verzögerungsglied vergleichbar den Invertern 43, 44 enthält. Die Transfer-Gates 45, 47 werden komplementär zueinander gesteuert. So ist entweder einerseits der Signalpfad 42 wirksam und der Signalpfad 46 gesperrt, oder andererseits ist der weniger Signalverzögerungszeit auf das Steuersignal bewirkende Signalpfad 46 wirksam und der Signalpfad 42 ist gesperrt. Die Einstellung der Schalter 45, 47 erfolgt über ein Speicherelement 48.
Das Speicherelement 48 ist, wie in 5 beispielsweise dargestellt, ein einfaches Latch, das einen High- oder Low-Pegel speichert. Der zu speichernde Pegel wird von einer Fuse 51 vorgegeben. Die Fuse 51 ist einerseits an Massepotential VSS angeschlossen und andererseits über die Reihenschaltung eines N- und eines P-Kanal-Feldeffekttransistors an das positive Versorgungspotential VDD angeschlossen. Zum Auslesen der Fuse wird zuerst der Schaltungsknoten 52 über den leitend geschalteten P-Kanal-Transistor 53 vorgeladen. Anschließend wird der Transistor 53 gesperrt und der N-Kanal-Transistor 54 leitend geschaltet. Im gezeigten Ausführungsbeispiel ist die Fuse 51 zu ihrem Ausgangszustand unverändert und zieht das am Anschluss 52 kurzzeitig eingestellte Vorladepotential auf Massepotential VSS. Dieses wird im Latch 48 gespeichert und schaltet beispielsweise den Schalter 47 leitend und den Schalter 45 nicht leitend, so dass der verzögerungsfreie Signalpfad 46 wirksam geschaltet ist. Durch Einwirkung eines Energieimpulses, z. B. eines Laserstrahls, wird die Fuse 51 aufgetrennt. Beim Auslesen bleibt dann der am Anschluss 52 kurzzeitig eingestellte Vorladepegel erhalten und das Speicherelement 48 gibt einen High-Pegel ab. Für sämtliche der einstellbaren Verzögerungselemente 30, ..., 37 können die dementsprechend zugeordneten Fuses eingestellt werden. Ergänzend wird bemerkt, dass anstelle von Fuses 51 auch Antifuses verwendet werden können, die im Ausgangszustand nicht leitend sind und durch Einwirkung eines Laserimpulses leitend geschaltet werden.
Alternativ zu dem in 2 gezeigten Verzögerungsschaltkreis kann eine kapazitive Verzögerung wie in 3 gezeigt verwendet werden. Die von der Steuerungseinrichtung 22 mit dem Steuersignal versorgte Steuerleitung 60 wird mit einem kapazitivem Knoten 61 belastet. Die Kapazität wird durch einen P-Kanal-Transistor 62 gebildet und einen N-Kanal-Transistor 63, deren Gateanschlüsse an den Knoten 61 angeschlossen sind. Die Strompfadanschlüsse der Transistoren 62, 63 sind ihrerseits an den jeweiligen Transistoren miteinander gekoppelt und andererseits untereinander über einen Inverter 64 gekoppelt. Der Eingang des Inverters 64 ist an die Strompfadanschlüsse des P-Kanal-Feldeffekttransistors 62 angeschlossen. Außerdem ist der Inverter 64 eingangsseitig an ein Fuse-Latch 65 angeschlossen, vergleichbar dem in 5 dargestellten Fuse-Latch. Wenn das Fuse-Latch 65 einen High-Pegel abgibt, wenn also die Fuse 51 hochohmig durch einen Laser behandelt wurde, dann wird Ladung in die Kanäle der Transistoren 62, 63 eingebracht. Eine sich längs der Leitung 60 ausbreitende Signalflanke moduliert über den Schaltungsknoten 61 die in den Kondensatoren 62, 63 gespeicherte Ladungsmenge, so dass sich an der Leitung 60 eine kapazitive Wirkung und folglich eine Signalverzögerung einstellt. Eine nicht durch trennte Fuse sorgt dafür, dass die Kanäle der Transistoren 62, 63 entladen sind und die kapazitive Wirkung auf die Leitung 60 vernachlässigbar niedrig ist. Wenn zusätzlich ein Inverter 66, in der 3 gestrichelt dargestellt, am Ausgang des Fuse-Latch 65 angeordnet ist, dann wirkt die Schaltung als abschaltbare Kapazität. Eine nicht durchtrennte Fuse schaltet in diesem Fall eine wirksame Kapazität auf die Signalleitung 60, eine durchtrennte, laserprogrammierte Fuse schaltet in Umkehrung des oben beschriebenen Wirkungsprinzips die Kapazität ab. Es lässt sich dadurch, verglichen mit dem Ausgangszustand, das Signal längs der Leitung 60 beschleunigen, also die Verzögerungszeit einer sich längs der Leitung 60 ausbreitenden Signalflanke ist im programmierten Zustand der Fuse kürzer als im unprogrammierten Zustand.
Eine wiederum alternative Ausführung für eine programmierbare Verzögerung oder Beschleunigung ist in 4 dargestellt. 4A zeigt die Beschaltung für eine Beschleunigung. Entsprechende Elemente sind mit gleichen Bezugszeichen versehen. Die Signalleitung 70 weist einen P-Kanal-Feldeffekttransistor 72 und einen N-Kanal-Feldeffekttransistor 73 aufweisenden Inverter 71 auf. Versorgungspotentialseitig ist der Transistor 72 über einen weiteren P-Kanal-Feldeffekttransistor 74 mit dem Versorgungspotential VDD verbunden, der Transistor 73 entsprechend über einen weiteren N-Kanal-Transistor 75 mit einem Anschluss für Massepotential VSS. Die Signalleitung 70 steuert den Eingang des Inverters 71 an und wird an dessen Ausgang weitergeführt. Der Eingang und der Ausgang des Inverters 71 sind über einen weiteren Inverter 76 gekoppelt. Die strompfadseitigen Transistoren 74, 75 werden von einem Fuse-Latch 77 angesteuert. Ein Inverter 78 sorgt für komplementäre Ansteuerung der Transistoren 74, 75. Wenn die Fuse nicht programmiert ist, das Fuse-Latch daher einen Low-Pegel aufweist, dann sind die Transistoren 74, 75 gesperrt und der Inverter 71 ist nicht wirksam. Wenn die Fuse programmiert ist und das Fuse-Latch 77 daher einen High-Pegel abgibt, sind die Transistoren 74, 75 leitend und schalten den Inverter 71 zusätzlich auf die Leitung 70. Die Treiberfähigkeit der Leitung 70 ist dadurch erhöht und eine sich längs der Leitung 70 ausbreitende Flanke eines der Steuersignale A1, ..., E wird beschleunigt. In 4B ist die Ansteuerungspolarität für die Transistoren 74, 75 umgekehrt ausgeführt, wobei ein Inverter 79 den Transistor 75 ansteuert, während der Transistor 74 direkt vom Fuse-Latch 77 angesteuert wird. Durch eine Programmierung der Fuse kann hier die Verzögerungszeit längs der Leitung 70 erhöht werden, es erfolgt also eine Signalverzögerung für das längs der Leitung 70 sich ausbreitende Steuersignal.
In 5 ist gestrichelt ein Anschluss 55 dargestellt, der an den Anschluss 52, welcher den Eingang des flüchtigen Speicherelements 48 bildet, angeschlossen ist. Der Anschluss 55 ist alternativ zur Fuse 51 und den Transistoren 53, 54 zu sehen. Der Anschluss 55 wird während des Betriebs, vorzugsweise während der Initialisierungsphase des Halbleiterspeichers mit einem einen logischen High- oder logischen Low-Pegel repräsentierenden Datenwert beaufschlagt. Dieser Datenwert wird im flüchtigen Speicherelement 48, vorzugsweise einem Register, zwischengespeichert. Somit kann beispielsweise während des Tests des Halbleiterspeichers die Verzögerungszeit für die von der Steuerungseinrichtung 22 ausgegebenen Steuersignale variabel eingestellt werden.

Claims

Halbleiterspeicher, umfassend – sich kreuzende Wortleitungen (23) und Bitleitungen (10, 11) sowie Speicherzellen (12), die jeweils an eine der Wortleitungen (23) und eine der Bitleitungen (10) angeschlossen sind, – einen Signalpfad, der umfasst: – eine der Speicherzellen (12), die jeweilige an die eine der Speicherzellen (12) angeschlossene Wortleitung (23) und Bitleitung (10) sowie Schaltungselemente (16, 18, 19, 24), um einen an einem Ausgangsanschluss (24) des Halbleiterspeichers anliegenden Datenwert in die Speicherzelle (12) zu schreiben oder von der Speicherzelle (12) an den Außenanschluss (24) abzugeben, – einen Wortleitungsdecoder (21), um mindestens eine der Wortleitungen (23) aus der Vielzahl der Wortleitungen anzusteuern, – einen primären Leseverstärker (16, 17), an den mindestens eine der Bitleitungen (10, 11) angeschlossen ist, – einen sekundären Leseverstärker (19), der mindestens einem der primären Leseverstärker (16, 17) nachgeschaltet ist, – eine Auswahlschaltung (25, 18), um mindestens einen der primären Leseverstärker (16, 17), mit dem sekundären Leseverstärker (19) zu verbinden, – eine Steuerungseinrichtung (22), um Steuersignale (A1, A2, B1, B2, C1, C2, D, E) zu erzeugen, die die Schaltungselemente des Signalpfades aktivieren und deaktivieren, – jeweilige Beschleunigungsschaltkreise (30, 31, 32, 33, 34, 35, 36, 37) mit einstellbarer Signalbeschleunigung, um jeweils eines der Steuersignale (A1, ..., E) mit der einstellbaren Beschleunigungszeit zu beschleunigen, wobei – die Steuerungseinrichtung (22) mit dem Wortleitungsdecoder, dem primären Leseverstärker, dem sekundären Leseverstärker und der Auswahlschaltung über je einen der Beschleunigungsschaltkreise (30, ..., 37) verbunden ist.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Signalpfad darüber hinaus paarweise Bitleitungen (10, 11) umfasst, die gemeinsam an einen der primären Leseverstärker (16, 17) angeschlossen sind und die über eine Ausgleichsschaltung (15, 26) miteinander verbunden sind, und dass die Ausgleichsschaltung (15, 26) mit der Steuerungseinrichtung (22) über einen Beschleunigungsschaltkreis (32, 33) verbunden ist.
Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass einer der Beschleunigungsschaltkreise mindestens einen Inverter umfasst.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass einer der Beschleunigungsschaltkreise einen Inverter umfasst (71, 72, 73), der einen Eingang und einen Ausgang aufweist, die mit einer eines der Steuersignale (A1, ..., E) führenden Signalleitung gekoppelt ist, dass der Inverter (71, 72, 73) über je einen Transistor (74, 75) an einen Anschluss für ein Versorgungspotential (VDD, VSS) gekoppelt ist und dass die Transistoren (74, 75) von einem programmierbaren Element (77) komplementär steuerbar sind.
Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass das programmierbare Element (48, 66, 77) ein flüchtiges Speicherelement (48) ist, das ausgebildet ist, um einen von extern eingegebenen Datenwert zu speichern.
Halbleiterspeicher nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass das programmierbare Element ein flüchtiges Speicherelement (48) umfasst und eine irreversibel programmierbare Fuse oder Antifuse, die mit dem Speicherelement (48) gekoppelt ist.
Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass ein Eingang eines weiteren Inverters (76) mit dem Eingang des Inverters (71, 72, 73) verbunden ist und dass ein Ausgang des weiteren Inverters (76) mit einem Ausgang des Inverters (71, 72, 73) verbunden ist.