DE102004061299B4

DE102004061299B4 - Direktzugriffsspeicher und Eingangspuffer mit Differenzverstärker

Info

Publication number: DE102004061299B4
Application number: DE102004061299A
Authority: DE
Inventors: Jonghee Han
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-12-23
Filing date: 2004-12-20
Publication date: 2012-07-19
Anticipated expiration: 2024-12-21
Also published as: US6891763B1; DE102004061299A1

Abstract

Direktzugriffsspeicher (20), der folgende Merkmale aufweist:
ein Array von Speicherzellen (22);
eine Schreibschaltung;
einen Eingangspuffer (38; 338), der konfiguriert ist, um Daten zu empfangen und die empfangenen Daten zu der Schreibschaltung zu leiten, die die empfangenen Daten in das Array von Speicherzellen (22) schreibt, wobei der Eingangspuffer (38; 338) folgende Merkmale aufweist:
einen Differenzverstärker (100; 300), der konfiguriert ist, um die Daten zu empfangen und ansprechend auf die empfangenen Daten ein erstes Signal und ein zweites Signal zu liefern, das das Komplement des ersten Signals ist;
einen ersten Transistor, der konfiguriert ist, um durch das erste Signal gesteuert zu sein; und
einen zweiten Transistor, der konfiguriert ist, um durch das zweite Signal gesteuert zu sein, wobei der erste Transistor und der zweite Transistor ansprechend auf einen vorgegebenen Übergang bei den empfangenen Daten eine Zeitdauer lang eingeschaltet sind, um einen Stromweg durch den ersten Transistor...

Description

Ein auf dem Gebiet bekannter Speichertyp ist ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM; DDR-SDRAM = double data rate synchronous dynamic random access memory). Im Allgemeinen umfasst ein DDR-SDRAM zumindest ein Array von Speicherzellen. Die Speicherzellen in dem Array von Speicherzellen sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und sich die Spalten entlang einer y-Richtung erstrecken. Leitfähige Wortleitungen erstrecken sich über das Array von Speicherzellen entlang der x-Richtung und leitfähige Bitleitungen erstrecken sich über das Array von Speicherzellen entlang der y-Richtung. Eine Speicherzelle ist bei jedem Koppelpunkt bzw. Kreuzungspunkt einer Wortleitung und einer Bitleitung positioniert. Auf Speicherzellen wird unter Verwendung einer Zeilenadresse und einer Spaltenadresse zugegriffen.
Ein DDR-SDRAM verwendet ein Haupttaktsignal und Datenübernahmesignale bzw. Datenfreigabesignale (DQS-Signale; DQS = data strobe) zum Ausführen von Befehlen innerhalb des Speichers. Das Taktsignal wird als eine Referenz für die Zeitsteuerung von Befehlen verwendet, wie beispielsweise Lese- und Schreibbefehlen. DQS-Signale werden als Referenzen zum Zwischenspeichern (Latchen) von Eingangsdaten in den Speicher und von Ausgangsdaten in eine externe Vorrichtung verwendet.
Während einer Schreiboperation werden zwei Bits, vier Bits oder eine andere gerade Anzahl von Bits zu der gleichen Zeit in dem Speicher gesammelt und verarbeitet, um die Bandbreite des Speichers zu maximieren. Ein Eingangs-DQS-Signal und Eingangsdatenbits werden durch eine externe Vorrichtung geliefert. Die Eingangsdatenbits werden durch den Speicher bei jedem Übergang des Eingangs-DQS-Signals gesammelt. Die Datenbits sind typischerweise mit den ansteigenden und abfallenden Flanken des DQS-Signals für ein Zwischenspeichern der Daten in den Speicher mittig ausgerichtet. Bei der ersten ansteigenden Taktsignalflanke nach der letzten abfallenden DQS-Signalflanke endet die Sammlung von Datenbits und beginnt eine interne Verarbeitung.
Wenn sich Datenkommunikationsfrequenzen erhöhen, wird ein mittiges Ausrichten von Eingangsdatenbits mit den ansteigenden und abfallenden Eingangs-DQS-Signalflanken im Inneren des Speichers immer schwieriger. Eingangspuffer können unterschiedliche Ausgangsanstiegs- und -abfallzeiten aufweisen, die zu unterschiedlichen Ausbreitungsverzögerungen für Übergänge von einem niedrigen zu einem hohen Spannungspegel und von einem hohen zu einem niedrigen Spannungspegel führen. Diese Nichtübereinstimmung bei Ausbreitungsverzögerungen resultiert in nicht-übereingestimmten Einstellungs- und Haltezeiten oder einer Erhöhung bei Einstellungs- und Haltezeiten und langsameren Datenkommunikationsfrequenzen.
Die Patentveröffentlichung US-5,710,516 A bezieht sich beispielsweise auf Pufferschaltungen für logische Eingangssignale. So umfasst eine Pufferschaltung für logische Eingangssignale einen Differenzverstärker, der auf ein logisches Eingangssignal und ein Referenzsignal anspricht, um ein logisches Ausgangssignal an einem Ausgangsknoten desselben zu erzeugen. Die Pufferschaltung für logische Eingangssignale umfasst ferner einen Bypass-Verstärker, der elektrisch zwischen das logische Ausgangssignal und den Ausgangsknoten geschaltet ist. Der Bypass-Verstärker versorgt den Ausgangsknoten ansprechend auf Übergänge des logischen Zustands des logischen Eingangssignals hin mit einem zusätzlichen Strom. Der Bypass-Verstärker ist als ein Feldeffekttransistor ausgebildet, wobei der Gate-Anschluss desselben elektrisch mit dem logischen Eingangssignal verbunden ist, und der Source-Anschluss und der Drain-Anschluss desselben in Serie zwischen den Ausgangsknoten und einen Strombegrenzungstransistor geschaltet sind.
Die Patentveröffentlichung US-5,136,179 A bezieht sich beispielsweise auf eine Logikpegel-Diskriminatorschaltung, die einen Stromgenerator aufweist, der durch einen Strom über einen ersten p-Kanal-FET angesteuert wird. Der erste p-Kanal-FET ist mit einem zweiten und einem dritten p-Kanal-FETs in einer herkömmlichen Stromspiegelschaltung verschaltet. Die Stromspiegelkonfiguration zwischen den FETs ist wirksam, um einen Strom von dem ersten p-Kanal-FET zu dem zweiten bzw. zum dritten p-Kanal-FET spiegeln, sodass der zweite bzw. dritte p-Kanal-FET jeweils als Stromquellen wirken. Der dritte p-Kanal-FET ist ferner mit einem vierten p-Kanal-FET in Serie geschaltet, wobei der dritte p-Kanal-FET und der vierte p-Kanal-FET von komplementären Signalen gesteuert werden.
Es die Aufgabe der vorliegenden Erfindung, einen Direktzugriffspeicher und einen Eingangspuffer mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch einen Direktzugriffsspeicher gemäß Anspruch 1 und einen Eingangspuffer gemäß Anspruch 10 gelöst. Bevorzugte Ausführungsformen sind in den abhängen Ansprüchen angegeben.
Ausführungsbeispiele der vorliegenden Erfindung sind in einem Direktzugriffsspeicher dargestellt. Bei einem Ausführungsbeispiel weist ein Direktzugriffsspeicher ein Array von Speicherzellen, eine Schreibschaltung und einen Eingangspuffer auf, der konfiguriert ist, um Daten zu empfangen und die empfangenen Daten zu der Schreibschaltung zu leiten, die die empfangenen Daten in das Array von Speicherzellen schreibt. Der Eingangspuffer weist einen Differenzverstärker auf, der konfiguriert ist, um die Daten zu empfangen und ansprechend auf die empfangenen Daten ein erstes Signal und ein zweites Signal zu liefern, das das Komplement des ersten Signals ist. Der Eingangspuffer weist ferner einen ersten Transistor, der konfiguriert ist, um durch das erste Signal gesteuert zu sein, und einen zweiten Transistor auf, der konfiguriert ist, um durch das zweite Signal gesteuert zu sein. Der erste Transistor und der zweite Transistor werden eingeschaltet, um einen Stromweg durch den ersten Transistor und den zweiten Transistor bereitzustellen, um das erste Signal ansprechend auf einen Übergang bei den empfangenen Daten zu verändern.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm, das einen Direktzugriffsspeicher darstellt;
2 ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle in dem Array von Speicherzellen darstellt;
3 ein Diagramm, das ein Ausführungsbeispiel eines der Dateneingangspuffer darstellt;
4 ein Zeitdiagramm, das die Spannung an dem invertierenden Ausgangsknoten und einem Pufferausgang während eines Umschaltens des Dateneingangspuffers darstellt;
5 ein Diagramm, das ein anderes Ausführungsbeispiel eines Dateneingangspuffers darstellt; und
6 ein Zeitdiagramm, das die Spannung an dem invertierenden Ausgangsknoten und einem Pufferausgang darstellt, während der Dateneingangspuffer umgeschaltet wird.
In der folgenden detaillierten Beschreibung wird auf die zugehörigen Zeichnungen Bezug genommen, die einen Teil derselben bilden und in denen durch eine Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine direktionale Terminologie, wie beispielsweise „oben”, „unten”, „vorne”, „hinten”, „Vorder”-, „Hinter”- etc. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl von unterschiedlichen Ausrichtungen positioniert sein können, wird die direktionale Terminologie für Darstellungszwecke verwendet und ist in keiner Weise begrenzend. Es ist klar, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem begrenzenden Sinn aufzufassen und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
1 ist ein Blockdiagramm, das einen Direktzugriffsspeicher 20 darstellt. Bei einem Ausführungsbeispiel ist der Direktzugriffsspeicher 20 ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM; DDR-SDRAM = double data rate synchronous dynamic random access memory). Der DDR-SDRAM 20 umfasst ein Array von Speicherzellen 22, einen Zeilenadresslatch und -decodierer 24, einen Spaltenadresslatch und -decodierer 26, Erfassungsverstärker 28, eine Steuerlogik 30, ein Adressregister 32, ein Dateneingangsregister 34 und ein Datenausgangsregister 36. Das Dateneingangsregister 34 umfasst Dateneingangspuffer 38 und Dateneingangslatches 40. Zumindest einer der Dateneingangspuffer 38 umfasst einen Differenzverstärker, der elektrisch mit einer Heraufzieh- oder Herunterziehschaltung zum Abgleichen oder in Übereinstimmung Bringen der Anstiegs- und Abfallzeiten des Ausgangssignals des Eingangspuffers gekoppelt ist. Bei einem Ausführungsbeispiel ist die zusätzliche Schaltung eine Heraufziehschaltung zum Ziehen des Ausgangssignals von einem niedrigen Spannungspegel zu einem hohen Spannungspegel. Bei einem anderen Ausführungsbeispiel ist die zusätzliche Schaltung eine Herunterziehschaltung zum Ziehen des Ausgangssignals von einem hohen Spannungspegel auf einen niedrigen Spannungspegel.
Leitfähige Wortleitungen 42, die als Zeilenauswahlleitungen bezeichnet werden, erstrecken sich in die x-Richtung über das Array von Speicherzellen 22. Leitfähige Bitleitungen 44, die als Spaltenauswahlleitungen bezeichnet werden, erstrecken sich in die y-Richtung über das Array von Speicherzellen 22. Eine Speicherzelle 46 ist bei jedem Koppelpunkt bzw. Kreuzungspunkt einer Wortleitung 42 und einer Bitleitung 44 positioniert. Jede Wortleitung 42 ist elektrisch mit einem Zeilenadresslatch und -decodierer 24 gekoppelt und jede Bitleitung 44 ist elektrisch mit einem der Erfassungsverstärker 28 gekoppelt. Die Erfassungsverstärker 28 sind elektrisch mit dem Spaltenadresslatch und -decodierer 26 durch leitfähige Spaltendecodiererleitungen 48 gekoppelt. Zusätzlich sind die Erfassungsverstärker 28 elektrisch mit dem Dateneingangsregister 34 und Dateneingangslatches 40 durch Dateneingangsleitungen 50 und mit einem Datenausgangsregister 36 durch Datenausgangsleitungen 52 gekoppelt. Die Dateneingangslatches 40 sind elektrisch mit Dateneingangspuffern 38 durch leitfähige Datenleitungen 54 gekoppelt. Das Dateneingangsregister 34 und die Dateneingangspuffer 38 sind elektrisch mit dem Datenausgangsregister 36 durch die Daten-Eingang/Ausgang-Leitungen (Daten-I/O-Leitungen) 56 gekoppelt, die elektrisch mit Daten-I/O-Anschlussflächen oder -Anschlussstiften gekoppelt sind, die als DQs bezeichnet werden, um Daten zwischen dem DDR-SDRAM 20 und einer externen Vorrichtung zu übertragen.
Die Steuerlogik 30 ist elektrisch mit dem Zeilenadresslatch und -decodierer 24 und dem Spaltenadresslatch und -decodierer 26 durch Latchsteuerleitungen 58 gekoppelt. Das Adressregister 32 ist elektrisch mit dem Zeilenadresslatch und -decodierer 24 und dem Spaltenadresslatch und -decodierer 26 durch Zeilen- und Spaltenadressleitungen gekoppelt, die bei 60 angegeben sind. Das Adressregister 32 empfängt Zeilen- und Spaltenadresssignale durch Adressleitungen 62. Die Steuerlogik 30 empfängt Steuersignale, wie beispielsweise Lese-/Schreibfreigabe-, Zeilenadressübernahme-(RAS; RAS = row address strobe) und Spaltenadressübernahme-(CAS; CAS = column address strobe) Signale durch Steuerleitungen 64.
Das Adressregister 32 liefert eine Zeilenadresse zu dem Zeilenadresslatch und -decodierer 24 und die Steuerlogik 30 liefert das RAS-Signal zu dem Zeilenadresslatch und -decodierer 24, um die gelieferte Zeilenadresse in dem Zeilenadresslatch und -decodierer 24 zwischenzuspeichern. Das Adressregister 32 liefert eine Spaltenadresse zu dem Spaltenadresslatch und -decodierer 26 und die Steuerlogik 30 liefert das CAS-Signal zu dem Spaltenadresslatch und -decodierer 26, um die gelieferte Spaltenadresse in dem Spaltenadresslatch und -decodierer 26 zwischenzuspeichern.
Das Dateneingangsregister 34 umfasst eine Mehrzahl von Dateneingangspuffern 38 und entsprechenden Dateneingangslatches 40, die Daten von einer externen Vorrichtung empfangen und dieselben zu den Erfassungsverstärkern 28 übertragen. Die Daten und ein Eingangsdatenübernahmesignal (DQS-Signal; DQS = data strobe), das bei 66 angegeben ist, werden durch eine externe Vorrichtung zu dem Dateneingangsregister 34 geliefert. Die Dateneingangspuffer 38 empfangen die Daten und liefern die Daten zu den Dateneingangslatches 40. Das Eingangs-DQS-Signal 66 speichert die Daten in die Dateneingangslatches 40 zwischen. Datenbits werden bei jedem Übergang des Eingangs-DQS-Signals 66 gesammelt. Die Latches 40 liefern die zwischengespeicherten Daten zu den Erfassungsverstärkern 28, die die Daten in ausgewählte Speicherzellen 46 speichern.
Das Datenausgangsregister 36 umfasst eine Mehrzahl von Ausgangslatches, die Daten empfangen, die von dem Array 22 gelesen werden. Die Ausgangsdaten und ein Ausgangs-DQS-Signal, das bei 68 angegeben ist, werden zu den DQs geliefert, um durch eine externe Vorrichtung gelesen zu werden. Daten, die von ausgewählten Speicherzellen 46 gelesen werden, erscheinen bei den DQs, wenn ein Zugriff einmal abgeschlossen ist und der Ausgang freigegeben ist. Zu anderen Zeiten befinden sich die DQs in einem Hochimpedanzzustand.
Während einer Leseoperation empfängt die Steuerlogik 30 Lesesteuersignale und das Adressregister 32 empfängt die Zeilenadresse einer ausgewählten Speicherzelle oder von ausgewählten Speicherzellen 46. Die Zeilenadresse wird von dem Adressregister 32 zu dem Zeilenadresslatch und -decodierer 24 geliefert und in den Zeilenadresslatch und -decodierer durch die Steuerlogik 30 und ein RAS-Signal zwischengespeichert. Der Zeilenadresslatch und -decodierer 24 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Wenn die ausgewählte Wortleitung 42 aktiviert ist, wird der Wert, der in jeder Speicherzelle 46 gespeichert ist, die mit der ausgewählten Wortleitung 42 gekoppelt ist, zu der jeweiligen Bitleitung 44 geleitet. Der Wert, der bei jeder Speicherzelle 46 gespeichert ist, wird durch einen Erfassungsverstärker 28 erfasst, der elektrisch mit der jeweiligen Bitleitung 44 gekoppelt ist. Als nächstes empfängt das Adressregister 32 die Spaltenadresse der ausgewählten Speicherzelle oder -zellen 46. Die Spaltenadresse wird von dem Adressregister 32 zu dem Spaltenadresslatch und -decodierer 26 geliefert und in den Spaltenadresslatch und -decodierer 26 durch die Steuerlogik 30 und ein CAS-Signal zwischengespeichert. Der Spaltenadresslatch und -decodierer 26 decodiert die Spaltenadresse und wählt die Erfassungsverstärker 28 aus, die Daten zu dem Datenausgangsregister 36 für eine Wiedergewinnung durch eine externe Vorrichtung übermitteln.
Während einer Schreiboperation werden Daten, die in dem Array 22 gespeichert werden sollen, von einer externen Vorrichtung zu den DQs und den Dateneingangspuffern 38 geliefert. Die externe Vorrichtung kann ferner das Eingangs-DQS-Signal 66 liefern, das die empfangenen Daten bei jeder Flanke des Eingangs-DQS-Signals 66 in Dateneingangslatches 40 zwischenspeichert. Die Steuerlogik 30 empfängt Schreibsteuersignale und das Adressregister 32 empfängt die Zeilenadresse einer ausgewählten Speicherzelle oder von ausgewählten Speicherzellen 46, wohin die empfangenen Daten geschrieben werden sollen. Die Zeilenadresse wird von dem Adressregister 32 zu dem Zeilenadresslatch und -decodierer 24 geliefert und in den Zeilenadresslatch und -decodierer 24 durch die Steuerlogik 30 und ein RAS-Signal zwischengespeichert. Der Zeilenadresslatch und -decodierer 24 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Als nächstes empfängt das Adressregister 32 die Spaltenadresse der ausgewählten Speicherzelle oder -zellen 46 und liefert die Spaltenadresse zu dem Spaltenadresslatch und -decodierer 26. Die Spaltenadresse wird in den Spaltenadresslatch und -decodierer 26 durch die Steuerlogik 30 und ein CAS-Signal zwischengespeichert. Der Spaltenadresslatch und -decodierer 26 wählt die Erfassungsverstärker 28 aus, denen von dem Dateneingangsregister 34 Daten übermittelt werden. Die Erfassungsverstärker 28 schreiben die Daten zu der ausgewählten Speicherzelle oder den ausgewählten Speicherzellen 46 durch Bitleitungen 44.
2 ist ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle 46 in dem Array von Speicherzellen 22 darstellt. Die Speicherzelle 46 umfasst einen Transistor 70 und einen Kondensator 72. Das Gate des Transistors 70 ist elektrisch mit einer Wortleitung 42 gekoppelt. Eine Seite des Drain-Source-Wegs des Transistors 70 ist elektrisch mit der Bitleitung 44 gekoppelt und die andere Seite des Drain-Source-Wegs ist elektrisch mit einer Seite des Kondensators 72 gekoppelt. Die andere Seite des Kondensators 72 ist elektrisch mit einer Referenzspannung gekoppelt, wie beispielsweise der Hälfte der Versorgungsspannung. Der Kondensator 72 wird geladen und entladen, um eine logische 0 oder eine logische 1 darzustellen. Während einer Leseoperation wird die Wortleitung 42 aktiviert, um den Transistor 70 einzuschalten, und der Wert, der an dem Kondensator 72 gespeichert ist, wird durch einen Erfassungsverstärker 28 durch die Bitleitung 44 gelesen. Während einer Schreiboperation wird die Wortleitung 42 aktiviert, um den Widerstand 70 einzuschalten und auf den Kondensator 72 zuzugreifen. Einer der Erfassungsverstärker 28 schreibt einen Wert an dem Kondensator 72 durch die Bitleitung 44 und den Widerstand 70.
Die Leseoperation an der Speicherzelle 46 ist eine zerstörerische Leseoperation. Nach jeder Leseoperation wird der Kondensator 72 zu dem Wert, der gerade gelesen wurde, wiedergeladen oder entladen. Selbst ohne Leseoperationen entlädt sich zusätzlich die Ladung an dem Kondensator 72 mit der Zeit. Um einen gespeicherten Wert zu halten, wird die Speicherzelle 46 periodisch durch ein Lesen oder Schreiben der Speicherzelle 46 aufgefrischt. Alle Speicherzellen 46 in dem Array von Speicherzellen 22 werden periodisch aufgefrischt, um die Werte derselben beizubehalten.
Bei einem DDR-SDRAM sind die Lese- und Schreiboperationen zu einem Systemtakt synchronisiert. Der Systemtakt wird durch ein Hostsystem geliefert, das den DDR-SDRAM umfasst. Ein DDR-SDRAM ist von einem Differenztakt, CK und bCK, wirksam. Das Kreuzen von CK, das hoch wird, und bCK, das niedrig wird, wird als die positive Flanke von CK bezeichnet. Befehle, wie beispielsweise Lese- und Schreiboperationen, werden bei der positiven Flanke von CK registriert.
Operationen werden sowohl bei den ansteigenden als auch bei den abfallenden Flanken des Systemstakts durchgeführt.
Der DDR-SDRAM verwendet eine Architektur mit doppelter Datenrate, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Die Architektur mit doppelter Datenrate ist im Wesentlichen eine 2n-Vorabruf-Architektur mit einer Schnittstelle, die entwarfen ist, um zwei Datenwörter pro Taktzyklus bei den DQs zu übertragen. Ein einzelner Lese- oder Schreibzugriff für den DDR-SDRAM besteht wirksam aus einer einzigen 2n Bit breiten Datenübertragung mit einem Taktzyklus bei dem internen Speicherarray und zwei entsprechenden n Bit breiten Datenübertragungen mit einem halben Taktzyklus bei den DQs.
Ein Eingangs-DQS-Signal, wie beispielsweise das Eingangs-DQS-Signal 66, wird durch eine externe Vorrichtung zusammen mit Eingangsdaten zum Zwischenspeichern der Eingangsdaten in den DDR-SDRAM geliefert. Das Eingangs-DQS-Signal ist mit den Eingangsdaten mittig ausgerichtet, die an beiden Flanken des Eingangs-DQS-Signals registriert werden. Das Ausgangs-DQS-Signal, wie beispielsweise das Ausgangs-DQS-Signal 68, wird durch den DDR-SDRAM während Leseoperationen gesendet. Das Ausgangs-DQS-Signal ist mit den Ausgangsdaten für Leseoperationen flankenausgerichtet. Ausgangsdaten werden bei beiden Flanken des Ausgangs-DQS-Signals registriert.
Lese- und Schreibzugriffe auf einen DDR-SDRAM sind burstorientiert bzw. stoßorientiert. Zugriffe beginnen bei einer ausgewählten Position und dauern für eine programmierte Anzahl von Positionen in einer programmierten Sequenz an. Zugriffe können mit der Registrierung eines Aktivbefehls beginnen, der durch einen Lese- oder Schreibbefehl gefolgt ist. Die Adressbits, die zusammenfallend mit dem Aktivbefehl registriert werden, werden verwendet, um die Bank und die Zeile auszuwählen, auf die zugegriffen werden soll. Die Adressbits, die zusammenfallend mit dem Lese- oder Schreibbefehl registriert werden, wählen die Bank und die Anfangsspaltenposition für den Burstzugriff aus.
Der DDR-SDRAM bei der vorhergehenden Beschreibung wird als ein DDR-I-SDRAM bezeichnet, da derselbe die erste Generation eines DDR-SDRAM ist. Die nächste Generation eines DDR-SDRAM, DDR-II-SDRAM, weist die gleichen Merkmale wie ein DDR-I-SDRAM auf, außer dass die Datenrate verdoppelt ist. Die DDR-II-SDRAM-Architektur ist im Wesentlichen eine 4n-Vorabruf-Architektur mit einer Schnittstelle, die entworfen ist, um vier Datenwörter pro Taktzyklus bei den DQs zu übertragen. Ein einziger Lese- oder Schreibzugriff für den DDR-II-SDRAM besteht wirksam aus einer einzigen 4n Bit breiten Datenübertragung mit einem Taktzyklus bei dem internen Speicherarray und vier entsprechenden n Bit breiten Datenübertragungen mit einem Viertel Taktzyklus bei den DQs. Bei einem Ausführungsbeispiel ist der DDR-SDRAM 20 ein DDR-II-SDRAM.
3 ist ein Diagramm, das ein Ausführungsbeispiel eines der Dateneingangspuffer 38 darstellt. Der Dateneingangspuffer 38 umfasst einen Differenzverstärker, der bei 100 angegeben ist, eine Heraufziehschaltung 102 und zwei Inverter 104 und 106. Der Dateneingangspuffer 38 ist ein Teil eines Dateneingangsregisters 34 und des DDR-SDRAM 20. Bei anderen Direktzugriffsspeicherausführungsbeispielen können Eingangspuffer, wie beispielsweise der Dateneingangspuffer 38, als Dateneingangspuffer, Adresseingangspuffer und/oder Steuersignaleingangspuffer verwendet werden. Zusätzlich können Eingangspuffer, wie beispielsweise der Dateneingangspuffer 38, bei anderen Schaltungen als Direktzugriffsspeichern verwendet werden, wie beispielsweise Steuerungen oder digitalen Signalverarbeitungsschaltungen.
Der Differenzverstärker 100 umfasst zwei p-Kanal-Metalloxidhalbleiter-Transistoren (PMOS-Transistoren) 108 und 110, die als eine Aktivstromspiegellast konfiguriert sind, und zwei n-Kanal-Metalloxidhalbleiter-Transistoren (NMOS-Transistoren) 112 und 114, die als ein Differenzeingangstransistorpaar konfiguriert sind. Zusätzlich umfasst der Differenzverstärker 100 einen NMOS-Transistor mit gemeinsamer Source 116, der als eine Stromquelle für den Differenzverstärker 100 verwendet wird.
Bei dem Differenzverstärker 100 ist das Gate des NMOS-Transistors 112 elektrisch mit einer Spannungsversorgung bei 118 gekoppelt. Die Spannungsversorgung liefert ein Spannungsreferenzsignal VREF zu dem Gate des NMOS-Transistors 112.
Die Source des NMOS-Transistors 112 ist elektrisch mit der Source des NMOS-Transistors 114 und dem Drain des NMOS-Transistors 116 durch einen gemeinsamen Sourceleiter 120 gekoppelt. Das Gate des NMOS-Transistors 116 ist elektrisch mit einer Vorspannungsspannungsversorgung bei 122 gekoppelt und die Source des NMOS-Transistors 116 ist elektrisch mit einer Referenzspannung, wie beispielsweise Masse, bei 124 gekoppelt. Die Vorspannungsspannungsversorgung liefert ein Spannungssignal BIAS, um den NMOS-Transistor 116 einzuschalten und um eine Stromquelle für den Differenzverstärker 100 bereitzustellen.
Das Drain des NMOS-Transistors 112 ist elektrisch mit dem Drain und dem Gate des PMOS-Transistors 108 und dem Gate des PMOS-Transistors 110 bei dem nicht-invertierenden Ausgangsknoten, der bei 125 angegeben ist, durch den nichtinvertierenden Ausgangsknotenleiter 126 gekoppelt. Die Source des PMOS-Transistors 108 und die Source des PMOS-Transistors 110 sind elektrisch mit einer Leistungsversorgung gekoppelt, die eine Leistungsversorgungsspannung VDD zu dem Dateneingangspuffer 38 durch einen Leistungsleiter 128 liefert.
Die Heraufziehschaltung 102 umfasst zwei PMOS-Transistoren 130 und 132. Die Source des PMOS-Transistors 130 ist elektrisch mit der Leistungsversorgung durch den Leistungsleiter 128 gekoppelt und das Drain des PMOS-Transistors 130 ist elektrisch mit der Source des PMOS-Transistors 132 bei 134 gekoppelt. Das Gate des PMOS-Transistors 132 ist elektrisch mit dem nicht-invertierenden Ausgangsknoten 125 durch den nicht-invertierenden Ausgangsleiter 126 gekoppelt. Das Drain des PMOS-Transistors 132 ist elektrisch mit dem Drain des NMOS-Transistors 114 und dem Eingang des Inverters 104 bei dem invertierenden Ausgangsknoten 135 durch einen invertierenden Ausgangsknotenleiter 136 gekoppelt. Der Ausgang des Inverters 104 ist elektrisch mit dem Eingang des Inverters 106 bei 138 gekoppelt und der Ausgang des Inverters 106 ist elektrisch mit dem Gate des PMOS-Transistors 130 bei dem Pufferausgang 140 durch einen Pufferausgangsleiter 142 gekoppelt. Das Gate des NMOS-Transistors 114 empfängt das Eingangssignal VIN bei 144, was der Eingang des Datenpuffers 38 ist.
Falls in Betrieb das Differenzsignal VREF größer als das Eingangssignal VIN ist, leitet der NMOS-Transistor 112 mehr Strom als der NMOS-Transistor 114. In dieser Situation wird, um die Beschreibung hierin zu vereinfachen, der NMOS-Transistor 112 als eingeschaltet bezeichnet und der NMOS-Transistor 114 wird als ausgeschaltet bezeichnet. Wenn der NMOS-Transistor 112 ein ist, wird der nicht-invertierende Ausgangsknoten 125 zu einem niedrigen Spannungspegel gezogen, der die PMOS-Transistoren 108, 110 und 132 einschaltet. Die PMOS-Transistoren 108, 110 und 132 können mehr Strom leiten, hierin als eingeschaltet bezeichnet, wenn der nicht-invertierende Ausgangsknoten 125 zu einem niedrigen Spannungspegel verglichen mit der Menge an Strom gezogen wird, die die PMOS-Transistoren 108, 110 und 132 leiten können, wenn der nicht-invertierende Ausgangsknoten bei einem hohen Spannungspegel ist. Wenn der NMOS-Transistor 114 aus ist, wird der invertierende Ausgangsknoten 135 zu einem hohen Spannungspegel gezogen und der Ausgang des Inverters 106 ist zu einem hohen Spannungspegel gesetzt, der den PMOS-Transistor 130 ausschaltet.
Wenn das Eingangssignal VIN zu einer größeren Spannung als dem Referenzsignal VREF übergeht, schaltet der NMOS-Transistor 114 ein, um mehr Strom zu leiten, und der NMOS-Transistor 112 schaltet aus, um weniger Strom zu leiten. Ein Ausschalten des NMOS-Transistors 112 lädt den nichtinvertierenden Ausgangsknoten 125 zu einem hohen Spannungspegel, der die PMOS-Transistoren 108, 110 und 132 ausschaltet. Die PMOS-Transistoren 108, 110 und 132 können weniger Strom leiten, hierin als ausgeschaltet sein bezeichnet, wenn der nicht-invertierende Ausgangsknoten 125 zu einem hohen Spannungspegel verglichen mit der Menge an Strom gezogen ist, die die PMOS-Transistoren 108, 110 und 132 leiten können, wenn der nicht-invertierende Ausgangsknoten bei einem niedrigen Spannungspegel ist. Wenn der nicht-invertierende Ausgangsknoten 125 zu einem hohen Spannungspegel lädt, wird der invertierende Ausgangsknoten 135 zu einem niedrigen Spannungspegel durch den NMOS-Transistor 114 gezogen. Der Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel bei dem invertierenden Ausgangsknoten 135 breitet sich durch die Inverter 104 und 106 zu dem Pufferausgang 140 aus. Der niedrige Spannungspegel bei dem Pufferausgang 140 schaltet den PMOS-Transistor 130 ein. Bei einem Ausführungsbeispiel verhindert die Ausbreitungsverzögerung durch die Inverter 104 und 106, dass der PMOS-Transistor 130 eingeschaltet wird, während der PMOS-Transistor 132 ein ist, und mehr Strom leitet, d. h. der PMOS-Transistor 132 wird ausgeschaltet, um weniger Strom zu leiten, bevor der PMOS-Transistor 130 eingeschaltet wird.
Wenn das Eingangssignal VIN zu einem Spannungspegel übergehen gelassen wird, der geringer als ein Referenzsignal VREF ist, wird der NMOS-Transistor 114 ausgeschaltet und wird der NMOS-Transistor 112 eingeschaltet. Wenn der NMOS-Transistor 112 eingeschaltet wird, wird der nicht-invertierende Ausgangsknoten 125 durch den NMOS-Transistor 112 zu einem niedrigen Spannungspegel entladen, der die PMOS-Transistoren 108, 110 und 132 einschaltet. Wenn die Aktivstromspiegellast-PMOS-Transistoren 108 und 110 eingeschaltet werden und wenn der Heraufziehschaltung-PMOS-Transistor 132 eingeschaltet wird, um mehr Strom zu leiten, wird der invertierende Ausgangsknoten 135 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel geladen. Die Aktivstromspiegellast stellt einen Stromweg von der Leistungsversorgung und der Leistungsversorgungsspannung VDD durch den PMOS-Transistor 112 bereit, um den invertierenden Ausgangsknoten 135 zu laden. Die Heraufziehschaltung 102 stellt einen Stromweg von der Leistungsversorgung und der Leistungsversorgungsspannung VDD durch den PMOS-Transistor 130 und den PMOS-Transistor 132 bereit, um den invertierenden Ausgangsknoten 135 zu laden.
Der invertierende Ausgangsknoten 135 geht von einem niedrigen Spannungspegel zu einem hohen Spannungspegel über und der Übergang von niedrig zu hoch breitet sich durch die Inverter 104 und 106 aus, um einen Spannungspegelübergang von niedrig zu hoch bei dem Pufferausgang 140 zu liefern. Der hohe Spannungspegel bei dem Pufferausgang 140 schaltet den PMOS-Transistor 130 aus, um einen Stromfluss durch den Stromweg der Heraufziehschaltung 102 stark zu reduzieren oder zu stoppen. Die Ausbreitungsverzögerung des Übergangs von niedrig zu hoch durch die Inverter 104 und 106 verhindert, dass der PMOS-Transistor 130 vor einem Laden des invertierenden Ausgangsknotens 135 durch die Heraufziehschaltung 102 ausgeschaltet wird. Die Heraufziehschaltung 102 und die PMOS-Transistoren 130 und 132 werden eingeschaltet, um den invertierenden Ausgangsknoten 135 schneller zu laden, als wenn der invertierende Ausgangsknoten 135 lediglich durch den Aktivstromspiegellast-PMOS-Transistor 110 geladen würde.
4 ist ein Zeitdiagram, das die Spannung an dem invertierenden Ausgangsknoten 135 und dem Pufferausgang 140 während eines Umschaltens des Dateneingangspuffers 38 darstellt. Falls das Referenzsignal VREF größer als das Eingangssignal VIN ist, ist der NMOS-Transistor 112 ein und ist der NMOS-Transistor 114 aus. Der nicht-invertierende Ausgangsknoten 125 wird durch den NMOS-Transistor 112 zu einem niedrigen Spannungspegel gezogen und die PMOS-Transistoren 108, 110 und 132 werden eingeschaltet. Der invertierende Ausgangsknoten 135 wird zu einem hohen Spannungspegel gezogen, bei 200 angegeben. Der hohe Spannungspegel an dem invertierenden Ausgangsknoten 135 ist größer als die Eingangsschwellenspannung V_TH bei 202 des Inverters 104. Der Inverter 104 invertiert das Signal mit hohem Spannungspegel zu einem Signal mit niedrigem Spannungspegel und leitet das Signal mit niedrigem Spannungspegel zu dem Inverter 106. Der Inverter 106 liefert einen hohen Spannungspegel, angegeben bei 204, an dem Pufferausgang 140. Der hohe Pegel an dem Pufferausgang 140 schaltet den PMOS-Transistor 130 aus.
Wenn das Eingangssignal VIN zu einem größeren Spannungspegel als dem Referenzsignal VREF übergeht, schaltet der NMOS-Transistor 112 aus und schaltet der NMOS-Transistor 114 ein. Der nicht-invertierende Ausgangsknoten 125 geht von einem niedrigen Spannungspegel zu einem hohen Spannungspegel über und schaltet die PMOS-Transistoren 108, 110 und 132 aus. Der invertierende Ausgangsknoten 135 geht von einem hohen Spannungspegel bei 206 zu einem niedrigen Spannungspegel bei 208 über. Wenn der invertierende Ausgangsknoten 135 an V_TH bei 210 vorbei übergeht, schaltet der Inverter 104 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel um und schaltet der Inverter 106 von einem hohen Spannungspegel bei 211 zu einem niedrigen Spannungspegel bei 212 an dem Pufferausgang 140 um. Der niedrige Spannungspegel an dem Pufferausgang 140 schaltet den PMOS-Transistor 130 ein.
Wenn das Eingangssignal VIN von einem Spannungspegel, der geringer als das Referenzsignal VREF ist, übergeht, wird der NMOS-Transistor 112 eingeschaltet und wird der NMOS-Transistor 114 ausgeschaltet. Der nicht-invertierende Ausgangsknoten 125 wird durch den NMOS-Transistor 112 zu einem niedrigen Spannungspegel gezogen. Der niedrige Spannungspegel an dem nicht-invertierenden Ausgangsknoten 125 schaltet die PMOS-Transistoren 108, 110 und 132 ein. Strom wird von der Leistungsversorgung und der Leistungsversorgungsspannung VDD durch den PMOS-Transistor 110 und durch die Heraufziehschaltung-PMOS-Transistoren 130 und 132 geliefert, um den invertierenden Ausgangsknoten 135 zu laden. Der invertierende Ausgangsknoten 135 geht von einem niedrigen Spannungspegel bei 214 zu einem hohen Spannungspegel bei 216 über. Wenn der invertierende Ausgangsknoten 135 an der Eingangsschwellenspannung V_TH bei 218 vorbei übergeht, schaltet der Inverter 104 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel um und schaltet der Inverter 106 von einem niedrigen Spannungspegel bei 220 zu einem hohen Spannungspegel bei 222 an dem Pufferausgang 140 um. Der hohe Spannungspegel bei 222 an dem Pufferausgang 140 schaltet den PMOS-Transistor 130 aus und der invertierende Ausgangsknoten 135 wird durch den PMOS-Transistor 110 höher gezogen.
Wenn das Eingangssignal VIN zu einem größeren Spannungspegel als dem Spannungspegel des Referenzsignals VREF übergeht, schaltet der NMOS-Transistor 112 aus und schaltet der NMOS-Transistor 114 ein, um den invertierenden Ausgangsknoten 135 von einem hohen Spannungspegel bei 224 zu einem niedrigen Spannungspegel bei 226 zu entladen. Wenn der Spannungspegel an dem invertierenden Ausgangsknoten 135 an der Invertereingangsschwelle V_TH bei 228 vorbei übergeht, schaltet der Inverter 104 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel um und schaltet der Inverter 106 von einem hohen Spannungspegel bei 230 zu einem niedrigen Spannungspegel bei 232 um.
Falls das Eingangssignal einen Belastungszyklus von 50% aufweist, ist die Länge einer Zeit, die der Pufferausgang 140 bei einem niedrigen Pegel T_L ist, im Wesentlichen gleich der Länge von Zeit, die der Pufferausgang 140 bei einem hohen Pegel T_H ist. Zusätzlich ist die Anstiegszeit T_R von 10% bei 234 auf 90% bei 236 des Spannungspegels an dem invertierenden Ausgangsknoten 135 im Wesentlichen gleich der Abfallzeit T_F von 90% bei 238 auf 10% bei 240 des Spannungspegels an dem invertierenden Ausgangsknoten 135.
Falls die Heraufziehschaltung 102 von dem Dateneingangspuffer 38 entfernt ist, wird der invertierende Ausgangsknoten 135 lediglich durch den PMOS-Transistor 110 von einem niedrigen Spannungspegel bei 214 zu einem hohen Spannungspegel bei 241 geladen, wie es mit einer gestrichelten Linie 242 dargestellt ist. Wenn die Spannung an dem invertierenden Ausgangsknoten 135 an der Invertereingangsschwelle V_TH bei 244 vorbei übergeht, geht der Inverter 104 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel über und geht der Inverter 106 von einem niedrigen Spannungspegel bei 246 zu einem hohen Spannungspegel bei 248 über, Die Anstiegszeit ohne eine Heraufziehschaltung T_RWO von 10% bei 249 auf 90% bei 250 der Spannung an dem invertierenden Ausgangsknoten 135 ist größer als die Anstiegszeit T_R mit der Heraufziehschaltung 102 und ebenfalls die Abfallzeit T_F, die im Wesentlichen unverändert bleibt. Selbst wenn das Eingangssignal VIN einen Belastungszyklus von 50% aufweist, ist zusätzlich die Länge von Zeit, die der Pufferausgang 140 bei einem niedrigen Spannungspegel T_LWO ist, größer als die Länge von Zeit, die der Pufferausgang 140 bei einem hohen Spannungspegel T_HWO ist.
Der Dateneingangspuffer 38, der die Heraufziehschaltung 102 umfasst, liefert ein symmetrischeres Ausgangssignal bei dem invertierenden Ausgangsknoten 135 und dem Pufferausgang 140. Die Anstiegszeit T_R gleicht der Abfallzeit T_F mehr. Falls das Eingangssignal VIN einen Belastungszyklus von 50% aufweist, d. h. falls das Eingangssignal VIN für die gleiche Länge einer Zeit ein Signal mit einem hohen und ein Signal mit einem niedrigen Spannungspegel liefert, liefert zusätzlich die Spannung an dem Pufferausgang 140 ebenfalls für im Wesentlichen die gleiche Länge von Zeit ein Signal mit einem hohen und ein Signal mit einem niedrigen Spannungspegel. Die Daten an dem Pufferausgang 140 können mit dem mittig ausgerichteten Eingangs-DQS-Signal 66 in Datenlatches 40 zwischengespeichert werden, ohne Daten zu verlieren oder Einrichtungs- und Haltezeiten zu erhöhen.
5 ist ein Diagramm, das ein anderes Ausführungsbeispiel eines Dateneingangspuffers 338 darstellt. Der Dateneingangspuffer 338 umfasst einen Differenzverstärker, der bei 300 angegeben ist, eine Herunterziehschaltung 302 und zwei Inverter 304 und 306. Der Dateneingangspuffer 338 kann als ein Teil eines Dateneingangsregisters 34 und des DDR-SDRAM 20 verwendet werden. Bei anderen Direktzugriffsspeicherausführungsbeispielen können Eingangspuffer, wie beispielsweise der Dateneingangspuffer 338, als Dateneingangspuffer, Adresseingangspuffer und/oder Steuersignaleingangspuffer verwendet werden. Zusätzlich können Eingangspuffer, wie beispielsweise der Dateneingangspuffer 338, bei anderen Schaltungen als Direktzugriffsspeichern verwendet werden, wie beispielsweise Steuerungen oder Digitalsignalverarbeitungsschaltungen.
Der Differenzverstärker 300 umfasst zwei NMOS-Transistoren 308 und 310, die in einer Aktivstromspiegelschaltung konfiguriert sind, und zwei PMOS-Transistoren 312 und 314, die als ein Differenzeingangstransistorpaar konfiguriert sind. Zusätzlich umfasst der Differenzverstärker 300 einen PMOS-Transistor mit gemeinsamer Source 316, der als eine Stromquelle für den Differenzverstärker 300 verwendet wird.
Bei dem Differenzverstärker 300 ist das Gate des PMOS-Transistors 312 elektrisch mit einer Spannungsversorgung bei 318 gekoppelt. Die Spannungsversorgung liefert ein Spannungsreferenzsignal VREF zu dem Gate des PMOS-Transistors 312.
Die Source des PMOS-Transistors 312 ist elektrisch mit der Source des PMOS-Transistors 314 und dem Drain des PMOS-Transistors 316 durch einen gemeinsamen Sourceleiter 320 gekoppelt. Das Gate des PMOS-Transistors 316 ist elektrisch mit einer Vorspannungsspannungsversorgung bei 322 gekoppelt und die Source des PMOS-Transistors 316 ist elektrisch mit einer Leistungsversorgung gekoppelt, die eine Leistungsversorgungsspannung VDD bei 324 liefert. Die Vorspannungsspannungsversorgung liefert ein Spannungssignal BIAS, um den PMOS-Transistor 316 einzuschalten und eine Stromquelle für den Differenzverstärker 300 bereitzustellen.
Das Drain des PMOS-Transistors 312 ist elektrisch mit dem Drain und dem Gate des NMOS-Transistors 308 und dem Gate des NMOS-Transistors 310 bei dem nicht-invertierenden Ausgangsknoten 325 durch den nicht-invertierenden Ausgangsknotenleiter 326 gekoppelt. Die Source des NMOS-Transistors 308 und die Source des NMOS-Transistors 310 sind elektrisch mit einer Referenzspannung, wie beispielsweise Masse, bei 328 durch einen Referenzleiter 329 gekoppelt.
Die Herunterziehschaltung 302 umfasst zwei NMOS-Transistoren 330 und 332. Die Source des NMOS-Transistors 330 ist elektrisch mit der Referenzspannung bei 328 durch den Referenzleiter 329 gekoppelt und das Drain des NMOS-Transistors 330 ist elektrisch mit der Source des NMOS-Transistors 332 bei 334 gekoppelt. Das Gate des NMOS-Transistors 332 ist elektrisch mit dem nicht-invertierenden Ausgangsleiter 326 gekoppelt und das Drain des NMOS-Transistors 332 ist elektrisch mit dem Drain des PMOS-Transistors 314, dem Drain des NMOS-Transistors 310 und dem Eingang des Inverters 304 bei dem invertierenden Ausgangsknoten 335 durch einen invertierenden Ausgangsknotenleiter 336 gekoppelt. Der Ausgang des Inverters 304 ist elektrisch mit dem Eingang des Inverters 306 bei 338 gekoppelt. Der Ausgang des Inverters 306 ist elektrisch mit dem Gate des NMOS-Transistors 330 bei dem Pufferausgang 340 durch einen Pufferausgangsleiter 342 gekoppelt. Das Gate des PMOS-Transistors 314 empfängt das Eingangssignal VIN bei 344 und ist der Ausgang des Dateneingangspuffers 338.
Falls in Betrieb das Differenzsignal VREF geringer als das Eingangssignal VIN ist, leitet der PMOS-Transistor 312 mehr Strom als der PMOS-Transistor 314. In dieser Situation wird, um die Beschreibung hierin zu vereinfachen, der PMOS-Transistor 312 als eingeschaltet bezeichnet und der PMOS-Transistor 314 wird als ausgeschaltet bezeichnet. Wenn der PMOS-Transistor 312 ein ist, wird der nicht-invertierende Ausgangsknoten 325 zu einem hohen Spannungspegel gezogen, der die NMOS-Transistoren 308, 310 und 332 einschaltet. Die NMOS-Transistoren 308, 310 und 332 können mehr Strom leiten, was hierin als eingeschaltet bezeichnet wird, wenn der nicht-invertierende Ausgangsknoten 325 zu einem hohen Spannungspegel verglichen mit der Menge an Strom gezogen wird, die die NMOS-Transistoren 308, 310 und 332 leiten können, wenn der nicht-invertierende Ausgangsknoten bei einem niedrigen Spannungspegel ist. Wenn der PMOS-Transistor 314 aus ist, wird der invertierende Ausgangsknoten 335 zu einem hohen Spannungspegel gezogen und der Ausgang des Inverters 306 ist zu einem hohen Spannungspegel gesetzt, der den NMOS-Transistor 330 ausschaltet.
Wenn das Eingangssignal VIN zu einer Spannung übergeht, die geringer als das Referenzsignal VREF ist, wird der PMOS-Transistor 314 eingeschaltet und wird der PMOS-Transistor 312 ausgeschaltet. Ein Ausschalten des PMOS-Transistors 312 entlädt den nicht-invertierenden Ausgangsknoten 325 zu einem niedrigen Spannungspegel, der die NMOS-Transistoren 308, 310 und 332 ausschaltet. Die NMOS-Transistoren 308, 310 und 332 können weniger Strom leiten, was hierin als ausgeschaltet sein bezeichnet ist, wenn der nicht-invertierende Ausgangsknoten 325 zu einem niedrigen Spannungspegel verglichen mit der Menge an Strom gezogen wird, die die NMOS-Transistoren 308, 310 und 332 leiten können, wenn der nicht-invertierende Ausgangsknoten 325 bei einem hohen Spannungspegel ist. Wenn sich der nicht-invertierende Ausgangsknoten 325 zu einem niedrigen Spannungspegel entlädt, wird der invertierende Ausgangsknoten 335 durch den PMOS-Transistor 314 und 316 zu einem hohen Spannungspegel gezogen. Der Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel bei dem invertierenden Ausgangsknoten 335 breitet sich durch die Inverter 304 und 306 zu dem Pufferausgang 340 aus. Der hohe Spannungspegel bei dem Pufferausgang 340 schaltet den NMOS-Transistor 330 ein. Bei einem Ausführungsbeispiel verhindert die Ausbreitungsverzögerung durch die Inverter 304 und 306, dass der NMOS-Transistor 330 einschaltet, während der NMOS-Transistor 332 ein ist, und mehr Strom leitet, d. h. der NMOS-Transistor 332 wird ausgeschaltet, um weniger Strom zu leiten, bevor der NMOS-Transistor 330 eingeschaltet wird.
Wenn das Eingangssignal VIN zu einem Spannungspegel übergehen gelassen wird, der großer als das Referenzsignal VREF ist, schaltet der PMOS-Transistor 314 aus und schaltet der PMOS-Transistor 312 ein. Wenn der PMOS-Transistor 312 eingeschaltet wird, lädt der nicht invertierende Ausgangsknoten 325 durch den PMOS-Transistor 312 und den PMOS-Transistor 316 zu einem hohen Spannungspegel, der die NMOS-Transistoren 308, 310 und 332 einschaltet. Wenn die NMOS-Transistoren 308 und 310 eingeschaltet werden und wenn der Herunterziehschaltung-NMOS-Transistor 332 eingeschaltet wird, wird der invertierende Ausgangsknoten 335 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel geladen. Die Aktivstromspiegelschaltung stellt einen Stromweg von dem invertierenden Ausgangsknoten 335 zu der Referenzspannung bei 328 durch den NMOS-Transistor 310 bereit, um den invertierenden Ausgangsknoten 335 zu entladen. Die Herunterziehschaltung 302 stellt einen Stromweg von dem invertierenden Ausgangsknoten 335 durch die NMOS-Transistoren 330 und 332 bereit, um den invertierenden Ausgangsknoten 335 zu entladen.
Der invertierende Ausgangsknoten 335 geht von einem hohen Spannungspegel zu einem niedrigen Spannungspegel über und der Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel breitet sich durch die Inverter 304 und 306 aus, um einen Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel bei dem Pufferausgang 340 zu liefern. Der niedrige Spannungspegel bei dem Pufferausgang 340 schaltet den NMOS-Transistor 330 aus, um stark zu reduzieren oder zu stoppen, dass Strom durch den Stromweg in der Herunterziehschaltung 302 fließt. Die Ausbreitungsverzögerung des Übergangs von einem hohen zu einem niedrigen Spannungspegel durch die Inverter 304 und 306 verhindert, dass der NMOS-Transistor 330 vor einem Entladen des invertierenden Ausgangsknotens 335 durch die Heraufziehschaltung 302 ausschaltet. Die Herunterziehschaltung 302 einschließlich der NMOS-Transistoren 330 und 332 wird eingeschaltet, um den invertierenden Ausgangsknoten 335 schneller zu entladen, als wenn der invertierende Ausgangsknoten 335 lediglich durch den Aktivstromspiegelschaltung-NMOS-Transistor 310 entladen würde.
6 ist ein Zeitdiagram, das die Spannung an dem invertierenden Ausgangsknoten 335 und dem Pufferausgang 340 während eines Schaltens des Dateneingangspuffers 338 darstellt. Falls das Referenzsignal VREF geringer als das Eingangssignal VIN ist, ist der PMOS-Transistor 312 ein und ist der PMOS-Transistor 314 aus. Der nicht-invertierende Ausgangsknoten 325 wird zu einem hohen Spannungspegel durch die PMOS-Transistoren 312 und 316 gezogen, um die NMOS-Transistoren 308, 310 und 332 einzuschalten. Der invertierende Ausgangsknoten 335 wird zu einem niedrigen Spannungspegel gezogen, der bei 400 angegeben ist. Der niedrige Spannungspegel an dem invertierenden Ausgangsknoten 335 ist geringer als die Eingangsschwellenspannung V_TH bei 402 des Inverters 304. Der Inverter 304 invertiert den niedrigen Spannungspegel zu einem hohen Spannungspegel und leitet das Signal mit hohem Spannungspegel zu dem Inverter 306. Der Inverter 306 liefert ein Signal mit niedrigem Spannungspegel, das bei 404 angegeben ist, an dem Pufferausgang 340. Der niedrige Spannungspegel an dem Pufferausgang 340 schaltet den NMOS-Transistor 330 aus.
Wenn das Eingangssignal VIN zu einem Spannungspegel übergeht, der geringer als das Referenzsignal VREF ist, schaltet der PMOS-Transistor 312 aus und schaltet der PMOS-Transistor 314 ein. Der nicht-invertierende Ausgangsknoten 325 geht von einem hohen Spannungspegel zu einem niedrigen Spannungspegel über und schaltet die NMOS-Transistoren 308, 310 und 332 aus. Der invertierende Ausgangsknoten 335 geht von einem niedrigen Spannungspegel bei 406 zu einem hohen Spannungspegel bei 408 über. Wenn der invertierende Ausgangsknoten 335 an der Eingangsschwellenspannung V_TH bei 410 vorbei übergeht, schaltet der Inverter 304 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel um und schaltet der Inverter 306 von einem niedrigen Spannungspegel bei 411 zu einem hohen Spannungspegel bei 412 an dem Pufferausgang 340 um. Der hohe Spannungspegel an dem Puffer 340 schaltet den NMOS-Transistor 330 ein.
Wenn das Eingangssignal VIN zu einem Spannungspegel übergeht, der größer als das Referenzsignal VREF ist, wird der PMOS-Transistor 312 eingeschaltet und wird der PMOS-Transistor 314 ausgeschaltet. Der nicht-invertierende Ausgangsknoten 325 wird durch die PMOS-Transistoren 312 und 316 zu einem hohen Spannungspegel gezogen. Der hohe Spannungspegel an dem nicht-invertierenden Ausgangsknoten 325 schaltet die NMOS-Transistoren 308, 310 und 332 ein. Der invertierende Ausgangsknoten 335 wird durch den NMOS-Transistor 310 und die Herunterziehschaltung-NMOS-Transistoren 330 und 332 entladen. Der invertierende Ausgangsknoten 335 geht von einem hohen Spannungspegel bei 414 zu einem niedrigen Spannungspegel bei 416 über. Wenn der invertierende Ausgangsknoten 335 an der Eingangsschwellenspannung V_TH bei 418 vorbei übergeht, schaltet der Inverter 304 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel um und schaltet der Inverter 306 von einem hohen Spannungspegel bei 420 zu einem niedrigen Spannungspegel bei 422 bei dem Pufferausgang 340 um. Der niedrige Spannungspegel bei 422 an dem Pufferausgang 340 schaltet den NMOS-Transistor 330 aus. Der invertierende Ausgangsknoten 335 wird durch den NMOS-Transistor 310 weiterhin niedrig gezogen.
Wenn das Eingangssignal VIN wieder zu einem Spannungspegel übergeht, der geringer als der Spannungspegel des Referenzsignals VREF ist, schaltet der PMOS-Transistor 312 aus und schaltet der PMOS-Transistor 314 ein, um den invertierenden Ausgangsknoten 335 von einem niedrigen Spannungspegel bei 424 zu einem hohen Spannungspegel bei 426 zu laden. Wenn der Spannungspegel an dem invertierenden Ausgangsknoten 335 an der Invertereingangsschwelle V_TH bei 428 vorbei übergeht, schaltet der Inverter 304 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel um und schaltet der Inverter 306 von einem niedrigen Spannungspegel bei 430 zu einem hohen Spannungspegel bei 432 um.
Falls das Eingangssignal VIN einen Belastungszyklus von 50% aufweist, ist die Länge von Zeit, die der Pufferausgang 340 bei einem niedrigen Pegel T_L ist, im Wesentlichen gleich der Länge von Zeit, die der Pufferausgang 340 bei einem hohen Pegel T_H ist. Zusätzlich ist die Anstiegszeit T_R von 10% bei 434 auf 90% bei 436 des Spannungspegels an dem invertierenden Ausgangsknoten 335 im Wesentlichen gleich der Abfallzeit T_F von 90% bei 438 auf 10% bei 440 des Spannungspegels an dem invertierenden Ausgangsknoten 335.
Falls die Herunterziehschaltung 302 von dem Dateneingangspuffer 338 entfernt ist, wird der invertierende Ausgangsknoten 335 lediglich durch den NMOS-Transistor 310 von einem hohen Spannungspegel bei 414 zu einem niedrigen Spannungspegel bei 441 entladen, wie es mit einer gestrichelten Linie 442 dargestellt ist. Wenn die Spannung an dem invertierenden Ausgangsknoten 335 an der Invertereingangsschwelle V_TH bei 444 vorbei übergeht, geht der Inverter 304 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel über und geht der Inverter 306 von einem hohen Spannungspegel bei 446 zu einem niedrigen Spannungspegel bei 448 über. Die Abfallzeit ohne eine Herunterziehschaltung T_FWO von 90% bei 449 auf 10% bei 450 der Spannung an dem invertierenden Ausgangsknoten 335 ist größer als die Abfallzeit T_F mit der Herunterziehschaltung 302 und ferner die Anstiegszeit T_R, die im Wesentlichen unverändert bleibt. Selbst wenn das Eingangssignal VIN einen Belastungszyklus von 50% aufweist, ist zusätzlich die Länge von Zeit, die der Pufferausgang 340 bei einem hohen Pegel T_HWO ist, größer als die Länge von Zeit, die der Ausgangspuffer 340 bei einem niedrigen Pegel T_LWO ist.
Der Dateneingangspuffer 338, der die Herunterziehschaltung 302 umfasst, liefert ein symmetrischeres Ausgangssignal bei dem invertierenden Ausgangsknoten 335 und dem Pufferausgang 340. Die Abfallzeit T_F gleicht der Anstiegszeit T_R mehr. Falls das Eingangssignal VIN einen Belastungszyklus von 50% aufweist, d. h. falls das Eingangssignal für die gleiche Länge von Zeit ein Signal mit hohem Spannungspegel und ein Signal mit niedrigem Spannungspegel liefert, liefert zusätzlich die Spannung an dem Pufferausgang 340 ebenfalls für etwa die gleiche Länge von Zeit ein Signal mit einem hohen und ein Signal mit einem niedrigen Spannungspegel. Die Daten an dem Pufferausgang 340 können mit dem mittig ausgerichteten DQS-Signal 66 in die Datenlatches 40 übernommen werden, ohne Daten zu verlieren oder Einrichtungs- und Haltezeiten zu erhöhen.

Claims

Direktzugriffsspeicher (20), der folgende Merkmale aufweist: ein Array von Speicherzellen (22); eine Schreibschaltung; einen Eingangspuffer (38; 338), der konfiguriert ist, um Daten zu empfangen und die empfangenen Daten zu der Schreibschaltung zu leiten, die die empfangenen Daten in das Array von Speicherzellen (22) schreibt, wobei der Eingangspuffer (38; 338) folgende Merkmale aufweist: einen Differenzverstärker (100; 300), der konfiguriert ist, um die Daten zu empfangen und ansprechend auf die empfangenen Daten ein erstes Signal und ein zweites Signal zu liefern, das das Komplement des ersten Signals ist; einen ersten Transistor, der konfiguriert ist, um durch das erste Signal gesteuert zu sein; und einen zweiten Transistor, der konfiguriert ist, um durch das zweite Signal gesteuert zu sein, wobei der erste Transistor und der zweite Transistor ansprechend auf einen vorgegebenen Übergang bei den empfangenen Daten eine Zeitdauer lang eingeschaltet sind, um einen Stromweg durch den ersten Transistor und den zweiten Transistor bereitzustellen, um das erste Signal zu verändern, und ansonsten zumindest einer der Transistoren ausgeschaltet ist.
Direktzugriffsspeicher (20) gemäß Anspruch 1, bei dem der Stromweg elektrisch mit einem Versorgungsknoten gekoppelt ist, um das erste Signal ansprechend auf einen Übergang von hoch zu niedrig bei den empfangenen Daten von einem niedrigen ersten Signal zu einem hohen ersten Signal zu verändern.
Direktzugriffsspeicher (20) gemäß Anspruch 1, bei dem der Stromweg elektrisch mit einem Referenzknoten gekoppelt ist, um das erste Signal ansprechend auf einen Übergang von niedrig zu hoch bei den empfangenen Daten von einem hohen ersten Signal zu einem niedrigen ersten Signal zu verändern.
Direktzugriffspeicher (20) gemäß einem der Ansprüche 1 bis 3, bei dem das erste Signal den ersten Transistor in einem stabilen Zustand des Differenzverstärkers (100; 300) einschaltet und das zweite Signal den zweiten Transistor steuert, um ansprechend auf einen Übergang bei den empfangenen Daten mehr zu leiten, um das erste Signal zu verändern.
Direktzugriffsspeicher (20) gemäß einem der Ansprüche 1 bis 4, bei dem das erste Signal bei einem Ausgangsknoten geliefert wird und der zweite Transistor elektrisch zwischen den ersten Transistor und den Ausgangsknoten gekoppelt ist.
Direktzugriffsspeicher (20) gemäß einem der Ansprüche 1 bis 4, bei dem das erste Signal bei einem Ausgangsknoten geliefert wird und der erste Transistor elektrisch zwischen den zweiten Transistor und den Ausgangsknoten gekoppelt ist.
Direktzugriffspeicher (20) gemäß einem der Ansprüche 1 bis 6, bei dem das erste Signal bei einem Ausgangsknoten geliefert wird und der erste Transistor und der zweite Transistor PMOS-Transistoren sind, die zwischen den Ausgangsknoten und einen Versorgungsknoten gekoppelt sind.
Direktzugriffsspeicher (20) gemäß einem der Ansprüche 1 bis 6, bei dem das erste Signal bei einem Ausgangsknoten geliefert wird und der erste Transistor und der zweite Transistor NMOS-Transistoren sind, die zwischen den Ausgangsknoten und einen Referenzknoten gekoppelt sind.
Direktzugriffsspeicher (20) gemäß einem der Ansprüche 1 bis 8, bei dem der Differenzverstärker (100; 300) folgende Merkmale aufweist: ein Differenzeingangstransistorpaar; und eine Aktivstromspiegellast, die durch das zweite Signal gesteuert ist und einen Stromspiegelausgang aufweist, der elektrisch mit dem Ausgangsknoten gekoppelt ist.
Eingangspuffer (38; 338), der folgende Merkmale aufweist: einen Differenzverstärker (100; 300), der konfiguriert ist, um Daten zu empfangen und ansprechend auf die empfangenen Daten ein erstes Signal bei einem Ausgangsknoten und ein zweites Signal, das das Komplement des ersten Signals ist, bei einem stabilen Zustand des Differenzverstärkers (100; 300) zu liefern; einen ersten Transistor, der konfiguriert ist, um durch das erste Signal gesteuert zu sein; und einen zweiten Transistor, der konfiguriert ist, um durch das zweite Signal gesteuert zu sein, wobei der erste Transistor elektrisch mit dem zweiten Transistor gekoppelt ist, um ansprechend auf einen vorgegebenen Übergang bei den empfangenen Daten eine Zeitdauer lang einen Stromweg durch den ersten Transistor und den zweiten Transistor zu dem Ausgangsknoten zum Verändern des ersten Signals bereitzustellen, wobei ansonsten zumindest einer der Transistoren ausgeschaltet ist.
Eingangspuffer (38; 338) gemäß Anspruch 10, bei dem der Stromweg den Ausgangsknoten mit einem Versorgungsknoten koppelt.
Eingangspuffer (38; 338) gemäß Anspruch 10, bei dem der Stromweg den Ausgangsknoten mit einem Referenzknoten koppelt.
Eingangspuffer (38; 338) gemäß einem der Ansprüche 10 bis 12, bei dem der erste Transistor konfiguriert ist, um ansprechend auf ein erstes Signal mit niedrigem Pegel zu leiten, und der zweite Transistor konfiguriert ist, um ansprechend auf ein zweites Signal mit niedrigem Pegel zu leiten, um das erste Signal mit niedrigem Pegel zu einem ersten Signal mit hohem Pegel zu verändern.
Eingangspuffer (38; 338) gemäß einem der Ansprüche 10 bis 12, bei dem der erste Transistor konfiguriert ist, um ansprechend auf ein erstes Signal mit hohem Pegel zu leiten, und der zweite Transistor konfiguriert ist, um ansprechend auf ein zweites Signal mit hohem Pegel zu leiten, um das erste Signal mit hohem Pegel zu einem ersten Signal mit niedrigem Pegel zu verändern.
Eingangspuffer (38; 338) gemäß einem der Ansprüche 10 bis 14, bei dem der Differenzverstärker (100; 300) folgende Merkmale aufweist: ein Differenzeingangstransistorpaar; und eine Aktivstromspiegellast, die durch das zweite Signal gesteuert ist und einen Stromspiegelausgang aufweist, der elektrisch mit dem Ausgangsknoten gekoppelt ist.
Eingangspuffer (38; 338) gemäß Anspruch 15, bei dem das Differenzeingangstransistorpaar und die Aktivstromspiegellast Feldeffekttransistoren sind.
Eingangspuffer (38; 338) gemäß Anspruch 15 oder 16, bei dem: das Differenzeingangstransistorpaar NMOS-Transistoren sind; die Aktivstromspiegellast PMOS-Transistoren aufweist; und der erste Transistor und der zweite Transistor PMOS-Transistoren sind.
Eingangspuffer (38; 338) gemäß Anspruch 15 oder 16, bei dem: das Differenzeingangstransistorpaar PMOS-Transistoren sind; die Aktivstromspiegellast NMOS-Transistoren aufweist; und der erste Transistor und der zweite Transistor NMOS-Transistoren sind.