DE4108996C2

DE4108996C2 - Halbleiterspeichereinrichtung

Info

Publication number: DE4108996C2
Application number: DE4108996A
Authority: DE
Inventors: Takenori Okitaka; Yasunori Maeda; Yukio Miyazaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-03-20
Filing date: 1991-03-19
Publication date: 1995-03-23
Anticipated expiration: 2011-03-20
Also published as: DE4108996A1; KR950000501B1; JPH03272087A; US5208773A; JP2662822B2

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung.

Manche Halbleiterspeichereinrichtungen weisen Speicherzellen auf, deren Daten über verschiedene Pfade geschrieben und gelesen werden. Eine derartige Halbleiterspeichereinrichtung wird von einem Speicher mit seriellem Zugriff dargestellt.

In einem Speicher mit seriellem Zugriff werden seriell bitweise eingegebene Daten in der Reihenfolge einer Adresse in ein Speicherzellenfeld geschrieben und seriell bitweise in der Reihenfolge einer Adresse aus dem Speicherzellenfeld gelesen.

Fig. 10 ist ein schematisches Blockdiagramm, das den Gesamtaufbau eines herkömmlichen Speichers mit seriellem Zugriff zeigt.

Bezüglich Fig. 10 weist der Speicher mit seriellem Zugriff einen Speicherblock 100 mit Speicherzellen, die in Form einer Matrix angeordnet sind, einen Leseverstärker 102 zum Verstärken der Daten, die aus dem Speicherblock 100 gelesen werden, und einen Lesedatenpuffer 104 zum Ausgeben der vom Leseverstärker 102 verstärkten Daten an einem Ausgangsanschluß 106 auf. Der Speicher mit seriellem Zugriff weist ferner einen Schreibdatenpuffer 110 zum Puffern und Anlegen der Daten, die von einem Dateneingangsanschluß 108 eingegeben werden, an den Speicherblock 100, einen Schreibadreßzeiger 112, um die Speicherzellen im Speicherblock 100 während des Schreibens in der Reihenfolge der Adresse beschreibbar zu machen, und einen Leseadreßzeiger 114, um die Speicherzellen im Speicherblock 100 während des Datenlesens lesbar zu machen, auf.

Beim Datenschreiben werden dem Schreibdatenpuffer 110 über den Dateneingangsanschluß 108 Eingangsdaten D₀-D_n (n ist eine natürliche Zahl) zugeführt. Der Schreibdatenpuffer 10 gibt die Eingangsdaten D₀-D_n vom Eingangsanschluß 108 in Abhängigkeit von einem Schreibtaktsignal WCK, das extern über den Schreibtaktsignalanschluß 116 zugeführt wird, bitweise an den Speicherblock 100 weiter. Gleichzeitig macht der Schreibadreßzeiger 112 in Abhängigkeit vom Schreibtaktsignal WCK die Speicherzellen im Speicherblock 100 in der Reihenfolge der Adresse beschreibbar, so daß alle vom Schreibdatenpuffer 110 ausgegebenen Eingangsdaten in der Reihenfolge der Adresse in die Speicherzellen des Speicherblocks 100 eingeschrieben werden. Damit werden die Eingangsdaten in der Reihenfolge der Adresse zeilenweise in die Speicherzellen des Speicherblocks 100 geschrieben.

Beim Datenlesen wählt der Leseadreßzeiger 114 die Speicherzellen des Speicherblocks 100 in der Reihenfolge der Adresse aus und macht diese in Abhängigkeit von einem Lesetaktsignal RCK, das extern über einen Lesetaktsignalanschluß 118 zugeführt wird, lesbar und aktiviert den Leseverstärker 102. Nachdem die Daten von den Speicherzellen des Speicherblocks 100 in der Reihenfolge der Adresse ausgegeben worden sind, werden sie damit vom Leseverstärker 102 auf einen vorbestimmten Pegel verstärkt. Dann gibt der Lesedatenpuffer 104 in Abhängigkeit vom Lesetaktsignal RCK die vom Leseverstärker 102 verstärkten Daten Q₀-Q_n jeweils in einem vorbestimmten Zyklus am Datenausgangsanschluß 106 aus. Auf diese Weise werden die Speicherdaten des Speicherblocks 100 zeilenweise in der Reihenfolge der Adresse am Datenausgangsanschluß ausgegeben.

Nun wird der spezielle Aufbau des Speicherblocks 100 beschrieben. Fig. 11 stellt ein Teilschaltbild dar, das den internen Aufbau des Speicherblocks 100 zeigt.

Bezüglich Fig. 11 ist im Speicherblock 100 jede der Speicherzellen 1 zwischen einer Schreibbitleitung 3 und einer Lesebitleitung 4 gebildet, um eine Speicherzellenspalte zu bilden. Gleichzeitig werden die in Zeilenrichtung benachbarten Speicherzellen mit derselben Schreibwortleitung 5 und Lesewortleitung 6 verbunden, um eine Speicherzellenzeile zu bilden.

Zwischen jeder Lesebitleitung 4 und einer Spannungsversorgungsleitung 19, die von einer (nicht dargestellten) Spannungsversorgung mit einer Spannung Vcc des logisch hohen "H"-Pegels beschickt wird, ist ein N-Kanal MOS-Transistor 7 als Vorladetransistor zum Vorladen der Lesebitleitung 4 auf ein Potential des "H"-Pegels geschaltet.

Der Vorladetransistor 7 weist ein Gate und eine Drain auf, die die Versorgungsspannung Vcc empfangen. Daher ist der Vorladetransistor 7 stets durchgeschaltet. Werden keine Daten aus der Speicherzelle 1 gelesen, so lädt der Transistor die Lesebitleitung 4 auf eine Spannung vor, die um die Schwellenspannung des Transistors niedriger als die Versorgungsspannung Vcc ist.

Zwischen jeder Lesebitleitung 4 und dem Adreßzeiger 114 sind ein Inverter 13 zum Invertieren des Potentials auf der Lesebitleitung und zwei N-Kanal MOS-Transistoren 8a und 8b geschaltet.

Jeder Transistor 8a ist zwischen den Eingang des Inverters 13 und den Leseverstärker 102 und jeder Transistor 8b zwischen den Ausgang des Inverters 13 und den Leseverstärker 102 geschaltet. Die Gates der Transistoren 8a und 8b sind miteinander und gemeinsam mit dem Leseadreßzeiger 114 verbunden. Der Adreßzeiger 114 weist Ausgangsanschlüsse A₀, A₁, . . ., A_n entsprechend den jeweiligen Lesebitleitungen 4 auf. Die Gates der Transistoren 8a und 8b, die entsprechend jeder Lesebitleitung 4 gebildet sind, sind jeweils mit den Ausgangsanschlüssen A₀, A₁, . . ., A_n verbunden. Der Adreßzeiger 114 gibt in Abhängigkeit vom Lesetaktsignal RCK sequentiell eine Spannung des "H"-Pegels an den Ausgangsanschlüssen A₀, A₁, . . ., A_n aus, um die entsprechenden Transistoren 8a und 8b durchzuschalten. Die Transistoren 8a und 8b stellen Lesebitleitungs-Zugriffstransistoren dar, um das Potential auf der entsprechenden Lesebitleitung bzw. ein invertiertes Potential hiervon nur dann an den Leseverstärker zu übertragen, wenn sie durchgeschaltet sind.

Der Leseverstärker 102 verstärkt die Spannungen der Lesebitleitungen 4, die entsprechend den Transistoren 8a und 8b gebildet sind, auf einen vorbestimmten Pegel entsprechend dem logischen Pegel und legt die verstärkten Spannungen an den Lesedatenpuffer 104 an, indem die beiden über die Transistoren 8a und 8b eingegebenen Spannungen differentiell verstärkt werden.

Die Lesebitleitung 3 ist mit dem Schreibdatenpuffer der Fig. 10 verbunden und überträgt sequentiell die Eingangsdaten zeilenweise an die Speicherzelle 1. Die Schreibwortleitung 5 ist mit dem Schreibadreßzeiger 112 verbunden, um als Schreibwortleitung-Auswahlsignal ein Potential zu empfangen, das gleichzeitig alle Speicherzellen in einer Speicherzeile mit Daten beschreibbar zu machen. Genauer gesagt weist der Schreibadreßzeiger 112 dieselbe Zahl (m) von Ausgangsanschlüssen B₀-B_m wie die Zahl der Schreibwortleitungen 5 auf. Diese Schreibwortleitungen 5 sind jeweils über diodengeschaltete N-Kanal MOS-Transistoren 90 mit den Ausgangsanschlüssen B₀-B_m verbunden. Der Schreibadreßzeiger 112 gibt als Schreibwortleitungs- Auswahlsignal ein "H"-Pegel-Potential an einen der m Ausgangsanschlüsse B₀-B_m aus. Damit steigt das Potential von einer der m Schreibwortleitungen 5 auf den "H"-Pegel an. Die Lesewortleitungen 6 werden vom Adreßzeiger 114 einzeln sequentiell getrieben. Genauer gesagt wird das Potential, um die Speicherzelle 1 lesbar zu machen, als ein Lesewortleitungs-Auswahlsignal vom Adreßzeiger 114 nur an diejenige Lesewortleitung 6 angelegt, die der Speicherzelle entspricht, deren Daten gelesen werden sollen (im weiteren als ausgewählte Speicherzelle bezeichnet).

Fig. 12 zeigt ein Schaltbild des internen Aufbaus der Speicherzelle 1.

Bezüglich Fig. 12 weist die Speicherzelle 1 einen N-Kanal MOS-Transistor 14, dessen Gate mit der Schreibwortleitung 5 verbunden ist, einen N-Kanal MOS-Transistor 16, dessen Gate mit der Lesewortleitung 6 verbunden ist, einen N-Kanal MOS-Transistor 15 und einen Speicherkondensator 17 auf. Die Transistoren 15 und 16 sind zwischen der Lesebitleitung 4 und Masse 18 und der Transistor 14 zwischen der Schreibbitleitung 3 und dem Gate des Transistors 15 gebildet. Der Speicherkondenator 17 befindet sich zwischen Masse 18 und einem Knoten zwischen dem Gate des Transistors 15 und dem Transistor 14. Die Lesebitleitung 4 ist über den Vorladetransistor 7 mit der Spannungsversorgungsleitung 19 verbunden. Nun wird der Betrieb dieser Speicherzelle während des Datenschreibens und Datenlesens beschrieben.

Das Schreiben von Daten in die Speicherzelle 1 erfolgt folgendermaßen.

Das Schreibwortleitung-Auswahlsignal bewirkt, daß das Potential auf der Schreibwortleitung 5 einen "H"-Pegel erreicht. Es wird eine Spannung des "H"- oder "L"-Pegels als Eingangsdatum an die Schreibbitleitung 3 angelegt. Die Schreibwortleitung 5 erreicht den "H"-Pegel, um den Transistor 14 durchzuschalten. Folglich bewirkt der Potentialpegel der Schreibbitleitung 3, der das Eingangsdatum darstellt, daß der Speicherkondensator 17 geladen oder entladen wird, um das Schreiben in die Speicherzelle 1 auszuführen. Wird das Eingangsdatum nämlich auf den "H"-Pegel gesetzt, so wird der Speicherkondensator 17 geladen, damit das Gate-Potential des Transistors 15 den "H"-Pegel erreicht. Befindet sich umgekehrt das Eingangsdatum auf dem "L"-Pegel, so wird der Speicherkondensator 17 entladen, damit das Gate-Potential des Transistors 15 den "L"-Pegel erreicht. Ist das Schreiben ausgeführt worden, so erreicht die Schreibwortleitung 5 den "L"-Pegel, um den Transistor 14 zu sperren. Das Gate-Potential des Transistors 15 bleibt jedoch durch den Speicherkondensator 17 eine bestimmte Zeit (normalerweise mehrere hundert Millisekunden) auf dem erreichten Pegel erhalten. Auf diese Weise werden die Eingangsdaten in der Speicherzelle 1 gespeichert.

Das Lesen von Daten aus der Speicherzelle 1 wird folgendermaßen ausgeführt.

Das Potential auf der Lesewortleitung 6 wird vom Lesewortleitungs- Auswahlsignal auf den "H"-Pegel gesetzt, um den Transistor 16 durchzuschalten. Damit nimmt die Lesebitleitung 4 ein Potential entsprechend dem Leitungszustand des Transistors 15 an. Ist nämlich "L" in der Speicherzelle 1 eingeschrieben, so befindet sich der Transistor 15 in einem gesperrten Zustand, so daß der Vorladetransistor 7 von der Spannungsversorgungsleitung 19 eine hohe Spannung an die Lesebitleitung 4 übergibt, die dann den "H"-Pegel erreicht. Ist umgekehrt "H" in die Speicherzelle 1 eingeschrieben, so befindet sich der Transistor 15 in einem leitenden Zustand. In diesem Fall befinden sich daher alle zwischen der Spannungsversorgungsleitung 19 und der Masse 18 geschalteten Transistoren 15 und 16 und der Vorladetransistor 7 in einem leitenden Zustand, so daß ein Strom (Durchlaßstrom) auftritt, der zwischen der Spannungsversorgungsleitung 19 und Masse 18 fließt. Damit wird die Versorgungsspannung der Lesebitleitung 4 zugeführt, die durch das Verhältnis der Summe von Durchlaßwiderständen der Transistoren 15 und 16 zum Durchlaßwiderstand des Transistors 7 geteilt wird. Da die Transistoren 15 und 16 jedoch so eingestellt sind, daß sie eine größere Stromtreibungsfähigkeit als der Vorladetransistor 7 aufweisen, ist die Summe der Durchlaßwiderstände klein gegenüber dem Durchlaßwiderstand des Transistors 7.

Daher wird das Potential auf der Lesebitleitung 4 durch ein niedriges Potential von 0V der Masse 18 auf den "L"-Pegel abgesenkt. Auf diese Weise wird beim Datenlesen das Invertierte der Speicherdaten der Speicherzelle 1 auf die Lesebitleitung 4 ausgelesen.

Die auf die Lesebitleitung 4 ausgelesenen Daten werden vom Leseverstärker 102 der Fig. 10 verstärkt (Pegelerkennung). Nun werden Notwendigkeit und Arbeitsprinzip des Leseverstärkers 102 beschrieben.

Das Potential auf der Lesebitleitung 4 ist in den Fällen, bei denen sich die Speicherdaten der Speicherzelle auf "H" und "L" befinden, folgendermaßen gegeben:

Befinden sich die Speicherdaten der Speicherzelle 1 auf "H", so gilt:

Befinden sich die Speicherdaten der Speicherzelle 1 auf "L", so gilt:

Vcc-Vth (2)

worin Vth die Schwellenspannung des Vorladetransistors 7 und R7, R15 und R16 die Durchlaßwiderstände von Vorladetransistor 7, Transistor bzw. Transistor 16 bedeuten. Entsprechend dem oben beschriebenen Prinzip des Lesens von Daten aus der Speicherzelle 1 auf die Lesebitleitung 4, liegt das Potential der Lesebitleitung 4 bevorzugterweise auf dem Massepotential, wenn die Speicherdaten der Speicherzelle 1 auf "H" sind. Entsprechend befindet sich dieses Potential bevorzugterweise auf dem Versorgungspotential Vcc, wenn die Speicherdaten der Speicherzelle auf "L" liegen. Das bedeutet, daß die Differenz (die im weiteren als logische Amplitude der Bitleitung bezeichnet wird) zwischen den Potentialen auf der Lesebitleitung 4, wobei eines der Potentiale anliegt, wenn die Speicherdaten der Speicherzelle 1 auf "H" und das andere anliegt, wenn die Daten auf "L" sind, bevorzugterweise so groß wie die Differenz zwischen der Versorgungsspannung Vcc und dem Massepotential ist. Wie sich aus dem oben angeführten Ausdruck (1) ergibt, ist das Potential auf der Bitleitung 4 jedoch höher als das Massepotential (=0V), wenn sich die Speicherdaten der Speicherzelle 1 auf "H" befinden. Andererseits ist aus dem oben beschriebenen Ausdruck (2) ersichtlich, daß das Potential auf der Lesebitleitung 4 niedriger als das Versorgungspotential Vcc ist, wenn die Speicherdaten in der Speicherzelle auf "L" liegen. Daher ist die logische Amplitude der Lesebitleitung 4 beträchtlich kleiner als die Differenz zwischen dem Versorgungspotential Vcc und dem Massepotential. Es ist daher schwierig, zu ermitteln, ob die Lesedaten den Logikwerten "0" oder "1" entsprechen, wenn das Potential auf der Bitleitung 4 einfach invertiert wird, um das Lesedatum darzustellen. Somit ist der Leseverstärker 102 erforderlich, der einen Verstärker hoher Empfindlichkeit darstellt. Der Leseverstärker ist ein Differenzverstärker, in den das Potential auf der Bitleitung 4 und ein unterschiedliches Signal, das durch Invertieren des Potentials auf der Lesebitleitung durch den Inverter 13 erhalten wird, eingegeben wird.

Die in Fig. 12 dargestellten Transistoren 15 und 16 werden im weiteren als Speicher- bzw. Lesetransistor bezeichnet.

Fig. 14 zeigt ein Schaltbild des Leseverstärkers 102. Bezüglich Fig. 14 weist der Leseverstärker 102 eine Reihenschaltung, die einen P- Kanal MOS-Transistor TR2 und einen N-Kanal MOS-Transistor TR3 umfaßt, und eine Reihenschaltung, die einen P-Kanal MOS-Transistor TR1 und einen N-Kanal MOS-Transistor TR4 umfaßt, auf, die zwischen der Spannungsversorgungsleitung 19 und Masse parallel geschaltet sind. Die Gate der Transistoren TR3 und TR4 sind mit den Ausgängen der Lesebitleitung 4 bzw. des Inverters 13 der Fig. 10 verbunden. Die Gates der Transistoren TR1 und TR2 sind mit den Knoten zwischen den Transistoren TR2 und TR3 bzw. TR1 und TR4 verbunden. Das Potential 0 am Knoten zwischen den Transistoren TR2 und TR3 und das Potential am Knoten zwischen den Transistoren TR1 und TR4 werden als Ausgabe dieses Leseverstärkers an den Lesedatenpuffer 102 in Fig. 10 angelegt.

Beim Datenlesen werden die Potentiale der komplementären Logikpegel, die durch die oben angeführten Gleichungen (1) und (2) dargestellt werden, von der Lesebitleitung 4 bzw. dem Inverter 13 an die jeweiligen Gates der Transistoren TR3 und TR4 angelegt. Ist das Gate-Potential des Transistors TR3 größer als dasjenige des Transistors TR4, so schaltet der Transistor TR3 durch. Damit wird das Source-Potential des Transistors TR2 auf 0V abgesenkt. Als Reaktion hierauf wird der Transistor TR1 durchgeschaltet, so daß das Potential am Knoten zwischen den Transistoren TR1 und TR4 auf das Versorgungspotential Vcc angehoben wird. Da das Potential am Knoten zwischen den Transistoren TR1 und TR4 dazu dient, den Transistor TR2 zu sperren, wird das Potential am Knoten zwischen den Transistoren TR2 und TR3 zuverlässig auf das Massepotential 0V abgesenkt. Damit erreicht das Potential am Knoten zwischen den Transistoren TR2 und TR3 zuletzt das Potential 0V der Masse 18 und das Potential am Knoten zwischen den Transistoren TR1 und TR4 wird gleich dem Versorgungspotential Vcc. Ist das Gate-Potential des Transistors TR4 geringer als dasjenige des Transistors TR3, so schaltet der Transistor TR4 durch. Damit wird umgekehrt das Potential am Knoten zwischen den Transistoren TR2 und TR3 gleich dem Versorgungspotential Vcc und das Potential am Knoten zwischen den Transistoren TR1 und TR4 gleich dem Massepotential 0V.

Wie sich aus der oben angeführten Beschreibung ergibt, senkt dieser Leseverstärker das Potential des "L"-Pegels, das durch Gleichung (1) dargestellt wird, weiter auf 0V ab und hebt das Potential des "H"- Pegels, das durch Gleichung (2) dargestellt ist, weiter auf das Versorgungspotential Vcc an. Das Potential stellt sich am Knoten zwischen den Transistoren TR2 und TR3 und am Knoten zwischen den Transistoren TR1 und TR4 ein. Auf diese Weise werden die Potentiale an beiden Ausgangsenden des Leseverstärkers komplementär in Abhängigkeit von der Gate-Potentialdifferenz zwischen den Transistoren TR3 und TR4 geändert, um das Versorgungspotential Vcc und das Massepotential 0V als Logikpegel "H" bzw. "L" auszugeben. Entsprechend wird der Potentialpegel, der aus der Speicherzelle 1 auf die entsprechende Lesebitleitung 4 in Fig. 11 ausgelesen worden ist, durch den Leseverstärker 102 verstärkt, um an den Lesedatenpuffer 104 ausgegeben zu werden.

Der Lesedatenpuffer 104 stellt einen Schaltkreis mit Verriegelungsfunktion dar, der die vom Leseverstärker verstärkten Lesedaten zu einem bestimmten Zeitpunkt in Abhängigkeit vom oben beschriebenen Lesetaktsignal RCK akzeptiert und dieses ausgibt.

Betrachtet sei erneut die Fig. 10. Beim Datenlesen wird das Inverse der Speicherdaten aus allen Speicherzellen auf die entsprechenden Lesebitleitungen 4 gelesen, die mit der Lesewortleitung 6, die den "H"-Pegel erreicht, verbunden sind. Da nur die Lesebitleitungs-Zugriffstransistoren 8a und 8b, die mit der ausgewählten Speicherzelle verbunden sind, durchgeschaltet werden, wird dem Leseverstärker 102 nur das Potential entsprechend den Speicherdaten der ausgewählten Speicherzelle zugeführt.

Fig. 13 zeigt ein Signaldiagramm des Betriebs des in Fig. 11 dargestellten Speichers mit seriellem Zugriff beim Datenlesen. Als Beispiel wird ein Fall herangezogen, bei dem die Lesebitleitung 4 ausgewählt wird, die entsprechend dem Ausgangsanschluß A₀ des Adreßzeigers gebildet ist.

Unter Bezugnahme auf die Fig. 11 bis 13 wird beim Datenlesen ein "H"-Pegel sequentiell von den Ausgangsanschlüssen A₀-A_n des Adreßzeigers 114 nur in einem Zyklus des Lesetaktsignals RCK in Synchronisation mit dem periodischen Anstieg des Lesetaktsignals RCK ausgegeben (Fig. 13(a)). Damit wird die Spannung mit "H"-Pegel vom Ausgangsanschluß A₀ beispielsweise während der (k-1)-ten (k=2, 3, . . .) Zyklusperiode des Lesetaktsignals ausgegeben, wie dies in Fig. 13(b) dargestellt ist. In der Periode, in der ein Signal mit "H"-Pegel vom Ausgangsanschluß A₀ abgegeben wird, werden die Daten aus der Speicherzelle gelesen, die mit der Lesewortleitung 6, der ein Potential mit "H"-Pegel als Lesewortleitungs-Auswahlsignal zugeführt worden ist, und der Lesebitleitung 4 entsprechend dem Ausgangsanschluß A₀ verbunden ist. Befindet sich das Speicherdatum dieser Zelle nämlich auf "H", so wird wie in Fig. 13(c) dargestellt das Potential auf der Lesebitleitung 4 entsprechend dem Ausgangsanschluß A₀ vom Vorladepotential (Vcc-Vth) auf ein Potential (<0V) abgesenkt, das durch Gleichung (1) gegeben ist. Werden anschließend Daten aus den anderen Speicherzellen gelesen, die mit der Lesebitleitung 4 verbunden sind und Speicherdaten "L" aufweisen, so wird das Potential auf dieser Lesebitleitung 4 allmählich vom Potential, das durch Gleichung (1) gegeben ist, auf das Vorladepotential (Vcc-Vth) angehoben, wie dies in Fig. 13(d) angegeben ist. Das Potential auf dieser Lesebitleitung 4 wird vom Leseverstärker 102 verstärkt und dem Lesedatenpuffer 104 zugeführt, indem das invertierte Potential verwendet wird. Der Lesedatenpuffer 104 akzeptiert die Ausgabe des Leseverstärkers 102 in Synchronisation mit dem Anstieg des Lesetaktsignals RCK. Wie in Fig. 13(e) dargestellt ist, wird das Potential, das die Lesebitleitung 4 während der Periode, in der das Ausgangssignal des Ausgangsanschlusses A₀ des Adreßzeigers 114 auf dem "H"-Pegel liegt, letztlich erreicht, an den Datenausgangsanschluß 106 im k-ten, der (k-1)-ten Zyklusperiode nachfolgenden Zyklus des Lesetaktsignals RCK ausgegeben. Auf diese Weise wird in einem herkömmlichen Speicher mit seriellem Zugriff während einer Zyklusperiode des Lesetaktsignals RCK der auf die Lesebitleitung 4, die mit der ausgewählten Speicherzelle verbunden ist, ausgelesene Potentialpegel erfaßt und alle anderen Lesebitleitungen 4 werden auf (Vcc-Vth) vorgeladen.

Unter Bezugnahme auf die Fig. 15 wird nun der Aufbau des Leseadreßzeigers 114 kurz beschrieben.

Fig. 5 zeigt ein Schaltbild des internen Aufbaus des Adreßzeigers 114. Bezüglich Fig. 15 weist der Adreßzeiger (n+1) D-Flip-Flops F0- Fn und UND-Gatter G0-Gn mit zwei Eingängen auf. Jedes D-Flip-Flop akzeptiert und hält die Spannung, die an einen Datenanschluß D als Datum angelegt wird, in Synchronisation mit dem Anstieg (oder Abfallen) eines Taktsignals, das dem Taktsignalanschluß CK zugeführt wird, und gibt diese am Ausgangsanschluß Q aus. Daher wird die Änderung der an den Datenanschluß D angelegten Spannung mit einer Verzögerung um einen Zyklus des Lesetaktsignals RCK an den jeweiligen Ausgang der Flip-Flops F0-Fn übertragen.

Jedes der Flip-Flops F0-Fn weist einen Taktanschluß CK, der das oben angeführte Lesetaktsignal RCK empfängt, und einen Datenanschluß D, dem das Ausgangssignal des Flip-Flops der vorherigen Stufe zugeführt wird, auf. Damit wird die Potentialänderung am Datenanschluß D des Flip-Flops F0 mit einer Verzögerung von einem Zyklus des Lesetaktsignals sequentiell zu den Ausgangsanschlüssen Q der Flip-Flops F1-Fn übertragen.

Die UND-Gatter G0-Gn sind entsprechend den Flip-Flops F0-Fn gebildet und empfangen die Ausgangssignale der entsprechenden Flip-Flops sowie das Lesetaktsignal RCK als Eingangssignal. Die Ausgangssignale der UND-Gatter G0-Gn werden an die Ausgangsanschlüsse A₀-A_n des Adreßzählers 114 von Fig. 10 ausgegeben. Daher gibt jedes der UND- Gatter G0-Gn nur dann eine Signalspannung mit "H"-Pegel aus, wenn sowohl die Spannung am entsprechenden Ausgangsanschluß Q als auch das Lesetaktsignal RCK auf dem "H"-Pegel liegen. Die Verzögerung um einen Zyklus des Lesetaktsignals RCK bei der Potentialänderung am Ausgangsanschluß Q eines jeden der Flip-Flops F0-Fn tritt jedoch am Ausgangsanschluß Q des Flip-Flops der nachfolgenden Stufe auf. Daher wird die Signalspannung, die den Ausgang der UND-Gatter G0-Gn auf einen "H"-Pegel einstellt, mit einer Verzögerung von einem Zyklus des Lesetaktsignals RCK an den Ausgang der jeweiligen Flip-Flops F0- Fn übertragen, so daß die Ausgänge der UND-Gatter G0-Gn sequentiell den "H"-Pegel für eine feste Zeitspanne erreichen. Damit werden die Lesebitleitungs-Zugriffstransistoren 8a und 8b in Fig. 10, die entsprechend der jeweiligen Bitleitung 4 gebildet sind, sequentiell für eine feste Zeitspanne durchgeschaltet.

Wie sich aus der oben angeführten Beschreibung ergibt, befindet sich bei der Halbleiterspeichereinrichtung mit zwei Bitleitungen - einer Lese- und einer Schreibbitleitung - für jede Speicherzellenspalte, die von einem herkömmlichen Speicher mit seriellem Zugriff dargestellt wird, der Vorladetransistor zum Vorladen einer Bitleitung stets in einem durchgeschalteten Zustand. Daher wird der Durchlaßstrom während des Datenlesens erhöht und verursacht die folgenden Probleme.

Beim Speicher mit seriellem Zugriff der Fig. 10 ist das Gate und die Drain eines jeden der Transistoren 7 mit der Spannungsversorgungsleitung 19 verbunden, so daß alle Bitleitungen 4 stets gleichzeitig elektrisch mit der Spannungsversorgungsleitung verbunden sind. Daher fließt der Durchlaßstrom während der Zeitspanne, in der das Lesen ausgeführt wird, von der Spannungsversorgungsleitung 19 zur Masse 18 über eine Speicherzelle unter den mit der ausgewählten Lesewortleitung während des Datenlesens, d. h. wenn die Lesewortleitung 6 auf dem "H"-Pegel liegt, verbundenen Speicherzelle 1, deren Speicherdaten sich auf "H"-Pegel befinden. Im ungünstigsten Fall, d. h. wenn "H" in alle Speicherzellen 1 eingeschrieben ist, fließt der Durchlaßstrom bis zum Ende des Lesens während der Zeitspanne, in der irgendeine Speicherzelle ausgewählt ist, von der Spannungsversorgungsleitung 19 über den Vorladetransistor 7, die Lesebitleitung 4, die Speichertransistoren 15 und die Lesetransistoren 16 in allen Speicherzellen, die mit der Lesewortleitung 6 entsprechend der ausgewählten Speicherzelle verbunden sind, zur Masse 18. In einem solchen Fall fließt der Durchlaßstrom während des Datenlesens nämlich zu jeder Zeit durch alle Lesebitleitungen.

Ist der Durchlaßstrom groß, so erreicht das Massepotential einen höheren als den ursprünglichen Pegel (0V) oder das Versorgungspotential wird niedriger als der ursprüngliche Pegel Vcc. Hierdurch schwanken die Pegel von Masse- und Versorgungspotential. Es ist bereits ermittelt worden, daß eine solche Schwankung in Potentialpegeln, die als Referenz für den Betrieb des Speichers dienen, einer der Gründe für die verminderte Zeit der Entladung des Speicherkondensators 17 in der Speicherzelle 1, d. h. die Verkürzung der Haltezeit der Daten in der Speicherzelle ist. Dies sollte so weit wie möglich verhindert werden. Ist der Stromfluß im Speicher während des Betriebs groß, so wird ferner die Leistungsaufnahme des Speichers erhöht. Damit steigt die Wärmeentwicklung des Speicherchips, der den Speicher enthält, an oder die Versorgungslast des gesamten Systems, das den Speicher enthält, wird erhöht. Es ist somit wünschenswert, daß ein solcher oben beschriebener Durchlaßstrom so klein wie möglich ist.

Liegen die Speicherdaten der ausgewählten Speicherzelle auf "H", so befindet sich darüber hinaus der Vorladetransistor 7 während des gesamten Datenlesens in durchgeschaltetem Zustand, wodurch die entsprechende Lesebitleitung 4 durch den Speichertransistor 15 und den Lesetransistor 16 (siehe Fig. 12) in der ausgewählten Speicherzelle auf das niedrige Potential 0V der Masse 18 gezogen wird, während vom Vorladetransistor 7, der mit der Lesebitleitung 4 verbunden ist, eine hohe Spannung von der Spannungsversorgungsleitung 19 zugeführt wird. Daher dauert es lange, bis die Lesebitleitung 4 den "L"-Pegel erreicht. Um die Speicherdaten der ausgewählten Speicherzelle akkurat an den Leseverstärker 102 der Fig. 10 auszugeben, sollte der Potentialpegel der Lesebitleitung 4 entsprechend der ausgewählten Speicherzelle den ursprünglichen Pegel erreichen, der entsprechend (durch die oben angeführten Gleichungen (1) und (2) ausgedrückt) den Speicherdaten der ausgewählen Speicherzelle erreicht werden sollte. Daher ist es notwendig, das vom Leseverstärker verstärkte Signal, nachdem die Lesebitleitung 4 den ursprünglichen Pegel erreicht hat, als Lesedatum an den Puffer 106 auszugeben. Wie oben bereits erwähnt worden ist, benötigt die Lesebitleitung 4 Zeit, um das Potential des "L"-Pegels zu erreichen. Dies bedeutet, daß es schwierig ist, die Daten schnell aus Speicherzellen mit Speicherdaten "H" zu lesen.

Betrachtet sei nun Fig. 12. Befinden sich die Speicherdaten der Speicherzelle 1 auf "H", so wird das Potential auf der entsprechenden Lesebitleitung durch den Durchlaßstrom zuletzt auf einen Pegel abgesenkt, der durch die oben angeführte Gleichung (1) gegeben ist, erreicht aber während des Datenlesens aus der Speicherzelle 1 den Wert 0V nicht. Daher ist die Logikamplitude des herkömmlichen Speichers mit seriellem Zugriff klein, so daß ein differentieller Leseverstärker (Fig. 14) benutzt werden muß. Der Aufbau von Leseverstärkern, die eine akkurate Verstärkung zweier Eingangsspannungen mit kleiner Spannungsdifferenz auf einen vorbestimmten Pegel erlauben, erfordert jedoch bei der Herstellung sehr komplizierte Einstellungen von Schwellenwert, Größe der Transistoren, die den Leseverstärker bilden etc. Daher ist ein herkömmlicher Speicher mit seriellem Zugriff, der einen Leseverstärker mit kompliziertem Aufbau aufweist, schwierig herzustellen.

In den vergangenen Jahren, insbesondere mit der Erhöhung der Kapazität von Speichern, ist die Zahl der mit einer Wortleitung verbundenen Speicherzellen angewachsen. Dies führt zu großen Durchlaßströmen während des Datenlesens, wodurch Probleme wie oben beschrieben auftreten.

Um den Durchlaßstrom zu reduzieren, wurde ein Verfahren zum Erhöhen des Durchlaßwiderstands des Vorladetransistors 7 durch eine Verminderung der Stromtreibungsfähigkeit (Größe) des Vorladetransistors 7 aus Fig. 12 vorgeschlagen. Eine verminderte Größe des Vorladetransistors verursacht jedoch die folgenden Probleme.

Seien beispielsweise Daten aus einer Speicherzelle gelesen worden, die dazu führen, daß der Potentialpegel auf der entsprechenden Lesebitleitung 4 den Wert "L" erreicht. Sollen Daten von den anderen Speicherzellen gelesen werden, die mit dieser Lesebitleitung 4 verbunden sind und Speicherdaten "L" aufweisen, so sollte diese Lesebitleitung 4 während des Datenlesens schnell den Pegel "H" erreichen, damit das Datenlesen mit hoher Geschwindigkeit ausgeführt werden kann. Ist der Vorladetransistor 7 jedoch klein, so wird der Strom von der Spannungsversorgungsleitung über den Vorladetransistor 7 zur Lesebitleitung 4 vermindert, so daß mehr Zeit erforderlich ist, um den Potentialpegel der Lesebitleitung 4 von der Versorgungsspannung auf den "H"-Pegel anzuheben. Da es nämlich länger dauert, bis die Lesebitleitung 4 vom Vorladetransistor 7 vollständig auf den "H"-Pegel vorgeladen ist (die Zeit in Fig. 13(d), die notwendig ist, damit die Lesebitleitung 4 das Potential (Vcc-Vth) erreicht), ist es nicht möglich, Daten sofort aus einer Speicherzelle mit Speicherdaten "H" zu lesen, die mit der bereits einmal auf den "L"-Pegel gezogenen Lesebitleitung 4 verbunden ist.

Aus der US 4 779 228 ist eine Speichervorrichtung für sequentiellen Zugriff vom automatischen Refreshtyp bekannt. Diese Halbleiterspeichereinrichtung weist für die Lesebitleitungen eine Vorladeeinrichtung zum Vorladen dieser Bitleitungen auf. Allerdings wird die Vorladeeinrichtung für jede Lesebitleitung jeweils durch einen Schalttransistor realisiert, wobei alle Schalttransistoren gemeinsam von einem Steuersignal auf einer dafür vorgesehenen Steuersignalleitung geschaltet werden. Damit findet aber eine gleichzeitige Aktivierung der jeweiligen Lesebitleitungen statt, was zu den beschriebenen Nachteilen führt.

Auch ist aus der US 4 318 014 eine Speichereinrichtung bekannt, bei der in Spaltenrichtung angeordnete Leitungen mit einer Vorbelegungsspannung vorbelegt werden können. In diesem Fall werden die vorzubelegenden Leitungen selektiv von einer Spaltenauswahlschaltung bestimmt, wobei aber mehrere, zu einem Datenwort gehörende Bitleitungen gleichzeitig ausgewählt und damit vorbelegt werden. Auch in diesem Fall sind somit die mit dem gleichzeitigen Auswählen von mehreren Lesebitleitungen verbundenen Nachteile vorhanden.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiterspeichereinrichtung zu schaffen, die mit einer geringeren Leistungsaufnahme arbeitet, ohne die Lesegeschwindigkeit zu verschlechtern, wobei aber eine ausreichend große Logikamplitude gewährleistet ist.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Daher wird beim Vorladen jeder der Vorladeschaltkreise nur während einer Periode aktiviert, wenn die entsprechende Lesebitleitung durch den Auswahlschaltkreis ausgewählt worden ist, um die entsprechenden Lesebitleitungen vorzuladen. Jeder der Vorladeschaltkreise, die entsprechend den jeweiligen Lesebitleitungen gebildet sind, wird nur in einer Teilperiode der vorbestimmten Periode aktiviert, wenn die entsprechende Lesebitleitung ausgewählt worden ist, so daß während der Periode, in der irgendeine Lesebitleitung ausgewählt ist, nur die ausgewählte Lesebitleitung vorgeladen und dann deren Potential extrahiert wird. Bei dieser Halbleiterspeichereinrichtung ist die vorzuladende Lesebitleitung nur diejenige, die vom Auswahlschaltkreis ausgewählt worden ist. Die Periode, in der das Vorladen ausgeführt wird, ist kürzer als diejenige, während der eine einzelne Lesebitleitung vom Auswahlschaltkreis ausgewählt wird. Daher wird der Gesamtstrom für das Vorladen während des Datenlesens, der durch eine Lesebitleitung fließt, in der Periode, während der eine Lesebitleitung ausgewählt ist, im Vergleich zum herkömmlichen Beispiel, bei dem stets alle Vorladeschaltkreise die entsprechenden Lesebitleitungen vorladen, erheblich reduziert.

Da der Vorladeschaltkreis nur während einer Periode aktiviert wird, wenn die entsprechende Lesebitleitung ausgewählt worden ist, kann der Stromfluß durch die Bitleitungen zum Vorladen während des Datenlesens im Vergleich zu einer herkömmlichen Einrichtung drastisch reduziert werden, wie sich aus der oben angeführten Beschreibung ergibt. Damit wird die Leistungsaufnahme während des Datenlesens reduziert und die Zeit, die erforderlich ist, damit das Potential auf der Lesebitleitung den "L"- und "H"-Pegel erreicht, wird vermindert. Somit erhält man eine Halbleiterspeichereinrichtung, die mit höherer Geschwindigkeit als herkömmliche Einrichtungen arbeitet.

In Übereinstimmung mit der Erfindung ist es darüber hinaus möglich, jede Lesebitleitung nur während der ersten Hälfte der vorbestimmten Periode vorzuladen, wenn die Bitleitung durch den Auswahlschaltkreis ausgewählt worden ist. Daher kann der Stromfluß durch die Lesebitleitungen während des Datenlesens reduziert werden, um die Stromtreibungsfähigkeit des Vorladeschaltkreises über die im herkömmlichen Beispiel hinaus anzuheben. Damit kann die Zeit, die erforderlich ist, damit das Potential auf der Lesebitleitung auf den "H"-Pegel ansteigt, reduziert werden. Demgegenüber wird während der zweiten Hälfte der vorbestimmten Periode der Vorladeschaltkreis deaktiviert, um das Potential auf der entsprechenden Lesebitleitung mit hoher Geschwindigkeit abzusenken. Daher kann die Zeit, die notwendig ist, um das Potential auf der Lesebitleitung auf "L" abzusenken, ebenfalls vermindert werden. Somit erhält man eine Halbleiterspeichereinrichtung, die eine geringere Leistungsaufnahme aufweist, keinen Leseverstärker besitzt und mit hoher Geschwindigkeit lesen kann.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt:

Fig. 1 ein Teilschaltbild eines Speichers mit seriellem Zugriff in Übereinstimmung mit einer ersten Ausführungsform;

Fig. 2 ein Schaltbild des internen Aufbaus einer Speicherzelle in Fig. 1;

Fig. 3 ein Zeitdiagramm des Betriebes des in Fig. 1 dargestellten Speichers mit seriellem Zugriff;

Fig. 4 ein Zeitdiagramm der Potentialänderung einer Lesebitleitung im Speicher mit seriellem Zugriff der Fig. 1;

Fig. 5 ein Schaltbild eines Beispiels des speziellen Aufbaus eines Leseadreßzeigers im Speicher mit seriellem Zugriff der Fig. 1;

Fig. 6 ein Schaltbild eines Beispiels des speziellen Aufbaus des in Fig. 1 dargestellten Inverters;

Fig. 7 ein Teilschaltbild eines Speichers mit seriellem Zugriff in Übereinstimmung mit einer zweiten Ausführungsform;

Fig. 8 ein Zeitdiagramm des Betriebs des Speichers mit seriellem Zugriff der Fig. 7 während des Datenlesens;

Fig. 9 ein Zeitdiagramm der Potentialänderung einer Lesebitleitung im Speicher mit seriellem Zugriff der Fig. 7 während des Datenlesens;

Fig. 10 ein schematisches Blockdiagramm, das den Gesamtaufbau der Ausführungen und eines herkömmlichen Speichers mit seriellem Zugriff darstellt;

Fig. 11 ein Teilschaltbild des herkömmlichen Speichers mit wahlfreiem Zugriff;

Fig. 12 ein Schaltbild des internen Aufbaus einer Speicherzelle im herkömmlichen Speicher mit seriellem Zugriff;

Fig. 13 ein Zeitdiagramm der Potentialänderung einer Lesebitleitung im herkömmlichen Speicher mit seriellem Zugriff;

Fig. 14 ein Schaltbild des internen Aufbaus eines Leseverstärkers zur Verwendung im herkömmlichen Speicher mit seriellem Zugriff; und

Fig. 15 ein Schaltbild des Aufbaus eines Leseadreßzeigers zur Verwendung im herkömmlichen Speicher mit seriellem Zugriff.

Fig. 1 zeigt hauptsächlich den Aufbau eines Speicherblocks 100 und die Verbindung zwischen dem Speicherblock 100, einem Adreßzeiger 114 und einem Lesedatenpuffer 104 in einem Speicher mit seriellem Zugriff. Der Gesamtaufbau dieses Speichers mit seriellem Zugriff stimmt mit dem des herkömmlichen und in Fig. 10 dargestellten überein. Der innere Aufbau der Speicherzelle 1 und die Verbindungen zwischen der Speicherzelle 1, der Schreibwortleitung 5 und der Lesewortleitung 6 und zwischen der Speicherzelle 1, der Schreibbitleitung 3 und der Lesebitleitung 4 sind dieselben wie beim Stand der Technik beschrieben. Ferner stimmt die Verbindung zwischen den Schreibwortleitungen 5 und dem Adreßzeiger 112 und der Betrieb des Adreßzeigers 112 mit dem im Stand der Technik dargelegten überein.

Bezüglich Fig. 1 ist im Speicherblock 100 das Gate des Vorladetransistors 7 mit dem Adreßzeiger 9 verbunden, der sich vom Adreßzeiger im Falle des herkömmlichen Speichers mit wahlreiem Zugriff unterscheidet. Der Adreßzeiger 9 weist ferner zusätzlich zu den Ausgangsanschlüssen A₀-A_n des herkömmlichen Adreßzeigers n+1 Ausgangsanschlüsse A₀′-A_n′ auf und arbeitet folgendermaßen.

Fig. 3 zeigt ein Zeitdiagramm des Betriebs von Adreßzeiger 114 und Lesedatenpuffer 104.

Bezüglich Fig. 3 gibt der Adreßzeiger 9 beim Datenlesen in Synchronisation mit dem periodischen Anstieg und Abfall des Lesetaktsignals RCK (Fig. 3(a)) sequentiell eine Spannung mit "H"-Pegel an den Ausgangsanschlüssen A₀-A_n und A₀′-A_n′ in der Reihenfolge A₀ → A₀′ → A₁ → A₁′ . . . A_n → A_n′ während einer Periode, die der Hälfte eines Zyklus des Lesetaktsignals RCK entspricht, aus. Die Fig. 3(b)-3(f) zeigen die Signale, die von den Ausgangsanschlüssen A₀, A₀′, A₁ und A₁′ ausgegeben werden.

In Fig. 1 sind die Gates der jeweiligen Vorladetransistoren 7 mit den jeweiligen Ausgangsanschlüssen A₀, A₁, . . ., A_n des Adreßzeigers 9 verbunden. In ähnlicher Weise wie beim herkömmlichen Beispiel wird die während des Datenlesens ausgewählte Lesewortleitung 6 während eines Zyklus des Lesetaktsignals RCK synchron zum Anstieg des Lesetaktsignals RCK auf den "H"-Pegel gesetzt.

Beim Datenlesen kann der Vorladetransistor 7 damit die entsprechende Lesebitleitung 4 auf das Potential (Vcc-Vth) nur während der Periode vorladen, wenn am Ausgangsanschluß (einen von A0-An) des Adreßzeigers 9, der mit dem Gate des Vorladetransistors 7 verbunden ist, ein "H"-Pegel-Signal ausgegeben wird. Daher werden alle Lesebitleitungen 4 während der Hälfte eines Zyklus des Lesetaktsignals RCK vorgeladen, wobei zwischen ihnen eine Verzögerung von einem Zyklus des Lesetaktsignals RCK auftritt.

Fig. 5 zeigt ein Schaltbild des Aufbaus des Adreßzeigers 9 im Speicher mit seriellem Zugriff.

Bezüglich Fig. 5 unterscheidet sich der Adreßzeiger 9 der vorliegenden Ausführungsform von dem in Fig. 15 dargestellten herkömmlichen Adreßzeiger dahingehend, daß beim Adreßzeiger der vorliegenden Ausführungsform jedes der n+1 Flip-Flops F0-Fn einen invertierten Ausgangsanschluß QB zum Ausgeben eines invertierten Signals des am Ausgangsanschluß Q abgegebenen Signals aufweist. Ferner sind die invertierten Ausgangsanschlüsse QB der Flip-Flops F0-Fn mit NOR-Gattern NR0-NRn, die zwei Eingänge aufweisen, verbunden, in die auch das Lesetaktsignal RCK eingegeben wird. Die jeweiligen Ausgangssignale der n+1 NOR-Gatter und NR0-NRn werden an die Ausgangsanschlüsse A₀′-A_n′ des in Fig. 1 gezeigten Adreßzeigers angelegt.

Jedes der Flip-Flops F0-Fn gibt mit einer Verzögerung von einem Zyklus des Lesetaktsignals RCK am Ausgangsanschluß Q und am invertierten Ausgangsanschluß QB die invertierte bzw. nicht-invertierte Spannung ab, die an den Datenanschluß D angelegt worden ist. Ist das Lesetaktsignal RCK ein Signal, wie es in Fig. 4(a) dargestellt ist, mit einem Tastverhältnis von 1 zu 1 während eines festen Zyklus, so wird entsprechend das vom Anschluß Q ausgegebene Signal vom invertierten Ausgangsanschluß QB in jedem der Flip-Flops F0-Fn mit einer Verzögerung ausgegeben, die der Hälfte des Zyklus des Lesetaktsignals RCK entspricht. Demgegenüber gibt jedes der NOR-Gatter NR0-NRn nur dann ein "H"-Pegel-Signal aus, wenn die Potentiale des Lesetaktsignals RCK und des entsprechenden Ausgangsanschlusses Q beide auf dem "L"- Pegel liegen. Daher geben die NOR-Gatter NR0-NRn synchron zum Abfall des Lesetaktsignals RCK sequentiell "H"-Pegel-Signale aus. Folglich werden die "H"-Pegel-Spannungen von den NOR-Gattern NR0-NRn an die Ausgangsanschlüsse A₀′-A_n′ mit einer Verzögerung gegenüber dem Anlegen der "H"-Pegel-Spannungen an die Ausgangsanschlüsse A₀-A_n ausgegeben, die der Hälfte des Zyklus des Lesetaktsignals RCK entspricht. Damit wird ein Betrieb des Adreßzeigers 9 implementiert, wie er oben beschrieben worden ist.

Fig. 2 zeigt ein Schaltbild des internen Aufbaus einer beliebigen Speicherzelle 1 der vorliegenden Ausführungsform und die Verbindung des entsprechenden Vorladetransistors 7.

Liegen die Speicherdaten der ausgewählten Speicherzelle 1 auf "H", so befindet sich der entsprechende Vorladetransistor 7 stets in einem durchgeschalteten Zustand und es fließt ein Durchlaßstrom von der Spannungsversorgungsleitung 19 über den Vorladetransistor 7, die Lesebitleitung 4, den Speichertransistor 15 und den Lesetransistor 16 zur Masse 18. Ist die Periode, während der die "H"-Pegel-Spannung an den Vorladetransistor angelegt ist, im Vergleich zum herkömmlichen Beispiel sehr kurz, so fließt während dieser Periode jedoch ein geringerer Durchlaßstrom über die ausgewählte Lesebitleitung als im herkömmlichen Fall. Darüber hinaus wird während des Datenlesens keiner der anderen Vorladetransistoren der Fig. 1 durchgeschaltet, so daß kein Durchlaßstrom über eine andere Lesebitleitung als die der ausgewählten Speicherzelle entsprechenden Lesebitleitung fließt. Daher kann der während des Datenlesens auftretende Durchlaßstrom im Vergleich zur herkömmlichen Einrichtung drastisch vermindert werden. Selbst wenn der Durchlaßstrom maximal wird, d. h. wenn die Speicherdaten in allen Speicherzellen auf "H" liegen, fließt während der gesamten Zeit bis zum Ende des Datenlesens kein Durchlaßstrom durch alle Lesebitleitungen 4, sondern nur jeweils durch die ausgewählte Lesebitleitung, die vom Adreßzeiger 114 ausgewählt wird. Daher wird die Leistungsaufnahme dieses Speichers mit seriellem Zugriff ganz erheblich geringer als die eines herkömmlichen.

Es sei erneut die Fig. 1 betrachtet. Beim Speicher mit seriellem Zugriff in Übereinstimmung mit der vorliegenden Ausführungsform ist die Lesebitleitung 4 über den Inverter 2 und den N-Kanal MOS-Transistor 8 direkt mit dem Lesedatenpuffer 104 verbunden, ohne daß ein differentieller Leseverstärker benutzt wird, der im herkömmlichen Speicher mit seriellem Zugriff gebildet ist. Im Speicher mit seriellem Zugriff entsprechen der Transistor 8 und der Inverter 2 den Lesebitleitungs- Zugriffstransistoren 8a und 8b bzw. dem Leseverstärker 102 des herkömmlichen Speichers mit seriellem Zugriff aus Fig. 7. Die Gates der Lesebitleitungs-Zugriffstransistoren 8 sind mit den jeweiligen Ausgangsanschlüssen A₀′, A₁′, . . ., A_n′ des Adreßzeigers 9 verbunden. Wie oben beschrieben worden ist, gibt der Adreßzeiger 9 synchron zum Anstieg des Lesetaktsignals RCK "H"-Pegel-Signale an den Ausgangsanschlüssen A₀-A_n ab. Ferner werden während der Hälfte der Periode des Lesetaktsignals RCK "H"-Pegel-Signale sequentiell an den Ausgangsanschlüssen A₀′-A_n′ ausgegeben. Der Vorladetransistor 7 wird nämlich während der ersten Hälfte eines Zyklus des Lesetaktsignals RCK durchgeschaltet und während der zweiten Hälfte wird der Lesebitleitungs-Zugriffstransistor 8, der entsprechend der mit diesem Vorladetransistor 7 verbundene Lesebitleitung 4 gebildet ist, anstelle des Vorladetransistors 7 durchgeschaltet.

Der Lesebitleitungs-Zugriffstransistor 8 legt die vom Leseverstärker 2 invertierte Spannung der Lesebitleitung 4 nur im durchgeschalteten Zustand an den Lesedatenpuffer 104 an. Die auf die Bitleitung 4 ausgelesenen Daten werden nämlich vom entsprechenden Inverter 2 invertiert und verstärkt, um dem Lesedatenpuffer 104 als endgültige Lesedaten zugeführt zu werden. Damit entsprechen in der vorliegenden Ausführungsform die erste und zweite Hälfte eines Zyklus des Lesetaktsignals RCK einer Vorladungsperiode der ausgewählten Lesebitleitung 4 bzw. einer Pegelerfassungsperiode der gelesenen Daten (siehe Fig. 3).

Nun wird unter Bezugnahme auf die Fig. 4 die Potentialänderung der Lesebitleitung 4 beim Datenlesen im Detail beschrieben. Fig. 4 zeigt ein Zeitdiagramm der Potentialänderung der Lesebitleitung 4 im Speicher mit seriellem Zugriff in Übereinstimmung mit der vorliegenden Ausführungsform. Hierbei wird als Beispiel die Lesebitleitung herangezogen, die dem Vorladetransistor 7 und dem Lesebitleitungs-Zugriffstransistor 8, die mit den Ausgangsanschlüssen A₀ bzw. A₀′ des Adreßzeigers 9 verbunden sind, entspricht.

Beispielsweise schaltet während der Periode, wenn beim Datenlesen die Spannung (Fig. 4(b)) des Ausgangsanschlusses A₀ des Adreßzeigers 9 in Synchronisation mit dem Anstieg des Lesetaktsignals (Fig. 4(a)) den "H"-Pegel erreicht, der mit dem Ausgangsanschluß A₀ verbundene Vorladetransistor 7 durch. Befinden sich die Speicherdaten der ausgewählten Speicherzelle auf "H", so wird daher das Potential auf der entsprechenden Lesebitleitung 4 allmählich vom Vorladepotential (Vcc-Vth) auf das Potential (<0V) aus Gleichung (1) abgesenkt (siehe Fig. 4(d)). Fällt das Lesetaktsignal RCK ab, so daß die Spannung am Ausgangsanschluß A₀ den "L"-Pegel erreicht, dann wird jedoch der mit der Lesebitleitung 4 verbundene Vorladetransistor 7 gesperrt. Damit wird in allen Speicherzellen (einschließlich dieser Speicherzelle, die entsprechend der mit diesem Vorladetransistor 7 verbundenen Lesebitleitung 4 gebildet ist und Speicherdaten "H" aufweist) der Strompfad zwischen dem Speichertransistor 15 und dem Lesetransistor einerseits und der Spannungsversorgungsleitung 19 andererseits abgeschnitten (siehe Fig. 2). Damit wird der Durchlaßstrom abgeschnitten, um die Zuführung einer hohen Spannung von der Spannungsversorgungsleitung 19 an die entsprechenden Bitleitungen 4 zu verhindern, wodurch das Potential auf der Lesebitleitung 4 durch den Speichertransistor 15 und den Lesetransistor 16, die leitend sind, schnell auf das Potential 0V der Masse 18 abgesenkt wird (siehe Fig. 4(d)).

Befinden sich umgekehrt die Speicherdaten der ausgewählten Speicherzelle auf "L" und ist das Potential auf der entsprechenden Lesebitleitung 4 durch die zuvor gelesenen Daten auf den "L"-Pegel gesetzt, so wird die Lesebitleitung A₀ im Halbzyklus des Lesetaktsignals RCK, während dem eine "H"-Pegel-Spannung vom Anschluß A₀ ausgegeben wird, durch den entsprechenden Vorladetransistor 7 auf das Potential Vcc- Vth vorgeladen. Dann wird in der nächsten Periode, wenn die Ausgangsspannung des Ausgangsanschlusses A₀′ auf dem "H"-Pegel liegt, der entsprechende Lesebitleitungs-Zugriffstransistor 8 durchgeschaltet, so daß der während der vorherigen Periode eingestellte Potentialpegel der Lesebitleitung 4 vom Inverter 2 erfaßt wird, um an den Datenlesepuffer 104 angelegt zu werden.

Wie sich aus der oben angeführten Beschreibung ergibt, erreicht beim Lesen der Daten aus den Speicherzellen mit Speicherdaten "H" die Spannung, deren Pegel vom Inverter 2 erfaßt wird, einen geringeren Wert (0V) mit höherer Geschwindigkeit als im herkömmlichen Fall. Daher wird die Logikamplitude der gelesenen Daten in diesem Speicher mit seriellem Zugriff gleich (Vcc-Vth)-0, d. h. gleich Vcc-Vth. Dieser Wert ist größer als der im herkömmlichen Fall und das Datenlesen aus einer Speicherzelle mit Speicherdaten "H" kann schneller ausgeführt werden. Da die Logikamplitude bei der vorliegenden Ausführungsform groß ist, ist es nicht notwendig, die Spannung der Lesebitleitung 4 wie im herkömmlichen Beispiel durch einen Differenzverstärker hoher Genauigkeit zu verstärken. Daher ist bei der vorliegenden Ausführungsform anstelle eines herkömmlichen differentiellen Leseverstärkers der Inverter 2 des einfachen Aufbaus mit den jeweiligen Lesebitleitungen 4 verbunden.

Fig. 6 zeigt ein Schaltbild des Aufbaus des Inverters 2.

Bezüglich Fig. 6 weist der Inverter 2 einen P-Kanal MOS-Transistor TR5 und einen N-Kanal MOS-Transistor TR6 auf, die zwischen der Spannungsversorgungsleitung 19 und Masse 18 in Reihe geschaltet sind. Die Lesebitleitung 4 der Fig. 1 ist mit den Gates der Transistoren TR5 und TR6 verbunden, wohingegen das Potential am Knoten zwischen den Transistoren TR5 und TR6 dem Lesedatenpuffer 104 der Fig. 1 zugeführt wird.

Befindet sich die Spannung der Lesebitleitung 4 auf dem "H"-Pegel (= Vcc-Vth), so sperrt der Transistor TR5 und der Transistor TR6 schaltet durch. Damit wird das Potential 0V der Masse 18 als Speicherdaten der ausgewählten Speicherzelle am Knoten zwischen den Transistoren TR5 und TR6 ausgegeben. Befindet sich umgekehrt die Spannung der Lesebitleitung 4 auf dem "L"-Pegel (=0V), so schaltet der Transistor TR5 durch und der Transistor TR6 sperrt. Damit wird das Potential der Spannungsversorgungsleitung (=Vcc) als Speicherdaten der ausgewählten Speicherzelle am Knoten zwischen den Transistoren TR5 und TR6 ausgegeben. Die Logikamplitude Vcc-Vth des Potentials auf der Lesebitleitung 4 wird nämlich von diesem Inverter 2 um die Schwellenspannung Vth des Vorladetransistors 7 leicht verstärkt.

Da bei der vorliegenden Ausführungsform der Strom, der beim Datenlesen von der Spannungsversorgungsleitung 19 über den Vorladetransistor 7 und die Speicherzelle 1 zur Masse 18 fließt, klein ist, kann der Vorladetransistor 7 größer als im herkömmlichen Beispiel gemacht werden. Die erhöhte Größe (Stromtreibungsvermögen) des Vorladetransistors 7 gestattet eine Verkürzung der Zeit für das Vorladen der mit diesem verbundenen Lesebitleitung 4 auf den "H"-Pegel sowie eine Verringerung der Zeit, die notwendig ist, damit die Lesebitleitung 4 durch die aus der Speicherzelle gelesenen Daten ein Potential mit "H"-Pegel erreichen kann. Daher kann die erforderliche Zeit für das Lesen von Daten aus Speicherzellen, die Speicherdaten "H" aufweisen, reduziert werden. Obwohl die Vorladezeit für die Lesebitleitung 4 auf die Hälfte der herkömmlichen Periode verkürzt worden ist, ist es damit bei diesem Speicher mit seriellem Zugriff möglich, das Potential auf der Lesebitleitung 4 während der Vorladeperiode auf das Potential (Vcc-Vth) des "H"-Pegels ausreichend anzuheben, indem die Größe des Vorladetransistors 7 erhöht wird.

Es erfolgt nun eine Beschreibung der Umschalttaktung der Ausgabedaten des Lesedatenpuffers 104 bei diesem Speicher mit seriellem Zugriff.

In Fig. 1 arbeitet der Lesedatenpuffer 104 ähnlich wie im herkömmlichen Fall. Genauer gesagt akzeptiert der Lesedatenpuffer 104 in Abhängigkeit vom Anstieg des Lesetaktsignals RCK das Eingangssignal als zu haltende Daten. Diese werden bis zum nächsten Anstieg des Lesetaktsignals RCK gehalten und extern ausgegeben. Damit werden die gelesenen Daten des Lesedatenpuffers 104 in Synchronisation mit dem Anstieg des Lesetaktsignals RCK zum Signal umgeschaltet, dessen Pegel vom Inverter unmittelbar zuvor erfaßt worden ist, wie in Fig. 3(f) dargestellt ist.

Beispielsweise werden bei Fig. 2 die auf die Lesebitleitung 4, die in der Periode von t₁ bis t₂ vorgeladen worden ist, ausgelesenen und vom entsprechenden Inverter während der Periode von t₂ bis t₃ verstärkten Daten in der Periode von t₃ bis t₅ vom Lesedatenpuffer 104 ausgegeben. Anschließend werden die vom entsprechenden Inverter während der Periode von t₄ bis t₅ erfaßten Daten, nachdem die entsprechende Lesebitleitung in der Periode t₃ bis t₄ vorgeladen worden ist, vom Lesedatenpuffer 104 in der Periode von t₅ bis t₆ ausgegeben. Auf diese Weise gibt der Lesedatenpuffer 104 sequentiell die Daten aus, die auf die Lesebitleitungen 4 entsprechend den Anschlußpaaren A₀, A₀′ bis A_n, A_n′ des Adreßzeigers 9 für jeden Zyklus des Lesetaktsignals RCK ausgelesen worden sind.

Fig. 7 stellt ein schematisches Teilblockdiagramm des Speichers mit seriellem Zugriff in Übereinstimmung mit einer weiteren Ausführungsform der Erfindung dar. Fig. 7 zeigt hauptsächlich den Aufbau des Speicherblocks 100 des Speichers mit seriellem Zugriff und die Verbindung zwischen Speicherblock 100, Adreßzeiger 114, Leseverstärker 102 und Lesedatenpuffer 104. Der Gesamtaufbau dieses Speichers mit seriellem Zugriff ist derselbe wie im Falle des herkömmlichen Speichers mit seriellem Zugriff, der in Fig. 10 dargestellt ist. Wie bei der vorherigen Ausführungsform stimmen der interne Aufbau der Speicherzelle 1 und die Verbindungen zwischen Speicherzelle 1, Schreibwortleitung 5 und Lesewortleitung 6 und zwischen Speicherzelle 1, Schreibbitleitung 3 und Lesebitleitung 4 mit denen des herkömmlichen Falls überein (siehe Fig. 2). Ferner sind der Betrieb des Adreßzeigers 112 und die Verbindung zwischen Adreßzeiger 112 und den Schreibwortleitungen 5 dieselben wie im herkömmlichen Fall.

Im Unterschied zum herkömmlichen Fall sind bei diesem Speicher mit seriellem Zugriff die Gates der jeweiligen Vorladetransistoren 7 zusammen mit den jeweiligen Gates der entsprechenden Lesebitleitungs- Zugriffstransistoren 8a und 8b mit den entsprechenden Ausgangsanschlüssen A₀-A_n des Adreßzeigers 114 verbunden (Fig. 7). Der Adreßzeiger 114 weist den in Fig. 15 gezeigten Aufbau auf und arbeitet ähnlich wie der herkömmliche Adreßzeiger. Die beim Datenlesen ausgewählte Lesewortleitung 6 wird nur für einen Zyklus des Lesetaktsignals RCK in Synchronisation mit dem Anstieg des Lesetaktsignals RCK auf den "H"-Pegel gesetzt.

Fig. 8 zeigt ein Signaldiagramm des Betriebs von Adreßzeiger 114 und Lesedatenpuffer 104.

Bezüglich Fig. 8 steigt das Lesetaktsignal RCK in einem vorbestimmten Zyklus an (Fig. 8(a)). Der Adreßzeiger 114 gibt in Synchronisation mit dem Anstieg des Lesetaktsignals RCK für eine Periode des Lesetaktsignals RCK sequentiell eine "H"-Pegel-Spannung von den Ausgangsanschlüssen A₀-A_n ab. Wird die "H"-Pegel-Spannung nämlich vom Ausgangsanschluß A₀ in der Periode von t₁ bis t₂ ausgegeben, so wird, wie in den Fig. 8(b) und 8(c) dargestellt ist, während der nachfolgenden Periode (von t₂ bis t₃) vom Ausgangsanschluß A1 eine "H"-Pegel-Spannung abgegeben. Daher wird im Unterschied zum herkömmlichen Fall der Vorladetransistor 7 zusammen mit den zugehörigen Lesebitleitungs- Zugriffstransistoren 8a und 8b nur dann durchgeschaltet, wenn die "H"-Pegel-Spannung vom entsprechenden unter den Ausgangsanschlüssen A0-An des Adreßzeigers 114 ausgegeben wird. Es werden nämlich alle Lesebitleitungen 4 auf das Potential Vcc-Vth während eines Zyklus vorgeladen, wobei eine Verzögerung von einem Zyklus des Lesetaktsignals RCK zwischen ihnen auftritt.

Daher fließt während der Periode, wenn die Daten von einer beliebigen Speicherzelle 1 mit Speicherdaten "H" ausgelesen werden, ein Durchlaßstrom über den entsprechenden Vorladetransistor 7 nur zu der Lesebitleitung 4, die mit der Speicherzelle verbunden ist, nicht jedoch zu den anderen Lesebitleitungen 4.

Selbst bei maximalem Durchlaßstrom, d. h. wenn die Speicherdaten aller Speicherzellen gleich "H" sind, fließt der Durchlaßstrom von allen Speicherzellen bis zum Ende des Datenlesens nicht zu allen Lesebitleitungen 4 auf einmal, sondern jedes Mal nur zur jeweils ausgewählten Lesebitleitung, wenn eine Lesebitleitung durch den Adreßzeiger 114 ausgewählt worden ist.

Wie oben beschrieben worden ist, entspricht bei diesem Speicher mit seriellem Zugriff die Zeitperiode, in der während des Datenlesens der Durchlaßstrom über den Vorladetransistor 7 zur ausgewählten Lesebitleitung fließt, einem Zyklus des Lesetaktsignals und es wird die Zahl der Lesebitleitungen, zu denen der Durchlaßstrom fließt, auf 1/(n+1) des herkömmlichen Speichers reduziert. Damit kann der gesamte Durchlaßstrom während des Datenlesens im Vergleich zum herkömmlichen Fall drastisch reduziert werden. Somit ist die Leistungsaufnahme dieses Speichers mit seriellem Zugriff geringer als die des herkömmlichen Speichers mit seriellem Zugriff.

Darüber hinaus bewirkt das Umschalten des Vorladetransistors 7 in den gesperrten Zustand, daß das Potential auf der Lesebitleitung 4, die mit diesem Vorladetransistor 7 verbunden ist, schnell auf das Massepotential 0V zurückgeht.

Fig. 9 zeigt ein Zeitdiagramm der Potentialänderung der Lesebitleitung 4 dieses Speichers mit seriellem Zugriff während des Datenlesens. In Fig. 9 wird die mit dem Ausgangsanschluß A₀ des Adreßzeigers 114 verbundene Lesebitleitung 4 als Beispiel herangezogen.

Bezüglich Fig. 9 wird angenommen, daß z. B. Daten aus der Speicherzelle gelesen werden, die mit der Lesebitleitung 4 entsprechend dem Ausgangsanschluß A₀ verbunden ist, und daß die Speicherzelle Speicherdaten "H" aufweist. Steigt die Spannung am Ausgangsanschluß A₀ (Fig. 9(b)) in Synchronisation mit dem Anstieg des Lesetaktsignals RCK (Fig. 9(a)) auf den "H"-Pegel an, so wird in diesem Fall das Potential auf der Lesebitleitung 4 allmählich vom Potential Vcc- Vth eines "H"-Pegels auf das Potential (<0V) eines "L"-Pegels reduziert (Fig. 9(c)), das durch Gleichung (1) gegeben ist. Dann wird das Potential auf der Lesebitleitung 4 während einer Periode, wenn der Vorladetransistor 7 entsprechend der Lesebitleitung 4 durchgeschaltet ist (in einer Periode, wenn die Spannung am Ausgangsanschluß A₀ auf dem "H"-Pegel liegt), auf dem oben angeführten Wert gehalten. Wird der Vorladetransistor 7 jedoch gesperrt, so wird der Strompfad zwischen der Spannnungsversorgungsleitung 19 zum Zuführen des Versorgungspotentials Vcc und der Lesebitleitung 4 in der ausgewählten Speicherzelle (siehe Fig. 2) abgeschnitten. Damit wird das Potential auf der Lesebitleitung 4 durch den Speichertransistor 15 und den Lesetransistor 16, die durchgeschaltet sind, schnell auf das Potential 0V der Masse 18 gesenkt (siehe Fig. 2). Da bei dieser Ausführungsform das Potential auf der Lesebitleitung 4 in Abhängigkeit vom Abfallen des Potentialpegels des entsprechenden Ausgangsanschlusses des Adreßzeigers 114 schnell den ursprünglichen Potentialpegel (=0V) entsprechend einem "L"-Pegel erreicht, kann die Zeit, die erforderlich ist, damit das Potential auf der Lesebitleitung 4 "L" erreicht, unter den Wert im herkömmlichen Fall reduziert werden.

Da ferner der Strom während des Datenlesens von der Spannungsversorgung über den Vorladetransistor 7 und die Speicherzelle 1 zur Masse bei dieser Ausführungsform klein ist, kann der Vorladetransistor 7 größer als im herkömmlichen Fall gemacht werden. Die Vergrößerung, d. h. das erhöhte Stromtreibungsvermögen, des Vorladetransistors 7 erlaubt eine Reduzierung der Zeit, die für das Vorladen der mit diesem verbundenen Lesebitleitung 4 auf eine Spannung des "H"-Pegels notwendig ist. Ferner kann die Zeit, die die Lesebitleitung 4 benötigt, um beim Lesen von Daten aus der Speicherzelle ein Potential mit "H"-Pegel zu erreichen, vermindert werden. Damit kann die Zeit reduziert werden, die erforderlich ist, um Daten aus Speicherzellen mit Speicherdaten "H" zu lesen.

Es wird angenommen, daß die Größe des Vorladetransistors 7 erhöht ist und daß Daten aus der Speicherzelle mit Speicherdaten "L" auf die Lesebitleitung 4 ausgelesen werden, die dem Ausgangsanschluß A₀ entspricht und ein Potential des "L"-Pegels aufweist. In diesem Fall steigt das Potential auf der Lesebitleitung 4 in Abhängigkeit vom Anstieg des Potentials am Ausgangsanschluß A₀ mit einer Geschwindigkeit entsprechend der Größe des zugehörigen Vorladetransistors 7 auf das Potential Vcc-Vth eines "H"-Pegels an, wie in Fig. 9(d) dargestellt ist. Die Größe des Vorladetransistors 7 ist aber so groß, daß die Geschwindigkeit höher als im herkömmlichen (durch die gestrichelte Linie in der Figur angegebenen) Fall ist.

Wie sich aus der oben angeführten Beschreibung ergibt, erfolgt entsprechend diesem Speicher mit seriellem Zugriff eine Verminderung der Zeit, die erforderlich ist, um die Lesebitleitung 4 sowohl auf ein Potential des "L"-Pegels als auch ein Potential des "H"-Pegels zu setzen.

Aufbau und Betrieb des Leseverstärkers 102 stimmen mit denen des Leseverstärkers in einem herkömmlichen Speicher mit seriellem Zugriff (siehe Fig. 14) überein. Es werden die über die durchgeschalteten Lesebitleitungs-Zugriffstransistoren 8a und 8b eingegebene Spannung und invertierte Spannung der Lesebitleitung 4 differentiell verstärkt und an den Lesedatenpuffer 104 der Fig. 1 angelegt. Auch der Lesedatenpuffer 104 arbeitet ähnlich wie im herkömmlichen Fall. Genauer gesagt akzeptiert der Lesedatenpuffer 104 das Ausgangssignal des Leseverstärkers 102 in Abhängigkeit vom Anstieg des Lesetaktsignals RCK und hält dieses bis zum nächsten Anstieg des Lesetaktsignals RCK, um das Signal auszugeben (siehe Fig. 8(d)). Daher werden alle endgültigen, vom Leseverstärker 102 erfaßten Potentiale im jeweiligen Zyklus des Lesetaktsignals RCK sequentiell als Lesedaten an den Datenausgangsanschluß 106 abgegeben.

Damit wird der Zyklus des Lesetaktsignals RCK unter Beachtung der Zeit eingestellt, die erforderlich ist, damit das Potential auf der ausgewählten Lesebitleitung 4 ein vorbestimmtes Potential entsprechend den Speicherdaten der ausgewählten Speicherzelle erreicht. Bei diesem Speicher mit seriellem Zugriff erreicht die Lesebitleitung 4 das vorbestimmte Potential aber schneller als im herkömmlichen Fall. Damit ist es möglich, die Periode zum Vorladen und Erfassen des Potentials der Lesebitleitung 4, d. h. den Zyklus des Lesetaktsignals RCK, kürzer als im herkömmlichen Speicher zu machen. Eine derartige Reduzierung des Zyklus des Lesetaktsignals RCK führt zur Verminderung der Zeit, die in diesem Speicher mit seriellem Zugriff zum Datenlesen erforderlich ist. Daher ermöglicht dieser Speicher mit seriellem Zugriff eine kürzere Zeit für das Datenlesen als der herkömmliche. Die Einrichtung zum elektrischen Verbinden der jeweiligen Lesebitleitung mit dem Lesedatenpuffer 104 kann dabei aus einem Übertragungsgatter mit CMOS-Struktur bestehen.

Obwohl die Beschreibung bei den oben angeführten Ausführungsformen für einen Fall erfolgte, in dem die Speicherzelle 1 drei Transistoren und einen Speicherkondensator aufweist, ist der Aufbau der Speicherzelle nicht hierauf beschränkt und kann auch getrennte Ports zum Datenschreiben und Datenlesen aufweisen.

Obwohl die Beschreibung bei den oben angeführten Ausführungsformen für einen Fall erfolgte, in dem die vorliegende Erfindung auf einen Speicher mit seriellem Zugriff angewandt wird, bei dem der Zugriff in der Reihenfolge der Adressen erfolgt, kann die vorliegende Erfindung auch auf andere Speicher wie beispielsweise einen RAM (Direktzugriffsspeicher) angewandt werden.

Claims

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (1), die in einer Mehrzahl von Spalten angeordnet sind,
einer Mehrzahl von Lesebitleitungen (4), die jeweils einer der Spalten entsprechen,
einer Auswahleinrichtung (9) zum Auswählen von einer der Lesebitleitungen (4) für eine vorbestimmte Zeitperiode,
einer Mehrzahl von Vorladeeinrichtungen (7) entsprechend der Mehrzahl von Lesebitleitungen (4) zum Vorladen einer jeweiligen Lesebitleitung (4),
einer ersten Aktivierungseinrichtung (9) zum Aktivieren einer der Vorladeeinrichtungen (7) entsprechend der ausgewählten Lesebitleitung für einen vorbestimmten Abschnitt der vorbestimmten Zeitperiode,
einer Umschalteinrichtung (8), die mit den Lesebitleitungen (4) verbunden ist, zum Extrahieren des Potentials auf der jeweils entsprechenden Lesebitleitung (4), und
einer zweiten Aktivierungseinrichtung (9) zum Aktivieren der Schalteinrichtung (8) während der vorbestimmten Zeitperiode und nach dem vorbestimmten Abschnitt, wobei
die Auswahleinrichtung (9) eine Schieberegistereinrichtung (F0-Fn) und eine Logikschaltkreiseinrichtung (G0-Gn, NR0-NRn) zum Erzeugen von Signalen zum Aktivieren der ersten und zweiten Aktivierungseinrichtung (9) aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahleinrichtung (9) eine Einrichtung zum sequentiellen Ändern der Lesebitleitungsauswahl (4) aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswahleinrichtung (9)
eine erste Signalanlegeeinrichtung (F0-Fn, G0-Gn) zum Anlegen erster Signale zum Bestimmen des vorbestimmten Abschnitts, und
eine zweite Signalanlegeeinrichtung (F0-Fn, NR0-NRn) zum Anlegen zweiter Signale zum Bestimmen eines Abschnitts nach dem vorbestimmten Abschnitt und während der vorbestimmten Zeitperiode aufweist, wobei
die erste Aktivierungseinrichtung (9) die erste Signalanlegeeinrichtung (F0-Fn, G0-Gn) mit der Auswahleinrichtung (9) teilt, und die zweite Aktivierungseinrichtung (9) die zweite Signalanlegeeinrichtung (F0-Fn, NR0-NRn) mit der Auswahleinrichtung (9) teilt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Auswahleinrichtung (9) sequentiell eine der Lesebitleitungen (4) für jede vorbestimmte Zeitperiode auswählt.

5. Halbleiterspeichereinrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß
die erste Signalanlegeeinrichtung (F0-Fn, G0-Gn) sequentiell das erste Signal an einer der Vorladeeinrichtungen (7) für jede vorbestimmte Zeitperiode anlegt, und
die zweite Signalanlegeeinrichtung (F0-Fn, NR0-NRn) sequentiell das zweite Signal an eine der Umschalteinrichtungen (8) für jede vorbestimmte Zeitperiode zu einem Zeitpunkt anlegt, der von der ersten Signalanlegeeinrichtung um eine Zeitperiode entsprechend dem Abschnitt verzögert wird.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Vorladeeinrichtung (7) eine erste Halbleiterschalteinrichtung (7) aufweist, die zwischen die jeweilige Lesebitleitung (4) und eine Spannungsversorgung (Vcc) geschaltet ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Polarität der ersten Halbleiterschalteinrichtung (7) vom N-Typ ist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jede Umschalteinrichtung eine zweite Halbleiterschalteinrichtung (8) aufweist, die einen ersten Leitungsanschluß, der mit der entsprechenden Lesebitleitung (4) verbunden ist, einen zweiten Leitungsanschluß und einen Steueranschluß zum Empfangen des zweiten Signals aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Polarität der zweiten Halbleiterschalteinrichtung (7) vom N-Typ ist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß der Logikpegel des ersten Signals und der Logikpegel des zweiten Signals gleich sind.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 10, dadurch gekenzeichnet, daß
die Schieberegistereinrichtung dieselbe Zahl von in Reihe geschalteter Flip-Flop-Einrichtungen (F0-Fn), wie Spalten vorhanden sind, aufweist,
wobei jede der Flip-Flop-Einrichtungen (F0-Fn) von einem externen Taktsignal gesteuert wird, um erste und zweite Ausgangssignale mit zueinander komplementären Logikpegeln anzulegen,
die Logikschaltkreiseinrichtung (NR0-NRn, G0-Gn) erste Logikgattereinrichtungen (G0-Gn) aufweist, die entsprechend den jeweiligen Flip-Flop-Einrichtungen (F0-Fn) gebildet sind, und zweite Logikgattereinrichtungen (NR0-NRn), die entsprechend den jeweiligen Flip- Flop-Einrichtungen (F0-Fn) gebildet sind, aufweist,
wobei jede der ersten Logikgattereinrichtungen (G0-Gn) das erste Ausgangssignal der entsprechenden der Flip-Flop-Einrichtungen (F0- Fn) und das externe Taktsignal empfängt, um das erste Signal auszugeben, und
wobei jede der zweiten Logikgattereinrichtungen (NR0-NRn) das zweite Ausgangssignal der entsprechenden der Flip-Flop-Einrichtungen (F0- Fn) und das externe Taktsignal empfängt, um das zweite Signal auszugeben,
die erste Signalanlegeeinrichtung (F0-Fn, G0-Gn) die Flip-Flop-Einrichtungen (F0-Fn) und die ersten Logikgattereinrichtungen (G0-Gn) aufweist, und
die zweite Signalanlegeeinrichtung (F0-Fn, NR0-NRn) die Flip-Flop- Einrichtungen (F0-Fn) und die zweiten Logikgattereinrichtungen (NR0- NRn) aufweist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die ersten Logikgattereinrichtungen (G0-Gn) UND-Gatter mit zwei Eingängen (G0-Gn) und die zweiten Logikgattereinrichtungen (NR0-NRn) NOR-Gatter mit zwei Eingängen (NR0-NRn) aufweisen.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine Mehrzahl von Schreibwortleitungen (5), die entsprechend einer Zeile von Speicherzellen (1) vorgesehen sind, und Schreibbitleitungen (3), die entsprechend einer der Spalten der Speicherzellen (1) zum selektiven Schreiben von Information in die Speicherzellen (1) vorgesehen sind, und eine Mehrzahl von Lesewortleitungen (6) entsprechend jeweils einer der Zeilen von Speicherzellen (1), mit den Lesebitleitungen (4) zum selektiven Lesen von Information aus den Speicherzellen (1),
wobei jede Speicherzelle (1) einen Schreibtransistor (14), einen Speicherkondensator (17), einen Speichertransistor (15) und einen Lesetransistor (16) aufweist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 13, gekennzeichnet durch eine Lesedaten-Puffereinrichtung (104), die direkt mit der Umschalteinrichtung (8) verbunden ist, um Information von einer ausgewählten Lesebitleitung zu lesen.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen (1)
ein erstes Feldeffekt-Halbleiterelement (14), das mit der entsprechenden der Schreibbitleitungen (3) und der entsprechenden der Schreibwortleitungen (5) verbunden ist,
ein zweites Feldeffekt-Halbleiterelement (16), das mit der entsprechenden der Lesebitleitungen (4) und der entsprechenden der Lesewortleitungen (6) verbunden ist,
ein drittes Feldeffekt-Halbleiterelement (15), das zwischen dem ersten Feldeffekt-Halbleiterelement (14) und dem zweiten Feldeffekt- Halbleiterelement (16) gebildet ist, und
ein Kapazitätselement (17), das zwischen dem ersten Feldeffekt-Halbleiterelement (14) und dem dritten Feldeffekt-Halbleiterelement (15) gebildet ist, aufweist.

16. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Umschalteinrichtungen ein erstes Halbleiterschaltelement und ein zweites Halbleiterschaltelement aufweist, wobei die ersten und zweiten Halbleiterschaltelemente parallel geschaltet sind und komplementäre Polaritäten aufweisen.