DE3838961C2 - - Google Patents

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DE3838961C2
DE3838961C2 DE3838961A DE3838961A DE3838961C2 DE 3838961 C2 DE3838961 C2 DE 3838961C2 DE 3838961 A DE3838961 A DE 3838961A DE 3838961 A DE3838961 A DE 3838961A DE 3838961 C2 DE3838961 C2 DE 3838961C2
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signal line
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Description

Diese Erfindung bezieht sich allgemein auf eine Vorrichtung und ein Verfahren zum Treiben einer Leseverstärkerschaltung, nach dem Oberbegriff des Patentanspruches 1 bzw. 2.
Fig. 1 zeigt in einem Diagramm einen schematischen Aufbau eines ganzen Datenlese-Abschnittes eines dynamischen Speichers mit wahlfreiem Zugriff, auf den diese Erfindung angewendet wird. Nach Fig. 1 weist der dynamische Speicher mit wahlfreiem Zugriff ein Speicherzellenfeld MA mit in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen zum Speichern von Information, einen Adreßpuffer AB, der eine außen angelegte externe Adresse zum Erzeugen einer internen Adresse empfängt, einen X- Dekoder ADX zum Dekodieren der internen Adresse von dem Adreßpuffer AB, zum Auswählen einer entsprechenden Zeile in dem Speicherzellenfeld, einen Y-Dekoder ADY zum Dekodieren der internen Spaltenadresse von dem Adreßpuffer AB, zum Auswählen einer entsprechenden Spalte oder Spalten in dem Speicherzellenfeld, einen Leseverstärker- und I/O-Block SI zum Nachweisen und Verstärken der in der ausgewählten Speicherzelle des Speicherzellenfeldes MA gespeicherten Information, und zum Übertragen dieser Information auf einen Ausgangspuffer OB als Reaktion auf ein Signal von dem Y-Dekoder ABY, und den Ausgangspuffer OB, der von dem Leseverstärker- und I/O-Block SI Auslese-Daten empfängt und Ausgangsdaten Daus nach außen überträgt, auf. Zusätzlich ist als periphere Schaltung ein Steuersignalerzeugungssystem CG zum Erzeugen von Steuersignalen zum Steuern des Zeitablaufs von verschiedenen Betriebszuständen des dynamischen Speichers mit wahlfreiem Zugriff vorgesehen. Einzelheiten von jedem der durch das Steuersignalerzeugungssystem CG erzeugten Steuersignale werden im folgenden beschrieben.
Fig. 2 zeigt in einem Diagramm einen schematischen Aufbau des in Fig. 1 gezeigten Abschnittes des Speicherzellenfeldes. Gemäß Fig. 2 weist ein Speicherzellenfeld MA eine Mehrzahl von Wortleitungen WL 1, WL 2, . . ., WLn und eine Mehrzahl von Bitleitungen BL 0, , BL 1, , . . ., BLm, , auf. Eine Zeile von Speicherzellen ist mit einer der Wortleitungen WL 1, . . ., WLn verbunden. Die Bitleitungen bilden gefaltete Bitleitungen, so daß zwei Bitleitungen ein Bitleitungspaar bilden. Im besonderen bilden die Bitleitungen BL 0 und ein Bitleitungspaar, und die Bitleitungen BL 1 und bilden ein Bitleitungspaar. Auf dieselbe Weise bilden die Bitleitungen BLn und ein Bitleitungspaar. Eine Speicherzelle 1 ist bei einem Schnittpunkt von jeder der Bitleitungen BL 0, , . . ., BLm, und jeder anderen Wortleitung angeordnet.
Im besonderen befindet sich in jedem der Bitleitungspaare eine Speicherzelle beim Schnittpunkt einer Wortleitung und einer Bitleitung des Bitleitungspaares. Für jedes Bitleitungspaar ist eine Vorladungs- und Abgleichschaltung 150 zum Abgleichen von Potentialen auf jedem der Bitleitungspaare und zum Vorladen des Bitleitungspaares auf ein vorbestimmtes Potential V B vorgesehen. Zusätzlich ist für jedes der Bitleitungspaare ein Leseverstärker 50 vorgesehen, der auf über Signalleitungen 14 und 17 übertragene Signale Φ A und Φ B reagiert, die zum Nachweis der Potentialdifferenz zwischen dem Bitleitungspaar und zum differentiellen Verstärken der Potentialdifferenz aktiviert wird. Jede der Bitleitungen ist selektiv mit Dateneingangs-/Ausgangs-Leitungen I/O und als Reaktion auf ein adreßdekodiertes Signal von einem Y- Dekoder ADY verbunden. Im besonderen sind die Bitleitungen BL 0 und jeweils über Übertragungsgatter T 0 und T 0′ mit den Dateneingangs-/Ausgangsleitungen I/O und verbunden. Auf dieselbe Weise sind Bitleitungen BL 1 und jeweils über Übertragungsgatter T 1 und T 1′ mit den Dateneingangs-/Ausgangsleitungen I/O und verbunden, und die Bitleitungen BLm und sind jeweils über Übertragungsgatter Tm und Tm′ mit den Dateneingangs-/Ausgangsleitungen I/O und verbunden. Das adreßdekodierte Signal von dem Y-Dekoder ADY wird an ein Gate von jedem der Übertragungsgatter T 0, T 0′, . . ., Tm, Tm′ übertragen. Folglich ist ein Bitleitungspaar mit den Dateneingangs-/Ausgangsleitungen I/O und verbunden.
Fig. 3 zeigt in einem Diagramm einen detaillierten Aufbau eines Bitleitungspaares von den in Fig. 2 gezeigten Bitleitungspaaren und eine damit zugeordnete Leseverstärkersteuerschaltung. In Fig. 3 ist lediglich eine Wortleitung gezeigt, um eine Verkomplizierung der Zeichnung zu vermeiden.
Eine Vorladungs- und Abgleichschaltung 150 zum Vorladen eines Bitleitungspaares 2 und 7 auf ein vorbestimmtes Potential VB während einer Haltezeit und zum Abgleichen der Potentiale auf den Bitleitungen 2 und 7 auf das vorbestimmte Potential weist auf einen n- Kanal-Feldeffekttransistor mit isoliertem Gate 9, 10 (im folgenden als MIS-Transistor bezeichnet), der auf ein vorbestimmtes Vorladungssignal Φ P zum Übertragen des Vorladungspotentiales V B auf beide Bitleitungen 2 und 7 reagiert, und einen n-Kanal-MIS- Transistor 12, der auf ein Abgleichsignal Φ E reagiert, das über eine Signalleitung 13 zum elektrischen Verbinden der Bitleitungen 2 und 7 und dadurch zum Abgleichen der Potentiale auf den Bitleitungen 2 und 7 angelegt ist. N-Kanal-MIS-Transistoren 9 bzw. 10 zum Vorladen sind als Reaktion auf das über eine Signalleitung 11 angelegte Vorladungssignal Φ P zum Übertragen des auf eine Signalleitung 8 übertragenen Vorladungspotentiales V B auf die Bitleitungen 2 bzw. 7 leitend gemacht.
Ein Leseverstärker 50 zum differentiellen Verstärken von Signalen auf den Bitleitungen 2 und 7 weist ein Paar von überkreuzgekoppelten p-Kanal-MIS-Transistoren 15 bzw. 16, die mit den Bitleitungen 2 bzw. 7 verbunden sind, und ein Paar von überkreuzgekoppelten n-Kanal-MOS-Transistoren 18 bzw. 19, die mit den Bitleitungen 2 bzw. 7 verbunden sind, auf. Die jeweils verbleibenden Elektroden der n-Kanal-MIS-Transistoren 15 und 16 sind zum Empfangen eines Signales Φ A zusammen mit einer Signalleitung 14 verbunden. Die jeweils verbleibenden Elektroden der n-Kanal-MOS- Transistoren 18 und 19 sind zum Empfangen eines Signales Φ B auf der Signalleitung 17 mit einer Signalleitung 17 verbunden.
Für die erste Leseverstärkertreibersignalleitung 14 ist ein p- Kanal-MIS-Transistor 24 vorgesehen, der auf ein Steuersignal Φ R zum Vorsehen des Zeitablaufes zum Aktivieren eines Leseverstärkers reagiert, und zum Übertragen eines Versorgungspotentiales Vcc auf die erste Leseverstärkertreibersignalleitung 14 leitend gemacht. Weiterhin sind ein n-Kanal-MIS-Transistor 30 zum Halten der ersten Leseverstärkertreibersignalleitung 14 auf einem vorbestimmten Potential während einer Bitleitungs-Vorladungszeitperiode und eine Konstantspannungserzeugungsschaltung 100 vorge­ sehen.
Für die zweite Leseverstärkertreibersignalleitung 17 ist ein n- Kanal-MIS-Transistor 27 vorgesehen, der auf ein zweites Steuersignal Φ S zum Vorsehen eines Zeitablaufes zum Aktivieren des Leseverstärkers und zum Verbinden der zweiten Leseverstärkertreibersignalleitung 17 mit einem Massepotential reagiert.
Der p-Kanal-MIS-Transistor 24 zum Laden der ersten Leseverstärkertreibersignalleitung 14 auf das Versorgungspotential Vcc empfängt das Leseverstärkeraktivierungssignal Φ R an dessen Gate über eine Signalleitung 25 und das Versorgungspotential Vcc über eine Signalleitung 26 an einem Leitungsanschluß. Der n-Kanal- MIS-Transistor 27 zum Entladen der zweiten Leseverstärkertreibersignalleitung 17 auf das Massepotential empfängt das zweite Leseverstärkeraktivierungssignal Φ S über eine Signalleitung 28.
Die Konstantspannungserzeugungsschaltung 100 weist einen Widerstand 33, dessen einer Anschluß mit dem Versorgungspotential Vcc über die Signalleitung 26 verbunden ist, einen als Diode verbundenen n-Kanal-MIS-Transistor 35, der über einen Knoten 32 mit dem Widerstand 33 verbunden ist, einen als Diode verbundenen p-Kanal- MIS-Transistor 36, der über einen Knoten 34 in Reihe mit dem n- Kanal-MIS-Transistor 35 verbunden ist, und einen n-Kanal-MIS- Transistor 31, der ein Potential auf dem Knoten 32 an seinem Gate empfängt und an seinem einen Leitungsanschluß das Versorgungspotential Vcc über die Signalleitung 26 zum Übertragen eines vorbestimmten Potentiales auf einen Knoten 29 empfängt, auf. Der n-Kanal-MIS-Transistor 30 reagiert auf das Vorladungssignal Φ P und wird leitend gemacht zum Übertragen eines Potentiales auf dem Knoten 29 auf die erste Leseverstärkertreibersignalleitung 14.
Gate und Drain des n-Kanal-MIS-Transistors 35 sind mit dem Knoten 32 verbunden. Der Transistor 35 bewirkt, daß das Potential auf dem Knoten 32 um die Schwellenspannung V TN des Transistors 35 höher als das Potential auf dem Knoten 34 ist. Gate und Drain des p-Kanal-MIS-Transistor 36 sind beide über die Signalleitung 8 mit einem Vorladungspotential V B verbunden. Daher wird die um den absoluten Wert der Schwellenspannung V TP des Transistors 36 höhere Spannung als das Vorladungspotential V B an den Knoten 34 angelegt. Der Widerstand 33 ist lediglich zum Anlegen einer Spannung an den Knoten 32 vorgesehen und weist einen hohen Widerstandswert von einigen MΩ bis einige zehn MΩ auf. Bei diesem Aufbau wird das Potential auf dem Knoten 32 V B +|V TP |+V TN . Der n-Kanal-MIS-Transistor 31 weist eine Schwellenspannung V TN auf, und überträgt daher ein Potential V B +|V TP | auf den Knoten 29.
Eine Speicherzelle 1 weist ein Übertragungsgatter 5 mit einem mit einer Wortleitung 3 verbundenem Gate und einer mit der Bitleitung 2 verbundenen Source, und einer Kapazität 6, die über einen Knoten 4 mit einem Drain des Übertragungsgatters 5 verbunden ist, auf. Daten in der Speicherzelle 1 sind in dem Knoten 4 gespeichert, d. h., der Knoten 4 ist ein sogenannter Speicherknoten.
Beim Auswählen der Wortleitung 3 wird ein Wortleitungstreibersignal Rn auf die ausgewählte Wortleitung übertragen, so daß das aus einem n-Kanal-Feldeffekttransistor mit isoliertem Gate gebildete Übertragungsgatter 5 leitend gemacht wird, wobei in der Speicher­ zelle 1 gespeicherte Information auf die Bitleitung 2 übertragen wird. Obwohl eine mit der Bitleitung 7 verbundene Speicherzelle nicht gezeigt ist, ist eine Speicherzelle bei einem Schnittpunkt der Wortleitung 3 und der Bitleitung 7 vorgesehen. In dem in Fig. 3 gezeigten Aufbau liefert die Bitleitung 7 ein Referenzpotential für die Bitleitung 2, wenn die Speicherzelle 1 ausgewählt ist.
Die Bitleitungen 2 bzw. 7 weisen parasitäre Kapazitäten 20 bzw. 21 auf, und die ersten Leseverstärkertreibersignalleitungen 14 bzw. 17 weisen parasitäre Kapazitäten 22 bzw. 23 auf.
Fig. 4 zeigt ein Zeitablaufdiagramm zur Erläuterung einer Betriebsweise des in Fig. 3 gezeigten Schaltungsaufbaues. Fig. 4 zeigt einen Vorgang, wie er abläuft, wenn ein logischer Wert "1" in der Speicherzelle 1 gespeichert ist und die in der Speicherzelle 1 gespeicherte Information "1" ausgelesen wird. Da ein dem vorhergehenden Zyklus fortgesetzter Vorgang erläutert werden muß, um einen Datenlesebetrieb von der Speicherzelle 1 zu erklären, zeigt Fig. 4 ebenso ein Zeitablaufdiagramm des Vorganges des vorhergehenden Zyklus.
Nach den Fig. 3 und 4 erfolgt nun die Beschreibung eines Vorganges, wie er abläuft, wenn ein in der Speicherzelle 1 gespeicherter logischer Wert "1" ausgelesen wird.
Es wird angenommen, daß in dem vorhergehenden Zyklus ein Wert von einer mit der Bitleitung 2 oder 7 verbundenen Speicherzelle ausgelesen wird, so daß das Potential auf der Bitleitung 2 in einem Zustand 0 V ist und das Potential auf der Bitleitung 7 in einem Zustand Vcc ist. Dieser Zustand ist nicht ausschließlich. Abhängig von in der Speicherzelle gespeicherten Daten, die in dem vorhergehenden Zyklus ausgelesen sind, ist der umgekehrte Zustand möglich. Nachdem ein Pegel einer Wortleitung (nicht gezeigt), die die Speicherzelle in dem vorhergehenden Zyklus auswählte, 0 V wird, beginnen die Leseverstärkertreibersignale Φ S bzw. Φ R beim Zeitpunkt t 0 abzufallen bzw. anzusteigen, so daß beide MIS- Transistoren 27 und 24 nichtleitend gemacht werden, wodurch der Leseverstärker 50 deaktiviert wird.
Zum Zeitpunkt t 1 beginnt das Abgleichsignal Φ E anzusteigen, der abgleichende MIS-Transistor 12 wird leitend gemacht. Als Ergebnis werden Ladungen von einer auf hohem Potential liegenden Bitleitung 7 auf die auf niedrigem Potential liegende Bitleitung 2 bewegt, so daß beide Potentiale auf den Bitleitungen 2 und 7 auf Vcc/2 abgeglichen werden. Bevor das Potential auf jeder der Bitleitungen 2 und 7 Vcc/2 wird, wird die Leitung zwischen den Leseverstärkertreibersignalleitungen 14 und 17 durch die in dem Leseverstärker 50 enthaltenen MIS-Transistoren beeinflußt, so daß Ladungen von der auf hohem Potential liegenden Leseverstärkertreibersignalleitung 14 auf die auf niedrigem Potential liegenden Leseverstärkertreibersignalleitung 17 bewegt werden. Im besonderen wird ein Potential auf der Leseverstärkertreibersignalleitung 14 das Potential Vcc/2+|V TP |, das um den Absolutwert der Schwellenspannung V TP der MIS-Transistoren 15 und 16 höher als das Abgleichpotential Vcc/2 auf den Bitleitungen ist. Auf der anderen Seite wird ein Potential auf der Leseverstärkertreibersignalleitung 17 Vcc/2-V TN , das um die Schwellenspannung V TN der MIS- Transistoren 18 und 19 niedriger als das Abgleichpotential Vcc/2 auf den Bitleitungen ist.
Zum Zeitpunkt t 2 steigt das Vorladungstaktsignal Φ P von 0 V an, um die Potentiale auf den Bitleitungen 2 und 7 auf einem Vcc/2- Pegel zu stabilisieren, so daß die Vorladungs-MIS-Transistoren 9 und 10 leitend gemacht werden, wodurch die Versorgungsleitung 8 mit einem Potential Vcc/2 mit den Bitleitungen 2 und 7 verbunden wird. Das Vorladungspotential V B wird auf einhalb eines Betriebsversorgungspotentiales Vcc, d. h., Vcc/2 gesetzt.
Zum Zeitpunkt t 3 ist der Anstieg des Vorladungstaktsignales Φ P beendet, so daß der Betrieb in dem vorhergehenden Zyklus abgeschlossen ist.
Zum Zeitpunkt t 4 ist das Abgleichen und Vorladen der Bitleitungen 2 und 7 zum Vervollständigen des vorigen Zyklus beendet, und der laufende Zyklus wird gestartet. Folglich beginnen sowohl das Bitleitungsabgleichsignal Φ E als auch das Vorladungstaktsignal Φ P abzufallen, wodurch die MIS-Transistoren 9, 10 und 12 nichtleitend gemacht werden.
Zum Zeitpunkt t 5 wird die Wortleitung 3 als Reaktion auf das zeilenadreßdekodierte Signal von dem X-Dekoder ausgewählt. Folglich wird das Wortleitungsauswahlsignal Rn auf die Wortleitung 3 übertragen, wodurch das Potential auf der Wortleitung 3 angehoben wird. Als Ergebnis wird der MIS-Transistor 5 leitend gemacht, so daß in der Kapazität 6 gespeicherte Ladungen auf die Bitleitung 2 bewegt werden, wodurch das Potential auf der Bitleitung 2 beginnt anzusteigen. Die Potentialänderung auf der Bitleitung 2 bewirkt, daß der in dem Leseverstärker 50 enthaltene MIS-Transistor 19 leitend gemacht wird. Als Ergebnis werden die Potentiale auf der Bitleitung 7 und jeweils der Leseverstärkertreibersignalleitungen 14 und 17 geändert. Die Einzelheiten der Potentialänderungen auf der Bitleitung 7 und der Leseverstärkertreibersignalleitungen 14 und 17 werden im folgenden beschrieben. Die Potentialänderung auf der Bitleitung 2 ist sehr klein (einige hundert mV) und weist im allgemeinen eine konstante Anstiegszeit von einigen 10 ns auf.
Zum Zeitpunkt t 6 steigt das Leseverstärkertreibersignal Φ S an, so daß ein sehr kleiner Signalunterschied zwischen den Bitleitungen 2 und 7 durch Treiben des Leseverstärkers 50 verstärkt wird. An dieser Stelle ist es wünschenswert, daß ein Eingangssignal des Leseverstärkers 50, d. h. der Potentialunterschied zwischen den Bitleitungen 2 und 7, so groß wie möglich gemacht wird, um den Leseverstärker 50 stabil zu betreiben. Um die Potentialdifferenz zwischen den Bitleitungen 2 und 7 zu erhöhen, muß ein Zeitintervall zwischen dem Zeitpunkt t 5 und dem Zeitpunkt t 6 vergrößert werden. Um jedoch die Auslesegeschwindigkeit der in der Speicherzelle gespeicherten Daten zu verbessern, wird im allgemeinen das Zeitintervall zwischen dem Zeitpunkt t 5 und dem Zeitpunkt t 6 auf eine Dauer zwischen 15 und 25 ns eingestellt.
Zum Zeitpunkt t 7 ist die Verstärkung der Potentialdifferenz der Signale durch den Leseverstärker 50 beendet, so daß das Potential auf der Bitleitung 7 ein Massepotential wird, wodurch die Potentialdifferenz zusätzlich erhöht wird.
Dann, zum Zeitpunkt t 7, fällt auch das Bitleitungsladesignal Φ R ab, so daß der Lade-MIS-Transistor 24 leitend gemacht wird, wodurch das Potential auf der Leseverstärkertreibersignalleitung 14 auf das Versorgungspotential Vcc angehoben wird. Als Ergebnis wird die Bitleitung 2 auf den Versorgungspotentialpegel Vcc über den MIS-Transistor 15 in dem Leseverstärker 50 geladen. Dadurch wird ein durch den Leseverstärker 50 durchgeführter Lesebetrieb vervollständigt. In diesem Fall können ein durch das Signal Φ S getriggerter Betrieb und ein durch das Signal Φ R getriggerter Betrieb voneinander als ein Lesebetrieb bzw. als ein Umspeicherbetrieb unterschieden werden. Bei der folgenden Beschreibung werden jedoch beide Betriebsarten als Lesebetrieb definiert.
Nachdem die Potentiale auf den Bitleitungen 2 bzw. 7 als Versorgungspotential Vcc bzw. Massepotential 0 V eingerichtet sind, werden die Bitleitungen 2 bzw. 7 mit den Dateneingangs/ Ausgangsleitungen I/O bzw. als Reaktion auf einen Ausgang eines Y-Dekoders verbunden, so daß Daten ausgelesen werden.
Gemäß den Fig. 5 und 6 wird eine sehr kleine Potentialänderung beim Auslesen von Daten auf der Bitleitung im Detail beschrieben.
Fig. 5 zeigt in einem Diagramm ein Potential nach der Bewegung von Ladungen zwischen einer Leseverstärkertreibersignalleitung und einer Bitleitung über einen Leseverstärker und die Potentialänderung auf jeder Signalleitung.
Fig. 6 zeigt in einem Diagramm die Potentialänderung auf jeder Signalleitung beim Auslesen von Daten in einer Speicherzelle.
Es wird angenommen, daß ein logischer Wert "1" von der Speicherzelle 1 ausgelesen wird. Wenn das an die Wortleitung 3 angelegte Wortleitungstreibersignal Rn ansteigt, so daß der Potentialpegel der Wortleitung 3 Vcc/2+V TN übersteigt, beginnt in diesem Fall der MIS-Transistor 5 in der Speicherzelle 1 leitend gemacht zu werden, wodurch die Bitleitung 2 und der Knoten 4 miteinander verbunden werden. Folglich werden Ladungen von dem Knoten 4 zu der Bitleitung 2 bewegt, so daß das Potential auf der Bitleitung 2 angehoben wird. Wegen des Potentialanstieges auf der Bitleitung 2 beginnt der MIS-Transistor 19 leitend zu werden, so daß Ladung von der Bitleitung 7 zu der Leseverstärkertreibersignalleitung 17 bewegt wird. Folglich wird das Potential auf der Leseverstärkertreibersignalleitung 17 angehoben und das Potential auf der Bitleitung 7 verringert. Wegen des Potentialabfalles auf der Bitleitung 7 wird der MIS-Transistor 15 leitend gemacht, so daß Ladung von der Leseverstärkertreibersignalleitung 14 zur Bitleitung 2 fließt. Folglich wird das Potential auf der Bitleitung 2 angehoben. Wenn das oben beschriebene Phänomen wiederholt wird, würde angenommen, daß das Potential auf der Bitleitung 2 nach und nach angehoben wird. Da der Kapazitätswert der parasitären Kapazität 23 der Leseverstärkertreibersignalleitung 17 kleiner als der Kapazitätswert der parasitären Kapazität 21 der Bitleitung 7 ist, wird in der Praxis das Potential auf der Leseverstärkertreibersignalleitung 17 schneller als die Abfallrate des Potentiales auf der Bitleitung 7 angehoben. Folglich wird der MIS-Transistor 19 nicht leicht mehr leitend gemacht, so daß der Potentialanstieg auf der Bitleitung 2 bei einem relativ kleinen Wert beendet ist. Um das Potential auf der Bitleitung 2 weiter anzuheben, kann man einen Ansatz betrachten, bei dem eine Kapazität zur Leseverstärkertreibersignalleitung 17 hinzugefügt wird. Bei diesem Ansatz jedoch wird die Entladezeitkonstante eines Entladungsweges von der Bitleitung 7 erhöht, so daß das Potential auf der Bitleitung 7 nicht so verringert werden kann.
Das oben beschriebene Phänomen der Potentialänderung auf den Bitleitungen 2 und 7 ist ein vorübergehendes Phänomen. Für dessen Einzelheiten bedarf es einer rechnerischen Analyse. Zum Zwecke eines groben Vergleiches mit dem Aufbau in dieser Erfindung wie unten beschrieben erfolgt nun unter Bezugnahme auf Fig. 5 die Beschreibung des abschließenden Zustandes, bei dem die Bewegung der Ladungen beendet ist.
Wie in Fig. 5 gezeigt, wird angenommen, daß die Potentialänderungen auf den Bitleitungen 2 und 7 nach der Bewegung der Ladungen auf den Leseverstärkertreibersignalleitungen 14 und 17 jeweils Δ V +Δ V 2, Δ V 7, Δ V 14 und Δ V 17 sind, wobei Δ V die Größe der Potentialverschiebung, die durch Auslesen von logischen Werten "1" von der Speicherzelle 1 verursacht wird, bezeichnet. Zusätzlich wird angenommen, daß die Kapazitätswerte der parasitären Kapazität 20, 21, 22 und 23 jeweils C 20, C 21, C 22 und C 23 sind.
Zuerst wird der Fall betrachtet, bei dem Ladungen zwischen der Bitleitung 2 und der Leseverstärkertreibersignalleitung 14 bewegt werden. In diesem Fall erhält man aus dem Ladungserhaltungsgesetz die folgende Gleichung:
(Vcc/2 + Δ V) · C 20 + (Vcc/2 + | V TP |) · C 22
= (Vcc/2 + Δ V + Δ V 2) · C 20 + (Vcc/2 + | V TP | - Δ V 14) · C 22,
also:
C 20 · Δ V 2 = C 22 · Δ V 14 (1)
Ganz ähnlich erhält man aus dem Ladungserhaltungsgesetz der Ladungen zwischen der Bitleitung 7 und der Leseverstärkertreibersignalleitung 17 die folgende Gleichung:
C 21 · Δ V 7 = C 23 · Δ V 17 (2)
Desweiteren wird der MIS-Transistor 19 nichtleitend gemacht, so daß die Bewegung von Ladungen auf die Leseverstärkertreibersignalleitung 17 angehalten wird. Daher erhält man die folgende Gleichung:
Vcc/2 + Δ V + Δ V 2 - V TN = Vcc/2 - V TN + Δ V 17
also:
Δ V + Δ V 2 = Δ V 17 (3)
Ganz ähnlich wird der MIS-Transistor 15 nichtleitend gemacht, um die Bewegung von Ladungen auf die Bitleitung 2 anzuhalten. Daraus erhält man die folgende Gleichung:
Vcc/2 - Δ V 7 + | V TP | = Vcc/2 + | V TP | - Δ V 14
also:
Δ V 7 = Δ V 14 (4)
Einsetzen von Gleichung (4) in Gleichung (2) ergibt:
C 21 · Δ V 14 = C 23 · Δ V 17 (5)
Auf der anderen Seite erhält man aus der oben beschriebenen Gleichung (1) die folgende Gleichung:
Δ V 14 = (C 20/C 22) · Δ V 2 (6)
Einsetzen von Gleichung (6) in Gleichung (5) ergibt:
(C 20 · C 21/C 22) · Δ V 2 = C 23 · Δ V 17
also:
Δ V 17 = (C 20 · C 21/C 22 · C 23) Δ V 2 (7)
Einsetzen von Gleichung (7) in Gleichung (3) ergibt:
Δ V = ((C 20 · C 21/C 22 · C 23) - 1) Δ V 2
also:
Δ V 2 = Δ V/((C 20 · C 21/C 22 · C 23) - 1) (8)
Ganz analog erhält man die folgenden Gleichungen:
Δ V 7 = Δ V 14
= Δ V/((C 21/C 23) - (C 22/C 20)) (9)
Δ V 17 = (C 21/C 23) · Δ V 14
= Δ V/(1 - (C 22 · C 23/C 20 · C 21)) (10)
Unter der Annahme, daß (C 20 = C 21) : (C 22 = C 23)≈10 : 1 und Δ V ∼ 200 mV erhält man die folgenden Werte:
Δ V 2 = 200/99 mV = 2 mV,
Δ V 7 = Δ V 14 = 1.1 × 200 mV = 220 mV,
Δ V 17 = 100 · 200/99 mV = 202 mV
Unter Verwendung der oben beschriebenen Werte wird die Differenz Vs des Eingangspotentials, die an den Leseverstärker 15 angelegt ist, wie folgt:
Vs = V 2 - V 7 (11)
= Vcc/2 + Δ V + Δ V 2 - (Vcc/2 - Δ V 7)
= Δ V + Δ V 2 + Δ V 7
= (200 + 2 + 220) mV
= 422 mV
Dieser Wert ist ein Wert, den man erhält, wenn das Zeitintervall zwischen t 5 und t 6 gemäß Fig. 4 bis unendlich erhöht wird. Tatsächlich muß der Wert auf eine relativ kurze, endliche Zeit (zum Beispiel 15 bis 25 ns) gesetzt werden, um Daten von der Speicherzelle mit hoher Geschwindigkeit auszulesen.
Auf der anderen Seite wird ein Potential zwischen benachbarten Bitleitungen auf einen Wert von etwa eindrittel bis einviertel des oben beschriebenen Wertes aufgrund von Spannungsrauschen, das sowohl durch kapazitive Kopplung zwischen den Bitleitungen als auch elektrischen Ungleichmäßigkeiten zwischen den Bitleitungen, die unvermeidbar mit einer praktikablen Herstellung der Speichereinrichtung zugeordnet sind, verursacht wird, wodurch eine Verschlechterung des Betriebsspielraumes der Leseverstärkerschaltung resultiert. Im besonderen ist es wünschenswert, daß die Potentialdifferenz zwischen den Eingangssignalen so groß wie möglich gemacht wird, um den Leseverstärker zuverlässig zu betreiben. Jedoch wird die Potentialdifferenz zwischen den Eingangssignalen des Leseverstärkers wie oben beschrieben verringert, so daß der Betriebsspielraum der Leseverstärkerschaltung verringert wird, wodurch ein zuverlässiger Lesebetrieb nicht durchgeführt werden kann.
Aus der US 46 27 033 ist eine Vorrichtung und ein Verfahren zum Treiben einer Leseverstärkerschaltung der eingangs beschriebenen Art bekannt. Diese bekannte Vorrichtung entspricht in den relevanten Merkmalen im wesentlichen der unter Bezugnahme auf Fig. 3 beschriebenen Vorrichtung. Bei der bekannten Vorrichtung tritt insbesondere auch das Problem auf, daß die Potentialverstärkung über die erste und zweite Signalleitung nicht ausreicht, um innerhalb kurzer Zeit eine ausreichende Potentialdifferenz auf den beiden Bitleitungen zu erzeugen. Somit kann ein Lesebetrieb nicht gleichzeitig schnell und doch zuverlässig durchgeführt werden.
Aufgabe dieser Erfindung ist es, eine Vorrichtung und ein Verfahren der eingangs genannten Art zum Treiben eines Leseverstärkers so zu schaffen, daß der Betrieb des Leseverstärkers stabilisiert und/oder schneller gemacht werden kann.
Diese Aufgabe wird gelöst durch eine Leseverstärkertreibervorrichtung, die durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.
Die Potentialverschiebungübertragungseinrichtung wird vor einem aktiven Betrieb des Leseverstärkers deaktiviert. Bevorzugte Ausführungsformen sind in den Unteransprüchen gekennzeichnet.
Die oben genannte Aufgabe wird weiterhin durch ein Leseverstärkertreiberverfahren mit den Merkmalen des Patentanspruches 11 gelöst.
Entsprechend der Leseverstärkertreibervorrichtung und dem Verfahren gemäß dieser Erfindung wird die Potentialverschiebung auf einer der gepaarten Bitleitungen, die beim Auslesen von in einer Speicherzelle gespeicherten Daten erscheint, von der einen der Leseverstärkertreibersignalleitungen auf die andere Leseverstärkertreibersignalleitung über die Potentialverschiebungübertragungseinrichtung übertragen, und ferner über einen in dem Leseverstärker enthaltenen Transistor auf die andere Bitleitung übertragen. Folglich kann die Potentialdifferenz zwischen dem Bitleitungspaar beim Auslesen von in der Speicherzelle gespeicherten Daten erhöht werden und der Betriebsspielraum des Leseverstärkers kann verbessert werden.
Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein Diagramm eines schematischen Aufbaues eines Datenausleseabschnittes eines dynamischen Speichers mit wahlfreiem Zugriff, auf den diese Erfindung angewendet wird,
Fig. 2 ein Blockdiagramm eines detaillierten Aufbaues eines in Fig. 1 gezeigten Speicherzellenfeldabschnittes,
Fig. 3 ein Diagramm eines Aufbaues eines Bitleitungspaares und eines Leseverstärkers und eines Leseverstärkertreiber­ systems,
Fig. 4 ein Diagramm, das die Potentialverschiebung auf jeder Signalleitung in dem Leseverstärkertreibersystem zeigt,
Fig. 5 ein Diagramm, das den Ladungsfluß und die Potentialverschiebung auf Bitleitungen und Leseverstärkertreibersignalleitungen beim Auslesen von in einer Speicherzelle gespeicherten Daten zeigt,
Fig. 6 ein Diagramm, das die Potentialverschiebung auf jeder Signalleitung beim Auslesen von in der Speicherzelle gespeicherten Daten in den Leseverstärker zeigt,
Fig. 7 ein Diagramm eines Aufbaues einer Leseverstärkertreibervorrichtung in einem dynamischen Speicher mit wahlfreiem Zugriff entsprechend eines Ausführungsbeispieles dieser Erfindung,
Fig. 8 ein Zeitablaufdiagramm, das die Potentialverschiebung auf jeder Signalleitung zeigt, wenn die Leseverstärkertreibervorrichtung entsprechend des in Fig. 7 gezeigten Ausführungsbeispiels dieser Erfindung betrieben wird,
Fig. 9 ein Diagramm eines Beispieles eines Schaltungsaufbaues zum Erzeugen eines Taktsignales zur Steuerung eines Betriebes einer Potentialverschiebungübertragungsschaltung entsprechend des in Fig. 7 gezeigten Ausführungsbeispieles dieser Erfindung,
Fig. 10 ein Diagramm eines ersten modifizierten Beispieles für die in Fig. 7 gezeigte Potentialverschiebungübertragungs­ schaltung,
Fig. 11 ein Diagramm eines zweiten modifizierten Beispieles für die in Fig. 7 gezeigte Potentialverschiebungübertragungs­ schaltung,
Fig. 12 ein Diagramm eines dritten modifizierten Beispieles der in Fig. 7 gezeigte Potentialverschiebungübertragungs­ schaltung,
Fig. 13 ein Diagramm eines vierten modifizierten Beispieles für die in Fig. 7 gezeigten Potentialverschiebungübertragungs­ schaltung, und
Fig. 14 ein Diagramm eines Beispieles eines Aufbaues, bei dem eine Hilfszellenkonfiguration auf einen Bitleitungsaufbau in einem weiteren Ausführungsbeispiel dieser Erfindung angewendet ist.
Gemäß Fig. 7 wird nun ein Ausführungsbeispiel dieser Erfindung beschrieben.
In Fig. 7 haben Abschnitte, die denen des in Fig. 3 gezeigten Leseverstärkersystems entsprechen, dieselben Bezugszeichen.
Wie sich aus einem Vergleich des Aufbaues der in Fig. 7 gezeigten Vorrichtung mit dem Aufbau der in Fig. 3 gezeigten Vorrichtung ergibt, ist in diesem Ausführungsbeispiel zwischen der ersten Leseverstärkertreibersignalleitung 14 und der zweiten Leseverstärkertreibersignalleitung 17 eine Potentialverschiebungübertragungsschaltung 44 zum Übertragen der Potentialverschiebung, die auf einer der Leseverstärkertreibersignalleitungen erscheint, auf die andere Leseverstärkertreibersignalleitung vorgesehen.
Die Potentialverschiebungübertragungsschaltung 44 weist einen p- Kanal-MIS-Transistor 38 mit einem an die erste Leseverstärkertreibersignalleitung 14 verbundenen Leitungsanschluß, einen anderen mit einem Knoten 37 verbundenen Leitungsanschluß und das mit einem Taktsignal gekoppelte Gate, eine Kapazität 41, die zwischen dem Knoten 37 und einem Knoten 40 vorgesehen ist, und einen n-Kanal-MIS-Transistor 42 mit einem Knoten 40 verbundenen Leitungsanschluß, einen anderen mit der zweiten Leseverstärkertreibersignalleitung 17 verbundenen Leitungsanschluß und das über eine Signalleitung 43 mit einem Taktsignal gekoppelte Gate auf. Die Potentialverschiebungübertragungsschaltung 44 weist eine Funktion des Übertragens der Potentialverschiebung auf, die auf der zweiten Leseverstärkertreibersignalleitung 17 erscheint, auf die erste Leseverstärkertreibersignalleitung 14 durch kapazitives Koppeln und dadurch Übertragen von Ladungen von einer Bitleitung auf die andere Bitleitung über einen in einem Leseverstärker enthaltenen Transistor.
Fig. 8 zeigt in einem Zeitablaufdiagramm den Betrieb, der auftritt, wenn die in Fig. 7 gezeigte Leseverstärkertreibervorrichtung verwendet wird, und zeigt die Potentialverschiebung auf jeder Signalleitung beim Auslesen von in einer Speicherzelle gespeicherten Daten. Bei dem Zeitablaufdiagramm nach Fig. 8 wird angenommen, daß die Betriebszeitabläufe der Leseverstärkertreibersignale Φ R und Φ S, des Vorladungssignales Φ P, des Abgleichsignales Φ E, und eines Wortleitungstreibersignales Rn die gleichen wie die im vorhergehenden Beispiel darstellen. In der folgenden Beschreibung wird angenommen, daß das Potential V B zur Vorladung jeder Bitleitung einhalb eines Betriebsversorgungspotentials Vcc, d. h. Vcc/2 beträgt. Unter Bezugnahme auf die Fig. 7 und 8 erfolgt nun die Beschreibung des Betriebes der Leseverstärkertreibervorrichtung entsprechend eines Ausführungsbeispieles dieser Erfindung.
Auf die gleiche Weise wie beim vorherigen Beispiel wird als Reaktion auf ein zeilenadreßdekodiertes Signal eine Wortleitung 3 ausgewählt, so daß das Wortleitungstreibersignal Rn auf die Wortleitung 3 übertragen wird. Dann beginnt das Wortleitungstreibersignal Rn anzusteigen. Zum Zeitpunkt tA erreicht das Wortleitungstreibersignal Rn Vcc/2+V TN (wobei V TN die Schwellenspannung eines in seiner Speicherzelle 1 enthaltenen Übertragungsgattertransistors ist), und dann beginnt der n-Kanal-MIS-Transistor 5 in der Speicherzelle 1 leitend gemacht zu werden. Folglich werden Daten der logischen "1" von der Speicherzelle 1 ausgelesen. Im besonderen werden in der Kapazität 6 in der Speicherzelle 1 gespeicherte Ladungen zu eine Bitleitung 2 seitlich durch den MIS-Transistor 5 bewegt, so daß ein Potential auf der Bitleitung 2 beginnt anzusteigen. Da das Potential auf der Bitleitung 2 ansteigt, beginnt der MIS-Transistor 19 leitend zu werden. Als Ergebnis werden in der parasitären Kapazität 21 einer Bitleitung 7 gespeicherte Ladungen zu der zweiten Leseverstärkertreibersignalleitung 17 über einen MIS-Transistor 19 bewegt und bewirken darauf einen Anstieg eines Potentiales. Auf der anderen Seite sind an dieser Stelle die Taktsignale bzw. Φ T auf einem niedrigen Pegel von Null Volt bzw. Vcc-Pegel, so daß beide MIS-Transistoren 38 und 42 in der Potentialverschiebungübertragungsschaltung 44 zufriedenstellend leitend gemacht werden. Als ein Ergebnis wird die Potentialverschiebung, die auf der zweiten Leseverstärkertreibersignalleitung 17 erscheint, ohne irgendeine Modifikation auf die erste Leseverstärkertreibersignalleitung 14 über die Kopplungskapazität 41 übertragen. An dieser Stelle wird aufgrund der Entladung über den MIS-Transistor 19 ein Potential auf der Bitleitung 7 verringert, so daß der MIS- Transistor 15 leitend gemacht wird. Daher wird die gesamte Potentialverschiebung, die auf die erste Leseverstärkertreibersignalleitung 14 übertragen ist, über den MIS-Transistor 15 auf die Bitleitung 2 übertragen, so daß das Potential auf der Bitleitung 2 zusätzlich angehoben wird. Da der MIS-Transistor 19 wegen des Potentialanstieges auf der Bitleitung 2 leitend bleibt und der n-Kanal-MIS-Transistor 15 wegen des Potentialabfalles auf der Bitleitung 7 in einem Ein-Zustand bleibt, werden daher Ladungen auf der Bitleitung 7 über den MIS-Transistor 19, die zweite Leseverstärkertreibersignalleitung 17, den MOS-Transistor 42, die Kapazität 41, den MIS-Transistor 38, die erste Leseverstärkertreibersignalleitung 14 und den MIS-Transistor 15 auf die Bitleitung 2 übertragen. Als ein Ergebnis wird das Potential auf der Bitleitung 2 bis zu einem Pegel, der mehr als ein Potential von der Speicherzelle 1 ausgelesenes Potential beträgt, geändert, während das Potential auf der Bitleitung 7 nach und nach verringert wird. An dieser Stelle funktionieren die Leseverstärkertreibersignalleitungen 14 und 17 lediglich als das oben beschriebene Ladungsübertragungsmedium, so daß Potentiale Φ A bzw. Φ B darauf nicht geändert werden, d. h. Vcc/2+|V TP | bzw. Vcc/2-V TN . Zum Zeitpunkt tB werden die Taktsignale bzw. Φ T angehoben bzw. verringert, so daß die MIS-Transistoren 38 und 42 beide nichtleitend gemacht werden, wodurch die Leseverstärkertreibersignalleitungen 14 und 17 voneinander elektrisch getrennt werden.
Zum Zeitpunkt tC steigt das Leseverstärkertreibersignal Φ S an, so daß ein Lesebetrieb von in der Speicherzelle gespeicherten Daten durchgeführt wird. An dieser Stelle erschien in diesem Ausführungsbeispiel die Potentialverschiebung bereits in entgegengesetzten Richtungen auf den Bitleitungen 2 und 7, so daß die Potentialdifferenz erscheint, die ungefähr zweimal soviel wie im vorherigen Beispiel beträgt. Folglich kann ein Lesespielraum für einen Leseverstärker 50 erhöht werden und ein Betrieb dafür stabilisiert werden.
Falls der Leseverstärker 50 bei dem Zeitpunkt der gleichen Potentialdifferenz zwischen dem Bitleitungspaar wie die in der vorhergehenden Speichereinrichtung aktiviert wird, wird zusätzlich die zum Erreichen der Potentialdifferenz benötigte Zeit erheblich reduziert, im Vergleich mit dem vorhergehenden Beispiel, so daß der Leseverstärker 50 bei einem früheren Zeitpunkt als in der vorhergehenden Speichereinrichtung aktiviert werden kann, wodurch Daten bei einer hohen Geschwindigkeit ausgelesen werden können.
Ferner ist die Aktivierung des Leseverstärkers 50 durch das Ansteigen des Leseverstärkertreibersignales Φ S zum Zeitpunkt tC zum Einschalten des MIS-Transistors vorgesehen, gefolgt von einem Verringern des Potentiales auf der zweiten Leseverstärkertreibersignalleitung 17 von Vcc/2-V TN auf eine Massepotential 0 V. Jedoch sind die ersten und zweiten Leseverstärkertreibersignalleitungen elektrisch voneinander getrennt, wenn die MIS-Transistoren 38 und 42 beide bei diesem Zeitpunkt tB unmittelbar vor dem Zeitpunkt tC nichtleitend gemacht sind, so daß die Potentialverschiebung nicht auf die erste Leseverstärkertreibersignalleitung 14 über die Kapazität 41 übertragen wird.
Obwohl in dem oben beschriebenen Ausführungsbeispiel die Beschreibung eines Zustandes erfolgte, bei dem die Speicherzelle 1 "1" speichert, gilt die gleiche Beschreibung für einen Zustand, bei dem die Speicherzelle 1 "0" speichert. In diesem Fall wird das Potential auf der Bitleitung 2 verringert, so daß Ladungen über einen Pfad gebildet aus der Bitleitung 2, dem MOS-Transistor 18, der Kapazität 41, dem MOS-Transistor 16 und der Bitleitung 7, bewegt werden.
Fig. 9 zeigt in einem schematischen Diagramm einen Schaltungsaufbau zur Erzeugung eines Taktsignales zum Steuern eines Betriebes der Potentialverschiebungübertragungsschaltung 44. Der in Fig. 9 gezeigte Aufbau weist eine Verzögerungsschaltung 200 zum Verzögern eines Wortleitungstreibersignales Rn durch eine vorbestimmte Zeitdauer zum Ausgeben desselben, eine Taktsignalerzeugungsschaltung 201, die auf ein Signal von der Verzögerungsschaltung 200 zum Erzeugen von Taktsignalen Φ T und reagiert, eine Verzögerungsschaltung 202 zum Verzögern des Taktsignales Φ T um eine vorbestimmte Zeitdauer zum Ausgeben desselben, und eine Leseverstärkertreibersignalerzeugungsschaltung 203, die auf ein Signal von der Verzögerungsschaltung 202 zur Erzeugung der beiden Leseverstärkertreibersignale Φ S und Φ R reagiert, auf. Bei diesem Aufbau verringert bzw. erhöht die Taktsignalerzeugungsschaltung 201 die Taktsignale Φ T bzw. , da sich ein Verstreichen einer vorbestimmten Zeitdauer nach dem Wortleitungstreibersignal Rn ergab. Die Leseverstärkertreibersignale Φ S bzw. Φ R steigen an bzw. fallen ab, nach einem Ablauf einer vorbestimmten Zeitdauer, da das Taktsignal Φ T abfiel.
Der jeweilige Anstiegsstartzeitpunkt und Abfallstartzeitpunkt der Taktsignale Φ T und sind nicht klar gezeigt. Die Startzeitpunkte können jedoch irgendwelche Zeitpunkte, nachdem das Leseverstärkertreibersignal Φ S ansteigt, sein, so daß die Potentialdifferenz zwischen dem Bitleitungspaar erhöht wird. Da die Potentialverschiebungübertragungsschaltung 44 die Potentialdifferenz zwischen dem Bitleitungspaar beim Auslesen der in der Speicherzelle gespeicherten Daten zum Erhöhen der Differenz zwischen den Eingangspotentialen an den Leseverstärker verstärkt, kann im besonderen der Zeitpunkt, wenn die erste Leseverstärkertreibersignalleitung 14 und die zweite Leseverstärkertreibersignalleitung 17 elektrisch voneinander isoliert sind, irgendein Zeitpunkt bei einem solchen Zeitablauf sein, bei dem der Potentialabfall auf der zweiten Treibersignalleitung nicht auf die erste Treibersignalleitung beim Nachweisen der Potentialdifferenz zwischen dem Bitleitungspaar übertragen ist. Bei dem in Fig. 9 gezeigten Aufbau sind die Verzögerungszeiten der Verzögerungsschaltungen 200 und 202 jeweils auf passende Werte beim Entwurf der jeweiligen Speichereinrichtungen gesetzt.
Obwohl in dem oben beschriebenen Ausführungsbeispiel ein einzelner p-Kanal-MIS-Transistor und ein einzelner n-Kanal-MIS-Transistor zum Trennen der Leseverstärkertreibersignalleitungen 14 und 17 voneinander verwendet werden, kann dieser Aufbau durch MIS- Transistoren mit Kanälen desselben Leitfähigkeitstypes wie jeweils in den Fig. 10 und 11 gezeigt ersetzt werden, um den gleichen Effekt wie beim oben beschriebenen Ausführungsbeispiel zu erhalten. Fig. 10 zeigt einen Schaltungsaufbau, bei dem zwei n- Kanal-MIS-Transistoren 42 und 42′ verwendet werden, und Fig. 11 zeigt einen Aufbau, bei dem p-Kanal-MIS-Transistoren 38 und 38′ verwendet werden. Bei diesem Aufbau muß jedoch die Polarität von jedem Taktsignal umgekehrt sein.
Obwohl in den gemäß der Fig. 10 und 11 gezeigten Strukturen zwei MIS-Transistoren verwendet werden, kann dieser Aufbau ferner durch einen Aufbau ersetzt werden, bei dem ein einzelner MIS- Transistor eine wie in den Fig. 12 und 13 gezeigte Übertragungsschaltung 44 bildet, um den gleichen Effekt wie bei dem oben beschriebenen Ausführungsbeispiel zu erhalten. In dem gemäß Fig. 12 gezeigten Aufbau ist im besonderen ein n-Kanal-MIS- Transistor 42 zwischen einer Kapazität 41 und einer zweiten Leseverstärkertreibersignalleitung 17 vorgesehen. Der n-Kanal- MIS-Transistor 42 weist ein Gate zum Empfangen eines Taktsignales Φ T über eine Signalleitung 43 auf. In der gemäß Fig. 13 gezeigten Struktur ist ein n-Kanal-MIS-Transistor 42′ zwischen einer ersten Leseverstärkertreibersignalleitung 14 und einer Kapazität 41 vorgesehen. In den gemäß den Fig. 12 und 13 gezeigten Strukturen können weiterhin die n-Kanal-MIS-Transistoren 42 und 42′ jeweils durch p-Kanal-MIS-Transistoren ersetzt sein, um den gleichen Effekt zu erhalten. In diesem Fall fließt ein unnötiger Strom durch die Kapazität 41 bei einem Lesebetrieb, was eine leichte Erhöhung des Leistungsverbrauches bewirkt. In der Praxis jedoch ist es kein Problem, den gleichen Effekt wie den bei den oben beschriebenen Ausführungsbeispielen zu erhalten. Wenn die in den Fig. 12 und 13 gezeigten n-Kanal-MIS-Transistoren jeweils durch die p-Kanal-MIS-Transistoren ersetzt werden, muß die Polarität des Taktsignales Φ T umgedreht sein.
Desweiteren ist in dem in Fig. 7 gezeigten Ausführungsbeispiel eine sogenannte Hilfszelle bzw. Dummy-Zelle weggelassen. Wenn jedoch die Hilfszelle mit der Bitleitung verbunden ist, wird der Effekt dieser Erfindung weiter verbessert.
Bei diesem Hilfszellenschema sind Hilfswortleitungen 62 und 65 vorgesehen und ein MIS-Transistor 64, der die gleiche Gestalt wie die eines MIS-Transistors 5 in einer Speicherzelle 1 aufweist, ist, wie zum Beispiel in Fig. 14 gezeigt, bei einem Schnittpunkt einer Bitleitung 2 und der Hilfswortleitung 65 angeordnet. Zusätzlich ist ein MIS-Transistor 61, der die gleiche Gestalt wie die des MIS-Transistors 5 aufweist, bei einem Schnittpunkt der Hilfswortleitung 62 und einer Bitleitung 7 vorgesehen. Wenn eine Wortleitung 3 ausgewählt ist, wird ein Wortleitungstreibersignal Rn zu der Wortleitung 3 übertragen und ein Potential auf der Wortleitung 3 wird von 0V bis Vcc angehoben, die Wortleitung 3 und die Bitleitung 2 werden miteinander durch eine parasitäre Kapazität 60 zwischen der Wortleitung 3 und der Bitleitung 2 gekoppelt, so daß ein Potential auf der Bitleitung 2 leicht angehoben werden kann. Um dies zu vermeiden, ist eine ähnliche parasitäre Kapazität 63 zwischen der Hilfswortleitung 62 und der Bitleitung 7 durch den MIS-Transistor 61 gebildet, der bei einem Schnittpunkt der Hilfswortleitung 62 und der Bitleitung 7 auf der Seite der Bitleitung 7 vorgesehen ist und die gleiche Gestalt wie die des MIS-Transistors 5 aufweist, so daß die gleichen Kopplungsspannungen wie die auf der Bitleitung 2 an die Bitleitung 7 angelegt sind, womit durch kapazitives Koppeln verursachtes Spannungsrauschen aufgehoben wird. Wenn die Wortleitung 3 ausgewählt ist, wird im besonderen die Hilfswortleitung 62 ausgewählt, so daß ein Hilfswortleitungstreibersignal DRn auf die Hilfswortleitung 62 übertragen wird. Auf der anderen Seite, wenn die Bitleitung 7 ausgewählt ist, wird die Hilfswortleitung 65 ausgewählt, so daß ein Hilfswortleitungstreibersignal auf die Hilfswortleitung 65 übertragen wird. Die Hilfswortleitungstreibersignale DRn und werden beide bei dem gleichen Zeitablauf wie bei dem des Wortleitungstreibersignales Rn erzeugt und weisen jeweils Wellenformen mit der gleichen Gestalt auf. Zusätzlich können die Hilfswortleitungstreibersignale DRn und leicht als Reaktion auf ein zeilenadreßdekodiertes Signal erzeugt werden. Wie oben beschrieben kann der Betrieb des Leseverstärkers weiterhin stabilisiert werden, wenn das in Fig. 14 gezeigte Hilfszellenschema auf den in Fig. 7 gezeigten Aufbau angewendet wird.
Obwohl in dem oben beschriebenen Ausführungsbeispiel zuerst ein Entladebetrieb unter Benutzung der Leseverstärkertreibersignalleitung 17 zum Treiben des Leseverstärkers 50 durchgeführt wird, kann desweiteren ein Entladebetrieb zuerst ausgeführt werden unter Benutzung der Leseverstärkertreibersignalleitung 14, um den gleichen Effekt wie den des oben beschriebenen Ausführungsbeispieles zu erhalten. Im besonderen kann auch eines der Leseverstärkertreibersignale Φ S und Φ R zuerst auf einen Aktivzustand geändert werden.
Obwohl in dem oben beschriebenen Ausführungsbeispiel die Beschreibung einer Speichereinrichtung mit einem 1/2 Vcc-Vorladungs-Schema erfolgte, sollte zusätzlich bemerkt werden, daß die Anwendung der vorliegenden Erfindung nicht auf diesen Fall beschränkt ist. Zum Beispiel kann diese Erfindung auf eine Speichereinrichtung mit einem Vcc-Vorladungs- Schema angewendet werden. In diesem Fall muß die erste Treibersignalleitung 14 auf einem Potential, das höher als das Vorladungspotential ist, gehalten werden. Daher muß das gemäß Fig. 7 an die Signalleitung 28 angelegte Versorgungspotential Vcc zu einem Potential Vcc′ gemacht werden, das höher als dieses Betriebs-Versorgungspotential Vcc ist.
Da die Potentialverschiebungübertragungsschaltung zum Übertragen der Potentialverschiebung, die auf der zweiten Leseverstärkertreibersignalleitung beim Auslesen von in der Speicherzelle gespeicherten Daten erscheint, zu der ersten Leseverstärkertreibersignalleitung zwischen der ersten Leseverstärkertreibersignalleitung und der zweiten Leseverstärkertreibersignalleitung vorgesehen ist, werden entsprechend dieser Erfindung wie im vorhergehenden beschrieben diese übertragenen Ladungen (d. h. die Potentialverschiebung) zwischen dem Bitleitungspaar über den Leseverstärker übertragen, so daß die Potentialdifferenz zwischen dem Bitleitungspaar beim Auslesen von in der Speicherzelle gespeicherten Daten erhöht werden kann. Folglich kann die Differenz zwischen den Eingangspotentialen beim Lesebetrieb erhöht werden, so daß der Betriebsspielraum des Leseverstärkers erhöht werden kann. Desweiteren kann der Leseverstärker bei dem früheren Zeitpunkt als bei dem des im vorigen Beispiel aktiviert werden, wenn der Leseverstärker an dem Zeitpunkt getrieben wird, wenn die Potentialdifferenz zwischen dem Bitleitungspaar die gleiche wird wie die im vorigen Beispiel, so daß Daten bei höheren Geschwindigkeiten ausgelesen werden können.

Claims (11)

1. Leseverstärkertreibervorrichtung in einem dynamischen Speicher mit wahlfreiem Zugriff mit
einer Mehrzahl von Bitleitungspaaren (BL 0, bis BLn, ) mit jeweils einer erster und zweiter Bitleitung (2, 7), mit denen jeweils eine Mehrzahl von Speicherzellen (1) so verbunden sind, daß die ersten und zweiten Bitleitungen (2, 7) ein Paar bilden und
einer Mehrzahl von Leseverstärkern (50), von denen jeweils einer für jeweils ein Bitleitungspaar (2, 7) vorgesehen ist und auf ein über erste und zweite Signalleitungen (14, 17) übertragenes Signal reagiert, das zum differentiellen Verstärken eines Signales auf einem entsprechenden Bitleitungspaar (2, 7) aktiviert wird,
gekennzeichnet durch
eine Potentialverschiebungübertragungseinrichtung (44), die zwischen den ersten und zweiten Signalleitungen (14, 17) zum Übertragen der Potentialverschiebung auf der zweiten Signalleitung (17) auf die erste Signalleitung (14) vorgesehen ist, und
eine Steuersignalerzeugungseinrichtung (200, 201), die auf ein Steuersignal (Rn) zum Definieren der zeitlichen Abfolge zum Auslesen der in den Speicherzellen (1) gespeicherten Informa­ tion reagiert, zum Erzeugen eines Signales (Φ T, ) zur Steuerung des Betriebes der Potentialverschiebungübertragungseinrichtung (44).
2. Leseverstärkertreibervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialverschiebungübertragungseinrichtung (44) eine Einrichtung (38, 42) aufweist, die auf das Signal (Φ T, ) hin der Steuersig­ nalerzeugungseinrichtung (200, 201) deaktiviert wird, bevor der Leseverstärker (50) aktiviert wird, zum elektrischen Trennen der ersten Signalleitung (14) und der zweiten Signalleitung (17).
3. Leseverstärkertreibervorrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die elektrische Trenneinrichtung (38, 42) vor dem Übertragen der in einer ausgewählten Speicherzelle (1) gespeicherte Information auf eine entsprechende Bitleitung als Reaktion auf das Steuersignal zum Definieren des Zeitablaufes zum Auslesen der in der Speicherzelle (1) gespeicherten Informa­ tion aktiviert wird.
4. Leseverstärkertreibervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Potentialverschiebungüber­ tragungseinrichtung (44) eine kapazitive Kopplungseinrichtung (41) zum kapazitiven Koppeln der ersten Signalleitung (14) und der zweiten Signalleitung (17) aufweist.
5. Leseverstärkertreibervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialverschiebungübertragungseinrich­ tung (44) eine Schaltungseinrichtung (38, 42), die auf den Ausgang der Steuersignalerzeugungseinrichtung (200, 201) reagiert und nichtleitend gemacht wird, und eine Kapazitätseinrichtung (41), die in Reihe mit der Schaltungseinrichtung (38, 42) verbunden ist, aufweist.
6. Leseverstärkertreibervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialverschiebungübertragungseinrich­ tung (44)
eine Kapazität (41),
einen ersten Feldeffekttransistor mit isoliertem Gate (38 oder 42′), der zwischen der Kapazität (41) und der ersten Signallei­ tung (14) vorgesehen ist - und auf den Ausgang der Steuersignal­ erzeugungseinrichtung (200, 201) reagiert und nichtleitend gemacht wird, und
einen zweiten Feldeffekttransistor mit isoliertem Gate (42 oder 38′), der zwischen der Kapazität (41) und der zweiten Signalleitung (17) vorgesehen ist, und auf den Ausgang der Steuersignalerzeugungseinrichtung (200, 201) reagiert und nicht­ leitend gemacht wird,
aufweist.
7. Leseverstärkertreibervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialverschiebungübertragungsein­ richtung (44) eine Kapazität (41), mit einer Elektrode, die an die erste Signalleitung (14) gekoppelt ist, und eine andere Elektrode, und einen dritten Feldeffekttransistor mit isoliertem Gate (42), der zwischen der anderen Elektrode der Kapazität (41) und der zweiten Signalleitung (17) vorgesehen ist und auf den Ausgang der Steuersignalerzeugungseinrichtung (200, 201) reagiert und nichtleitend gemacht wird, aufweist.
8. Leseverstärkertreibervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialverschiebungübertragungsein­ richtung (44) eine Kapazität (41) mit einer Elektrode, die an die zweite Signalleitung (17) gekoppelt ist, und einer anderen Elektrode, und einen vierten Feldeffekttransistor mit isoliertem Gate (42′), der zwischen der anderen Elektrode der Kapazität (41) und der ersten Signalleitung (14) vorgesehen ist und auf den Ausgang der Steuersignalerzeugungseinrichtung (200, 201) reagiert und nichtleitend gemacht wird, aufweist.
9. Leseverstärkertreibervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Leseverstärker (50)
ein Paar von überkreuzgekoppelten n-Kanal-Feldeffekttransistoren mit isoliertem Gate (18, 19), die zwischen der ersten Bitleitung (2) und der zweiten Bitleitung (7) vorgesehen sind, wobei deren jeweiligen verbleibenden Elektroden an die zweite Signalleitung (17) gekoppelt sind, und
ein Paar von über Kreuz gekoppelten p-Kanal-Feldeffekttransistoren mit isoliertem Gate (15, 16), die zwischen der ersten Bitleitung (2) und der zweiten Bitleitung (7) vorgesehen sind, wobei deren jeweiligen verbleibenden Elektroden an die erste Signalleitung (14) gekoppelt sind
aufweist,
wobei die erste Signalleitung (14) eine Einrichtung (100) aufweist zum Halten des Potentiales auf der ersten Signalleitung (14) auf einem Wert um den Absolutwert jeder Schwellenspannung des Paares von p-Kanal-Feldeffekttransistoren mit isoliertem Gate (15, 16) höher als ein Vorladepotential während einer Vorladungs­ dauer der Bitleitungen (2, 7).
10. Leseverstärkertreibervorrichtung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch eine Hilfszelle (61, 64), die sowohl mit der ersten Bitleitung (2), als auch der zweiten Bit­ leitung (7) verbunden ist und den Kapazitätswert der Kapazität in jeder der Mehrzahl von Speicherzellen (1) aufweist.
11. Verfahren zum Treiben eines Leseverstärkers in einem dyna­ mischen Speicher mit wahlfreiem Zugriff mit einer Mehrzahl von Bitleitungspaaren (2, 7), die durch Anordnen erster (2) und zweiter Bitleitungen (7), von denen jede eine Mehrzahl von Speicherzellen (1) aufweist, die daran so verbunden sind, daß die ersten und zweiten Bitleitungen (2, 7) miteinander gepaart sind, aufgebaut ist, und einer Mehrzahl von Leseverstär­ kern (50), von denen jeder für jedes der Mehrzahl von Bitleitungs­ paaren (2, 7) vorgesehen ist, und auf ein über die erste und zweite Signalleitung (14, 17) übertragenes Signal reagiert, und zum differentiellen Verstärken eines Signales auf einem entsprechenden Bitleitungspaar (2, 7) aktiviert wird, gekennzeich­ net durch die Schritte:
Kapazitives Koppeln der ersten Signalleitung (14) und der zweiten Signalleitung (17),
Durchführen des Zugriffes auf die Mehrzahl von Speicherzellen (1) zum Übertragen von in der ausgewählten Speicherzelle (1) gespeicherter Informationen auf eine entsprechende Bitleitung, und elektrisches Trennen der ersten Signalleitung (14) und der zweiten Signalleitung (17) voneinander, vor der Aktivierung der Leseverstärker (50).
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