DE2842690C2 - - Google Patents

Description

Die Erfindung betrifft einen Festwertspeicher entsprechend dem Oberbegriff des Patentanspruchs 1, dessen grundsätzlicher Aufbau beispielsweise aus der GB-PS 14 56 114 hervorgeht.

Bei einem Teil derartiger Festwertspeicher mit Feldeffekt­ transistoren (FET) als Speicher- bzw. Koppelelemente im Speicherfeld ist zur Erhöhung der Arbeitsgeschwindigkeit vorgesehen, die als Lese- bzw. Abfühlleitung dienende je­ weilige Drain-Verbindungsleitung der FET im Speicherfeld zunächst aufzuladen und anschließend in Abhängigkeit von dem am jeweiligen selektierten Speicherplatz gespeicherten Zu­ stand, z. B. je nachdem ob ein Koppelelement vorhanden ist oder nicht, die Abfühlleitung zu entladen oder nicht. Die Selektion eines FET-Foppelelementes erfolgt dabei durch An­ legen eines entsprechenden Spannungsimpulses an die mit dem Gate des Koppel-FET verbundene Wortleitung. Eine Erhöhung der Arbeitsgeschwindigkeit war dabei insofern zu erwarten, als infolge der Schwellenspannung der Koppel-FET das Ab­ führen einer vorher existierenden Ladung durch den Koppel- FET einfacher erschien als über ihn eine Ladung zuzuführen. Bekannte Festwertspeicher dieser Art weisen jedoch den Nach­ teil auf, daß sie sehr empfindlich bezüglich der Zeitbe­ dingungen für das Auftreten der Wort- und Bitleitungssignale sind, wenn man diese Signale zur Erhöhung der Arbeitsge­ schwindigkeit möglichst koinzident auftreten lassen will.

Als Beispiel für den genannten Stand der Technik sei die Ver­ öffentlichung "Read Only Storage Bit Precharge/Sense Circuit" im IBM Technical Disclosure Bulletin, Vol. 17, Nr. 4, Septem­ ber 1974, Seite 1044 genannt. Die Bitleitung ist dort mit den Drain-Elektroden der FET-Koppelelemente verbunden und wird auf VH aufgeladen und anschließend daran bedingungsabhängig über das jeweilige FET-Koppelelement im Speicher selbst ent­ laden. Die mit der Gate-Elektrode des Koppel-FET verbundene Wortleitung muß ihr Einschaltsignal vor dem Lese-Aktivierungs­ signal erhalten, um ein vorzeitiges Entladen der Bitleitung durch den Lese-Aktivierungs-FET und damit ein ungültiges Aus­ gangssignal zu vermeiden. Es ist ersichtlich, daß die Ein­ haltung der Zeitbedingungen für das Bitleitungs- und Wort­ leitungssignal besonders kritisch wird, wenn man diese Signale zur Erhöhung der Arbeitsgeschwindigkeit möglichst koinzident auftreten lassen will.

Aufgabe der Erfindung ist die Verbesserung des eingangs genannten Festwertspeichers, so daß die hohen Zeitanforderungen an das Auftreten der Bit- und Wortleitungssignale entfallen können, ohne dadurch Einbußen hinsichtlich der Arbeitsgeschwindigkeit in Kauf nehmen zu müssen.

Die nach der Erfindung zur Lösung dieser Aufgabe vorgesehenen Maßnahmen finden sich im Patentanspruch 1. Merkmale vorteil­ hafter Weiterbildungen der Erfindungen sind in den Unteran­ sprüchen gekennzeichnet. Zusammengefaßt ist vorgesehen, das Bitleitungs-Auswahlsignal an die Source-Elektrode der jeweiligen FET-Koppelelemente anzulegen, so daß die gemeinsame Drain- bzw. Abfühlleitung erst entladen werden kann, wenn sowohl an der Bitleitung als auch an der Wort­ leitung die entsprechenden Einschaltspannungen anliegen. Dadurch kann die Arbeitsgeschwindigkeit eines derartigen Speichers sogar noch erhöht werden, weil man jetzt die Wort- und Bitleitungssignale unkritisch koinzident auf­ treten lassen kann. Setzt man für die Koppelelemente Ver­ armungstyp-FET ein, lassen sich darüber hinaus für die Lese­ signale erhöhte Spannungshübe erreichen. Setzt man schließ­ lich in dem noch zu beschreibenden Schaltkreis eine impuls­ mäßig betriebene Spannungsquelle ein, kann ferner eine Senkung der Verlustleistungsaufnahme herbeigeführt werden.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen unter Zuhilfenahme der Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein schematisches Ersatzschaltbild zur Erläute­ rung des Aufbaus des MOS-Festwertspeichers nach der Erfindung und

Fig. 2 verschiedene Spannungsverläufe zur Erläuterung der Arbeitsweise der Schaltung von Fig. 1.

Die in Fig. 1 mit 2 bezeichnete Leitung ist als Abfühlleitung mit dem Leseverstärker 8 verbunden und stellt für eine ganze Reihe von FET-Koppelelementen, z. B. 4 und 6, deren gemeinsame Drain-Leitung dar. In gleicher Weise ist eine mit 10 bezeich­ nete gemeinsame Source-Leitung für diese Koppel-FET, z. B. 4 und 6, vorgesehen und mit einem Bitleitungs-Adreßdecodierer 12 verbunden. Die Koppel-FET 4, 6 usw. bilden dabei im Rahmen des gesamten Speicherfeldes eine von vielen vorgesehenen Reihen mit Koppelelementen.

Das gesamte Speiherfeld kann sich aus mehreren Reihen mit Koppel-FET 4, 6 usw. und mehreren Spalten, entsprechend den Koppel-FET 4, 16 sowie 6, 4′ usw. zusammensetzen. Mit den Gate-Elektroden der Koppel-FET in den jeweiligen Spalten sind je nach dem eingeprägten Speihermuster Wortleitungen, z. B. 14, verbunden. Ist an einer Speicherstelle der eine der beiden möglichen Binärzustände "gespeichert", existiert ein Anschluß der Wortleitung 14 mit dem Gate des entsprechenden Koppel-FET, wie das in Fig. 1 für den Koppel-FET 4 angenommen ist. Ein solcher Anschluß der Wortleitung 14 zum Gate des Koppel-FET am entsprechenden Speicherplatz existiert nicht, wenn der andere der beiden möglichen Binärzustände vorliegt, was in Fig. 1 bezüglich der Wortleitung 14 für den Koppel- FET 16 angenommen ist. Die Wortleitung 14 ist im übrigen mit einem Wortleitungs-Decodierer 18 verbunden. In gleicher Weise ist in Fig. 1 noch eine zweite Spalte mit dem Koppel- FET 6 und 4′ gezeigt. Für den Koppel-FET 6 liegt keine Ver­ bindung zur zugehörigen Wortleitung vor; er repräsentiert somit den anderen Speicherzustand. Demgegenüber ist der Koppel-FET 4′ mit der Wortleitung verbunden und repräsentiert demzufolge wieder den einen Binärzustand.

Der mit 4 bezeichnete Koppel-FET mit an die Wortleitung 14 angeschlossener Gate-Elektrode wird solange nichtleitend blei­ ben, wie lediglich die Bitleitung 10 die Einschaltbedingung erfüllt, vgl. dazu Fig. 2. Dasselbe gilt, wenn lediglich die Wortleitung 14 (halb) selektiert ist. Der Koppel-FET 4 wird erst leitend, wenn beide Leitungen10 und 14 die entsprechen­ den Einschaltsignale, vgl. a und b in Fig. 2, führen, so daß der Koppel-FET 4 voll selektiert ist.

Die in der Schaltung von Fig. 1 weiter vorgesehene Stromquelle bzw. Aufladeschaltung für die Abfühlleitung 2 umfaßt den mit Eigenvorspannung ausgelegten Verarmungstyp-FET 20 (Kenn­ zeichnung D), dessen Drain mit einer Betriebsspannungsquelle V _D am Anschluß 26 und dessen Source mit der Drain- bzw. Ab­ fühlleitung 2 des Speicherfeldes verbunden ist. Diese Auf­ ladeschaltung mit dem Transistor 20 ist zur Aufladung der Abfühlleitung 2 über einen Koppel-FET, z. B. 4, vorgesehen, nachdem vom Bitleitungs-Decodierer und vom Wortleitungsde­ codierer 18 entsprechende Signale zur vollen Selektion des betreffenden Koppel-FET und damit zu dessen Einschaltung geliefert worden sind. Wenn das der Fall ist, wird die Span­ nung der Abfühlleitung 2 allenfalls relativ langsam ansteigen, verglichen mit dem anderen Fall, bei dem keine Gate-Elektrode für den betreffenden Koppel-FET, in diesem Falle 4, vorge­ sehen wäre, vgl. dazu den Spannungsverlaufd in Fig. 2. Diese Spannungsänderung auf der Abfühlleitung 2 wird dann im Lese­ verstärker 8 festgestellt. Der Leseverstärker trifft dabei eine Entscheidung aufgrund der unterschiedlichen Anstiegs­ zeiten der Spannung auf der Abfühlleitung 2, je nachdem ob ein solcher Leitungspfad über ein FET-Koppelelement vorliegt oder nicht.

Die Aufladeschaltung mit dem Transistor 20 kann wie folgt vorteilhaft weitergebildet werden. So kann einmal für die Spannungsquelle V _D eine Impulsspannungsquelle eingesetzt werden, vgl. Fig. 2. Die dort für den Spannungsver­ lauf e gezeigte Spannung V _D geht unmittelbar vor der Selek­ tion des Koppel-FET 4 im Speicherfeld durch den Bitleitungs­ decodierer 12 und den Wortleitungsdecodierer 18 von null auf acht Volt über. Bei dieser Ausführungsform wird weniger Ver­ lustleistung verbraucht als im Falle einer Konstant-Gleichspannungs­ quelle für V _D .

Weiterhin kann in der Aufladeschaltung bei Verwendung einer Gleichspannungsquelle von ungefähr acht V am Anschluß 26 eine Schaltungsausführung der in Fig. 1 ersichtlichen Art unter Einschluß eines taktgesteuerten Feldeffekttransistors 22 vorgesehen werden, der zwischen die Abfühlleitung 2 und den Masseanschluß 24 eingefügt ist. In diesem Fall wird mit dem in Fig. 2 bei c gezeigten Taktspannungsverlauf während des Selektionsvorganges über den Bit- und Wortleitungsde­ codierer die Abfühlleitung 2 mit Massepotential verbunden. Nach Abschluß der Selektion eines Koppel-FET im Speicher­ feld geht die Taktspannung von +3 V auf Massepotential über, wodurch der FET 22 als nach Masse führender Strompfad für die Aufladeschaltung (V _D , 20) wegfällt, so daß nunmehr die Spannung der Abfühlleitung 2 ansteigen kann. Diese Spannungs­ anstiegsrate bzw. -geschwindigkeit ist dabei abhängig davon, ob ein leitender Koppel-FET, z. B. 4, vorliegt oder nicht. Diese Änderungsgeschwindigkeit des Potentials der Abfühllei­ tung wird vom Leseverstärker 8 festgestellt.

Ein erheblicher Vorteil der ange­ gebenen Schaltung ist darin zu sehen, daß die Abfühlleitung nicht über einen normalerweise als Minimal-Element ausgeleg­ ten Koppel-FET aufgeladen oder von einem Vorzustand entladen zu werden braucht. Die Abfühlleitung 2 wird vielmehr während des Lesevorgangs über die Aufladeschaltung (V _D , 20) aufgeladen und es ist die Änderungsgeschwindigkeit des Spannungsanstieges auf der Abfühlleitung 2, die durch den Leseverstärker 8 fest­ gestellt wird. Das Aufladen der großen Abfühlleitungskapa­ zität erfolgt dabei über die (z. B. einmal pro Zeile vorge­ sehene) Aufladeschaltung, in der der dafür in Frage kommende Auflade-FET 20 beträchtlich größer ausgelegt werden kann als der Koppel-FET. Der resultierende Schaltkreis kann daher mit höherer Arbeitsgeschwindigkeit betrieben werden, wobei gleichzeitig die Koppel-Elemente eher noch kleiner ausgelegt werden können, als das bisher der Fall war.

In weiterer, bevorzugter Ausgestaltung der Erfindung können die Koppel-FET, z. B. 4, als FET vom Verarmungstyp ausgebildet sein, um die von der Schwellenspannung herrührende Potential­ differenz zwischen der Abfühlleitung 2 (Drain-Leitung) und der Source-Leitung 10 im Falle eines leitenden Koppel-FET, z. B. 4, zu beseitigen.

Claims (6)

1. Festwertspeicher, an dessen Speicherstellen an den Kreuzungs­ punkten von Auswahlleitungen als Koppelelemente Feldeffekt­ transistoren vorgesehen sind, deren in einer Matrixrichtung miteinander verbundene Source-Elektroden über eine jeweilige Bitleitung an einen Bitleitungsdecodierer und deren in derselben Matrixrichtung miteinander verbundene Drain-Elektroden über eine Abfühlleitung an einen Leseverstärker und je Matrixreihe an eine Aufladeschaltung angeschlossen sind, dadurch gekennzeichnet, daß die Koppel-Feldeffekt­ transistoren vom MOS-Typ sind, deren Gate-Elektroden je nach dem betreffenden Speicherzustand über eine Wortleitung (14) an einen Wortleitungsdecodierer (18) angeschlossen oder nicht ange­ schlossen sind, daß die Aufladeschaltung derart ausgeführt ist, daß nach abgeschlossener Selektion der hinsichtlich ihres Spei­ cherzustandes abzufühlenden Speicherstelle auf der Abfühlleitung (2) eine in Abhängigkeit vom betreffenden Speicher- bzw. Leit­ zustand mehr oder weniger schnelle Potentialänderung herbeige­ führt wird, und daß es sich bei dem mit der Abfühlleitung (2) gekoppelten Leseverstärker (8) um einen auf unterschiedliche Potentialänderungsgeschwindigkeiten ansprechenden Schaltkreis handelt.

2. MOS-Festwertspeicher nach Anspruch 1, dadurch gekennzeich­ net, daß die Aufladeschaltung (V _D , 20) eine gepulste Spannungsquelle enthält.

3. MOS-Festwertspeicher nach Anspruch 2, dadurch gekennzeich­ net, daß die gepulste Spannungsquelle in der Aufladeschal­ tung außerhalb der Selektion einer Speicherstelle ausge­ schaltet ist.

4. MOS-Festwertspeicher nach Anspruch 1, gekennzeichnet durch eine Gleichspannungsquelle in der Aufladeschal­ tung (V _D , 20), die einen zwischen die Abfühllei­ tung (2) und Massepotential (Anschluß 24) geschalteten taktge­ steuerten Feldeffekttransistor (22) speist.

5. MOS-Festwertspeicher nach Anspruch 4, dadurch gekenn­ zeichnet, daß vor und nach Selektion eines Koppel-Feldeffekttransistors der taktgesteuerte Feld­ effekttransistor (22) zur Ableitung der durch die Aufladeschaltung (V _D , 20) zugeführten Ladung im Ein­ schaltzustand vorgespannt ist.

6. MOS-Festwertspeicher nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die Koppel-Effekt­ transistoren (z. B. 4, 6) als Verarmungstyp-Feldeffekt­ transistoren ausgebildet sind.