JPH0666114B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0666114B2 JPH0666114B2 JP19662784A JP19662784A JPH0666114B2 JP H0666114 B2 JPH0666114 B2 JP H0666114B2 JP 19662784 A JP19662784 A JP 19662784A JP 19662784 A JP19662784 A JP 19662784A JP H0666114 B2 JPH0666114 B2 JP H0666114B2
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- memory
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特にメモリの情報を読
み出すに新規な電圧印加法を用いる半導体集積回路に関
する。
み出すに新規な電圧印加法を用いる半導体集積回路に関
する。
従来メモリを搭載する集積回路において、メモリの内容
を読み出す場合、選択されたワード線（読み出したいメ
モリセルが属するワード線）に電圧を印加し、非選択の
ワード線には電圧を印加しない方式がとられてきた。そ
して、この場合、メモリセルには、少なくとも１個以上
のエンハンスメント型トランジスタが含まれており、非
選択メモリセルには電流が流れないようになされてい
た。このような従来例を第１図〜第４図に示した。第１
図は、通常の１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのメモリセルで読み出しトランジスタT1のVth
はVth＞０である。第２図は、通常の高抵抗多結晶シリ
コンを負荷とするスタテイツクRAMのメモリセルで読み
出しトランジスタT2,T5のVthは同じくVth＞０である。
第３図はEPROMのメモリセル（この場合FAMOSと呼ばれる
メモリ素子そのものがエンハンスメント型トランジス
タ）で、すなわちT6のVthはVth＞０である。第４図は、
特開昭54−57875号で開示された２素子／ビツト型のEEP
ROMメモリセルで、メモリ素子T7のVthは正〜負であり、
読み出しトランジスタT8のVthはVth＞０である。
を読み出す場合、選択されたワード線（読み出したいメ
モリセルが属するワード線）に電圧を印加し、非選択の
ワード線には電圧を印加しない方式がとられてきた。そ
して、この場合、メモリセルには、少なくとも１個以上
のエンハンスメント型トランジスタが含まれており、非
選択メモリセルには電流が流れないようになされてい
た。このような従来例を第１図〜第４図に示した。第１
図は、通常の１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのメモリセルで読み出しトランジスタT1のVth
はVth＞０である。第２図は、通常の高抵抗多結晶シリ
コンを負荷とするスタテイツクRAMのメモリセルで読み
出しトランジスタT2,T5のVthは同じくVth＞０である。
第３図はEPROMのメモリセル（この場合FAMOSと呼ばれる
メモリ素子そのものがエンハンスメント型トランジス
タ）で、すなわちT6のVthはVth＞０である。第４図は、
特開昭54−57875号で開示された２素子／ビツト型のEEP
ROMメモリセルで、メモリ素子T7のVthは正〜負であり、
読み出しトランジスタT8のVthはVth＞０である。
さて、これらの従来型メモリセルでは、非選択メモリセ
ルに電流が流れないようにするために必ずエンハンスメ
ント型の読み出し用トランジスタを用いる必要があつ
た。このために素子数の低減などが困難であつた。例え
ば、第４図に示した２素子／ビツト型のメモリセルを第
５図に示すような１素子／ビツト型のメモリセルにする
場合、メモリ素子T9はしきい電圧が正〜負の値をとるた
め、非選択でもメモリセルを通してリーク電流が流れる
場合が生じる。つまり非選択ワード線を０電位にし、選
択ワード線に電圧を印加してメモリセルの情報を読み出
す従来の方法では正負のしきい電圧をもつメモリ素子を
用いた１素子／ビツト型のメモリセルは実現困難であ
る。
ルに電流が流れないようにするために必ずエンハンスメ
ント型の読み出し用トランジスタを用いる必要があつ
た。このために素子数の低減などが困難であつた。例え
ば、第４図に示した２素子／ビツト型のメモリセルを第
５図に示すような１素子／ビツト型のメモリセルにする
場合、メモリ素子T9はしきい電圧が正〜負の値をとるた
め、非選択でもメモリセルを通してリーク電流が流れる
場合が生じる。つまり非選択ワード線を０電位にし、選
択ワード線に電圧を印加してメモリセルの情報を読み出
す従来の方法では正負のしきい電圧をもつメモリ素子を
用いた１素子／ビツト型のメモリセルは実現困難であ
る。
本発明の目的は、このような従来技術の欠点をなくし、
エンハンスメント型の読み出し用トランジスタを必要と
しないメモリセルを提供するものであり、また、このよ
うなメモリセルの情報を読み出す方法を提供するもので
ある。
エンハンスメント型の読み出し用トランジスタを必要と
しないメモリセルを提供するものであり、また、このよ
うなメモリセルの情報を読み出す方法を提供するもので
ある。
本発明は、従来の集積回路において、常識化されてい
た、“選択されたメモリセルに電圧を印加し、非選択の
メモリセル（正確には非選択のワード線）には電圧を印
加しない”という概念を打破したところにある。すなわ
ち、本発明の第１の特徴は、非選択ワード線にソース線
（グランド線）に対して電圧を印加する点にある。第６
図に、先に示した１素子／ビツト型のEEPROM用メモリセ
ルを用いたメモリアレイの構成を示す。ここで、選択さ
れたワード線W1は、例えば、0Vに保つたまま、非選択の
ワード線W2には、−3Vを印加した。ここでメモリ素子
は、第７図に示すようにしきい電圧VthNが−3V＜VthN＜
3Vの間で変化するものとした。これにより、非選択部の
メモリ素子に影響されることなく選択したメモリ素子
（例えばM1）の状態を検知できる（S1:0V,D1:3V）。
た、“選択されたメモリセルに電圧を印加し、非選択の
メモリセル（正確には非選択のワード線）には電圧を印
加しない”という概念を打破したところにある。すなわ
ち、本発明の第１の特徴は、非選択ワード線にソース線
（グランド線）に対して電圧を印加する点にある。第６
図に、先に示した１素子／ビツト型のEEPROM用メモリセ
ルを用いたメモリアレイの構成を示す。ここで、選択さ
れたワード線W1は、例えば、0Vに保つたまま、非選択の
ワード線W2には、−3Vを印加した。ここでメモリ素子
は、第７図に示すようにしきい電圧VthNが−3V＜VthN＜
3Vの間で変化するものとした。これにより、非選択部の
メモリ素子に影響されることなく選択したメモリ素子
（例えばM1）の状態を検知できる（S1:0V,D1:3V）。
本発明の第２の特徴は、少なくとも読出し時にメモリセ
ルの基板（基板に形成されたメモリセルの形成用ウエ
ル，エピタキシヤル層を含む）に電圧（Vsub,上述の例
では−3V）を印加する点にある。
ルの基板（基板に形成されたメモリセルの形成用ウエ
ル，エピタキシヤル層を含む）に電圧（Vsub,上述の例
では−3V）を印加する点にある。
この第１の特徴と第２の特徴を同時に兼ね備えるとさら
に高性能のメモリとして用いることができる。つまり、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加することにより、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチヤ
ネルを消滅させることができる。例えば第10図に示すMN
OS構造のメモリ素子を用いた場合、読み出しのたびにゲ
ートに負（−3V）の電圧を印加すると各部のポテンシヤ
ルは第８図に示すようになり、記憶の保持が短かくな
り、不都合であるが、同時に基板にも同程度の電圧を印
加すると、各部のポテンシヤルは第９図に示すようにな
りこの問題が軽減される。
に高性能のメモリとして用いることができる。つまり、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加することにより、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチヤ
ネルを消滅させることができる。例えば第10図に示すMN
OS構造のメモリ素子を用いた場合、読み出しのたびにゲ
ートに負（−3V）の電圧を印加すると各部のポテンシヤ
ルは第８図に示すようになり、記憶の保持が短かくな
り、不都合であるが、同時に基板にも同程度の電圧を印
加すると、各部のポテンシヤルは第９図に示すようにな
りこの問題が軽減される。
以上の説明は、メモリ素子のソースが接地電位、すなわ
ち、0Vの場合であるが（表１のNo.1）、全体の電圧を相
互の関係を保つたままで平行シフトすることが可能であ
り、上の説明で用いた−3V（−Vcc）の値は、ソース電
位を3V（Vcc）とすれば0Vにすることができる（表１のN
o.2）。この場合の各部のポテンシヤルを第11図に示
す。この場合の特徴は、メモリセルに印加される電圧が
すべて正で動作可能な点である。
ち、0Vの場合であるが（表１のNo.1）、全体の電圧を相
互の関係を保つたままで平行シフトすることが可能であ
り、上の説明で用いた−3V（−Vcc）の値は、ソース電
位を3V（Vcc）とすれば0Vにすることができる（表１のN
o.2）。この場合の各部のポテンシヤルを第11図に示
す。この場合の特徴は、メモリセルに印加される電圧が
すべて正で動作可能な点である。
以上は、すべてＮチヤネル素子を対象に説明したが、Ｎ
チヤネルの場合の基準電位0VをVccとすることにより、
Ｐチヤネル素子に対しても電位関係を所定の方法により
焼き直すことで同様に説明できる（表１）。Ｎチヤネル
からＰチヤネルへの焼き直し方法は、従来よく知られて
おり、ここでは説明を省略する。
チヤネルの場合の基準電位0VをVccとすることにより、
Ｐチヤネル素子に対しても電位関係を所定の方法により
焼き直すことで同様に説明できる（表１）。Ｎチヤネル
からＰチヤネルへの焼き直し方法は、従来よく知られて
おり、ここでは説明を省略する。
しかし、ｐチャネルと比較して、ｎチャネルの方がキャ
リア移動度が高いので、本発明では不揮発性MISメモリ
素子としてｎチャネルのトランジスタを使用することが
望ましい。
リア移動度が高いので、本発明では不揮発性MISメモリ
素子としてｎチャネルのトランジスタを使用することが
望ましい。
また、例えば表１のNo.1では正電圧Vccと負電圧−Vccと
が必要であり、半導体集積回路にオンチップ負電圧発生
回路が無ければ、単一電源動作が不可能であり、また単
一電源動作を可能とするためオンチップ負電圧発生回路
を設けるとＰ型基板とｎチャネルMISトランジスタのＮ
型ソース・ドレイン領域との間に順方向電流が流れる危
険性が有るのに対して、表１のNo.2では負電圧−Vccは
不必要であり、不電圧Vcc、2Vccのみで良いと言う利点
が有る。
が必要であり、半導体集積回路にオンチップ負電圧発生
回路が無ければ、単一電源動作が不可能であり、また単
一電源動作を可能とするためオンチップ負電圧発生回路
を設けるとＰ型基板とｎチャネルMISトランジスタのＮ
型ソース・ドレイン領域との間に順方向電流が流れる危
険性が有るのに対して、表１のNo.2では負電圧−Vccは
不必要であり、不電圧Vcc、2Vccのみで良いと言う利点
が有る。
〔発明の実施例〕 以下本発明の一実施例を第12図および第13図により説明
する。
する。
しきい電圧が−3V〜3Vの間で変化するｎチヤネル型のメ
モリ素子（例えばMNOS素子）を用いた１素子／ビツト型
のメモリセルによリメモリアレイを構成した。第12図に
は、このうちの４つのメモリセルを示した。メモリ素子
M11,M12,M21,M22のゲートはワード線W1,W2に接続され、
W1,W2はスイツチ10およびＸデコーダ12に接続される。
各メモリ素子のソースはビツト線B1,B2を通してスイツ
チ14に接続される。各メモリ素子のドレインはＹデコー
ダ16の出力により制御されるスイツチ11を介して読出し
時は入出力回路18中のセンスアンプへ、プログラム／消
去時は、入力バツフアに接続される。メモリアレイが配
置されている基体はＮ型基板に形成されたＰ型ウエル
で、必要に応じて分離する。例えばバイト消去を提供す
る場合には、１つのワード線方向には１バイトのメモリ
セルが入るように分離する。したがつて、１つのウエル
内にはワード線の数と同じ数だけのバイト数のメモリセ
ルが配置されることになる。ここでは、１つのウエルの
みを示した。このウエルはS1を通してスイツチ20に接続
される。
モリ素子（例えばMNOS素子）を用いた１素子／ビツト型
のメモリセルによリメモリアレイを構成した。第12図に
は、このうちの４つのメモリセルを示した。メモリ素子
M11,M12,M21,M22のゲートはワード線W1,W2に接続され、
W1,W2はスイツチ10およびＸデコーダ12に接続される。
各メモリ素子のソースはビツト線B1,B2を通してスイツ
チ14に接続される。各メモリ素子のドレインはＹデコー
ダ16の出力により制御されるスイツチ11を介して読出し
時は入出力回路18中のセンスアンプへ、プログラム／消
去時は、入力バツフアに接続される。メモリアレイが配
置されている基体はＮ型基板に形成されたＰ型ウエル
で、必要に応じて分離する。例えばバイト消去を提供す
る場合には、１つのワード線方向には１バイトのメモリ
セルが入るように分離する。したがつて、１つのウエル
内にはワード線の数と同じ数だけのバイト数のメモリセ
ルが配置されることになる。ここでは、１つのウエルの
みを示した。このウエルはS1を通してスイツチ20に接続
される。
第13図に動作信号を示した。メモリ素子M11あるいはM12
を読み出す場合には、このメモリ素子のゲートが接続さ
れたワード線W1は3Vとし、他のワード線W2は−0Vとす
る。B1,B2は3Vとし、S1は−0Vとする。メモリ素子M21あ
るいはM22を読み出したい場合は、W2を3Vとし、W1を0V
とする。以上のようにして読み出すことにより、メモリ
素子のゲート−チヤネル間に必要以上の電圧を印加する
ことなく、かつ、非選択ワード線に属するメモリ素子に
影響されることなく１素子／ビツトで構成されたメモリ
素子の情報を読み出すことができる。
を読み出す場合には、このメモリ素子のゲートが接続さ
れたワード線W1は3Vとし、他のワード線W2は−0Vとす
る。B1,B2は3Vとし、S1は−0Vとする。メモリ素子M21あ
るいはM22を読み出したい場合は、W2を3Vとし、W1を0V
とする。以上のようにして読み出すことにより、メモリ
素子のゲート−チヤネル間に必要以上の電圧を印加する
ことなく、かつ、非選択ワード線に属するメモリ素子に
影響されることなく１素子／ビツトで構成されたメモリ
素子の情報を読み出すことができる。
次に第二の実施例を第14図により説明する。これは、第
１図で示した１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのスイツチングトランジスタT1の代りにメモ
リトランジスタM31,M32を用いて、不揮発性ダイナミツ
クRAMとしたもので、その２ビツト分のメモリセルを示
した。ここでM31,M32のしきい値Vth−3V＜Vth＜3Vであ
る。ここでもM31に蓄えられた情報をC31に移して、読み
出す場合、W31を3V,W32を0Vとした。
１図で示した１トランジスタ＋１キヤパシタ型のダイナ
ミツクRAMのスイツチングトランジスタT1の代りにメモ
リトランジスタM31,M32を用いて、不揮発性ダイナミツ
クRAMとしたもので、その２ビツト分のメモリセルを示
した。ここでM31,M32のしきい値Vth−3V＜Vth＜3Vであ
る。ここでもM31に蓄えられた情報をC31に移して、読み
出す場合、W31を3V,W32を0Vとした。
次に第三の実施例を第12図および第15図により説明す
る。ここでは、しきい電圧が−3V〜3Vの間で変化するＰ
チヤネル型のメモリ素子（例えばMNOS型素子）を用いた
１素子／ビツト型のメモリセルによりメモリアレイを構
成した。これは第11図と同様である。異なるのは、メモ
リ素子がＰチヤネルであるため、メモリアレイが配置さ
れているウエルがＮ型である点である。ここでの動作信
号を第15図に示した。メモリ素子M11あるいはM12を読み
出す場合は、メモリ素子のゲートが接続されたワード線
W1は3Vとし、他のワード線W2は6Vとする。B1,B2は3Vと
し、S1は6Vとする。メモリ素子M21あるいは、M22を読み
出したい場合は、W2を3Vとし、W1を6Vとする。このよう
に印加することにより、第一の実施例で示したＮチヤネ
ルの場合と同様に、高信頼性の１素子／ビツト型メモリ
セルを用いたメモリアレイを構成できる。
る。ここでは、しきい電圧が−3V〜3Vの間で変化するＰ
チヤネル型のメモリ素子（例えばMNOS型素子）を用いた
１素子／ビツト型のメモリセルによりメモリアレイを構
成した。これは第11図と同様である。異なるのは、メモ
リ素子がＰチヤネルであるため、メモリアレイが配置さ
れているウエルがＮ型である点である。ここでの動作信
号を第15図に示した。メモリ素子M11あるいはM12を読み
出す場合は、メモリ素子のゲートが接続されたワード線
W1は3Vとし、他のワード線W2は6Vとする。B1,B2は3Vと
し、S1は6Vとする。メモリ素子M21あるいは、M22を読み
出したい場合は、W2を3Vとし、W1を6Vとする。このよう
に印加することにより、第一の実施例で示したＮチヤネ
ルの場合と同様に、高信頼性の１素子／ビツト型メモリ
セルを用いたメモリアレイを構成できる。
以上の実施例でメモリ素子のしきい電圧Vthが−3V〜3V
まで変化するため、これに合わせて、3Vあるいは6Vの電
圧を用いたが、現在標準的な電源電圧Vccは5Vであるた
め、上の電圧をそれぞれ5Vあるいは10V（Vccあるいは2V
cc）と選択することも可能である。
まで変化するため、これに合わせて、3Vあるいは6Vの電
圧を用いたが、現在標準的な電源電圧Vccは5Vであるた
め、上の電圧をそれぞれ5Vあるいは10V（Vccあるいは2V
cc）と選択することも可能である。
また電源電圧Vccが3Vあるいはさらに小さな値となつた
時には、メモリ素子のしきい電圧の変化が±Vcc以内で
あれば同様にVccおよび2Vcc等の電圧で用いることがで
きる。
時には、メモリ素子のしきい電圧の変化が±Vcc以内で
あれば同様にVccおよび2Vcc等の電圧で用いることがで
きる。
要するに、本発明の主旨は、非選択ワード線の電位をメ
モリ素子のソース電位からみてメモリ素子のチヤネルを
消滅させる方向に設定し、ほぼ同程度の電圧を基板にも
印加してメモリ素子のゲート絶縁膜の主要部に余分な電
圧が印加されないようにすることにある。
モリ素子のソース電位からみてメモリ素子のチヤネルを
消滅させる方向に設定し、ほぼ同程度の電圧を基板にも
印加してメモリ素子のゲート絶縁膜の主要部に余分な電
圧が印加されないようにすることにある。
以上、ここでは三つの実施例を示したが、従来２素子あ
るいは３素子で構成されていた不揮発性メモリ素子の部
分を１素子で置き換え、ここで示したように非選択部に
電圧を印加する方法により読み出すことにより素子数を
少なくできる。また、ここでは示さなかつたが、単に従
来、しきい電圧が正のトランジスタが用いられていたと
ころ（例えばT1）を負のしきい電圧のトランジスタに置
き換えることも可能である。
るいは３素子で構成されていた不揮発性メモリ素子の部
分を１素子で置き換え、ここで示したように非選択部に
電圧を印加する方法により読み出すことにより素子数を
少なくできる。また、ここでは示さなかつたが、単に従
来、しきい電圧が正のトランジスタが用いられていたと
ころ（例えばT1）を負のしきい電圧のトランジスタに置
き換えることも可能である。
以上の実施例の中で用いた具体的電圧値は当然のことな
がら、これに限定されるものではなく、本発明の主旨を
損なわない範囲で特性に応じてあるいは周囲状況に応じ
て好ましい値に決めることができる。
がら、これに限定されるものではなく、本発明の主旨を
損なわない範囲で特性に応じてあるいは周囲状況に応じ
て好ましい値に決めることができる。
本発明によれば、負のしきい電圧を有するMOS（正確に
はデイプレーシヨン型のMOS）を実質的に正のしきい電
圧を有するMOS（正確にはエンハンスメント型のMOS）と
して動作させることができ、メモリセル素子数の低減が
可能となる。また、本発明によれば、読み出し動作にお
いて、非選択ワード線に接続されたMISメモリ素子の基
板領域の電圧と非選択ワード線の電圧との電位差が略ゼ
ロである一方で、選択ワード線に接続されたMISメモリ
素子のソース電圧と選択ワード線の電圧と電位差が略ゼ
ロとなる如くソース電圧が設定されるので、非選択ワー
ド線に接続されたMISメモリ素子のゲートと基板領域と
の間の電界強度が低くされ、この間に記憶された不揮発
性記憶情報がディスターブされずらくなるとともに、選
択ワード線に接続された負の閾値のMISメモリ素子に記
憶された不揮発性記憶情報もそのチャネルに形成された
反転層を介してチャネル領域にソース電圧が供給される
ことによりチャネル領域とゲートとの間の電界強度が低
くされ、ディスターブされずらくなる。
はデイプレーシヨン型のMOS）を実質的に正のしきい電
圧を有するMOS（正確にはエンハンスメント型のMOS）と
して動作させることができ、メモリセル素子数の低減が
可能となる。また、本発明によれば、読み出し動作にお
いて、非選択ワード線に接続されたMISメモリ素子の基
板領域の電圧と非選択ワード線の電圧との電位差が略ゼ
ロである一方で、選択ワード線に接続されたMISメモリ
素子のソース電圧と選択ワード線の電圧と電位差が略ゼ
ロとなる如くソース電圧が設定されるので、非選択ワー
ド線に接続されたMISメモリ素子のゲートと基板領域と
の間の電界強度が低くされ、この間に記憶された不揮発
性記憶情報がディスターブされずらくなるとともに、選
択ワード線に接続された負の閾値のMISメモリ素子に記
憶された不揮発性記憶情報もそのチャネルに形成された
反転層を介してチャネル領域にソース電圧が供給される
ことによりチャネル領域とゲートとの間の電界強度が低
くされ、ディスターブされずらくなる。
第１図，第２図，第３図，第４図は従来のメモリのメモ
リセルを示す回路図、第５図及び第６図は本発明に用い
るメモリセルあるいはメモリアレイを示す回路図、第７
図は本発明を説明するためのメモリ素子の 特性を示す図、第８図，第９図，第11図はメモリ素子
（MNOS素子）のゲート〜基板内に至る各部のポテンシヤ
ルを示す略図、第10図はそのメモリ素子の断面図、第12
図は本発明の実施例のメモリアレイおよびその周辺回路
を示すブロツク図、第13図は第12図の動作を示すタイミ
ング図、第14図は本発明の他の実施例のメモリセルを示
す回路図、第15図は本発明の他の実施例で示す動作のタ
イミング図である。 M11,M12,M21,M22……メモリトランジスタ、W1,W2……ワ
ード線、12……Ｘデコーダ、16……Ｙデコーダ、10,14,
20……スイツチ。
リセルを示す回路図、第５図及び第６図は本発明に用い
るメモリセルあるいはメモリアレイを示す回路図、第７
図は本発明を説明するためのメモリ素子の 特性を示す図、第８図，第９図，第11図はメモリ素子
（MNOS素子）のゲート〜基板内に至る各部のポテンシヤ
ルを示す略図、第10図はそのメモリ素子の断面図、第12
図は本発明の実施例のメモリアレイおよびその周辺回路
を示すブロツク図、第13図は第12図の動作を示すタイミ
ング図、第14図は本発明の他の実施例のメモリセルを示
す回路図、第15図は本発明の他の実施例で示す動作のタ
イミング図である。 M11,M12,M21,M22……メモリトランジスタ、W1,W2……ワ
ード線、12……Ｘデコーダ、16……Ｙデコーダ、10,14,
20……スイツチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 内田 憲 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 古野 毅 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭54−67727（ＪＰ，Ａ) 特公 平５−81999（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】第１のしきい電圧の状態と第２のしきい電
圧の状態との間を双方的に状態遷移可能なｎチャネル型
の複数のMISメモリ素子と、該複数のMISメモリ素子のゲ
ートに接続された複数のワード線と、該複数のMISメモ
リ素子のドレインに接続された複数のデータ線とを有す
るEEPROM半導体集積回路であって、 上記複数のMISメモリ素子の選択されたMISメモリ素子の
情報を読み出すに際し、上記複数のMISメモリ素子のソ
ースはゼロボルトと異なる所定の正の第１の電圧に設定
され、上記複数のワード線のうち選択のワード線の電圧
は上記第１と第２のしきい電圧のMISメモリ素子のいず
れか一方のMISメモリ素子に所定の電流が流れる如く上
記正の第１の電圧に設定され、また上記複数のワード線
のうち非選択のワード線の電圧を上記第１と第２のしき
い電圧のMISメモリ素子の両方のMISメモリ素子の電流が
上記所定の電流より小さくなる如き略ゼロボルトの所定
の第２の電圧に設定され、また上記複数のMISメモリ素
子が形成された基板領域の電圧を上記第２の電圧に設定
してなることを特徴とするEEPROM半導体集積回路。 - 【請求項２】上記複数のMISメモリ素子はMNOS素子であ
ることを特徴とする特許請求の範囲第１項に記載のEEPR
OM半導体集積回路。 - 【請求項３】上記第１と第２のしきい電圧の一方と他方
はそれぞれ正電圧と負の電圧であることを特徴とする特
許請求の範囲第１項または第２項のいずれかに記載のEE
PROM半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19662784A JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19662784A JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177197A JPS6177197A (ja) | 1986-04-19 |
| JPH0666114B2 true JPH0666114B2 (ja) | 1994-08-24 |
Family
ID=16360903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19662784A Expired - Lifetime JPH0666114B2 (ja) | 1984-09-21 | 1984-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666114B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136137B2 (ja) * | 1971-10-14 | 1976-10-06 | ||
| JPS5142452A (ja) * | 1974-10-08 | 1976-04-10 | Torio Kk | Putsushupuruzofukukairo |
| US4151603A (en) * | 1977-10-31 | 1979-04-24 | International Business Machines Corporation | Precharged FET ROS array |
-
1984
- 1984-09-21 JP JP19662784A patent/JPH0666114B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6177197A (ja) | 1986-04-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |