JPH05266678A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05266678A JPH05266678A JP6212792A JP6212792A JPH05266678A JP H05266678 A JPH05266678 A JP H05266678A JP 6212792 A JP6212792 A JP 6212792A JP 6212792 A JP6212792 A JP 6212792A JP H05266678 A JPH05266678 A JP H05266678A
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Abstract
(57)【要約】
【目的】本発明は、セルの書込み電圧ＶPPとして通常の
12.5Ｖ程度を使用した場合でも、安定した書込み／読み
出し動作が可能になり、素子設計が簡単であり、スケー
リングの困難化を伴わないなどの利点が得られることを
目的とする。 【構成】ソース領域側に選択ゲートを有する浮遊ゲート
型メモリセルトランジスタが行列状に配列されたメモリ
セルアレイと、書込み時には、選択された行のセルの制
御ゲートおよび選択ゲートに各対応して、書込み電圧お
よびディプレッション型のＮチャネルトランジスタの閾
値電圧を印加し、読み出し時には、選択された行のセル
の制御ゲートおよび選択ゲートに各対応して、０Ｖある
いは５Ｖと０Ｖとの間の中間電圧および読み出し電圧を
印加する書込み／読み出し制御回路とを具備することを
特徴とする。
12.5Ｖ程度を使用した場合でも、安定した書込み／読み
出し動作が可能になり、素子設計が簡単であり、スケー
リングの困難化を伴わないなどの利点が得られることを
目的とする。 【構成】ソース領域側に選択ゲートを有する浮遊ゲート
型メモリセルトランジスタが行列状に配列されたメモリ
セルアレイと、書込み時には、選択された行のセルの制
御ゲートおよび選択ゲートに各対応して、書込み電圧お
よびディプレッション型のＮチャネルトランジスタの閾
値電圧を印加し、読み出し時には、選択された行のセル
の制御ゲートおよび選択ゲートに各対応して、０Ｖある
いは５Ｖと０Ｖとの間の中間電圧および読み出し電圧を
印加する書込み／読み出し制御回路とを具備することを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に制御ゲートおよび浮遊ゲートのソース領域側の
側壁に側部絶縁膜を介して形成された選択ゲートを持つ
不揮発性メモリセルおよびそれを用いた不揮発性半導体
メモリに関する。
り、特に制御ゲートおよび浮遊ゲートのソース領域側の
側壁に側部絶縁膜を介して形成された選択ゲートを持つ
不揮発性メモリセルおよびそれを用いた不揮発性半導体
メモリに関する。
【０００２】
【従来の技術】最近、ＥＥＰＲＯＭ（電気的消去・再書
込み可能な読み出し専用メモリ）セルの一種として、一
括消去に適したＥＥＰＲＯＭセルが提案されており、そ
の断面構造を図７（ａ）に、その等価回路を図７（ｂ）
に示している。
込み可能な読み出し専用メモリ）セルの一種として、一
括消去に適したＥＥＰＲＯＭセルが提案されており、そ
の断面構造を図７（ａ）に、その等価回路を図７（ｂ）
に示している。
【０００３】図７（ａ）において、７１は第１導電型の
半導体基板、７２および７３はこの半導体基板７１の表
面に選択的に設けられ、上記半導体基板７１とは逆の第
２導電型の第１不純物領域（ドレイン）および第２不純
物領域（ソース）、７４は上記半導体基板表面上に形成
された第１ゲート絶縁膜、７５は上記半導体基板上のド
レイン・ソース間で上記第１ゲート絶縁膜７４を介して
設けられた第１ゲート電極（浮遊ゲート）、７６はこの
浮遊ゲート上に層間絶縁膜７７を介して設けられた第２
ゲート電極（制御ゲート）、７８は上記浮遊ゲート７５
および制御ゲート７６のソース領域側側壁に側部絶縁膜
７９を介し、且つ、前記半導体基板上に第２ゲート絶縁
膜８０を介して設けられた第３ゲート電極（選択ゲー
ト）である。
半導体基板、７２および７３はこの半導体基板７１の表
面に選択的に設けられ、上記半導体基板７１とは逆の第
２導電型の第１不純物領域（ドレイン）および第２不純
物領域（ソース）、７４は上記半導体基板表面上に形成
された第１ゲート絶縁膜、７５は上記半導体基板上のド
レイン・ソース間で上記第１ゲート絶縁膜７４を介して
設けられた第１ゲート電極（浮遊ゲート）、７６はこの
浮遊ゲート上に層間絶縁膜７７を介して設けられた第２
ゲート電極（制御ゲート）、７８は上記浮遊ゲート７５
および制御ゲート７６のソース領域側側壁に側部絶縁膜
７９を介し、且つ、前記半導体基板上に第２ゲート絶縁
膜８０を介して設けられた第３ゲート電極（選択ゲー
ト）である。
【０００４】このようにソース領域側に選択ゲート７８
を持つＥＥＰＲＯＭセルは、図７の（ｂ）に示す等価回
路のように、浮遊ゲート７４および制御ゲート７６を有
する浮遊ゲート型トランジスタと、選択ゲート７８を有
する選択トランジスタ（オフセット・ゲート）が直列に
接続されており、過消去により閾値電圧ＶTHが負になっ
て常にオン状態になるという問題を回避することができ
るという特長があり、以下、このセルをＳＩＳＯＳ（Si
dewall Sellect Gate On Its Source Side）セルと称す
る。
を持つＥＥＰＲＯＭセルは、図７の（ｂ）に示す等価回
路のように、浮遊ゲート７４および制御ゲート７６を有
する浮遊ゲート型トランジスタと、選択ゲート７８を有
する選択トランジスタ（オフセット・ゲート）が直列に
接続されており、過消去により閾値電圧ＶTHが負になっ
て常にオン状態になるという問題を回避することができ
るという特長があり、以下、このセルをＳＩＳＯＳ（Si
dewall Sellect Gate On Its Source Side）セルと称す
る。
【０００５】ここで、セルの過消去について簡単に説明
する。浮遊ゲート７４に電子が注入されると、セルの閾
値は通常の正の値よりも上がり、通常の読み出し電圧で
はセルはオフ状態になっている。書込まれたセルから電
子を引き抜くことにより、再び元の閾値となるが、逆に
電子を引き抜き過ぎるとさらに閾値が下がり、閾値が負
になる（セルのディプレッション型化）ことがあり、こ
のような状態をもたらす消去を過消去という。通常、過
消去が生じると、セルは、制御ゲート７６にバイアスが
印加されない限り常にオン状態になり、セルに接続され
ているビット線に電流が流れ、このセルを読み出すこと
が不可能になる。従来、ＳＩＳＯＳセルの選択時には、
各動作モードに対応して例えば表１に示すように電圧を
印加している。
する。浮遊ゲート７４に電子が注入されると、セルの閾
値は通常の正の値よりも上がり、通常の読み出し電圧で
はセルはオフ状態になっている。書込まれたセルから電
子を引き抜くことにより、再び元の閾値となるが、逆に
電子を引き抜き過ぎるとさらに閾値が下がり、閾値が負
になる（セルのディプレッション型化）ことがあり、こ
のような状態をもたらす消去を過消去という。通常、過
消去が生じると、セルは、制御ゲート７６にバイアスが
印加されない限り常にオン状態になり、セルに接続され
ているビット線に電流が流れ、このセルを読み出すこと
が不可能になる。従来、ＳＩＳＯＳセルの選択時には、
各動作モードに対応して例えば表１に示すように電圧を
印加している。
【０００６】
【表１】
【０００７】即ち、書込み時には、制御ゲートには書込
み電圧ＶPP（通常、１２．５Ｖ）、選択ゲートには例え
ば１．５Ｖを印加し、読み出し時には、制御ゲートおよ
び選択ゲートにそれぞれ電源電圧ＶCC（通常、５Ｖ）を
印加し、消去時には、制御ゲートおよび選択ゲートにそ
れぞれ接地電位０Ｖを印加している。
み電圧ＶPP（通常、１２．５Ｖ）、選択ゲートには例え
ば１．５Ｖを印加し、読み出し時には、制御ゲートおよ
び選択ゲートにそれぞれ電源電圧ＶCC（通常、５Ｖ）を
印加し、消去時には、制御ゲートおよび選択ゲートにそ
れぞれ接地電位０Ｖを印加している。
【０００８】図８は、図７のＳＩＳＯＳセルのアレイの
一部を取り出してその回路接続を示しており、ＭＣ00〜
ＭＣMN行列状に配列されたＳＩＳＯＳセル、ｘ0 〜ｘM
は行方向の制御ゲート線、ｚ0 〜ｚM 行方向の選択ゲー
ト線、ＢＬ0 〜ＢＬN 列方向のビット線、ＣＳ0 〜ＣＳ
N は列選択ゲート、ｙ0 〜ｙN は列選択制御線、Ｄ0〜
Ｄ7 は複数列に共通に接続されたデータ線（センスライ
ン）である。
一部を取り出してその回路接続を示しており、ＭＣ00〜
ＭＣMN行列状に配列されたＳＩＳＯＳセル、ｘ0 〜ｘM
は行方向の制御ゲート線、ｚ0 〜ｚM 行方向の選択ゲー
ト線、ＢＬ0 〜ＢＬN 列方向のビット線、ＣＳ0 〜ＣＳ
N は列選択ゲート、ｙ0 〜ｙN は列選択制御線、Ｄ0〜
Ｄ7 は複数列に共通に接続されたデータ線（センスライ
ン）である。
【０００９】図９は、図８のメモリセルアレイを用いた
従来のＥＥＰＲＯＭの回路ブロックの一部を示してい
る。ここで、９１は書込み中間電位発生回路、９２はモ
ード切り換え回路、９３はモード設定信号発生回路、９
４は行デコーダ、９５は読み出し中間電位発生回路、９
６は列デコーダ、９７はメモリセルアレイである。
従来のＥＥＰＲＯＭの回路ブロックの一部を示してい
る。ここで、９１は書込み中間電位発生回路、９２はモ
ード切り換え回路、９３はモード設定信号発生回路、９
４は行デコーダ、９５は読み出し中間電位発生回路、９
６は列デコーダ、９７はメモリセルアレイである。
【００１０】上記のような従来のＥＥＰＲＯＭにおい
て、メモリセルアレイ９７内の選択されたＳＩＳＯＳセ
ルに対する読み出しに際しては、その選択ゲートと制御
ゲートには同一の電源電圧ＶCCが印加され、そのドレイ
ンにはセンスラインに接続されている読み出し中間電位
発生回路９５から選択された列選択ゲートを経て１Ｖの
読み出し電圧が印加される。この際、選択されていない
ＳＩＳＯＳセルに対しては、その選択ゲートおよび制御
ゲートには０Ｖが印加され、そのドレインには電圧が印
加されない（浮遊状態）。
て、メモリセルアレイ９７内の選択されたＳＩＳＯＳセ
ルに対する読み出しに際しては、その選択ゲートと制御
ゲートには同一の電源電圧ＶCCが印加され、そのドレイ
ンにはセンスラインに接続されている読み出し中間電位
発生回路９５から選択された列選択ゲートを経て１Ｖの
読み出し電圧が印加される。この際、選択されていない
ＳＩＳＯＳセルに対しては、その選択ゲートおよび制御
ゲートには０Ｖが印加され、そのドレインには電圧が印
加されない（浮遊状態）。
【００１１】また、選択されたＳＩＳＯＳセルに対する
書込み（プログラム）に際しては、その選択ゲートには
書込み中間電位発生回路９１により発生された中間電位
（１．５Ｖ）が印加され、その制御ゲートには外部電源
電圧あるいは内部昇圧電圧の書込み電圧ＶPPが印加さ
れ、そのドレインには電源電圧ＶCCがセンスラインから
選択された列選択ゲートを経て印加される。この際、選
択されていないＳＩＳＯＳセルに対しては、その選択ゲ
ートおよび制御ゲートには０Ｖが印加され、そのドレイ
ンには電圧が印加されない。
書込み（プログラム）に際しては、その選択ゲートには
書込み中間電位発生回路９１により発生された中間電位
（１．５Ｖ）が印加され、その制御ゲートには外部電源
電圧あるいは内部昇圧電圧の書込み電圧ＶPPが印加さ
れ、そのドレインには電源電圧ＶCCがセンスラインから
選択された列選択ゲートを経て印加される。この際、選
択されていないＳＩＳＯＳセルに対しては、その選択ゲ
ートおよび制御ゲートには０Ｖが印加され、そのドレイ
ンには電圧が印加されない。
【００１２】また、ＳＩＳＯＳセルに対する例えば一括
消去に際しては、その選択ゲートおよび制御ゲートには
０Ｖが印加され、そのドレインにはセンスラインから列
選択ゲートを経て書込み電圧ＶPPが印加される。
消去に際しては、その選択ゲートおよび制御ゲートには
０Ｖが印加され、そのドレインにはセンスラインから列
選択ゲートを経て書込み電圧ＶPPが印加される。
【００１３】上記したように従来のＥＥＰＲＯＭは、選
択されたＳＩＳＯＳセルの選択ゲートに対する印加電圧
として、読み出し／書込み／消去時に対応して５Ｖ／
１．５Ｖ／０Ｖのように３種類の電圧を使い分けなけれ
ばならず、書込み中間電位発生回路９１が必要であり、
書込み時には選択されたＳＩＳＯＳセルの選択ゲートと
制御ゲートとに異なる電圧を印加するために行デコーダ
９４などのセル周辺回路が複雑化していた。
択されたＳＩＳＯＳセルの選択ゲートに対する印加電圧
として、読み出し／書込み／消去時に対応して５Ｖ／
１．５Ｖ／０Ｖのように３種類の電圧を使い分けなけれ
ばならず、書込み中間電位発生回路９１が必要であり、
書込み時には選択されたＳＩＳＯＳセルの選択ゲートと
制御ゲートとに異なる電圧を印加するために行デコーダ
９４などのセル周辺回路が複雑化していた。
【００１４】このような問題点を解決すべく、図１０に
示すように、ＳＩＳＯＳセル１の制御ゲートＣＧと選択
ゲートＳＧとの間にドレイン・ソース間が接続されたデ
ィプレッション（Ｄ）型のＮチャネルトランジスタＤＴ
を具備した不揮発性メモリセルを有する半導体集積回路
が提案されている。
示すように、ＳＩＳＯＳセル１の制御ゲートＣＧと選択
ゲートＳＧとの間にドレイン・ソース間が接続されたデ
ィプレッション（Ｄ）型のＮチャネルトランジスタＤＴ
を具備した不揮発性メモリセルを有する半導体集積回路
が提案されている。
【００１５】この提案に係る不揮発性メモリセルによれ
ば、例えば行デコーダの出力をＳＩＳＯＳセル１の制御
ゲートＣＧおよび選択ゲートＳＧに同時に入力してセル
を選択し、読み出し／書込み／消去に対応してＤ型トラ
ンジスタＤＴのゲート電圧ｒｅａｄを電源電圧ＶCC／０
Ｖ／０Ｖ（中間電位不要）とするだけで、制御ゲート電
圧がＤ型トランジスタＤＴを介して選択ゲートに伝えら
れ、選択ゲートに所望の電圧が印加されるようになるの
で、不揮発性メモリセルに対する書込みの中間電位を発
生する特別な回路を必要とすることなく、しかも、セル
の読み出し時と書込み時とに必要なバイアス状態を容易
に供給することが可能になり、セル周辺回路の簡易化を
図ることができる。
ば、例えば行デコーダの出力をＳＩＳＯＳセル１の制御
ゲートＣＧおよび選択ゲートＳＧに同時に入力してセル
を選択し、読み出し／書込み／消去に対応してＤ型トラ
ンジスタＤＴのゲート電圧ｒｅａｄを電源電圧ＶCC／０
Ｖ／０Ｖ（中間電位不要）とするだけで、制御ゲート電
圧がＤ型トランジスタＤＴを介して選択ゲートに伝えら
れ、選択ゲートに所望の電圧が印加されるようになるの
で、不揮発性メモリセルに対する書込みの中間電位を発
生する特別な回路を必要とすることなく、しかも、セル
の読み出し時と書込み時とに必要なバイアス状態を容易
に供給することが可能になり、セル周辺回路の簡易化を
図ることができる。
【００１６】即ち、セルに対する書込みに際しては、そ
の制御ゲートＣＧに書込み電圧Ｖppが印加され、Ｄ型ト
ランジスタＤＴのゲートに０Ｖが印加され、そのドレイ
ンに電源電圧ＶCCが印加される。この場合、Ｄ型トラン
ジスタＤＴの閾値電圧（−ＶTHD ）がほぼ１．５Ｖであ
るとすれば、このＤ型トランジスタＤＴを通してセルの
選択ゲートには約１．５Ｖが伝わる。
の制御ゲートＣＧに書込み電圧Ｖppが印加され、Ｄ型ト
ランジスタＤＴのゲートに０Ｖが印加され、そのドレイ
ンに電源電圧ＶCCが印加される。この場合、Ｄ型トラン
ジスタＤＴの閾値電圧（−ＶTHD ）がほぼ１．５Ｖであ
るとすれば、このＤ型トランジスタＤＴを通してセルの
選択ゲートには約１．５Ｖが伝わる。
【００１７】また、セルの読み出しに際しては、その制
御ゲートＣＧに電源電圧ＶCCが印加され、Ｄ型トランジ
スタＤＴのゲートに電源電圧ＶCCが印加され、そのドレ
インに読み出し電圧が印加される。この場合、Ｄ型トラ
ンジスタＤＴを通してセルの選択ゲートには電源電圧Ｖ
CCが伝わる。
御ゲートＣＧに電源電圧ＶCCが印加され、Ｄ型トランジ
スタＤＴのゲートに電源電圧ＶCCが印加され、そのドレ
インに読み出し電圧が印加される。この場合、Ｄ型トラ
ンジスタＤＴを通してセルの選択ゲートには電源電圧Ｖ
CCが伝わる。
【００１８】また、セルに対する消去に際しては、その
制御ゲートＣＧに０Ｖが印加され、Ｄ型トランジスタＤ
Ｔのゲートには０Ｖが印加され、そのドレインに書込み
電圧ＶPPが印加される。この場合、Ｄ型トランジスタＤ
Ｔを通してセルの選択ゲートには０Ｖが伝わる。
制御ゲートＣＧに０Ｖが印加され、Ｄ型トランジスタＤ
Ｔのゲートには０Ｖが印加され、そのドレインに書込み
電圧ＶPPが印加される。この場合、Ｄ型トランジスタＤ
Ｔを通してセルの選択ゲートには０Ｖが伝わる。
【００１９】ところで、上記したようなＳＩＳＯＳセル
１の制御ゲートＣＧと選択ゲートＳＧとの間にＤ型トラ
ンジスタＤＴが接続され、読み出しに際してその制御ゲ
ートＣＧおよび選択ゲートＳＧにそれぞれ電源電圧ＶCC
が印加される不揮発性メモリセルは、セルの閾値ＶTHが
電源電圧ＶCCより十分に大きければ、オフ状態の信号
“０”が正確に読み出されることになる。しかし、１
２．５Ｖ程度の書込み電圧ＶPPにより書込まれるセルの
閾値ＶTHのマージンが読み出しの基準電圧５Ｖに対して
少ないので、書込みが不十分なセルが存在することが起
こり得る。この書込みが不十分なセルの読み出しに際し
ては、セルのオフ状態が信号“０”として正確に読み出
されず、誤って信号“１”として読み出されてしまうこ
とが起こり得る。
１の制御ゲートＣＧと選択ゲートＳＧとの間にＤ型トラ
ンジスタＤＴが接続され、読み出しに際してその制御ゲ
ートＣＧおよび選択ゲートＳＧにそれぞれ電源電圧ＶCC
が印加される不揮発性メモリセルは、セルの閾値ＶTHが
電源電圧ＶCCより十分に大きければ、オフ状態の信号
“０”が正確に読み出されることになる。しかし、１
２．５Ｖ程度の書込み電圧ＶPPにより書込まれるセルの
閾値ＶTHのマージンが読み出しの基準電圧５Ｖに対して
少ないので、書込みが不十分なセルが存在することが起
こり得る。この書込みが不十分なセルの読み出しに際し
ては、セルのオフ状態が信号“０”として正確に読み出
されず、誤って信号“１”として読み出されてしまうこ
とが起こり得る。
【００２０】この問題は、書込み電圧ＶPPを例えば１５
Ｖと高くすれば回避できるが、セル周辺回路に使用され
るトランジスタを高耐圧トランジスタに設計しなければ
ならず、セル周辺回路およびセルのスケーリングが困難
になる。具体的には、ゲート酸化膜を厚くする、ジャン
クションブレークダウン電圧を上げるためのフィールド
・イオン・インプランテーションを行う、等のプロセス
的な処理が必要となり、厄介である。
Ｖと高くすれば回避できるが、セル周辺回路に使用され
るトランジスタを高耐圧トランジスタに設計しなければ
ならず、セル周辺回路およびセルのスケーリングが困難
になる。具体的には、ゲート酸化膜を厚くする、ジャン
クションブレークダウン電圧を上げるためのフィールド
・イオン・インプランテーションを行う、等のプロセス
的な処理が必要となり、厄介である。
【００２１】
【発明が解決しようとする課題】上記したような現在提
案されている不揮発性メモリセルは、１２．５Ｖ程度の
書込み電圧ＶPPにより書込まれるセルの閾値ＶTHのマー
ジンが読み出しの基準電圧５Ｖに対して少ないので、書
込みが不十分なセルが存在することが起こり、読み出し
に際してオフ状態の信号“０”が正確に読み出されない
ことが起こるという問題があり、これを回避しようとし
て書込み電圧ＶPPを高くすればスケーリングが困難にな
るという問題がある。
案されている不揮発性メモリセルは、１２．５Ｖ程度の
書込み電圧ＶPPにより書込まれるセルの閾値ＶTHのマー
ジンが読み出しの基準電圧５Ｖに対して少ないので、書
込みが不十分なセルが存在することが起こり、読み出し
に際してオフ状態の信号“０”が正確に読み出されない
ことが起こるという問題があり、これを回避しようとし
て書込み電圧ＶPPを高くすればスケーリングが困難にな
るという問題がある。
【００２２】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、セルの書込み電圧ＶPPとして通
常の１２．５Ｖ程度を使用した場合でも、安定した書込
み／読み出し動作が可能になり、素子設計が簡単であ
り、スケーリングの困難化を伴わないなどの利点が得ら
れる半導体集積回路を提供することにある。
たもので、その目的は、セルの書込み電圧ＶPPとして通
常の１２．５Ｖ程度を使用した場合でも、安定した書込
み／読み出し動作が可能になり、素子設計が簡単であ
り、スケーリングの困難化を伴わないなどの利点が得ら
れる半導体集積回路を提供することにある。
【００２３】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ソース領域側に選択ゲートを有する浮遊ゲート
型メモリセルトランジスタが行列状に配列されたメモリ
セルアレイと、書込み時には、選択された行のセルの制
御ゲートおよび選択ゲートに各対応して、書込み電圧お
よびディプレッション型のＮチャネルトランジスタの閾
値電圧を印加し、読み出し時には、選択された行のセル
の制御ゲートおよび選択ゲートに各対応して、０Ｖある
いは５Ｖと０Ｖとの間の中間電圧および読み出し電圧を
印加する書込み／読み出し制御回路とを具備することを
特徴とする。
回路は、ソース領域側に選択ゲートを有する浮遊ゲート
型メモリセルトランジスタが行列状に配列されたメモリ
セルアレイと、書込み時には、選択された行のセルの制
御ゲートおよび選択ゲートに各対応して、書込み電圧お
よびディプレッション型のＮチャネルトランジスタの閾
値電圧を印加し、読み出し時には、選択された行のセル
の制御ゲートおよび選択ゲートに各対応して、０Ｖある
いは５Ｖと０Ｖとの間の中間電圧および読み出し電圧を
印加する書込み／読み出し制御回路とを具備することを
特徴とする。
【００２４】また、第２の発明の半導体集積回路は、ソ
ース領域側に選択ゲートを有し、非書込み状態でＤ型化
された浮遊ゲート型メモリセルトランジスタと、上記メ
モリセルトランジスタの書込み時には、その制御ゲート
に書込み電圧、その選択ゲートにディプレッション型の
Ｎチャネルトランジスタの閾値電圧を印加し、読み出し
時には、その制御ゲートに０Ｖあるいは５Ｖと０Ｖとの
間の中間電圧を印加し、その選択ゲートに読み出し電圧
を印加する書込み／読み出し制御回路とを具備すること
を特徴とする。
ース領域側に選択ゲートを有し、非書込み状態でＤ型化
された浮遊ゲート型メモリセルトランジスタと、上記メ
モリセルトランジスタの書込み時には、その制御ゲート
に書込み電圧、その選択ゲートにディプレッション型の
Ｎチャネルトランジスタの閾値電圧を印加し、読み出し
時には、その制御ゲートに０Ｖあるいは５Ｖと０Ｖとの
間の中間電圧を印加し、その選択ゲートに読み出し電圧
を印加する書込み／読み出し制御回路とを具備すること
を特徴とする。
【００２５】
【作用】本発明の半導体集積回路で用いられている不揮
発性メモリセルは、Ｄ型化されたＳＩＳＯＳセルが用い
られており、非書込み状態で制御ゲートからみた閾値が
負になっているが、セルの書込み電圧ＶPPが１２．５Ｖ
程度であっても、制御ゲートに書込み電圧ＶPP、選択ゲ
ートにＤ型トランジスタの閾値電圧を印加してセルをＥ
型化することができるので、読み出しの基準電圧を接地
電位または５Ｖより低い中間電圧とすれば、セルの閾値
ＶTHのマージンが読み出しの基準電圧に対して十分にな
る。従って、セルの読み出しに際して、選択ゲートに電
源電圧ＶCC、制御ゲートに接地電位あるいは５Ｖより低
い中間電圧を印加すれば、選択されたセルのみ選択ゲー
トがオンになり、選択されたセルがＤ型であるかＥ型で
あるか、つまり、セルのオフ／オン状態を正確に判定
し、オフ／オン状態正に対応して信号の“０”／“１”
を正確に読み出すことが可能になる。このように、通常
の書込み電圧ＶPPで動作が可能となるので、素子設計が
簡単であり、スケーリングの困難化を伴わないで済む。
発性メモリセルは、Ｄ型化されたＳＩＳＯＳセルが用い
られており、非書込み状態で制御ゲートからみた閾値が
負になっているが、セルの書込み電圧ＶPPが１２．５Ｖ
程度であっても、制御ゲートに書込み電圧ＶPP、選択ゲ
ートにＤ型トランジスタの閾値電圧を印加してセルをＥ
型化することができるので、読み出しの基準電圧を接地
電位または５Ｖより低い中間電圧とすれば、セルの閾値
ＶTHのマージンが読み出しの基準電圧に対して十分にな
る。従って、セルの読み出しに際して、選択ゲートに電
源電圧ＶCC、制御ゲートに接地電位あるいは５Ｖより低
い中間電圧を印加すれば、選択されたセルのみ選択ゲー
トがオンになり、選択されたセルがＤ型であるかＥ型で
あるか、つまり、セルのオフ／オン状態を正確に判定
し、オフ／オン状態正に対応して信号の“０”／“１”
を正確に読み出すことが可能になる。このように、通常
の書込み電圧ＶPPで動作が可能となるので、素子設計が
簡単であり、スケーリングの困難化を伴わないで済む。
【００２６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２７】図１は、本発明の第１実施例に係るＥＥＰ
ＲＯＭのメモリセルアレイの一部および周辺回路の一部
を取り出して回路接続を示している。このＥＥＰＲＯＭ
は、図１０を参照して前述したＥＥＰＲＯＭと比べて、
非書込み状態でＤ型化されたＳＩＳＯＳセルＳＴが用い
られており、書込み／読み出し制御回路１０が異なる。
即ち、メモリセルアレイの各行毎に、書込み／読み出し
制御回路１０として、行デコーダ出力が入力する選択入
力端１１と制御ゲート線（第１ワード線）との間に接続
されたＣＭＯＳトランスファゲートＴＧと、上記制御ゲ
ート線と接地電位ＶSSとの間にドレイン・ソース間が接
続され、ゲートが上記ＣＭＯＳトランスファゲートＴＧ
のＰチャネルトランジスタＰＴのゲートに接続されたリ
セット用のＥ型トランジスタＥＴと、選択入力端１１と
選択ゲート線（第２ワード線）との間にドレイン・ソー
ス間が接続され、それぞれのゲートが制御信号線１２に
共通に接続されたＤ型トランジスタＤＴとを具備してい
る。ここで、上記ＣＭＯＳトランスファゲートＴＧのＰ
チャネルトランジスタＰＴのゲートおよびＥ型トランジ
スタＥＴのゲートには前記Ｄ型トランジスタＤＴのゲー
トと同じ制御信号ｒｅａｄが入力し、上記ＣＭＯＳトラ
ンスファゲートＴＧのＮチャネルトランジスタＮＴのゲ
ートには上記制御信号ｒｅａｄとは相補的な反転制御信
号／（ｒｅａｄ）が入力する。上記制御信号ｒｅａｄ
は、読み出し動作時には読み出し用の“Ｈ”レベル（通
常、ＶCC電圧）、それ以外では“Ｌ”レベル（０Ｖ）に
なり、上記反転制御信号／（ｒｅａｄ）は、読み出し動
作時には“Ｌ”レベル（０Ｖ）、それ以外では書込み用
の“Ｈ”レベル（通常、ＶPP電圧）になる。なお、図１
において、図１０中と同じ部分には同じ符号を付してい
る。次に、上記構成のＥＥＰＲＯＭにおいては、書込み
／読み出し動作に応じて例えば表２に示すように電圧が
印加される。
ＲＯＭのメモリセルアレイの一部および周辺回路の一部
を取り出して回路接続を示している。このＥＥＰＲＯＭ
は、図１０を参照して前述したＥＥＰＲＯＭと比べて、
非書込み状態でＤ型化されたＳＩＳＯＳセルＳＴが用い
られており、書込み／読み出し制御回路１０が異なる。
即ち、メモリセルアレイの各行毎に、書込み／読み出し
制御回路１０として、行デコーダ出力が入力する選択入
力端１１と制御ゲート線（第１ワード線）との間に接続
されたＣＭＯＳトランスファゲートＴＧと、上記制御ゲ
ート線と接地電位ＶSSとの間にドレイン・ソース間が接
続され、ゲートが上記ＣＭＯＳトランスファゲートＴＧ
のＰチャネルトランジスタＰＴのゲートに接続されたリ
セット用のＥ型トランジスタＥＴと、選択入力端１１と
選択ゲート線（第２ワード線）との間にドレイン・ソー
ス間が接続され、それぞれのゲートが制御信号線１２に
共通に接続されたＤ型トランジスタＤＴとを具備してい
る。ここで、上記ＣＭＯＳトランスファゲートＴＧのＰ
チャネルトランジスタＰＴのゲートおよびＥ型トランジ
スタＥＴのゲートには前記Ｄ型トランジスタＤＴのゲー
トと同じ制御信号ｒｅａｄが入力し、上記ＣＭＯＳトラ
ンスファゲートＴＧのＮチャネルトランジスタＮＴのゲ
ートには上記制御信号ｒｅａｄとは相補的な反転制御信
号／（ｒｅａｄ）が入力する。上記制御信号ｒｅａｄ
は、読み出し動作時には読み出し用の“Ｈ”レベル（通
常、ＶCC電圧）、それ以外では“Ｌ”レベル（０Ｖ）に
なり、上記反転制御信号／（ｒｅａｄ）は、読み出し動
作時には“Ｌ”レベル（０Ｖ）、それ以外では書込み用
の“Ｈ”レベル（通常、ＶPP電圧）になる。なお、図１
において、図１０中と同じ部分には同じ符号を付してい
る。次に、上記構成のＥＥＰＲＯＭにおいては、書込み
／読み出し動作に応じて例えば表２に示すように電圧が
印加される。
【００２８】
【表２】
【００２９】即ち、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、行デコーダにより選択された行の選択入力端１１に
書込み電圧ＶPPが印加される。この時、選択された行の
ＣＭＯＳトランスファゲートＴＧはオン状態、Ｅ型トラ
ンジスタＥＴはオフ状態になっているので、書込み電圧
ＶPPが上記ＣＭＯＳトランスファゲートＴＧを経て選択
された行のセルの制御ゲートに印加される。また、この
時、Ｄ型トランジスタＤＴのゲートには“Ｌ”レベルの
制御信号ｒｅａｄが印加されており、選択された行のセ
ルの選択ゲートにはＤ型トランジスタＤＴを通して約
１．５Ｖが伝わる。なお、列デコーダにより選択された
列のセルのドレインには、電源電圧ＶCCがセンスライン
から列選択ゲートＣＳN およびビット線ＢＬN を経て印
加される。
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、行デコーダにより選択された行の選択入力端１１に
書込み電圧ＶPPが印加される。この時、選択された行の
ＣＭＯＳトランスファゲートＴＧはオン状態、Ｅ型トラ
ンジスタＥＴはオフ状態になっているので、書込み電圧
ＶPPが上記ＣＭＯＳトランスファゲートＴＧを経て選択
された行のセルの制御ゲートに印加される。また、この
時、Ｄ型トランジスタＤＴのゲートには“Ｌ”レベルの
制御信号ｒｅａｄが印加されており、選択された行のセ
ルの選択ゲートにはＤ型トランジスタＤＴを通して約
１．５Ｖが伝わる。なお、列デコーダにより選択された
列のセルのドレインには、電源電圧ＶCCがセンスライン
から列選択ゲートＣＳN およびビット線ＢＬN を経て印
加される。
【００３０】この際、非選択行の選択入力端１１には０
Ｖが印加され、非選択行の制御ゲート線（ｘ0 以外）、
選択ゲート線（ｚ0 以外）には０Ｖが印加され、非選択
列の列選択ゲート（ＣＳN 以外）およびビット線（ＢＬ
N 以外）に接続されているドレインには電圧が印加され
ない。従って、選択されたＳＩＳＯＳセルＭＣ0Nに書込
みが行われ、それ以外の選択されていないＳＩＳＯＳセ
ルには書込みが行われない。
Ｖが印加され、非選択行の制御ゲート線（ｘ0 以外）、
選択ゲート線（ｚ0 以外）には０Ｖが印加され、非選択
列の列選択ゲート（ＣＳN 以外）およびビット線（ＢＬ
N 以外）に接続されているドレインには電圧が印加され
ない。従って、選択されたＳＩＳＯＳセルＭＣ0Nに書込
みが行われ、それ以外の選択されていないＳＩＳＯＳセ
ルには書込みが行われない。
【００３１】また、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、選択された行の選択入力端１１に電源電圧ＶCCが
印加される。この時、選択された行のＣＭＯＳトランス
ファゲートＴＧはオフ状態、Ｅ型トランジスタＥＴはオ
ン状態になっているので、選択された行のセルの制御ゲ
ートは接地電位が印加される。また、この時、Ｄ型トラ
ンジスタＤＴのゲートには読み出し用“Ｈ”レベルの制
御信号ｒｅａｄが印加されており、選択された行のセル
の選択ゲートにはＤ型トランジスタＤＴを通して電源電
圧ＶCCが伝わる。なお、セルのドレインには、センスラ
インの読み出し電圧（約１Ｖ）が列選択ゲートＣＳN お
よびビット線ＢＬN を経て印加される。
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、選択された行の選択入力端１１に電源電圧ＶCCが
印加される。この時、選択された行のＣＭＯＳトランス
ファゲートＴＧはオフ状態、Ｅ型トランジスタＥＴはオ
ン状態になっているので、選択された行のセルの制御ゲ
ートは接地電位が印加される。また、この時、Ｄ型トラ
ンジスタＤＴのゲートには読み出し用“Ｈ”レベルの制
御信号ｒｅａｄが印加されており、選択された行のセル
の選択ゲートにはＤ型トランジスタＤＴを通して電源電
圧ＶCCが伝わる。なお、セルのドレインには、センスラ
インの読み出し電圧（約１Ｖ）が列選択ゲートＣＳN お
よびビット線ＢＬN を経て印加される。
【００３２】この際、非選択行の選択入力端１１には０
Ｖが印加され、非選択行の制御ゲート線（ｘ0 以外）、
選択ゲート線（ｚ0 以外）には０Ｖが印加され、非選択
列の列選択ゲート（ＣＳN 以外）およびビット線（ＢＬ
N 以外）に接続されているドレインには電圧が印加され
ない。従って、選択されたＳＩＳＯＳセルＭＣ0Nから読
み出しが行われ、それ以外の選択されていないＳＩＳＯ
Ｓセルからは読み出しが行われない。
Ｖが印加され、非選択行の制御ゲート線（ｘ0 以外）、
選択ゲート線（ｚ0 以外）には０Ｖが印加され、非選択
列の列選択ゲート（ＣＳN 以外）およびビット線（ＢＬ
N 以外）に接続されているドレインには電圧が印加され
ない。従って、選択されたＳＩＳＯＳセルＭＣ0Nから読
み出しが行われ、それ以外の選択されていないＳＩＳＯ
Ｓセルからは読み出しが行われない。
【００３３】上記第１実施例のＥＥＰＲＯＭにおいて
は、Ｄ型化されたＳＩＳＯＳセルＳＴが用いられてお
り、非書込み状態のセルは制御ゲートからみた閾値が負
になっているが、セルの読み出し／書込みに対応して制
御信号レベルを制御することにより、選択行の選択入力
端１１の入力電圧が所望の電圧となるように制御されて
選択行のセルの制御ゲート、選択ゲートに印加され、安
定した書込み／読み出し動作が可能になる。即ち、セル
の書込み電圧ＶPPが１２．５Ｖ程度であっても、制御ゲ
ートに書込み電圧ＶPP、選択ゲートにＤ型トランジスタ
ＤＴの閾値電圧を印加してセルをＥ型化することができ
るので、読み出しの基準電圧を接地電位とすれば、セル
の閾値ＶTHのマージンが読み出しの基準電圧０Ｖに対し
て十分になる。従って、セルの読み出しに際して、選択
ゲートに電源電圧ＶCC、制御ゲートに接地電位を印加す
れば、選択行のセルのみ選択ゲートがオンになり、選択
されたセルがＤ型であるかＥ型であるか、つまり、セル
のオフ／オン状態を正確に判定し、オフ／オン状態に対
応して信号の“０”／“１”を正確に読み出すことが可
能になる。
は、Ｄ型化されたＳＩＳＯＳセルＳＴが用いられてお
り、非書込み状態のセルは制御ゲートからみた閾値が負
になっているが、セルの読み出し／書込みに対応して制
御信号レベルを制御することにより、選択行の選択入力
端１１の入力電圧が所望の電圧となるように制御されて
選択行のセルの制御ゲート、選択ゲートに印加され、安
定した書込み／読み出し動作が可能になる。即ち、セル
の書込み電圧ＶPPが１２．５Ｖ程度であっても、制御ゲ
ートに書込み電圧ＶPP、選択ゲートにＤ型トランジスタ
ＤＴの閾値電圧を印加してセルをＥ型化することができ
るので、読み出しの基準電圧を接地電位とすれば、セル
の閾値ＶTHのマージンが読み出しの基準電圧０Ｖに対し
て十分になる。従って、セルの読み出しに際して、選択
ゲートに電源電圧ＶCC、制御ゲートに接地電位を印加す
れば、選択行のセルのみ選択ゲートがオンになり、選択
されたセルがＤ型であるかＥ型であるか、つまり、セル
のオフ／オン状態を正確に判定し、オフ／オン状態に対
応して信号の“０”／“１”を正確に読み出すことが可
能になる。
【００３４】このように、通常の書込み電圧ＶPP（従来
の４Ｍ−ＥＥＰＲＯＭの書込み電圧ＶPPと同じく１２．
５Ｖ）で動作が可能となるので、素子設計が簡単であ
り、スケーリングの困難化を伴わないという意味におい
ても非常に有効である。
の４Ｍ−ＥＥＰＲＯＭの書込み電圧ＶPPと同じく１２．
５Ｖ）で動作が可能となるので、素子設計が簡単であ
り、スケーリングの困難化を伴わないという意味におい
ても非常に有効である。
【００３５】また、上記第１実施例のＥＥＰＲＯＭによ
れば、全てのセルが選択か非選択かのいずれかの状態に
あり、かつ、非選択のセルの制御ゲート、選択ゲートは
０Ｖが印加され、安定した回路動作が可能になる。そし
て、書込みの中間電位を発生する特別な回路を必要とす
ることなく、セル周辺回路の簡易化を図ることが可能に
なる。
れば、全てのセルが選択か非選択かのいずれかの状態に
あり、かつ、非選択のセルの制御ゲート、選択ゲートは
０Ｖが印加され、安定した回路動作が可能になる。そし
て、書込みの中間電位を発生する特別な回路を必要とす
ることなく、セル周辺回路の簡易化を図ることが可能に
なる。
【００３６】なお、ＳＩＳＯＳセルＳＴを非書込み状態
でＤ型化したことに対応して制御ゲート、選択ゲートに
対する電圧印加のロジックが若干複雑になり、書込み／
読み出し制御回路１０用のＭＯＳトランジスタを必要と
するので、行デコーダのパターンが若干複雑になる。し
かし、上記した書込み／読み出し制御回路１０に使用さ
れている程度の数のＭＯＳトランジスタは、パターン化
が容易であり、メモリセルのピッチを制約することはな
い。換言すれば、メモリセルのサイズに合わせた行デコ
ーダの設計が可能になる。
でＤ型化したことに対応して制御ゲート、選択ゲートに
対する電圧印加のロジックが若干複雑になり、書込み／
読み出し制御回路１０用のＭＯＳトランジスタを必要と
するので、行デコーダのパターンが若干複雑になる。し
かし、上記した書込み／読み出し制御回路１０に使用さ
れている程度の数のＭＯＳトランジスタは、パターン化
が容易であり、メモリセルのピッチを制約することはな
い。換言すれば、メモリセルのサイズに合わせた行デコ
ーダの設計が可能になる。
【００３７】図２は、本発明の第２実施例に係るＥＥＰ
ＲＯＭのメモリセルアレイの一部およびセル周辺回路の
一部を取り出して回路接続を示している。このＥＥＰＲ
ＯＭは、図１を参照して前述したＥＥＰＲＯＭと比べ
て、各行のＣＭＯＳトランスファゲートＴＧ・リセット
用のＥ型トランジスタＥＴが省略され、各行の制御ゲー
ト線（第１ワード線）ｘ0 〜ｘM はセル周辺回路に各行
共通に存在する書込み／読み出し電圧切り換え回路２０
の出力端に接続されている（選択入力端１１から分離さ
れている）点が異なり、その他は同じであるので図１中
と同一符号を付している。
ＲＯＭのメモリセルアレイの一部およびセル周辺回路の
一部を取り出して回路接続を示している。このＥＥＰＲ
ＯＭは、図１を参照して前述したＥＥＰＲＯＭと比べ
て、各行のＣＭＯＳトランスファゲートＴＧ・リセット
用のＥ型トランジスタＥＴが省略され、各行の制御ゲー
ト線（第１ワード線）ｘ0 〜ｘM はセル周辺回路に各行
共通に存在する書込み／読み出し電圧切り換え回路２０
の出力端に接続されている（選択入力端１１から分離さ
れている）点が異なり、その他は同じであるので図１中
と同一符号を付している。
【００３８】上記書込み／読み出し電圧切り換え回路２
０は、ＶCC系の信号をＶPP系にレベルシフトするもので
あり、書込みイネーブル信号／（ＷＥ）が一端に入力
し、ゲートに電源電圧ＶCCが印加されるＥ型のＮチャネ
ルトランジスタ２１と、ＶPP電圧端子と上記Ｎチャネル
トランジスタ２１の他端との間に接続されたＥ型のＰチ
ャネルトランジスタ２２と、このＰチャネルトランジス
タ２２のドレインにゲートが接続され、ソースがＶPP電
圧端子に接続されたＰチャネルトランジスタ２３と、こ
のＰチャネルトランジスタ２３のドレインと接地電位と
の間にドレイン・ソース間が接続され、ゲートに前記信
号／（ＷＥ）が入力するＮチャネルトランジスタ２４と
からなり、上記Ｐチャネルトランジスタ２３とＮチャネ
ルトランジスタ２４とのドレイン相互接続点が出力端と
なる。
０は、ＶCC系の信号をＶPP系にレベルシフトするもので
あり、書込みイネーブル信号／（ＷＥ）が一端に入力
し、ゲートに電源電圧ＶCCが印加されるＥ型のＮチャネ
ルトランジスタ２１と、ＶPP電圧端子と上記Ｎチャネル
トランジスタ２１の他端との間に接続されたＥ型のＰチ
ャネルトランジスタ２２と、このＰチャネルトランジス
タ２２のドレインにゲートが接続され、ソースがＶPP電
圧端子に接続されたＰチャネルトランジスタ２３と、こ
のＰチャネルトランジスタ２３のドレインと接地電位と
の間にドレイン・ソース間が接続され、ゲートに前記信
号／（ＷＥ）が入力するＮチャネルトランジスタ２４と
からなり、上記Ｐチャネルトランジスタ２３とＮチャネ
ルトランジスタ２４とのドレイン相互接続点が出力端と
なる。
【００３９】ここで、書込み／読み出し電圧切り換え回
路２０の動作を説明しておく。いま、信号／（ＷＥ）が
非活性（本例では“Ｈ”レベル）状態の時は、Ｎチャネ
ルトランジスタ２４がオンし、出力端が放電されて０Ｖ
になる。これに対して、信号／（ＷＥ）が活性（本例で
は“Ｌ”レベル）化すると、Ｐチャネルトランジスタ２
２およびＮチャネルトランジスタ２１を介して高電位Ｖ
PPから電流が流れ出す。この電流により、Ｐチャネルト
ランジスタ２３のゲート電位が上昇し、これがＶPP−Ｖ
thp （Ｖthp はＰチャネルトランジスタの閾値電圧）に
到達するまでＰチャネルトランジスタ２３がオンにな
る。このＰチャネルトランジスタ２３がオンしている
時、高電位ＶPPにより出力端が充電される。そして、出
力端の電位がＶPP−Ｖthp に到達すると、Ｐチャネルト
ランジスタ２２がオフになる。この時には、Ｐチャネル
トランジスタ２３もオフにされており、高電位ＶPPから
の電流流出経路がなくなり、出力端からＶPP電圧が出力
する。上記図２のＥＥＰＲＯＭにおいては、書込み／読
み出しの動作モードに応じて例えば表３に示すように電
圧が印加される。
路２０の動作を説明しておく。いま、信号／（ＷＥ）が
非活性（本例では“Ｈ”レベル）状態の時は、Ｎチャネ
ルトランジスタ２４がオンし、出力端が放電されて０Ｖ
になる。これに対して、信号／（ＷＥ）が活性（本例で
は“Ｌ”レベル）化すると、Ｐチャネルトランジスタ２
２およびＮチャネルトランジスタ２１を介して高電位Ｖ
PPから電流が流れ出す。この電流により、Ｐチャネルト
ランジスタ２３のゲート電位が上昇し、これがＶPP−Ｖ
thp （Ｖthp はＰチャネルトランジスタの閾値電圧）に
到達するまでＰチャネルトランジスタ２３がオンにな
る。このＰチャネルトランジスタ２３がオンしている
時、高電位ＶPPにより出力端が充電される。そして、出
力端の電位がＶPP−Ｖthp に到達すると、Ｐチャネルト
ランジスタ２２がオフになる。この時には、Ｐチャネル
トランジスタ２３もオフにされており、高電位ＶPPから
の電流流出経路がなくなり、出力端からＶPP電圧が出力
する。上記図２のＥＥＰＲＯＭにおいては、書込み／読
み出しの動作モードに応じて例えば表３に示すように電
圧が印加される。
【００４０】
【表３】
【００４１】即ち、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、各制御ゲート線ｘ0 〜ｘM に書込み／読み出し電圧
切り換え回路２０から書込み電圧ＶPPが印加され、行デ
コーダにより選択された行の選択入力端１１に書込み電
圧ＶPPが印加される。この時、Ｄ型トランジスタＤＴの
ゲートには“Ｌ”レベルの制御信号ｒｅａｄが印加され
ており、選択された行のセルの選択ゲートにはＤ型トラ
ンジスタＤＴを通して約１．５Ｖが伝わる。なお、列デ
コーダにより選択された列のセルのドレインには、電源
電圧ＶCCがセンスラインから列選択ゲートＣＳN および
ビット線ＢＬN を経て印加される。
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、各制御ゲート線ｘ0 〜ｘM に書込み／読み出し電圧
切り換え回路２０から書込み電圧ＶPPが印加され、行デ
コーダにより選択された行の選択入力端１１に書込み電
圧ＶPPが印加される。この時、Ｄ型トランジスタＤＴの
ゲートには“Ｌ”レベルの制御信号ｒｅａｄが印加され
ており、選択された行のセルの選択ゲートにはＤ型トラ
ンジスタＤＴを通して約１．５Ｖが伝わる。なお、列デ
コーダにより選択された列のセルのドレインには、電源
電圧ＶCCがセンスラインから列選択ゲートＣＳN および
ビット線ＢＬN を経て印加される。
【００４２】この際、非選択行の制御ゲート線（ｘ0 以
外）にも書込み電圧ＶPPが印加されるが、非選択行の選
択入力端１１には０Ｖが印加されるので、この０ＶがＤ
型トランジスタＤＴを通して非選択行の選択ゲート線
（ｚ0 以外）に伝わり、非選択列の列選択ゲート（ＣＳ
N 以外）およびビット線（ＢＬN 以外）に接続されてい
るドレインには電圧が印加されない。従って、選択され
たＳＩＳＯＳセルＭＣ0Nに書込みが行われ、それ以外の
選択されていないＳＩＳＯＳセルには書込みが行われな
い。
外）にも書込み電圧ＶPPが印加されるが、非選択行の選
択入力端１１には０Ｖが印加されるので、この０ＶがＤ
型トランジスタＤＴを通して非選択行の選択ゲート線
（ｚ0 以外）に伝わり、非選択列の列選択ゲート（ＣＳ
N 以外）およびビット線（ＢＬN 以外）に接続されてい
るドレインには電圧が印加されない。従って、選択され
たＳＩＳＯＳセルＭＣ0Nに書込みが行われ、それ以外の
選択されていないＳＩＳＯＳセルには書込みが行われな
い。
【００４３】また、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、各制御ゲート線ｘ0 〜ｘM に書込み／読み出し電
圧切り換え回路２０から０Ｖが印加され、行デコーダに
より選択された行の選択入力端１１に電源電圧ＶCCが印
加される。この時、Ｄ型トランジスタＤＴのゲートには
読み出し用“Ｈ”レベルの制御信号が印加されており、
選択された行のセルの選択ゲートにはＤ型トランジスタ
ＤＴを通して電源電圧ＶCCが伝わる。なお、セルのドレ
インには、センスラインの読み出し電圧（約１Ｖ）が列
選択ゲートＣＳN およびビット線ＢＬN を経て印加され
る。
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、各制御ゲート線ｘ0 〜ｘM に書込み／読み出し電
圧切り換え回路２０から０Ｖが印加され、行デコーダに
より選択された行の選択入力端１１に電源電圧ＶCCが印
加される。この時、Ｄ型トランジスタＤＴのゲートには
読み出し用“Ｈ”レベルの制御信号が印加されており、
選択された行のセルの選択ゲートにはＤ型トランジスタ
ＤＴを通して電源電圧ＶCCが伝わる。なお、セルのドレ
インには、センスラインの読み出し電圧（約１Ｖ）が列
選択ゲートＣＳN およびビット線ＢＬN を経て印加され
る。
【００４４】この際、非選択行の制御ゲート線（ｘ0 以
外）にも０Ｖが印加されるが、非選択行の選択入力端１
１には０Ｖが印加されるので、この０ＶがＤ型トランジ
スタＤＴを通して非選択行の選択ゲート線（ｚ0 以外）
に伝わり、非選択列の列選択ゲート（ＣＳN 以外）およ
びビット線（ＢＬN 以外）に接続されているドレインに
は電圧が印加されない。従って、選択されたＳＩＳＯＳ
セルＭＣ0Nから読み出しが行われ、それ以外の選択され
ていないＳＩＳＯＳセルからは読み出しが行われない。
外）にも０Ｖが印加されるが、非選択行の選択入力端１
１には０Ｖが印加されるので、この０ＶがＤ型トランジ
スタＤＴを通して非選択行の選択ゲート線（ｚ0 以外）
に伝わり、非選択列の列選択ゲート（ＣＳN 以外）およ
びビット線（ＢＬN 以外）に接続されているドレインに
は電圧が印加されない。従って、選択されたＳＩＳＯＳ
セルＭＣ0Nから読み出しが行われ、それ以外の選択され
ていないＳＩＳＯＳセルからは読み出しが行われない。
【００４５】上記図２のＥＥＰＲＯＭにおいては、前述
した第１実施例のＥＥＰＲＯＭと同様の効果が得られる
ほか、行デコーダの回路構成が簡単になり、パターン的
に有利になる。
した第１実施例のＥＥＰＲＯＭと同様の効果が得られる
ほか、行デコーダの回路構成が簡単になり、パターン的
に有利になる。
【００４６】図３は、上記図２を参照して前述した第２
実施例のＥＥＰＲＯＭの変形例に係るメモリセルアレイ
の一部およびセル周辺回路の一部を取り出して回路接続
を示している。このＥＥＰＲＯＭは、図２を参照して前
述したＥＥＰＲＯＭと比べて、メモリセルアレイが行ア
ドレスに基ずいて複数のブロックに分けられ、前記行デ
コーダおよび書込み／読み出し電圧切り換え回路２０’
の出力は行アドレスに基ずいて選択されたブロックに対
する行選択および供給電圧切り換えを行うように構成さ
れている点が異なり、その他は同じであるので図２中と
同一符号を付している。上記図３のＥＥＰＲＯＭにおい
ては、書込み／読み出しの動作モードに応じて例えば表
４に示すように電圧が印加される。
実施例のＥＥＰＲＯＭの変形例に係るメモリセルアレイ
の一部およびセル周辺回路の一部を取り出して回路接続
を示している。このＥＥＰＲＯＭは、図２を参照して前
述したＥＥＰＲＯＭと比べて、メモリセルアレイが行ア
ドレスに基ずいて複数のブロックに分けられ、前記行デ
コーダおよび書込み／読み出し電圧切り換え回路２０’
の出力は行アドレスに基ずいて選択されたブロックに対
する行選択および供給電圧切り換えを行うように構成さ
れている点が異なり、その他は同じであるので図２中と
同一符号を付している。上記図３のＥＥＰＲＯＭにおい
ては、書込み／読み出しの動作モードに応じて例えば表
４に示すように電圧が印加される。
【００４７】
【表４】
【００４８】このＥＥＰＲＯＭの動作は、第２実施例の
ＥＥＰＲＯＭの動作に準じて行われるが、書込み時に制
御ゲートおよび選択ゲートにそれぞれ０Ｖが印加される
完全非選択のセルが非選択ブロック内に存在すると共
に、書込み時に制御ゲートに書込み電圧ＶPPが印加され
ると共に選択ゲートに０Ｖが印加される半選択状態のセ
ルが選択ブロック内に存在するようになる。
ＥＥＰＲＯＭの動作に準じて行われるが、書込み時に制
御ゲートおよび選択ゲートにそれぞれ０Ｖが印加される
完全非選択のセルが非選択ブロック内に存在すると共
に、書込み時に制御ゲートに書込み電圧ＶPPが印加され
ると共に選択ゲートに０Ｖが印加される半選択状態のセ
ルが選択ブロック内に存在するようになる。
【００４９】図４は、本発明の第３実施例に係るＥＥＰ
ＲＯＭのメモリセルアレイの一部およびセル周辺回路の
一部を取り出して回路接続を示している。このＥＥＰＲ
ＯＭは、図１を参照して前述したＥＥＰＲＯＭと比べ
て、各行毎に、選択入力端１１と選択ゲート線ｚi との
間に接続されている第１のＤ型トランジスタＤＴ１とは
別に、選択入力端１１と制御ゲート線ｘi との間に第２
のＤ型トランジスタＤＴ２が接続され、この第２のＤ型
トランジスタＤＴ２の各ゲートが第２の制御信号線４１
に共通に接続され、第１のＤ型トランジスタＤＴ１の各
ゲートが共通に接続されている第１の制御信号線１２の
制御信号ｒｅａｄに対して相補的な反転制御信号／（ｒ
ｅａｄ）が上記第２の制御信号線４１に与えられる点が
異なり、その他は同じであるので図１中と同一符号を付
している。上記図４のＥＥＰＲＯＭでは、書込み／読み
出しの動作モードに応じて例えば表５に示すように電圧
が印加される。
ＲＯＭのメモリセルアレイの一部およびセル周辺回路の
一部を取り出して回路接続を示している。このＥＥＰＲ
ＯＭは、図１を参照して前述したＥＥＰＲＯＭと比べ
て、各行毎に、選択入力端１１と選択ゲート線ｚi との
間に接続されている第１のＤ型トランジスタＤＴ１とは
別に、選択入力端１１と制御ゲート線ｘi との間に第２
のＤ型トランジスタＤＴ２が接続され、この第２のＤ型
トランジスタＤＴ２の各ゲートが第２の制御信号線４１
に共通に接続され、第１のＤ型トランジスタＤＴ１の各
ゲートが共通に接続されている第１の制御信号線１２の
制御信号ｒｅａｄに対して相補的な反転制御信号／（ｒ
ｅａｄ）が上記第２の制御信号線４１に与えられる点が
異なり、その他は同じであるので図１中と同一符号を付
している。上記図４のＥＥＰＲＯＭでは、書込み／読み
出しの動作モードに応じて例えば表５に示すように電圧
が印加される。
【００５０】
【表５】
【００５１】即ち、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、行デコーダにより選択された行の選択入力端１１に
書込み電圧ＶPP（１２．５Ｖ）が印加される。この時、
第１のＤ型トランジスタＤＴ１のゲートには“Ｌ”レベ
ルの制御信号／（ｒｅａｄ）が印加されており、選択さ
れた行のセルの選択ゲートには第１のＤ型トランジスタ
ＤＴ１を通して約１．５Ｖが伝わる。これに対して、第
２のＤ型トランジスタＤＴ２のゲートには書込み用
“Ｈ”レベル（ＶPP）の反転制御信号／（ｒｅａｄ）が
印加されており、選択された行のセルの制御ゲートには
第２のＤ型トランジスタＤＴ２を通して約１２．５Ｖが
伝わる。なお、列デコーダにより選択された列のセルの
ドレインには、電源電圧ＶCCがセンスラインから列選択
ゲートＣＳN およびビット線ＢＬN を経て印加される。
ＩＳＯＳセル（例えばＭＣ0N）に対する書込みに際して
は、行デコーダにより選択された行の選択入力端１１に
書込み電圧ＶPP（１２．５Ｖ）が印加される。この時、
第１のＤ型トランジスタＤＴ１のゲートには“Ｌ”レベ
ルの制御信号／（ｒｅａｄ）が印加されており、選択さ
れた行のセルの選択ゲートには第１のＤ型トランジスタ
ＤＴ１を通して約１．５Ｖが伝わる。これに対して、第
２のＤ型トランジスタＤＴ２のゲートには書込み用
“Ｈ”レベル（ＶPP）の反転制御信号／（ｒｅａｄ）が
印加されており、選択された行のセルの制御ゲートには
第２のＤ型トランジスタＤＴ２を通して約１２．５Ｖが
伝わる。なお、列デコーダにより選択された列のセルの
ドレインには、電源電圧ＶCCがセンスラインから列選択
ゲートＣＳN およびビット線ＢＬN を経て印加される。
【００５２】この際、非選択行の選択入力端には０Ｖが
印加されるので、非選択行の選択ゲート線（ｚ0 以外）
および制御ゲート線（ｚ0 以外）には０Ｖが印加され、
非選択列の列選択ゲート（ＣＳN 以外）およびビット線
（ＢＬN 以外）に接続されているドレインには電圧が印
加されない。従って、選択されたＳＩＳＯＳセルＭＣ0N
に書込みが行われ、それ以外の選択されていないＳＩＳ
ＯＳセルには書込みが行われない。
印加されるので、非選択行の選択ゲート線（ｚ0 以外）
および制御ゲート線（ｚ0 以外）には０Ｖが印加され、
非選択列の列選択ゲート（ＣＳN 以外）およびビット線
（ＢＬN 以外）に接続されているドレインには電圧が印
加されない。従って、選択されたＳＩＳＯＳセルＭＣ0N
に書込みが行われ、それ以外の選択されていないＳＩＳ
ＯＳセルには書込みが行われない。
【００５３】また、メモリセルアレイ内の選択されたＳ
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、行デコーダにより選択された行の選択入力端１１
に電源電圧ＶCCが印加される。この時、第１のＤ型トラ
ンジスタＤＴ１のゲートには読み出し用“Ｈ”レベル
（ＶCC）の制御信号ｒｅａｄが印加されており、選択さ
れた行のセルの選択ゲートには第１のＤ型トランジスタ
ＤＴ１を通して電源電圧ＶCCが伝わる。これに対して、
第２のＤ型トランジスタＤＴ２のゲートには“Ｌ”レベ
ルの反転制御信号／（ｒｅａｄ）が印加されており、選
択された行のセルの制御ゲートには第２のＤ型トランジ
スタＤＴ２を通して約１．５Ｖが伝わる。なお、セルの
ドレインには、センスラインの読み出し電圧（約１Ｖ）
が列選択ゲートＣＳN およびビット線ＢＬN を経て印加
される。
ＩＳＯＳセル（例えばＭＣ0N）に対する読み出しに際し
ては、行デコーダにより選択された行の選択入力端１１
に電源電圧ＶCCが印加される。この時、第１のＤ型トラ
ンジスタＤＴ１のゲートには読み出し用“Ｈ”レベル
（ＶCC）の制御信号ｒｅａｄが印加されており、選択さ
れた行のセルの選択ゲートには第１のＤ型トランジスタ
ＤＴ１を通して電源電圧ＶCCが伝わる。これに対して、
第２のＤ型トランジスタＤＴ２のゲートには“Ｌ”レベ
ルの反転制御信号／（ｒｅａｄ）が印加されており、選
択された行のセルの制御ゲートには第２のＤ型トランジ
スタＤＴ２を通して約１．５Ｖが伝わる。なお、セルの
ドレインには、センスラインの読み出し電圧（約１Ｖ）
が列選択ゲートＣＳN およびビット線ＢＬN を経て印加
される。
【００５４】この際、非選択行の選択入力端には０Ｖが
印加されるので、非選択行の選択ゲート線（ｚ0 以外）
および制御ゲート線（ｚ0 以外）には０Ｖが印加され、
非選択列の列選択ゲート（ＣＳN 以外）およびビット線
（ＢＬN 以外）に接続されているドレインには電圧が印
加されない。従って、選択されたＳＩＳＯＳセルＭＣ0N
から読み出しが行われ、それ以外の選択されていないＳ
ＩＳＯＳセルからは読み出しが行われない。
印加されるので、非選択行の選択ゲート線（ｚ0 以外）
および制御ゲート線（ｚ0 以外）には０Ｖが印加され、
非選択列の列選択ゲート（ＣＳN 以外）およびビット線
（ＢＬN 以外）に接続されているドレインには電圧が印
加されない。従って、選択されたＳＩＳＯＳセルＭＣ0N
から読み出しが行われ、それ以外の選択されていないＳ
ＩＳＯＳセルからは読み出しが行われない。
【００５５】なお、上記２個のＤ型トランジスタＤＴ
１、ＤＴ２の閾値電圧は、必ずしも同じに限られず、相
異なる値に設計してもよく、第２のＤ型トランジスタＤ
Ｔ２は、読み出しに際してゲートに“Ｌ”レベルが印加
された時に選択行のセルの制御ゲートに通常電源電圧Ｖ
CCと０Ｖとの間の中間電圧が伝わるように設計すればよ
い。
１、ＤＴ２の閾値電圧は、必ずしも同じに限られず、相
異なる値に設計してもよく、第２のＤ型トランジスタＤ
Ｔ２は、読み出しに際してゲートに“Ｌ”レベルが印加
された時に選択行のセルの制御ゲートに通常電源電圧Ｖ
CCと０Ｖとの間の中間電圧が伝わるように設計すればよ
い。
【００５６】上記図４のＥＥＰＲＯＭにおいては、読み
出し時にセルの制御ゲートに通常電源電圧ＶCC（５Ｖ）
より低い中間電位（本例では１．５Ｖ）が印加される
が、前述した第１実施例のＥＥＰＲＯＭと同様の効果が
得られる。
出し時にセルの制御ゲートに通常電源電圧ＶCC（５Ｖ）
より低い中間電位（本例では１．５Ｖ）が印加される
が、前述した第１実施例のＥＥＰＲＯＭと同様の効果が
得られる。
【００５７】図５は、上記図４のＥＥＰＲＯＭに対し
て、前記図２を参照して前述したような第２実施例のよ
うに変形したＥＥＰＲＯＭのメモリセルアレイの一部お
よびセル周辺回路の一部を取り出して回路接続を示して
いる。このＥＥＰＲＯＭは、図４を参照して前述したＥ
ＥＰＲＯＭと比べて、各行の制御ゲート線ｘ0 〜ｘM は
第２のＤ型トランジスタＤＴ２を介して各行に共通に存
在する書込み／読み出し電圧切り換え回路２０の出力端
に接続されている（各行の選択入力端１１には接続され
ていない）点が異なり、その他は同じであるので図４中
と同一符号を付している。この場合には、上記図４を参
照して前述したような第３実施例と同様の効果のほか
に、図２を参照して前述したような第２実施例と同様の
効果が得られる。
て、前記図２を参照して前述したような第２実施例のよ
うに変形したＥＥＰＲＯＭのメモリセルアレイの一部お
よびセル周辺回路の一部を取り出して回路接続を示して
いる。このＥＥＰＲＯＭは、図４を参照して前述したＥ
ＥＰＲＯＭと比べて、各行の制御ゲート線ｘ0 〜ｘM は
第２のＤ型トランジスタＤＴ２を介して各行に共通に存
在する書込み／読み出し電圧切り換え回路２０の出力端
に接続されている（各行の選択入力端１１には接続され
ていない）点が異なり、その他は同じであるので図４中
と同一符号を付している。この場合には、上記図４を参
照して前述したような第３実施例と同様の効果のほか
に、図２を参照して前述したような第２実施例と同様の
効果が得られる。
【００５８】図６は、上記図５のＥＥＰＲＯＭに対し
て、前記図３を参照して前述したような第２実施例の変
形例のように変形したＥＥＰＲＯＭのメモリセルアレイ
の一部およびセル周辺回路の一部を取り出して回路接続
を示している。このＥＥＰＲＯＭは、図４を参照して前
述したＥＥＰＲＯＭと比べて、メモリセルアレイが行ア
ドレスに基ずいて複数のブロックに分けられ、前記行デ
コーダおよび書込み／読み出し電圧切り換え回路２０’
の出力は行アドレスに基ずいて選択されたブロックに対
する行選択および供給電圧切り換えを行うように構成さ
れている点が異なり、その他は同じであるので図５中と
同一符号を付している。この場合には、上記図４を参照
して前述したような第３実施例および図２を参照して前
述したような第２実施例と同様の効果のほかに、図３を
参照して前述したような第２実施例の変形例と同様の効
果が得られる。
て、前記図３を参照して前述したような第２実施例の変
形例のように変形したＥＥＰＲＯＭのメモリセルアレイ
の一部およびセル周辺回路の一部を取り出して回路接続
を示している。このＥＥＰＲＯＭは、図４を参照して前
述したＥＥＰＲＯＭと比べて、メモリセルアレイが行ア
ドレスに基ずいて複数のブロックに分けられ、前記行デ
コーダおよび書込み／読み出し電圧切り換え回路２０’
の出力は行アドレスに基ずいて選択されたブロックに対
する行選択および供給電圧切り換えを行うように構成さ
れている点が異なり、その他は同じであるので図５中と
同一符号を付している。この場合には、上記図４を参照
して前述したような第３実施例および図２を参照して前
述したような第２実施例と同様の効果のほかに、図３を
参照して前述したような第２実施例の変形例と同様の効
果が得られる。
【００５９】なお、上記各実施例は、ＳＩＳＯＳセルが
行列状に配列されたメモリセルアレイを有するＥＥＰＲ
ＯＭを示したが、例えば１ビットのフラグ記憶に用いら
れる不揮発性メモリセルを有する半導体集積回路にも本
発明を適用することが可能である。この場合の半導体集
積回路は、ソース領域側に選択ゲートを有し、非書込み
状態でＤ型化された浮遊ゲート型メモリセルトランジス
タと、上記メモリセルトランジスタの書込み時には、そ
の制御ゲートに書込み電圧、その選択ゲートにＤ型のＮ
チャネルトランジスタの閾値電圧を印加し、読み出し時
には、その制御ゲートに０Ｖあるいは通常電源電圧ＶCC
と０Ｖとの間の中間電圧を印加し、その選択ゲートに読
み出し電圧を印加する書込み／読み出し制御回路とを具
備することを特徴とするものであり、その具体例を以下
に記す。
行列状に配列されたメモリセルアレイを有するＥＥＰＲ
ＯＭを示したが、例えば１ビットのフラグ記憶に用いら
れる不揮発性メモリセルを有する半導体集積回路にも本
発明を適用することが可能である。この場合の半導体集
積回路は、ソース領域側に選択ゲートを有し、非書込み
状態でＤ型化された浮遊ゲート型メモリセルトランジス
タと、上記メモリセルトランジスタの書込み時には、そ
の制御ゲートに書込み電圧、その選択ゲートにＤ型のＮ
チャネルトランジスタの閾値電圧を印加し、読み出し時
には、その制御ゲートに０Ｖあるいは通常電源電圧ＶCC
と０Ｖとの間の中間電圧を印加し、その選択ゲートに読
み出し電圧を印加する書込み／読み出し制御回路とを具
備することを特徴とするものであり、その具体例を以下
に記す。
【００６０】（１） 図１に示したように、書込み／読
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する書込み
／読み出し制御入力端（図１中の選択入力端１１、行デ
コーダ出力端に相当する。）と前記メモリセルトランジ
スタの選択ゲートとの間にドレイン・ソース間が接続さ
れ、書込み時／読み出し時に対応して“Ｌ”レベル／読
み出し用“Ｈ”レベルがゲートに印加されるＤ型のＮチ
ャネルトランジスタと、上記書込み／読み出し制御入力
端と上記メモリセルトランジスタの制御ゲートとの間に
接続され、書込み時／読み出し時に対応してオン／オフ
状態に制御されるＣＭＯＳトランスファゲートと、上記
制御ゲートと接地電位との間にドレイン・ソース間が接
続され、書込み時／読み出し時に対応してオフ／オン状
態に制御されるＥ型のＮチャネルトランジスタとを具備
すれば、図１を参照して前述したような効果の大部分が
得られる。
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する書込み
／読み出し制御入力端（図１中の選択入力端１１、行デ
コーダ出力端に相当する。）と前記メモリセルトランジ
スタの選択ゲートとの間にドレイン・ソース間が接続さ
れ、書込み時／読み出し時に対応して“Ｌ”レベル／読
み出し用“Ｈ”レベルがゲートに印加されるＤ型のＮチ
ャネルトランジスタと、上記書込み／読み出し制御入力
端と上記メモリセルトランジスタの制御ゲートとの間に
接続され、書込み時／読み出し時に対応してオン／オフ
状態に制御されるＣＭＯＳトランスファゲートと、上記
制御ゲートと接地電位との間にドレイン・ソース間が接
続され、書込み時／読み出し時に対応してオフ／オン状
態に制御されるＥ型のＮチャネルトランジスタとを具備
すれば、図１を参照して前述したような効果の大部分が
得られる。
【００６１】（２） 図２に示したように、書込み／読
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する第１の
書込み／読み出し制御入力端（図１中の選択入力端１
１、行デコーダ出力端に相当する。）とメモリセルトラ
ンジスタの選択ゲートとの間にドレイン・ソース間が接
続され、書込み時／読み出し時に対応して“Ｌ”レベル
／読み出し用“Ｈ”レベルがゲートに印加されるＤ型の
Ｎチャネルトランジスタを有し、前記メモリセルトラン
ジスタの制御ゲートを書込み時／読み出し時に対応して
書込み電圧ＶPP／０Ｖあるいは電源電圧ＶCCと０Ｖとの
間の中間電圧が入力する第２の書込み／読み出し制御入
力端（図２中の書込み／読み出し電圧切り換え回路２０
の出力端に相当する。）に接続すれば、図２を参照して
前述したような効果の大部分が得られる。
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する第１の
書込み／読み出し制御入力端（図１中の選択入力端１
１、行デコーダ出力端に相当する。）とメモリセルトラ
ンジスタの選択ゲートとの間にドレイン・ソース間が接
続され、書込み時／読み出し時に対応して“Ｌ”レベル
／読み出し用“Ｈ”レベルがゲートに印加されるＤ型の
Ｎチャネルトランジスタを有し、前記メモリセルトラン
ジスタの制御ゲートを書込み時／読み出し時に対応して
書込み電圧ＶPP／０Ｖあるいは電源電圧ＶCCと０Ｖとの
間の中間電圧が入力する第２の書込み／読み出し制御入
力端（図２中の書込み／読み出し電圧切り換え回路２０
の出力端に相当する。）に接続すれば、図２を参照して
前述したような効果の大部分が得られる。
【００６２】（３） 図４に示したように、書込み／読
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する書込み
／読み出し制御入力端（図１中の選択入力端１１、行デ
コーダ出力端に相当する。）とメモリセルトランジスタ
の選択ゲートとの間にドレイン・ソース間が接続され、
書込み時／読み出し時に対応して“Ｌ”レベル／読み出
し用“Ｈ”レベルがゲートに印加されるＤ型の第１のＮ
チャネルトランジスタと、上記書込み／読み出し制御入
力端とメモリセルトランジスタの制御ゲートとの間にド
レイン・ソース間が接続され、書込み時／読み出し時に
対応して書込み用“Ｈ”レベル／“Ｌ”レベルがゲート
に印加されるＤ型の第２のＮチャネルトランジスタとを
具備すれば、図４を参照して前述したような効果の大部
分が得られる。
み出し制御回路として、書込み時／読み出し時に対応し
て書込み電圧ＶPP／通常電源電圧ＶCCが入力する書込み
／読み出し制御入力端（図１中の選択入力端１１、行デ
コーダ出力端に相当する。）とメモリセルトランジスタ
の選択ゲートとの間にドレイン・ソース間が接続され、
書込み時／読み出し時に対応して“Ｌ”レベル／読み出
し用“Ｈ”レベルがゲートに印加されるＤ型の第１のＮ
チャネルトランジスタと、上記書込み／読み出し制御入
力端とメモリセルトランジスタの制御ゲートとの間にド
レイン・ソース間が接続され、書込み時／読み出し時に
対応して書込み用“Ｈ”レベル／“Ｌ”レベルがゲート
に印加されるＤ型の第２のＮチャネルトランジスタとを
具備すれば、図４を参照して前述したような効果の大部
分が得られる。
【００６３】
【発明の効果】上述したように本発明の半導体集積回路
によれば、不揮発性メモリセルの書込み電圧ＶPPとして
通常の１２．５Ｖ程度を使用した場合でも、安定した書
込み／読み出し動作が可能になり、素子設計が簡単であ
り、スケーリングの困難化を伴わないなどの効果が得ら
れる。
によれば、不揮発性メモリセルの書込み電圧ＶPPとして
通常の１２．５Ｖ程度を使用した場合でも、安定した書
込み／読み出し動作が可能になり、素子設計が簡単であ
り、スケーリングの困難化を伴わないなどの効果が得ら
れる。
【図１】本発明の半導体集積回路の第１実施例に係るＥ
ＥＰＲＯＭのメモリセルアレイの一部およびセル周辺回
路の一部を示す回路図。
ＥＰＲＯＭのメモリセルアレイの一部およびセル周辺回
路の一部を示す回路図。
【図２】本発明の第２実施例に係るＥＥＰＲＯＭのメモ
リセルアレイの一部およびセル周辺回路の一部を示す回
路図。
リセルアレイの一部およびセル周辺回路の一部を示す回
路図。
【図３】図２のＥＥＰＲＯＭの変形例に係るメモリセル
アレイの一部およびセル周辺回路の一部を示す回路図。
アレイの一部およびセル周辺回路の一部を示す回路図。
【図４】本発明の第３実施例に係るＥＥＰＲＯＭのメモ
リセルアレイの一部およびセル周辺回路の一部を示す回
路図。
リセルアレイの一部およびセル周辺回路の一部を示す回
路図。
【図５】図４のＥＥＰＲＯＭの変形例に係るメモリセル
アレイの一部およびセル周辺回路の一部を示す回路図。
アレイの一部およびセル周辺回路の一部を示す回路図。
【図６】図５のＥＥＰＲＯＭの変形例に係るメモリセル
アレイの一部およびセル周辺回路の一部を示す回路図。
アレイの一部およびセル周辺回路の一部を示す回路図。
【図７】従来のＳＩＳＯＳセルを示す断面図。
【図８】図７のＳＩＳＯＳセルのアレイの一部およびセ
ル周辺回路の一部を示す回路図。
ル周辺回路の一部を示す回路図。
【図９】図８のメモリセルアレイを用いた従来のＥＥＰ
ＲＯＭを示すブロック回路図。
ＲＯＭを示すブロック回路図。
【図１０】現在提案されているＥＥＰＲＯＭのメモリセ
ルアレイの一部およびセル周辺回路の一部を示す回路
図。
ルアレイの一部およびセル周辺回路の一部を示す回路
図。
ＳＴ…ＳＩＳＯＳセル、１１…選択入力端、１２、４１
…制御信号線、２０、２０’…書込み／読み出し電圧切
り換え回路、９４…行デコーダ、９６…列デコーダ、９
７…メモリセルアレイ、ＭＣ00〜ＭＣMN…ＳＩＳＯＳセ
ル、ｘ0 〜ｘM…制御ゲート線、ｚ0 〜ｚM …選択ゲー
ト線、ｚ…制御信号線、ＢＬ0 〜ＢＬN…ビット線、Ｃ
Ｓ0 〜ＣＳN …列選択ゲート、ｙ0 〜ｙN …列選択制御
線、Ｄ0〜Ｄ7 …データ線（センスライン）、ＤＴ、Ｄ
Ｔ１、ＤＴ２…Ｄ型トランジスタ、ＥＴ…Ｅ型トランジ
スタ、ＴＧ…ＣＭＯＳトランスファゲート。
…制御信号線、２０、２０’…書込み／読み出し電圧切
り換え回路、９４…行デコーダ、９６…列デコーダ、９
７…メモリセルアレイ、ＭＣ00〜ＭＣMN…ＳＩＳＯＳセ
ル、ｘ0 〜ｘM…制御ゲート線、ｚ0 〜ｚM …選択ゲー
ト線、ｚ…制御信号線、ＢＬ0 〜ＢＬN…ビット線、Ｃ
Ｓ0 〜ＣＳN …列選択ゲート、ｙ0 〜ｙN …列選択制御
線、Ｄ0〜Ｄ7 …データ線（センスライン）、ＤＴ、Ｄ
Ｔ１、ＤＴ２…Ｄ型トランジスタ、ＥＴ…Ｅ型トランジ
スタ、ＴＧ…ＣＭＯＳトランスファゲート。
Claims (11)
- 【請求項１】 ソース領域側に選択ゲートを有する浮遊
ゲート型メモリセルトランジスタが行列状に配列された
メモリセルアレイと、 書込み時には、選択された行のセルの制御ゲートおよび
選択ゲートに各対応して、書込み電圧およびディプレッ
ション型のＮチャネルトランジスタの閾値電圧を印加
し、読み出し時には、選択された行のセルの制御ゲート
および選択ゲートに各対応して、０Ｖあるいは５Ｖと０
Ｖとの間の中間電圧および読み出し電圧を印加する書込
み／読み出し制御回路を具備することを特徴とする半導
体集積回路。 - 【請求項２】 前記書込み／読み出し制御回路は、前記
メモリセルアレイの各行毎に、行デコーダ出力が入力す
る選択入力端と選択ゲート線との間にドレイン・ソース
間が接続され、書込み時／読み出し時に対応して“Ｌ”
レベル／読み出し用“Ｈ”レベルがゲートに印加される
ディプレッション型のＮチャネルトランジスタと、上記
選択入力端と制御ゲート線との間に接続され、書込み時
／読み出し時に対応してオン／オフ状態に制御されるＣ
ＭＯＳトランスファゲートと、上記制御ゲート線と接地
電位との間にドレイン・ソース間が接続され、書込み時
／読み出し時に対応してオフ／オン状態に制御されるエ
ンハンスメント型のＮチャネルトランジスタとを具備す
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記書込み／読み出し制御回路は、前記
メモリセルアレイの各行毎に、行デコーダ出力が入力す
る選択入力端と選択ゲート線との間にドレイン・ソース
間が接続され、書込み時／読み出し時に対応して“Ｌ”
レベル／読み出し用“Ｈ”レベルがゲートに印加される
ディプレッション型のＮチャネルトランジスタを有し、
前記メモリセルアレイの各行の制御ゲート線は書込み時
／読み出し時に対応して書込み電圧／０Ｖあるいは５Ｖ
と０Ｖとの間の中間電圧を出力する書込み／読み出し電
圧切り換え回路の出力端に接続されていることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項４】 前記メモリセルアレイは行アドレスに基
ずいて複数のブロックに分けられ、前記行デコーダおよ
び前記書込み／読み出し電圧切り換え回路の出力は行ア
ドレスに基ずいて選択されたブロックにデコーダ出力お
よび電圧供給を行うことを特徴とする請求項３記載の半
導体集積回路。 - 【請求項５】 前記書込み／読み出し制御回路は、前記
メモリセルアレイの各行毎に、行デコーダ出力が入力す
る選択入力端と選択ゲート線との間にドレイン・ソース
間が接続され、書込み時／読み出し時に対応して“Ｌ”
レベル／読み出し用“Ｈ”レベルがゲートに印加される
ディプレッション型の第１のＮチャネルトランジスタ
と、上記選択入力端と制御ゲート線との間にドレイン・
ソース間が接続され、書込み時／読み出し時に対応して
書込み用“Ｈ”レベル／“Ｌ”レベルがゲートに印加さ
れるディプレッション型の第２のＮチャネルトランジス
タとを具備することを特徴とする請求項１記載の半導体
集積回路。 - 【請求項６】 前記書込み／読み出し制御回路は、前記
メモリセルアレイの各行毎に、行デコーダ出力が入力す
る選択入力端と選択ゲート線との間にドレイン・ソース
間が接続され、書込み時／読み出し時に対応して“Ｌ”
レベル／読み出し用“Ｈ”レベルがゲートに印加される
ディプレッション型のＮチャネルトランジスタを有し、
書込み時／読み出し時に対応して書込み電圧／０Ｖある
いは５Ｖと０Ｖとの間の中間電圧を出力する書込み／読
み出し電圧切り換え回路の出力端と制御ゲート線との間
にドレイン・ソース間が接続され、書込み時／読み出し
時に対応して書込み用“Ｈ”レベル／“Ｌ”レベルがゲ
ートに印加されるディプレッション型の第２のＮチャネ
ルトランジスタとを具備することを特徴とする請求項１
記載の半導体集積回路。 - 【請求項７】 前記メモリセルアレイは行アドレスに基
ずいて複数のブロックに分けられ、前記行デコーダおよ
び前記書込み／読み出し電圧切り換え回路の出力は行ア
ドレスに基ずいて選択されたブロックにデコーダ出力お
よび電圧供給を行うことを特徴とする請求項６記載の半
導体集積回路。 - 【請求項８】 ソース領域側に選択ゲートを有し、非書
込み状態でディプレッション型化された浮遊ゲート型メ
モリセルトランジスタと、 上記メモリセルトランジスタの書込み時には、その制御
ゲートに書込み電圧、その選択ゲートにディプレッショ
ン型のＮチャネルトランジスタの閾値電圧を印加し、読
み出し時には、その制御ゲートに０Ｖあるいは５Ｖと０
Ｖとの間の中間電圧を印加し、その選択ゲートに読み出
し電圧を印加する書込み／読み出し制御回路とを具備す
ることを特徴とする半導体集積回路。 - 【請求項９】 前記書込み／読み出し制御回路は、書込
み時／読み出し時に対応して書込み電圧／通常電源電圧
が入力する書込み／読み出し制御入力端と前記メモリセ
ルトランジスタの選択ゲートとの間にドレイン・ソース
間が接続され、書込み時／読み出し時に対応して“Ｌ”
レベル／読み出し用“Ｈ”レベルがゲートに印加される
ディプレッション型のＮチャネルトランジスタと、上記
書込み／読み出し制御入力端と上記メモリセルトランジ
スタの制御ゲートとの間に接続され、書込み時／読み出
し時に対応してオン／オフ状態に制御されるＣＭＯＳト
ランスファゲートと、上記制御ゲートと接地電位との間
にドレイン・ソース間が接続され、書込み時／読み出し
時に対応してオフ／オン状態に制御されるエンハンスメ
ント型のＮチャネルトランジスタとを具備することを特
徴とする請求項８記載の半導体集積回路。 - 【請求項１０】 前記書込み／読み出し制御回路は、書
込み時／読み出し時に対応して書込み電圧／通常電源電
圧が入力する第１の書込み／読み出し制御入力端と前記
メモリセルトランジスタの選択ゲートとの間にドレイン
・ソース間が接続され、書込み時／読み出し時に対応し
て“Ｌ”レベル／読み出し用“Ｈ”レベルがゲートに印
加されるディプレッション型のＮチャネルトランジスタ
を有し、前記メモリセルトランジスタの制御ゲートは書
込み時／読み出し時に対応して書込み電圧／０Ｖあるい
は５Ｖと０Ｖとの間の中間電圧が入力する第２の書込み
／読み出し制御入力端に接続されることを特徴とする請
求項８記載の半導体集積回路。 - 【請求項１１】 前記書込み／読み出し制御回路は、書
込み時／読み出し時に対応して書込み電圧／通常電源電
圧が入力する第１の書込み／読み出し制御入力端と前記
メモリセルトランジスタの選択ゲートとの間にドレイン
・ソース間が接続され、書込み時／読み出し時に対応し
て“Ｌ”レベル／読み出し用“Ｈ”レベルがゲートに印
加されるディプレッション型の第１のＮチャネルトラン
ジスタと、上記書込み／読み出し電圧切り換え回路と前
記メモリセルトランジスタの制御ゲートとの間にドレイ
ン・ソース間が接続され、書込み時／読み出し時に対応
して書込み用“Ｈ”レベル／“Ｌ”レベルがゲートに印
加されるディプレッション型の第２のＮチャネルトラン
ジスタとを具備する特徴とする請求項８記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212792A JPH05266678A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212792A JPH05266678A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266678A true JPH05266678A (ja) | 1993-10-15 |
Family
ID=13191098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212792A Pending JPH05266678A (ja) | 1992-03-18 | 1992-03-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266678A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809365B2 (en) | 2000-10-30 | 2004-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US7139193B2 (en) | 2003-02-21 | 2006-11-21 | Seiko Epson Corporation | Non-volatile memory with two adjacent memory cells sharing same word line |
| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2012109588A (ja) * | 2002-07-15 | 2012-06-07 | Infineon Technologies Ag | 電界効果トランジスタ、その使用、およびその製造方法 |
-
1992
- 1992-03-18 JP JP6212792A patent/JPH05266678A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809365B2 (en) | 2000-10-30 | 2004-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| KR100461486B1 (ko) * | 2000-10-30 | 2004-12-16 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 장치 |
| US7335937B2 (en) | 2000-10-30 | 2008-02-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US8513726B2 (en) | 2000-10-30 | 2013-08-20 | Kabushiki Kaisha Toshiba | EEPROM with increased reading speed |
| JP2012109588A (ja) * | 2002-07-15 | 2012-06-07 | Infineon Technologies Ag | 電界効果トランジスタ、その使用、およびその製造方法 |
| US7139193B2 (en) | 2003-02-21 | 2006-11-21 | Seiko Epson Corporation | Non-volatile memory with two adjacent memory cells sharing same word line |
| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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