JPH10320985A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10320985A JPH10320985A JP12999997A JP12999997A JPH10320985A JP H10320985 A JPH10320985 A JP H10320985A JP 12999997 A JP12999997 A JP 12999997A JP 12999997 A JP12999997 A JP 12999997A JP H10320985 A JPH10320985 A JP H10320985A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、ノイズ等
の影響による誤書き込みの発生を防止し、書き込み動作
を安定させる。 【解決手段】 書き込み回路ＬＡ０〜ＬＡ３は，書き込
み電圧を電源電圧とし、書き込み回路ＬＡ０〜ＬＡ３の
出力は、対応したビット線にトランスファゲートを介し
て接続して構成される。書き込み期間中にトランスファ
ゲートを介して“０”を書き込む場合は書き込み電圧Ｖ
Ｈが、“１”を書き込む場合は０Ｖがビット線に印加さ
れ、何れの場合においても、ビット線がフローティング
状態になることがないため、書き込み電流が非常に小さ
い（たとえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き
込みを行うメモリセルを書き込む場合でも、ノイズ等で
ビット線電位が上昇することがなく、誤書き込みが起こ
ることはない。
の影響による誤書き込みの発生を防止し、書き込み動作
を安定させる。 【解決手段】 書き込み回路ＬＡ０〜ＬＡ３は，書き込
み電圧を電源電圧とし、書き込み回路ＬＡ０〜ＬＡ３の
出力は、対応したビット線にトランスファゲートを介し
て接続して構成される。書き込み期間中にトランスファ
ゲートを介して“０”を書き込む場合は書き込み電圧Ｖ
Ｈが、“１”を書き込む場合は０Ｖがビット線に印加さ
れ、何れの場合においても、ビット線がフローティング
状態になることがないため、書き込み電流が非常に小さ
い（たとえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き
込みを行うメモリセルを書き込む場合でも、ノイズ等で
ビット線電位が上昇することがなく、誤書き込みが起こ
ることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に複数バイトの書き込みを同時に行う
ことが可能な不揮発性半導体記憶装置に関する。
憶装置に関し、特に複数バイトの書き込みを同時に行う
ことが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、複数バイトの書き込みを同時に行
うことが可能な不揮発性半導体記憶装置が特開平５−１
５９５８６号公報に開示されている。特開平５−１５９
５８６号公報に開示された不揮発性半導体記憶装置は図
８に示すように、行及び列方向にマトリクス状に配置さ
れた複数の書き込み・消去可能なメモリセルＭ００〜Ｍ
３３と、メモリセルＭ００〜Ｍ３３の対応した列に配置
されたメモリセルのドレインに接続された複数のビット
線ＢＬ０〜ＢＬ３と、メモリセルＭ００〜Ｍ３３の対応
した行に配置されたメモリセルのコントロールゲートに
接続された複数のワード線ＷＬ０〜ＷＬ３とを含むメモ
リセルアレイ１と、アドレス信号をデコードしビット線
ＢＬ０〜ＢＬ３の選択を行うためのＹデコーダ２と、ビ
ット線ＢＬ０〜ＢＬ３の対応したビット線に対して設け
られＹデコーダ２の出力がゲートに入力されたＮチャン
ネル型ＭＯＳトランジスタＮＹ０〜ＮＹ３で構成された
Ｙセレクタ３と、アドレス信号をデコードしワード線Ｗ
Ｌ０〜ＷＬ３の選択を行うためのＸデコーダ４と、Ｙデ
コーダ２、Ｙセレクタ３及びＸデコーダ４で選択された
メモリセルの記憶データを読み出すためのセンスアンプ
５と、データ線６からのデータを取り込む複数のラッチ
を含み対応した前記ラッチの入力データに基づいて前記
メモリセルにデータを書き込むための書き込み電圧を出
力する書き込み回路ＬＡ０〜ＬＡ３とから構成されてい
る。
うことが可能な不揮発性半導体記憶装置が特開平５−１
５９５８６号公報に開示されている。特開平５−１５９
５８６号公報に開示された不揮発性半導体記憶装置は図
８に示すように、行及び列方向にマトリクス状に配置さ
れた複数の書き込み・消去可能なメモリセルＭ００〜Ｍ
３３と、メモリセルＭ００〜Ｍ３３の対応した列に配置
されたメモリセルのドレインに接続された複数のビット
線ＢＬ０〜ＢＬ３と、メモリセルＭ００〜Ｍ３３の対応
した行に配置されたメモリセルのコントロールゲートに
接続された複数のワード線ＷＬ０〜ＷＬ３とを含むメモ
リセルアレイ１と、アドレス信号をデコードしビット線
ＢＬ０〜ＢＬ３の選択を行うためのＹデコーダ２と、ビ
ット線ＢＬ０〜ＢＬ３の対応したビット線に対して設け
られＹデコーダ２の出力がゲートに入力されたＮチャン
ネル型ＭＯＳトランジスタＮＹ０〜ＮＹ３で構成された
Ｙセレクタ３と、アドレス信号をデコードしワード線Ｗ
Ｌ０〜ＷＬ３の選択を行うためのＸデコーダ４と、Ｙデ
コーダ２、Ｙセレクタ３及びＸデコーダ４で選択された
メモリセルの記憶データを読み出すためのセンスアンプ
５と、データ線６からのデータを取り込む複数のラッチ
を含み対応した前記ラッチの入力データに基づいて前記
メモリセルにデータを書き込むための書き込み電圧を出
力する書き込み回路ＬＡ０〜ＬＡ３とから構成されてい
る。
【０００３】書き込み回路ＬＡ０〜ＬＡ３は図９に示し
たように、Ｎチャンネル型ＭＯＳトランジスタ２で構成
されアドレスＹ＝ハイの期間でデータ線６とラッチ７を
接続するトランスファゲートと、Ｎチャンネル型ＭＯＳ
トランジスタ５１とＰチャンネル型ＭＯＳトランジスタ
５２で構成されラッチ信号ＤＬ＝ハイの期間で導通する
トランスファゲートとインバータ６４及び６５とＮチャ
ンネル型ＭＯＳトランジスタ５３とＰチャンネル型ＭＯ
Ｓトランジスタ５４で構成されラッチ信号ＤＬ＝ロウの
期間で導通するフィードバック用トランスファゲートで
構成されたラッチ７と、Ｎチャンネル型ＭＯＳトランジ
スタ５５とＰチャンネル型ＭＯＳトランジスタ５６で構
成され書き込み信号ＰＲＯ＝ハイの期間で導通するトラ
ンスファゲートと、書き込み信号ＰＲＯで制御されるト
ランスファゲートの出力を入力としプログラム用高電圧
電源ＶｐｐとＧＮＤ間に直列接続されたＰチャンネル型
ＭＯＳトランジスタ５８とＮチャンネル型ＭＯＳトラン
ジスタ５９で構成されたインバータと、ソースがＶｐｐ
に、ゲート及びドレインがそれぞれＮチャンネル型ＭＯ
Ｓトランジスタ５８とＰチャンネル型ＭＯＳトランジス
タ５９で構成されたインバータの出力及び入力に接続さ
れたＰチャンネル型ＭＯＳトランジスタ５７と、書き込
み信号ＰＲＯ０＝ロウの期間でＮチャンネル型ＭＯＳト
ランジスタ５８とＰチャンネル型ＭＯＳトランジスタ５
９で構成されたインバータの入力をプルダウンするＮチ
ャンネル型ＭＯＳトランジスタ６０と、ドレインがメモ
リセルにデータを書き込むために必要な書き込み電圧Ｖ
Ｈが印加され、ゲートがＮチャンネル型ＭＯＳトランジ
スタ５８とＰチャンネル型ＭＯＳトランジスタ５９で構
成されたインバータの出力に、ソースがビット線ＢＬに
接続されたＮチャンネル型ＭＯＳトランジスタ６１とか
ら構成されている。
たように、Ｎチャンネル型ＭＯＳトランジスタ２で構成
されアドレスＹ＝ハイの期間でデータ線６とラッチ７を
接続するトランスファゲートと、Ｎチャンネル型ＭＯＳ
トランジスタ５１とＰチャンネル型ＭＯＳトランジスタ
５２で構成されラッチ信号ＤＬ＝ハイの期間で導通する
トランスファゲートとインバータ６４及び６５とＮチャ
ンネル型ＭＯＳトランジスタ５３とＰチャンネル型ＭＯ
Ｓトランジスタ５４で構成されラッチ信号ＤＬ＝ロウの
期間で導通するフィードバック用トランスファゲートで
構成されたラッチ７と、Ｎチャンネル型ＭＯＳトランジ
スタ５５とＰチャンネル型ＭＯＳトランジスタ５６で構
成され書き込み信号ＰＲＯ＝ハイの期間で導通するトラ
ンスファゲートと、書き込み信号ＰＲＯで制御されるト
ランスファゲートの出力を入力としプログラム用高電圧
電源ＶｐｐとＧＮＤ間に直列接続されたＰチャンネル型
ＭＯＳトランジスタ５８とＮチャンネル型ＭＯＳトラン
ジスタ５９で構成されたインバータと、ソースがＶｐｐ
に、ゲート及びドレインがそれぞれＮチャンネル型ＭＯ
Ｓトランジスタ５８とＰチャンネル型ＭＯＳトランジス
タ５９で構成されたインバータの出力及び入力に接続さ
れたＰチャンネル型ＭＯＳトランジスタ５７と、書き込
み信号ＰＲＯ０＝ロウの期間でＮチャンネル型ＭＯＳト
ランジスタ５８とＰチャンネル型ＭＯＳトランジスタ５
９で構成されたインバータの入力をプルダウンするＮチ
ャンネル型ＭＯＳトランジスタ６０と、ドレインがメモ
リセルにデータを書き込むために必要な書き込み電圧Ｖ
Ｈが印加され、ゲートがＮチャンネル型ＭＯＳトランジ
スタ５８とＰチャンネル型ＭＯＳトランジスタ５９で構
成されたインバータの出力に、ソースがビット線ＢＬに
接続されたＮチャンネル型ＭＯＳトランジスタ６１とか
ら構成されている。
【０００４】次に、メモリセルＭ００〜Ｍ３３として例
えば図１１（ａ）及び（ｂ）に示したメモリセルを用い
た場合の動作を図９及び図１１を参照して説明する。
えば図１１（ａ）及び（ｂ）に示したメモリセルを用い
た場合の動作を図９及び図１１を参照して説明する。
【０００５】図１１（ａ）に示されたメモリセルは、例
えば図１１（ｂ）に示した電圧を印加することによっ
て、消去時にはＦ−Ｎトンネルメカニズムによって電子
がｐ型半導体基板１０からフローティゲート１１に注入
されることでメモリセルのしきい値電圧が高い値（例え
ば６Ｖ）にシフトし、一方、書き込み時にはＦ−Ｎトン
ネルメカニズムによって電子がフローティゲート１１か
らｐ型半導体基板１０に引き抜かれることで、メモリセ
ルのしきい値電圧が低い値（例えば１Ｖ）にシフトす
る。
えば図１１（ｂ）に示した電圧を印加することによっ
て、消去時にはＦ−Ｎトンネルメカニズムによって電子
がｐ型半導体基板１０からフローティゲート１１に注入
されることでメモリセルのしきい値電圧が高い値（例え
ば６Ｖ）にシフトし、一方、書き込み時にはＦ−Ｎトン
ネルメカニズムによって電子がフローティゲート１１か
らｐ型半導体基板１０に引き抜かれることで、メモリセ
ルのしきい値電圧が低い値（例えば１Ｖ）にシフトす
る。
【０００６】消去期間においては、図１０（ａ）に示し
たように、全てのワード線ＷＬ０〜ＷＬ３をハイレベル
（例えば１８Ｖ）に設定し、ビット線ＢＬ０〜ＢＬ３を
フローティング状態にすることにより、メモリセルＭ０
０〜Ｍ３３のしきい値電圧は高い値（例えば６Ｖ）にシ
フトし、消去される。
たように、全てのワード線ＷＬ０〜ＷＬ３をハイレベル
（例えば１８Ｖ）に設定し、ビット線ＢＬ０〜ＢＬ３を
フローティング状態にすることにより、メモリセルＭ０
０〜Ｍ３３のしきい値電圧は高い値（例えば６Ｖ）にシ
フトし、消去される。
【０００７】一方、書き込み時では、先ずデータ読み込
み期間でアドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を逐次選
択すると共に選択されたアドレスに対応するデータをデ
ータ入力線に印加して各ラッチにデータをセットする。
同時に、書き込み信号ＰＲＯ０＝ハイとしてＰチャンネ
ル型ＭＯＳトランジスタ５８とＮチャンネル型ＭＯＳト
ランジスタ５９で構成されたインバータの入力を０Ｖに
プルダウンすることにより、出力をハイ（Ｖｐｐ）にし
Ｎチャンネル型ＭＯＳトランジスタ６１をオン状態に
し、更に書き込み電圧ＶＨを０Ｖに切り替えることによ
り、ビット線（ＢＬ０〜ＢＬ３）の電位を０Ｖに初期化
する。
み期間でアドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を逐次選
択すると共に選択されたアドレスに対応するデータをデ
ータ入力線に印加して各ラッチにデータをセットする。
同時に、書き込み信号ＰＲＯ０＝ハイとしてＰチャンネ
ル型ＭＯＳトランジスタ５８とＮチャンネル型ＭＯＳト
ランジスタ５９で構成されたインバータの入力を０Ｖに
プルダウンすることにより、出力をハイ（Ｖｐｐ）にし
Ｎチャンネル型ＭＯＳトランジスタ６１をオン状態に
し、更に書き込み電圧ＶＨを０Ｖに切り替えることによ
り、ビット線（ＢＬ０〜ＢＬ３）の電位を０Ｖに初期化
する。
【０００８】尚、ビット線を０Ｖに初期化するのは、図
１０（ｂ）において波線で示したように、前回書き込み
を実行した時の高電位（例えば５Ｖ）がビットに保持さ
れている場合、書き込み期間においても高電位（例えば
５Ｖ）を維持し続け、書き込みを行わないメモリセル
（Ｍ０１、Ｍ０３）も書き込み状態となり、誤書き込み
が起こるのを回避するためである。
１０（ｂ）において波線で示したように、前回書き込み
を実行した時の高電位（例えば５Ｖ）がビットに保持さ
れている場合、書き込み期間においても高電位（例えば
５Ｖ）を維持し続け、書き込みを行わないメモリセル
（Ｍ０１、Ｍ０３）も書き込み状態となり、誤書き込み
が起こるのを回避するためである。
【０００９】この誤書き込みは、書き込み電流が非常に
小さい（たとえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで
書き込みを行うメモリセルで特に顕著に現われる。
小さい（たとえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで
書き込みを行うメモリセルで特に顕著に現われる。
【００１０】引き続き、書き込み信号ＰＲＯ０＝ハイと
して各ビット線にデータに応じた電圧（本例では、ＢＬ
０＝ＢＬ２＝５Ｖ、ＢＬ１＝ＢＬ３＝０Ｖ）が印加され
ると共に、Ｘデコーダ４によって選択されたワード線
（本例ではＷＬ０）が−１０Ｖに、他の非選択ワード線
（本例ではＷＬ１〜ＷＬ３）が０Ｖにバイアスされ、Ｆ
−Ｎトンネルメカニズムによって所望のデータが書き込
まれる。本例では、メモリセルＭ００とＭ０２のしきい
値電圧が低い値（例えば１Ｖ）にシフトし、メモリセル
Ｍ０１とＭ０３のしきい値電圧は、消去状態の高い値
（例えば６Ｖ）を維持している。
して各ビット線にデータに応じた電圧（本例では、ＢＬ
０＝ＢＬ２＝５Ｖ、ＢＬ１＝ＢＬ３＝０Ｖ）が印加され
ると共に、Ｘデコーダ４によって選択されたワード線
（本例ではＷＬ０）が−１０Ｖに、他の非選択ワード線
（本例ではＷＬ１〜ＷＬ３）が０Ｖにバイアスされ、Ｆ
−Ｎトンネルメカニズムによって所望のデータが書き込
まれる。本例では、メモリセルＭ００とＭ０２のしきい
値電圧が低い値（例えば１Ｖ）にシフトし、メモリセル
Ｍ０１とＭ０３のしきい値電圧は、消去状態の高い値
（例えば６Ｖ）を維持している。
【００１１】読み出しは、Ｙデコーダ２によって選択さ
れたＹセレクタ３を構成するＮチャンネル型ＭＯＳトラ
ンジスタのみがオンすることで選択されたビット線とセ
ンスアンプ５が接続され、Ｘデコーダ４によって選択さ
れたワード線が例えば３Ｖに、他の非選択ワード線が０
Ｖにバイアスされるため、低いしきい値電圧（例えば１
Ｖ）を有する書き込まれたメモリセルが選択された場
合、メモリセルは導通し、たとえば“０”が、高いしき
い値電圧（例えば６Ｖ）を有するメモリセルが選択され
た場合、メモリセルは導通しないため、たとえば“１”
がセンスアンプ５から読み出される。
れたＹセレクタ３を構成するＮチャンネル型ＭＯＳトラ
ンジスタのみがオンすることで選択されたビット線とセ
ンスアンプ５が接続され、Ｘデコーダ４によって選択さ
れたワード線が例えば３Ｖに、他の非選択ワード線が０
Ｖにバイアスされるため、低いしきい値電圧（例えば１
Ｖ）を有する書き込まれたメモリセルが選択された場
合、メモリセルは導通し、たとえば“０”が、高いしき
い値電圧（例えば６Ｖ）を有するメモリセルが選択され
た場合、メモリセルは導通しないため、たとえば“１”
がセンスアンプ５から読み出される。
【００１２】
【発明が解決しようとする課題】ところで、図９に示し
た従来の技術では、ゲートがラッチからの出力信号で駆
動され、書き込み電圧ＶＨとビット線間に接続されたＮ
チャンネル型ＭＯＳトランジスタ６１を介してビット線
に書き込み電圧を印加する構成となっているため、
“１”のデータを書き込む場合、Ｎチャンネル型ＭＯＳ
トランジスタ６１はオフし、ビット線はフローティング
状態になり、初期化されたビット線電位の電位０Ｖが保
持される。
た従来の技術では、ゲートがラッチからの出力信号で駆
動され、書き込み電圧ＶＨとビット線間に接続されたＮ
チャンネル型ＭＯＳトランジスタ６１を介してビット線
に書き込み電圧を印加する構成となっているため、
“１”のデータを書き込む場合、Ｎチャンネル型ＭＯＳ
トランジスタ６１はオフし、ビット線はフローティング
状態になり、初期化されたビット線電位の電位０Ｖが保
持される。
【００１３】この場合、ビット線はフローティング状態
になっているため、たとえば図１０（ｂ）のビット線Ｂ
Ｌ０において、一点鎖線で示すようにノイズ等でビット
線電位が上昇した場合、書き込み電流が非常に小さいた
め、高電位が保持され、“０”が書き込まれて誤書き込
みが起こるという欠点があった。
になっているため、たとえば図１０（ｂ）のビット線Ｂ
Ｌ０において、一点鎖線で示すようにノイズ等でビット
線電位が上昇した場合、書き込み電流が非常に小さいた
め、高電位が保持され、“０”が書き込まれて誤書き込
みが起こるという欠点があった。
【００１４】さらに、ビット線を０Ｖに初期化するため
の期間、図１０（ｂ）に示したように、書き込み電圧Ｖ
Ｈを本来の書き込み電圧（例えば５Ｖ）から初期化のた
めの電圧０Ｖに切り替える必要があるため、書き込み電
圧と初期化のための電圧とを切り替えるための回路が必
要になるという欠点があった。
の期間、図１０（ｂ）に示したように、書き込み電圧Ｖ
Ｈを本来の書き込み電圧（例えば５Ｖ）から初期化のた
めの電圧０Ｖに切り替える必要があるため、書き込み電
圧と初期化のための電圧とを切り替えるための回路が必
要になるという欠点があった。
【００１５】本発明の目的は、書き込み電流が非常に小
さい（例えば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き
込みを行うメモリセルを書き込む場合でも、ノイズ等で
誤書き込みが起こらないプログラム動作の安定な不揮発
性半導体記憶装置を提供することにある。
さい（例えば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き
込みを行うメモリセルを書き込む場合でも、ノイズ等で
誤書き込みが起こらないプログラム動作の安定な不揮発
性半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、メモリセ
ルアレイと、Ｙデコーダと、Ｙセレクタと、Ｘデコーダ
及びＹデコーダと、センスアンプと、書き込み回路とを
有し、複数バイトの書き込みを同時に行なう不揮発性半
導体記憶装置であって、メモリセルアレイは、行及び列
方向にマトリクス状に配置された複数の書き込み・消去
可能なメモリセルと、前記複数のメモリセルの対応した
列に配置されメモリセルのドレインに接続された複数の
ビット線と、前記複数のメモリセルの対応した行に配置
されメモリセルのコントロールゲートに接続された複数
のワード線とを含むものであり、Ｙデコーダは、アドレ
ス信号をデコードし前記ビット線の選択を行うものであ
り、Ｙセレクタは、前記複数のビット線に対して設けら
れ前記Ｙデコーダの出力がゲートに入力される複数のト
ランジスタで構成されたものであり、Ｘデコーダ及びＹ
デコーダは、アドレス信号をデコードし前記ワード線の
選択を行うものであり、センスアンプは、前記Ｙセレク
タ及びＸデコーダで選択されたメモリセルの記憶データ
を読み出すものであり、書き込み回路は、データ線から
のデータを取り込む複数のラッチを含み対応した前記ラ
ッチの入力データに基づいて前記メモリセルにデータを
書き込むための書き込み電圧を出力するものであり、前
記書き込み回路は、書き込み電圧を電源電圧とし、前記
書き込み回路の出力は対応した前記ビット線若しくは前
記Ｙセレクタにトランスファゲートを介して接続される
ものである。
め、本発明に係る不揮発性半導体記憶装置は、メモリセ
ルアレイと、Ｙデコーダと、Ｙセレクタと、Ｘデコーダ
及びＹデコーダと、センスアンプと、書き込み回路とを
有し、複数バイトの書き込みを同時に行なう不揮発性半
導体記憶装置であって、メモリセルアレイは、行及び列
方向にマトリクス状に配置された複数の書き込み・消去
可能なメモリセルと、前記複数のメモリセルの対応した
列に配置されメモリセルのドレインに接続された複数の
ビット線と、前記複数のメモリセルの対応した行に配置
されメモリセルのコントロールゲートに接続された複数
のワード線とを含むものであり、Ｙデコーダは、アドレ
ス信号をデコードし前記ビット線の選択を行うものであ
り、Ｙセレクタは、前記複数のビット線に対して設けら
れ前記Ｙデコーダの出力がゲートに入力される複数のト
ランジスタで構成されたものであり、Ｘデコーダ及びＹ
デコーダは、アドレス信号をデコードし前記ワード線の
選択を行うものであり、センスアンプは、前記Ｙセレク
タ及びＸデコーダで選択されたメモリセルの記憶データ
を読み出すものであり、書き込み回路は、データ線から
のデータを取り込む複数のラッチを含み対応した前記ラ
ッチの入力データに基づいて前記メモリセルにデータを
書き込むための書き込み電圧を出力するものであり、前
記書き込み回路は、書き込み電圧を電源電圧とし、前記
書き込み回路の出力は対応した前記ビット線若しくは前
記Ｙセレクタにトランスファゲートを介して接続される
ものである。
【００１７】また本発明に係る不揮発性半導体記憶装置
は、メモリセルアレイと、Ｙデコーダと、Ｙセレクタ
と、Ｘデコーダ及びＹデコーダと、センスアンプと、Ｅ
ＥＣと、書き込み回路とを有し、複数バイトの書き込み
を同時に行なう不揮発性半導体記憶装置であって、メモ
リセルアレイは、行及び列方向にマトリクス状に配置さ
れた複数の書き込み・消去可能なメモリセルと、前記複
数のメモリセルの対応した列に配置されメモリセルのド
レインに接続された複数のビット線と、前記複数のメモ
リセルの対応した行に配置されメモリセルのコントロー
ルゲートに接続された複数のワード線とを含むものであ
り、Ｙデコーダは、アドレス信号をデコードし前記ビッ
ト線の選択を行うものであり、Ｙセレクタは、前記複数
のビット線に対して設けられ前記Ｙデコーダの出力がゲ
ートに入力される複数のトランジスタで構成されたもの
であり、Ｘデコーダ及びＹデコーダは、アドレス信号を
デコードし前記ワード線の選択を行うものであり、セン
スアンプは、前記Ｙセレクタ及びＸデコーダで選択され
たメモリセルの記憶データを読み出すものであり、ＥＣ
Ｃは、入力データから冗長データを発生させるものであ
り、書き込み回路は、前記冗長データを含む読み出しデ
ータをデコードすることで読み出しデータの一部に誤り
が存在する場合でも正しいデータに修正するための前記
ＥＣＣと前記データ線とからのデータを取り込む複数の
ラッチを含み対応した前記ラッチの入力データに基いて
前記メモリセルにデータを書き込むための書き込み電圧
を出力するものであり、前記書き込み回路は、書き込み
電圧を電源電圧とし、前記書き込み回路の出力は対応し
た前記ビット線若しくは前記Ｙセレクタにトランスファ
ゲートを介して接続されるものである。
は、メモリセルアレイと、Ｙデコーダと、Ｙセレクタ
と、Ｘデコーダ及びＹデコーダと、センスアンプと、Ｅ
ＥＣと、書き込み回路とを有し、複数バイトの書き込み
を同時に行なう不揮発性半導体記憶装置であって、メモ
リセルアレイは、行及び列方向にマトリクス状に配置さ
れた複数の書き込み・消去可能なメモリセルと、前記複
数のメモリセルの対応した列に配置されメモリセルのド
レインに接続された複数のビット線と、前記複数のメモ
リセルの対応した行に配置されメモリセルのコントロー
ルゲートに接続された複数のワード線とを含むものであ
り、Ｙデコーダは、アドレス信号をデコードし前記ビッ
ト線の選択を行うものであり、Ｙセレクタは、前記複数
のビット線に対して設けられ前記Ｙデコーダの出力がゲ
ートに入力される複数のトランジスタで構成されたもの
であり、Ｘデコーダ及びＹデコーダは、アドレス信号を
デコードし前記ワード線の選択を行うものであり、セン
スアンプは、前記Ｙセレクタ及びＸデコーダで選択され
たメモリセルの記憶データを読み出すものであり、ＥＣ
Ｃは、入力データから冗長データを発生させるものであ
り、書き込み回路は、前記冗長データを含む読み出しデ
ータをデコードすることで読み出しデータの一部に誤り
が存在する場合でも正しいデータに修正するための前記
ＥＣＣと前記データ線とからのデータを取り込む複数の
ラッチを含み対応した前記ラッチの入力データに基いて
前記メモリセルにデータを書き込むための書き込み電圧
を出力するものであり、前記書き込み回路は、書き込み
電圧を電源電圧とし、前記書き込み回路の出力は対応し
た前記ビット線若しくは前記Ｙセレクタにトランスファ
ゲートを介して接続されるものである。
【００１８】また書き込み前に前記ビット線の電位を初
期化するための複数のトランジスタが対応する前記複数
のビット線に接続されているものである。
期化するための複数のトランジスタが対応する前記複数
のビット線に接続されているものである。
【００１９】
【作用】本発明において、書き込み回路は、書き込み電
圧を電源電圧とし、書き込み回路の出力は、対応したビ
ット線にトランスファゲートを介して接続して構成され
ているため、書き込み期間中にトランスファゲートを介
して“０”を書き込む場合は書き込み電圧ＶＨが、
“１”を書き込む場合は０Ｖがビット線に印加され、何
れの場合においても、ビット線がフローティング状態に
なることがないため、書き込み電流が非常に小さい（た
とえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き込みを
行うメモリセルを書き込む場合でも、ノイズ等でビット
線電位が上昇することがなく、誤書き込みが起こること
はない。
圧を電源電圧とし、書き込み回路の出力は、対応したビ
ット線にトランスファゲートを介して接続して構成され
ているため、書き込み期間中にトランスファゲートを介
して“０”を書き込む場合は書き込み電圧ＶＨが、
“１”を書き込む場合は０Ｖがビット線に印加され、何
れの場合においても、ビット線がフローティング状態に
なることがないため、書き込み電流が非常に小さい（た
とえば１ｐＡ）Ｆ−Ｎトンネルメカニズムで書き込みを
行うメモリセルを書き込む場合でも、ノイズ等でビット
線電位が上昇することがなく、誤書き込みが起こること
はない。
【００２０】更に、“１”を書き込む場合は、０Ｖがト
ランスファゲートを介してビット線に印加されるため、
ビット線を０Ｖに初期化する必要がなく、従って、書き
込み電圧と初期化のための電圧とを書き替える必要がな
い。
ランスファゲートを介してビット線に印加されるため、
ビット線を０Ｖに初期化する必要がなく、従って、書き
込み電圧と初期化のための電圧とを書き替える必要がな
い。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２２】（実施形態１）図１は、本発明の実施形態
１に係る不揮発性半導体記憶装置に用いるラッチ及びト
ランスファゲートを示す回路図、図２は、本発明の実施
形態における動作を示すタイミングチャートである。
１に係る不揮発性半導体記憶装置に用いるラッチ及びト
ランスファゲートを示す回路図、図２は、本発明の実施
形態における動作を示すタイミングチャートである。
【００２３】図８に示すように本発明の実施形態１に係
る不揮発性半導体記憶装置は、行及び列方向にマトリク
ス状に配置された複数の書き込み・消去可能なメモリセ
ルＭ００〜Ｍ３３と、メモリセルＭ００〜Ｍ３３の対応
した列に配置されたメモリセルのドレインに接続された
複数のビット線ＢＬ０〜ＢＬ３と、メモリセルＭ００〜
Ｍ３３の対応した行に配置されたメモリセルのコントロ
ールゲートに接続された複数のワード線ＷＬ０〜ＷＬ３
とを含むメモリセルアレイ１と、アドレス信号をデコー
ドしビット線ＢＬ０〜ＢＬ３の選択を行うためのＹデコ
ーダ２と、ビット線ＢＬ０〜ＢＬ３の対応したビット線
に対して設けられＹデコーダ２の出力がゲートに入力さ
れたＮチャンネル型ＭＯＳトランジスタＮＹ０〜ＮＹ３
で構成されたＹセレクタ３と、アドレス信号をデコード
しワード線ＷＬ０〜ＷＬ３の選択を行うためのＸデコー
ダ４と、Ｙデコーダ２、Ｙセレクタ３及びＸデコーダ４
で選択されたメモリセルの記憶データを読み出すための
センスアンプ５と、データ線からのデータを取り込む複
数のラッチを含み対応した前記ラッチの入力データに基
いてメモリセルＭ００〜Ｍ３３にデータを書き込むため
の書き込み電圧を出力する書き込み回路ＬＡ０〜ＬＡ３
とから構成されている。
る不揮発性半導体記憶装置は、行及び列方向にマトリク
ス状に配置された複数の書き込み・消去可能なメモリセ
ルＭ００〜Ｍ３３と、メモリセルＭ００〜Ｍ３３の対応
した列に配置されたメモリセルのドレインに接続された
複数のビット線ＢＬ０〜ＢＬ３と、メモリセルＭ００〜
Ｍ３３の対応した行に配置されたメモリセルのコントロ
ールゲートに接続された複数のワード線ＷＬ０〜ＷＬ３
とを含むメモリセルアレイ１と、アドレス信号をデコー
ドしビット線ＢＬ０〜ＢＬ３の選択を行うためのＹデコ
ーダ２と、ビット線ＢＬ０〜ＢＬ３の対応したビット線
に対して設けられＹデコーダ２の出力がゲートに入力さ
れたＮチャンネル型ＭＯＳトランジスタＮＹ０〜ＮＹ３
で構成されたＹセレクタ３と、アドレス信号をデコード
しワード線ＷＬ０〜ＷＬ３の選択を行うためのＸデコー
ダ４と、Ｙデコーダ２、Ｙセレクタ３及びＸデコーダ４
で選択されたメモリセルの記憶データを読み出すための
センスアンプ５と、データ線からのデータを取り込む複
数のラッチを含み対応した前記ラッチの入力データに基
いてメモリセルＭ００〜Ｍ３３にデータを書き込むため
の書き込み電圧を出力する書き込み回路ＬＡ０〜ＬＡ３
とから構成されている。
【００２４】さらに本発明の実施形態１に係る不揮発性
半導体記憶装置に用いる書き込み回路ＬＡ０〜ＬＡ３は
図１に示すように、ラッチ及びトランスファゲートから
構成されている。
半導体記憶装置に用いる書き込み回路ＬＡ０〜ＬＡ３は
図１に示すように、ラッチ及びトランスファゲートから
構成されている。
【００２５】図１に示すように本発明の実施形態１に係
るラッチは、書き込み電圧ＶＨとＧＮＤ間に構成されＰ
チャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル
型ＭＯＳトランジスタＮ０１で構成された第１のインバ
ータ１２と、Ｐチャンネル型ＭＯＳトランジスタＰ０２
とＮチャンネル型ＭＯＳトランジスタＮ０２で構成され
た第２のインバータ１３とを有し、第１のインバータ１
２の出力が第２のインバータ１３の入力に、第２のイン
バータ１３の出力が第１のインバータ１２の入力に接続
された構成になっている。
るラッチは、書き込み電圧ＶＨとＧＮＤ間に構成されＰ
チャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル
型ＭＯＳトランジスタＮ０１で構成された第１のインバ
ータ１２と、Ｐチャンネル型ＭＯＳトランジスタＰ０２
とＮチャンネル型ＭＯＳトランジスタＮ０２で構成され
た第２のインバータ１３とを有し、第１のインバータ１
２の出力が第２のインバータ１３の入力に、第２のイン
バータ１３の出力が第１のインバータ１２の入力に接続
された構成になっている。
【００２６】また図１に示すように本発明の実施形態１
に係るトランスファゲートは、ゲートがデータ入力線１
４にドレインが第１のインバータ１２の出力に接続され
たＮチャンネル型ＭＯＳトランジスタＮ０３と、ゲート
がデータ入力線１４の信号をインバータ１５で反転した
信号が印加されドレインが第２のインバータ１３の出力
に接続されたＮチャンネル型ＭＯＳトランジスタＮ０４
と、ゲートにアドレスＹが印加されドレインがＮチャン
ネル型ＭＯＳトランジスタＮ０３と０４のソースにソー
スがＧＮＤに接続されたＮチャンネル型ＭＯＳトランジ
スタＮ０５と、ゲートに書き込み信号ＰＲＯが印加され
ラッチの出力である第２のインバータ１３の出力とビッ
ト線ＢＬ間に構成されたＮチャンネル型ＭＯＳトランジ
スタＮ０６とから構成されている。
に係るトランスファゲートは、ゲートがデータ入力線１
４にドレインが第１のインバータ１２の出力に接続され
たＮチャンネル型ＭＯＳトランジスタＮ０３と、ゲート
がデータ入力線１４の信号をインバータ１５で反転した
信号が印加されドレインが第２のインバータ１３の出力
に接続されたＮチャンネル型ＭＯＳトランジスタＮ０４
と、ゲートにアドレスＹが印加されドレインがＮチャン
ネル型ＭＯＳトランジスタＮ０３と０４のソースにソー
スがＧＮＤに接続されたＮチャンネル型ＭＯＳトランジ
スタＮ０５と、ゲートに書き込み信号ＰＲＯが印加され
ラッチの出力である第２のインバータ１３の出力とビッ
ト線ＢＬ間に構成されたＮチャンネル型ＭＯＳトランジ
スタＮ０６とから構成されている。
【００２７】次に、メモリセルＭ００〜Ｍ３３として例
えば図１１（ａ）及び（ｂ）に示したメモリセルを用い
た場合の本発明の実施形態１における動作を図１及び図
２を参照しながら説明する。
えば図１１（ａ）及び（ｂ）に示したメモリセルを用い
た場合の本発明の実施形態１における動作を図１及び図
２を参照しながら説明する。
【００２８】消去期間においては、図２（ａ）に示した
ように、全てのワード線ＷＬ０〜ＷＬ３をハイレベル
（例えば１８Ｖ）に設定し、ビット線ＢＬ０〜ＢＬ３を
フローティング状態にすることにより、メモリセルＭ０
０〜Ｍ３３のしきい値電圧は高い値（例えば６Ｖ）にシ
フトし、消去される。
ように、全てのワード線ＷＬ０〜ＷＬ３をハイレベル
（例えば１８Ｖ）に設定し、ビット線ＢＬ０〜ＢＬ３を
フローティング状態にすることにより、メモリセルＭ０
０〜Ｍ３３のしきい値電圧は高い値（例えば６Ｖ）にシ
フトし、消去される。
【００２９】一方、書き込み時には、先ずデータ読み込
み期間でアドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を逐次選
択すると共に選択されたアドレスに対応するデータをデ
ータ入力線１４に印加することによって、Ｎチャンネル
型ＭＯＳトランジスタＮ０５がオンすると同時にデータ
入力線１４のデータに応じてＮチャンネル型ＭＯＳトラ
ンジスタＮ０３がオンし、第１のインバータ１２の出力
がＧＮＤにプルダウンされる、或いはＮチャンネル型Ｍ
ＯＳトランジスタＮ０４がオンし、第２のインバータ１
３の出力がＧＮＤにプルダウンされ、所望のデータが各
ラッチにセットされる。
み期間でアドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を逐次選
択すると共に選択されたアドレスに対応するデータをデ
ータ入力線１４に印加することによって、Ｎチャンネル
型ＭＯＳトランジスタＮ０５がオンすると同時にデータ
入力線１４のデータに応じてＮチャンネル型ＭＯＳトラ
ンジスタＮ０３がオンし、第１のインバータ１２の出力
がＧＮＤにプルダウンされる、或いはＮチャンネル型Ｍ
ＯＳトランジスタＮ０４がオンし、第２のインバータ１
３の出力がＧＮＤにプルダウンされ、所望のデータが各
ラッチにセットされる。
【００３０】引き続き、書き込み信号ＰＲＯ＝ハイとし
て各ビット線にデータに応じた電圧（本例では、ＢＬ０
＝ＢＬ２＝５Ｖ、ＢＬ１＝ＢＬ３＝０Ｖ）が印加される
と共にＸデコーダ４によって選択されたワード線（本例
ではＷＬ０）が１０Ｖに、他の非選択ワード線（本例で
はＷＬ１〜ＷＬ３）が０Ｖにバイアスされ、Ｆ−Ｎトン
ネルメカニズムによって所望のデータが書き込まれる。
本例では、メモリセルＭ００とＭ０２のしきい値電圧が
低い値（例えば１Ｖ）にシフトし、メモリセルＭ０１と
Ｍ０３のしきい値電圧は消去状態の高い値（例えば６
Ｖ）を維持している。
て各ビット線にデータに応じた電圧（本例では、ＢＬ０
＝ＢＬ２＝５Ｖ、ＢＬ１＝ＢＬ３＝０Ｖ）が印加される
と共にＸデコーダ４によって選択されたワード線（本例
ではＷＬ０）が１０Ｖに、他の非選択ワード線（本例で
はＷＬ１〜ＷＬ３）が０Ｖにバイアスされ、Ｆ−Ｎトン
ネルメカニズムによって所望のデータが書き込まれる。
本例では、メモリセルＭ００とＭ０２のしきい値電圧が
低い値（例えば１Ｖ）にシフトし、メモリセルＭ０１と
Ｍ０３のしきい値電圧は消去状態の高い値（例えば６
Ｖ）を維持している。
【００３１】書き込み信号ＰＲＯ＝ハイになると、トラ
ンスファゲートＮ０６がオンし、ラッチの出力とビット
線ＢＬが接続され、各ビット線が所望の電位に設定され
るため、たとえば前回書き込み時のデータがビット線に
保持されていたとしても、図２（ｂ）に示したように、
各ビット線は正しい電位に設定される。
ンスファゲートＮ０６がオンし、ラッチの出力とビット
線ＢＬが接続され、各ビット線が所望の電位に設定され
るため、たとえば前回書き込み時のデータがビット線に
保持されていたとしても、図２（ｂ）に示したように、
各ビット線は正しい電位に設定される。
【００３２】従って、ビット線電位を初期化する必要が
なく、書き込み電圧ＶＨを初期化のための電圧に切り替
える必要がない。また書き込み期間中にトランスファゲ
ートＮ０６がオンし、ラッチの出力とビット線ＢＬが接
続されているため、ビット線がフローティングになるこ
とがなく、たとえノイズが印加されたとしても、ビット
線電位が変動せず、誤書き込みが起こることもない。
なく、書き込み電圧ＶＨを初期化のための電圧に切り替
える必要がない。また書き込み期間中にトランスファゲ
ートＮ０６がオンし、ラッチの出力とビット線ＢＬが接
続されているため、ビット線がフローティングになるこ
とがなく、たとえノイズが印加されたとしても、ビット
線電位が変動せず、誤書き込みが起こることもない。
【００３３】読み出し時には、Ｙデコーダ２によって選
択されたＹセレクタ３を構成するＮチャンネル型ＭＯＳ
トランジスタのみがオンすることにより、選択されたビ
ット線とセンスアンプ５が接続され、Ｘデコーダ４によ
って選択されたワード線が例えば３Ｖに、他の非選択ワ
ード線が０Ｖにバイアスされるため、低いしきい値電圧
（例えば１Ｖ）を有する書き込まれたメモリセルが選択
された場合、メモリセルは導通し、たとえば“０”が、
高いしきい値電圧（例えば６Ｖ）を有するメモリセルが
選択された場合、メモリセルは導通しないため、たとえ
ば“１”がセンスアンプ５から読み出される。
択されたＹセレクタ３を構成するＮチャンネル型ＭＯＳ
トランジスタのみがオンすることにより、選択されたビ
ット線とセンスアンプ５が接続され、Ｘデコーダ４によ
って選択されたワード線が例えば３Ｖに、他の非選択ワ
ード線が０Ｖにバイアスされるため、低いしきい値電圧
（例えば１Ｖ）を有する書き込まれたメモリセルが選択
された場合、メモリセルは導通し、たとえば“０”が、
高いしきい値電圧（例えば６Ｖ）を有するメモリセルが
選択された場合、メモリセルは導通しないため、たとえ
ば“１”がセンスアンプ５から読み出される。
【００３４】（実施形態２）図３は、本発明の実施形態
２に係る不揮発性半導体記憶装置に用いる書き込み回路
ＬＡ０〜ＬＡ３のラッチ及びトランスファゲートを示す
回路図である。
２に係る不揮発性半導体記憶装置に用いる書き込み回路
ＬＡ０〜ＬＡ３のラッチ及びトランスファゲートを示す
回路図である。
【００３５】図３に示す回路は、図１に示す本発明の実
施形態１のラッチにおけるＮチャンネル型ＭＯＳトラン
ジスタＮ０６で構成されゲートに書き込み信号ＰＲＯが
印加されたトランスファゲートと並列に、ゲートに書き
込み信号ＰＲＯを反転した信号ＰＲＯ＿Ｂが印加される
Ｐチャンネル型ＭＯＳトランジスタＰ０３が接続されて
構成されている。
施形態１のラッチにおけるＮチャンネル型ＭＯＳトラン
ジスタＮ０６で構成されゲートに書き込み信号ＰＲＯが
印加されたトランスファゲートと並列に、ゲートに書き
込み信号ＰＲＯを反転した信号ＰＲＯ＿Ｂが印加される
Ｐチャンネル型ＭＯＳトランジスタＰ０３が接続されて
構成されている。
【００３６】図１に示したラッチにおいて、所望の書き
込み電圧（ＶＨ：例えば５Ｖか０Ｖ）をトランスファゲ
ートを介してビット線ＢＬに出力するためには、書き込
み信号ＰＲＯのハイレベルは“ＶＨ＋Ｎ１６のしきい値
電圧”以上の電圧（例えば７Ｖ）が必要であるが、図１
１に示したように、例えば５Ｖと−１０Ｖの電源があれ
ば書き込みが可能であるため、新たな例えば７Ｖの電源
を構成するか、消去期間のみ必要な例えば１８Ｖの電源
を書き込み期間も動作させる必要があり、電源の設計が
複雑となって電源の構成面積も大きくなる。
込み電圧（ＶＨ：例えば５Ｖか０Ｖ）をトランスファゲ
ートを介してビット線ＢＬに出力するためには、書き込
み信号ＰＲＯのハイレベルは“ＶＨ＋Ｎ１６のしきい値
電圧”以上の電圧（例えば７Ｖ）が必要であるが、図１
１に示したように、例えば５Ｖと−１０Ｖの電源があれ
ば書き込みが可能であるため、新たな例えば７Ｖの電源
を構成するか、消去期間のみ必要な例えば１８Ｖの電源
を書き込み期間も動作させる必要があり、電源の設計が
複雑となって電源の構成面積も大きくなる。
【００３７】図３に示した本発明の実施形態２では、並
列接続されたＮチャンネル型ＭＯＳトランジスタＮ０６
とＰチャンネル型ＭＯＳトランジスタＰ０３でトランス
ファゲートが構成されているため、書き込み信号ＰＲＯ
のハイレベルは書き込み電圧ＶＨで、反転された書き込
み信号ＰＲＯ＿Ｂのローレベルは０Ｖで所望の電圧（Ｖ
Ｈか０Ｖ）をビット線ＢＬに出力することができるた
め、新たな電源（例えば７Ｖ）を追加したり、消去時の
み必要な電源を書き込み期間も動作させたりする必要が
なく、電源の設計が簡素化されて電源の構成面積も小さ
くできるという利点を有している。
列接続されたＮチャンネル型ＭＯＳトランジスタＮ０６
とＰチャンネル型ＭＯＳトランジスタＰ０３でトランス
ファゲートが構成されているため、書き込み信号ＰＲＯ
のハイレベルは書き込み電圧ＶＨで、反転された書き込
み信号ＰＲＯ＿Ｂのローレベルは０Ｖで所望の電圧（Ｖ
Ｈか０Ｖ）をビット線ＢＬに出力することができるた
め、新たな電源（例えば７Ｖ）を追加したり、消去時の
み必要な電源を書き込み期間も動作させたりする必要が
なく、電源の設計が簡素化されて電源の構成面積も小さ
くできるという利点を有している。
【００３８】他の部分に関しては図１に示した本発明の
実施形態１のラッチと同様であるため、同一符号を付
し、ここでの説明は省略する。
実施形態１のラッチと同様であるため、同一符号を付
し、ここでの説明は省略する。
【００３９】（実施形態３）図４は、本発明の実施形態
３を示す図であり、ＥＣＣを搭載して一部の記憶データ
が破壊された場合でも正しいデータに修正する機能を備
えた不揮発性半導体記憶装置に、図１や図３に示したラ
ッチを含む書き込み回路を適用したものである。
３を示す図であり、ＥＣＣを搭載して一部の記憶データ
が破壊された場合でも正しいデータに修正する機能を備
えた不揮発性半導体記憶装置に、図１や図３に示したラ
ッチを含む書き込み回路を適用したものである。
【００４０】不揮発性半導体記憶装置にＥＣＣを搭載し
て信頼性を向上させる手段は例えば特開平８−３１１９
６号に記載されており、たとえば図４に示したように、
ビット０〜ビット７のメモリセルブロックと不良ビット
のデータを訂正するための冗長データを記憶する冗長ビ
ット０〜冗長ビット３のメモリセルブロックとで構成さ
れるメモリセルアレイ１６と、アドレス信号をデコード
しメモリセルアレイ１６内の所望のメモリセルを選択す
るＸデコーダ１７と、Ｙデコーダ１８及びＹセレクタ１
９と、選択されたメモリセルに記憶されたデータを読み
出すためのセンスアンプ２０と、８ビットの書き込みデ
ータから４ビットの冗長データを生成し且つセンスアン
プ２０から読み出された冗長ビットを含む１２ビットの
データに誤りがあれば正しい８ビットのデータに訂正し
て出力するＥＣＣ２１とから構成されている。
て信頼性を向上させる手段は例えば特開平８−３１１９
６号に記載されており、たとえば図４に示したように、
ビット０〜ビット７のメモリセルブロックと不良ビット
のデータを訂正するための冗長データを記憶する冗長ビ
ット０〜冗長ビット３のメモリセルブロックとで構成さ
れるメモリセルアレイ１６と、アドレス信号をデコード
しメモリセルアレイ１６内の所望のメモリセルを選択す
るＸデコーダ１７と、Ｙデコーダ１８及びＹセレクタ１
９と、選択されたメモリセルに記憶されたデータを読み
出すためのセンスアンプ２０と、８ビットの書き込みデ
ータから４ビットの冗長データを生成し且つセンスアン
プ２０から読み出された冗長ビットを含む１２ビットの
データに誤りがあれば正しい８ビットのデータに訂正し
て出力するＥＣＣ２１とから構成されている。
【００４１】図４における書き込み回路は、図１若しく
は図３に示したラッチを複数個含み、ビット０〜ビット
７に対応するラッチには８ビットの書き込みデータがデ
ータ線を介して印加され、冗長ビット０〜冗長ビット３
に対応するラッチにはＥＣＣ２１で生成された４ビット
の冗長データが冗長データ線を介して印加されており、
例えば図２（ｂ）において説明したように対応するラッ
チに印加されたアドレスＹを逐次選択することで書き込
みデータと冗長データが対応するラッチに書き込まれ、
書き込み信号ＰＲＯをハイとすることにより、対応した
メモリセルに所望のデータを書き込むことができる。
は図３に示したラッチを複数個含み、ビット０〜ビット
７に対応するラッチには８ビットの書き込みデータがデ
ータ線を介して印加され、冗長ビット０〜冗長ビット３
に対応するラッチにはＥＣＣ２１で生成された４ビット
の冗長データが冗長データ線を介して印加されており、
例えば図２（ｂ）において説明したように対応するラッ
チに印加されたアドレスＹを逐次選択することで書き込
みデータと冗長データが対応するラッチに書き込まれ、
書き込み信号ＰＲＯをハイとすることにより、対応した
メモリセルに所望のデータを書き込むことができる。
【００４２】図４に示した本発明の実施形態３によれ
ば、ＥＣＣ２１を搭載した不揮発性半導体記憶装置に、
書き込みデータをラッチするためのラッチは書き込み電
圧を電源電圧とし、対応するビット線にトランスファゲ
ートを介して接続された書き込み回路を有しているた
め、ノイズ等の影響で誤書き込みが生じることがなく、
ＥＣＣ２１のデータ訂正機能と相まって非常に信頼性の
高い不揮発性半導体記憶装置を実現することが可能とな
る。
ば、ＥＣＣ２１を搭載した不揮発性半導体記憶装置に、
書き込みデータをラッチするためのラッチは書き込み電
圧を電源電圧とし、対応するビット線にトランスファゲ
ートを介して接続された書き込み回路を有しているた
め、ノイズ等の影響で誤書き込みが生じることがなく、
ＥＣＣ２１のデータ訂正機能と相まって非常に信頼性の
高い不揮発性半導体記憶装置を実現することが可能とな
る。
【００４３】（実施形態４）図５は本発明に係る実施形
態４を示す図であり、図１に示した本発明の実施形態１
に、ソースがＧＮＤに接続され、ゲートにディスチャー
ジ信号ＤＩＳが印加されたＮチャンネル型ＭＯＳトラン
ジスタＮＤ０〜ＮＤ３が対応したビット線ＢＬ０〜ＢＬ
３に接続されて構成された、ビット線初期化回路２２を
備えて構成されている。他の部分に関しては、説明済み
であるので、同一符号を付し、ここでの説明は省略す
る。
態４を示す図であり、図１に示した本発明の実施形態１
に、ソースがＧＮＤに接続され、ゲートにディスチャー
ジ信号ＤＩＳが印加されたＮチャンネル型ＭＯＳトラン
ジスタＮＤ０〜ＮＤ３が対応したビット線ＢＬ０〜ＢＬ
３に接続されて構成された、ビット線初期化回路２２を
備えて構成されている。他の部分に関しては、説明済み
であるので、同一符号を付し、ここでの説明は省略す
る。
【００４４】続いて、図６も参照しながら書き込み動作
の説明をする。アドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を
逐次選択すると共に選択されたアドレスに対応するデー
タをデータ入力線に印加して所望のデータをラッチに書
き込むデータ読込期間、ディスチャージ信号ＤＩＳをハ
イにすることによってビット線初期化回路２２を構成す
るＮチャンネル型ＭＯＳトランジスタＮＤ０〜ＮＤ３が
オンし、ビット線ＢＬ０〜ＢＬ３の電位を０Ｖに初期化
した後、書き込み期間となってビット線ＢＬ０〜ＢＬ３
が書き込みデータに対応した電位に設定され、所望のデ
ータが書き込まれる。
の説明をする。アドレスＹ（ＬＡ０）〜Ｙ（ＬＡ３）を
逐次選択すると共に選択されたアドレスに対応するデー
タをデータ入力線に印加して所望のデータをラッチに書
き込むデータ読込期間、ディスチャージ信号ＤＩＳをハ
イにすることによってビット線初期化回路２２を構成す
るＮチャンネル型ＭＯＳトランジスタＮＤ０〜ＮＤ３が
オンし、ビット線ＢＬ０〜ＢＬ３の電位を０Ｖに初期化
した後、書き込み期間となってビット線ＢＬ０〜ＢＬ３
が書き込みデータに対応した電位に設定され、所望のデ
ータが書き込まれる。
【００４５】ビット線初期化回路２２がない場合、図２
（ｂ）において、Ｘデコーダ４の書き込み動作を制御す
る信号に比べてラッチ制御信号である書き込み信号ＰＲ
Ｏが破線で示したように遅れを生じると、先ずワード線
の電位が設定（本例では、ワード線ＷＬ０が−１０Ｖに
設定）され、その後ビット線ＢＬ０〜ＢＬ３に破線で示
したようにビット線の電位が設定され、この遅れの期間
だけビット線ＢＬ１とＢＬ３に接続された選択セル（コ
ントロールゲートが−１０Ｖにバイアスされており、本
例ではメモリセルＭ０１とＭ０３）が書き込み状態にな
り、誤書き込みが起こるという不具合が生じる可能性も
ある。
（ｂ）において、Ｘデコーダ４の書き込み動作を制御す
る信号に比べてラッチ制御信号である書き込み信号ＰＲ
Ｏが破線で示したように遅れを生じると、先ずワード線
の電位が設定（本例では、ワード線ＷＬ０が−１０Ｖに
設定）され、その後ビット線ＢＬ０〜ＢＬ３に破線で示
したようにビット線の電位が設定され、この遅れの期間
だけビット線ＢＬ１とＢＬ３に接続された選択セル（コ
ントロールゲートが−１０Ｖにバイアスされており、本
例ではメモリセルＭ０１とＭ０３）が書き込み状態にな
り、誤書き込みが起こるという不具合が生じる可能性も
ある。
【００４６】しかし、図５に示したビット線初期化回路
２２を加え、書き込み期間以前にビット線ＢＬ０〜ＢＬ
３の電位を０Ｖに初期化することで、図６に破線で示し
たように、Ｘデコーダ４の書き込み動作を制御する信号
に比べてラッチ制御信号である書き込み信号ＰＲＯが遅
れた場合においても、ビット線電位の設定が遅れるのは
書き込み電圧を印加するビット線（本例では、ビット線
ＢＬ０とＢＬ２）のみで、書き込みを行わないメモリセ
ルの接続されているビット線（本例では、ビット線ＢＬ
１とＢＬ３）は０Ｖを維持し続け、誤書き込みも生じな
い。
２２を加え、書き込み期間以前にビット線ＢＬ０〜ＢＬ
３の電位を０Ｖに初期化することで、図６に破線で示し
たように、Ｘデコーダ４の書き込み動作を制御する信号
に比べてラッチ制御信号である書き込み信号ＰＲＯが遅
れた場合においても、ビット線電位の設定が遅れるのは
書き込み電圧を印加するビット線（本例では、ビット線
ＢＬ０とＢＬ２）のみで、書き込みを行わないメモリセ
ルの接続されているビット線（本例では、ビット線ＢＬ
１とＢＬ３）は０Ｖを維持し続け、誤書き込みも生じな
い。
【００４７】本発明の実施形態４によれば、Ｘデコーダ
４と書き込み回路ＬＡ０〜ＬＡ３を制御する制御信号の
タイミングを正確に制御するための回路なしに、信頼性
の非常に高い不揮発性半導体記憶装置を実現することが
可能となる。
４と書き込み回路ＬＡ０〜ＬＡ３を制御する制御信号の
タイミングを正確に制御するための回路なしに、信頼性
の非常に高い不揮発性半導体記憶装置を実現することが
可能となる。
【００４８】（実施形態５）図７は本発明の実施形態５
を示す図であり、センスアンプとビット線は２段のＹセ
レクタ３1とＹセレクタ３2を介してビット線ＢＬ０〜Ｂ
Ｌ３に接続され、図１若しくは図３に示した回路構成の
書き込み回路ＬＡ０とＬＡ１の出力がトランスファゲー
トを介してＹセレクタ３1の出力に接続されており、対
応したビット線に接続されたＮチャンネル型ＭＯＳトラ
ンジスタＮＤ０１〜ＮＤ０３で構成されたビット線初期
化回路２２で構成されている。
を示す図であり、センスアンプとビット線は２段のＹセ
レクタ３1とＹセレクタ３2を介してビット線ＢＬ０〜Ｂ
Ｌ３に接続され、図１若しくは図３に示した回路構成の
書き込み回路ＬＡ０とＬＡ１の出力がトランスファゲー
トを介してＹセレクタ３1の出力に接続されており、対
応したビット線に接続されたＮチャンネル型ＭＯＳトラ
ンジスタＮＤ０１〜ＮＤ０３で構成されたビット線初期
化回路２２で構成されている。
【００４９】Ｙセレクタ３1は、ゲートにＹデコーダ出
力Ｙ００が印加されるＮチャンネル型ＭＯＳトランジス
タＮＹ００とＮＹ０２及びゲートにＹデコーダ出力Ｙ０
１が印加されたＮチャンネル型ＭＯＳトランジスタＮＹ
００とＮＹ０１とＮＹ０３からなり、Ｙセレクタ３
2は、ゲートにＹデコーダ出力Ｙ１０が印加されたＮチ
ャンネル型ＭＯＳトランジスタＮＹ１０及びゲートにＹ
デコーダ出力Ｙ１１が印加されたＮチャンネル型ＭＯＳ
トランジスタＮＹ１１から構成され、ビット線初期化回
路２２を構成するＮチャンネル型ＭＯＳトランジスタＮ
Ｄ００とＮＤ０２のゲートにはＹデコーダ出力Ｙ００が
ＮＯＲゲート２４で反転された信号が、Ｎチャンネル型
ＭＯＳトランジスタＮＤ０１とＮＤ０３のゲートにはＹ
デコーダ出力Ｙ０１がＮＯＲゲート２４で反転された信
号がそれぞれ印加され、ＮＯＲゲート２３，２４の他の
入力には書き込み信号を反転した信号ＰＲＯ＿Ｂが印加
され、書き込み期間以外はビット線初期化回路２２を構
成するＮチャンネル型ＭＯＳトランジスタＮＤ００〜Ｎ
Ｄ０３がオフするように構成されている。
力Ｙ００が印加されるＮチャンネル型ＭＯＳトランジス
タＮＹ００とＮＹ０２及びゲートにＹデコーダ出力Ｙ０
１が印加されたＮチャンネル型ＭＯＳトランジスタＮＹ
００とＮＹ０１とＮＹ０３からなり、Ｙセレクタ３
2は、ゲートにＹデコーダ出力Ｙ１０が印加されたＮチ
ャンネル型ＭＯＳトランジスタＮＹ１０及びゲートにＹ
デコーダ出力Ｙ１１が印加されたＮチャンネル型ＭＯＳ
トランジスタＮＹ１１から構成され、ビット線初期化回
路２２を構成するＮチャンネル型ＭＯＳトランジスタＮ
Ｄ００とＮＤ０２のゲートにはＹデコーダ出力Ｙ００が
ＮＯＲゲート２４で反転された信号が、Ｎチャンネル型
ＭＯＳトランジスタＮＤ０１とＮＤ０３のゲートにはＹ
デコーダ出力Ｙ０１がＮＯＲゲート２４で反転された信
号がそれぞれ印加され、ＮＯＲゲート２３，２４の他の
入力には書き込み信号を反転した信号ＰＲＯ＿Ｂが印加
され、書き込み期間以外はビット線初期化回路２２を構
成するＮチャンネル型ＭＯＳトランジスタＮＤ００〜Ｎ
Ｄ０３がオフするように構成されている。
【００５０】図７において、書き込み期間、書き込み回
路ＬＡ０とＬＡ１の出力はＹセレクタ３1によって選択
されたビット線に出力され、例えばＹデコーダ２によっ
てＹ００が選択されている場合にはＮチャンネル型ＭＯ
ＳトランジスタＮＹ００とＮＹ０２がオンし、同時にＮ
ＯＲゲート２４の出力がロウとなるため、Ｎチャンネル
型ＭＯＳトランジスタＮＤ００とＮＤ０２がオフ状態と
なり、書き込み回路ＬＡ０の出力はビット線ＢＬ０に、
書き込み回路ＬＡ１の出力はビット線ＢＬ２に出力され
る。一方、ビット線ＢＬ１とＢＬ３はＹデコーダの出力
Ｙ０１が非選択状態にあるため、Ｎチャンネル型ＭＯＳ
トランジスタＮＹ０１とＮＹ０３がオフし、ビット線が
フローティング状態になるが、ＮＯＲゲート２３の出力
がハイとなるため、Ｎチャンネル型ＭＯＳトランジスタ
ＮＤ０１とＮＤ０３がオンし、ビット線はＧＮＤ電位に
設定される。
路ＬＡ０とＬＡ１の出力はＹセレクタ３1によって選択
されたビット線に出力され、例えばＹデコーダ２によっ
てＹ００が選択されている場合にはＮチャンネル型ＭＯ
ＳトランジスタＮＹ００とＮＹ０２がオンし、同時にＮ
ＯＲゲート２４の出力がロウとなるため、Ｎチャンネル
型ＭＯＳトランジスタＮＤ００とＮＤ０２がオフ状態と
なり、書き込み回路ＬＡ０の出力はビット線ＢＬ０に、
書き込み回路ＬＡ１の出力はビット線ＢＬ２に出力され
る。一方、ビット線ＢＬ１とＢＬ３はＹデコーダの出力
Ｙ０１が非選択状態にあるため、Ｎチャンネル型ＭＯＳ
トランジスタＮＹ０１とＮＹ０３がオフし、ビット線が
フローティング状態になるが、ＮＯＲゲート２３の出力
がハイとなるため、Ｎチャンネル型ＭＯＳトランジスタ
ＮＤ０１とＮＤ０３がオンし、ビット線はＧＮＤ電位に
設定される。
【００５１】従って、実施形態５によれば、書き込み期
間中フローティング状態になるビット線が存在する構成
であっても、全てのビット線がフローティング状態にな
ることはないため、ノイズ等の影響を受けて誤書き込み
が生じることもない。
間中フローティング状態になるビット線が存在する構成
であっても、全てのビット線がフローティング状態にな
ることはないため、ノイズ等の影響を受けて誤書き込み
が生じることもない。
【００５２】尚、図７において、メモリセルアレイとＸ
デコーダを省略したが、図１で説明したものと同様であ
る。
デコーダを省略したが、図１で説明したものと同様であ
る。
【００５３】また、以上図１１に示したメモリセルにつ
いて説明をしたが、図１２に示したようなセレクトゲー
トを有するメモリセル若しくは、その他の不揮発性半導
体メモリセルに適用した場合においても、前述した効果
が得られることは明らかであり、本発明は図１１に示し
たメモリセルに限られるものではない。
いて説明をしたが、図１２に示したようなセレクトゲー
トを有するメモリセル若しくは、その他の不揮発性半導
体メモリセルに適用した場合においても、前述した効果
が得られることは明らかであり、本発明は図１１に示し
たメモリセルに限られるものではない。
【００５４】
【発明の効果】以上のように本発明によれば、ビット線
電位を初期化する必要がなく、書き込み電圧ＶＨを初期
化のための電圧に切り替える必要がなくなる。また書き
込み期間中にトランスファゲートがオンし、ラッチの出
力とビット線が接続されているため、ビット線がフロー
ティングになることもなく、たとえノイズが印加された
としても、ビット線電位が変動することがないため、誤
書き込みが起こることもなく、書き込み動作の安定な不
揮発性半導体記憶装置を実現することができる。
電位を初期化する必要がなく、書き込み電圧ＶＨを初期
化のための電圧に切り替える必要がなくなる。また書き
込み期間中にトランスファゲートがオンし、ラッチの出
力とビット線が接続されているため、ビット線がフロー
ティングになることもなく、たとえノイズが印加された
としても、ビット線電位が変動することがないため、誤
書き込みが起こることもなく、書き込み動作の安定な不
揮発性半導体記憶装置を実現することができる。
【図１】本発明の実施形態１に係る不揮発性半導体記憶
装置に用いるラッチ及びトランスファゲートを示す回路
図である。
装置に用いるラッチ及びトランスファゲートを示す回路
図である。
【図２】本発明の実施形態における動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の実施形態２を示す回路図である。。
【図４】本発明の実施形態３を示す回路図である。
【図５】本発明の実施形態４を示す回路図である。
【図６】本発明の実施形態５を示す回路図である。
【図７】本発明の実施形態６を示す回路図である。
【図８】半導体不揮発性記憶装置を示す回路図である。
【図９】従来例の半導体不揮発性記憶装置に用いた書き
込み回路を示す回路図である。
込み回路を示す回路図である。
【図１０】従来例の半導体不揮発性記憶装置の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図１１】不揮発性半導体メモリセルの構造と動作を示
す図である。
す図である。
【図１２】他の不揮発性半導体メモリセルの構造と動作
を示す図である。
を示す図である。
１，１６ メモリセル ２，１８ Ｙデコーダ ３，１９ Ｙセレクタ ４，１７ Ｘデコーダ ５，２０ センスアンプ ２１ ＥＥＣ ２２ ビット線初期化回路 ２３，２４ ＮＯＲゲート Ｍ００〜Ｍ３３ メモリセル ＢＬ０〜ＢＬ３ ビット線 ＷＬ０〜ＷＬ３ ワード線 ＬＡ０〜ＬＡ３ 書き込み回路 ＮＹ０〜ＮＹ３、Ｎ０１〜Ｎ０５、ＮＤ０〜ＮＤ３、Ｎ
Ｙ００〜ＮＹ０３、ＮＹ１０、ＮＹ１１、ＮＤ００〜Ｎ
Ｄ０３、５１、５３、５５、５９、６０、６１Ｎチャン
ネル型ＭＯＳトランジスタ Ｐ０１、Ｐ０２、Ｐ０３、５２、５４、５６、５７、５
８ Ｐチャンネル型ＭＯＳトランジスタ ６４、６５ インバータ ＶＨ 書き込み電圧 ＰＲＯ 書き込み信号 ＰＲＯ＿Ｂ 反転された書き込み信号
Ｙ００〜ＮＹ０３、ＮＹ１０、ＮＹ１１、ＮＤ００〜Ｎ
Ｄ０３、５１、５３、５５、５９、６０、６１Ｎチャン
ネル型ＭＯＳトランジスタ Ｐ０１、Ｐ０２、Ｐ０３、５２、５４、５６、５７、５
８ Ｐチャンネル型ＭＯＳトランジスタ ６４、６５ インバータ ＶＨ 書き込み電圧 ＰＲＯ 書き込み信号 ＰＲＯ＿Ｂ 反転された書き込み信号
Claims (3)
- 【請求項１】 メモリセルアレイと、Ｙデコーダと、Ｙ
セレクタと、Ｘデコーダ及びＹデコーダと、センスアン
プと、書き込み回路とを有し、複数バイトの書き込みを
同時に行なう不揮発性半導体記憶装置であって、 メモリセルアレイは、行及び列方向にマトリクス状に配
置された複数の書き込み・消去可能なメモリセルと、前
記複数のメモリセルの対応した列に配置されメモリセル
のドレインに接続された複数のビット線と、前記複数の
メモリセルの対応した行に配置されメモリセルのコント
ロールゲートに接続された複数のワード線とを含むもの
であり、 Ｙデコーダは、アドレス信号をデコードし前記ビット線
の選択を行うものであり、 Ｙセレクタは、前記複数のビット線に対して設けられ前
記Ｙデコーダの出力がゲートに入力される複数のトラン
ジスタで構成されたものであり、 Ｘデコーダ及びＹデコーダは、アドレス信号をデコード
し前記ワード線の選択を行うものであり、 センスアンプは、前記Ｙセレクタ及びＸデコーダで選択
されたメモリセルの記憶データを読み出すものであり、 書き込み回路は、データ線からのデータを取り込む複数
のラッチを含み対応した前記ラッチの入力データに基づ
いて前記メモリセルにデータを書き込むための書き込み
電圧を出力するものであり、 前記書き込み回路は、書き込み電圧を電源電圧とし、前
記書き込み回路の出力は対応した前記ビット線若しくは
前記Ｙセレクタにトランスファゲートを介して接続され
るものであることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 メモリセルアレイと、Ｙデコーダと、Ｙ
セレクタと、Ｘデコーダ及びＹデコーダと、センスアン
プと、ＥＥＣと、書き込み回路とを有し、複数バイトの
書き込みを同時に行なう不揮発性半導体記憶装置であっ
て、 メモリセルアレイは、行及び列方向にマトリクス状に配
置された複数の書き込み・消去可能なメモリセルと、前
記複数のメモリセルの対応した列に配置されメモリセル
のドレインに接続された複数のビット線と、前記複数の
メモリセルの対応した行に配置されメモリセルのコント
ロールゲートに接続された複数のワード線とを含むもの
であり、 Ｙデコーダは、アドレス信号をデコードし前記ビット線
の選択を行うものであり、 Ｙセレクタは、前記複数のビット線に対して設けられ前
記Ｙデコーダの出力がゲートに入力される複数のトラン
ジスタで構成されたものであり、 Ｘデコーダ及びＹデコーダは、アドレス信号をデコード
し前記ワード線の選択を行うものであり、 センスアンプは、前記Ｙセレクタ及びＸデコーダで選択
されたメモリセルの記憶データを読み出すものであり、 ＥＣＣは、入力データから冗長データを発生させるもの
であり、 書き込み回路は、前記冗長データを含む読み出しデータ
をデコードすることで読み出しデータの一部に誤りが存
在する場合でも正しいデータに修正するための前記ＥＣ
Ｃと前記データ線とからのデータを取り込む複数のラッ
チを含み対応した前記ラッチの入力データに基いて前記
メモリセルにデータを書き込むための書き込み電圧を出
力するものであり、 前記書き込み回路は、書き込み電圧を電源電圧とし、前
記書き込み回路の出力は対応した前記ビット線若しくは
前記Ｙセレクタにトランスファゲートを介して接続され
るものであることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 書き込み前に前記ビット線の電位を初期
化するための複数のトランジスタが対応する前記複数の
ビット線に接続されているものであることを特徴とする
請求項１又は２に記載の不揮発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12999997A JP3214395B2 (ja) | 1997-05-20 | 1997-05-20 | 不揮発性半導体記憶装置 |
| KR1019980017965A KR19980087184A (ko) | 1997-05-20 | 1998-05-19 | 비휘발성 반도체 메모리 장치 |
| DE69807007T DE69807007T2 (de) | 1997-05-20 | 1998-05-19 | Nichtflüchtige Speicherzellenanordnung mit einer Schreibschaltung mit Verriegelungschaltung und Übertragungstransistor |
| US09/081,072 US6046941A (en) | 1997-05-20 | 1998-05-19 | Non-volatile semiconductor memory device |
| EP98109119A EP0880180B1 (en) | 1997-05-20 | 1998-05-19 | Non-volatile semiconductor memory device with write circuit having a latch and a transfer gate |
| CN98101876A CN1202704A (zh) | 1997-05-20 | 1998-05-20 | 非易失性半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12999997A JP3214395B2 (ja) | 1997-05-20 | 1997-05-20 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320985A true JPH10320985A (ja) | 1998-12-04 |
| JP3214395B2 JP3214395B2 (ja) | 2001-10-02 |
Family
ID=15023653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12999997A Expired - Fee Related JP3214395B2 (ja) | 1997-05-20 | 1997-05-20 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6046941A (ja) |
| EP (1) | EP0880180B1 (ja) |
| JP (1) | JP3214395B2 (ja) |
| KR (1) | KR19980087184A (ja) |
| CN (1) | CN1202704A (ja) |
| DE (1) | DE69807007T2 (ja) |
Cited By (4)
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|---|---|---|---|---|
| JP2007287328A (ja) * | 2000-05-03 | 2007-11-01 | Samsung Electronics Co Ltd | Ｍｒａｍ装置 |
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| WO2009123262A1 (ja) * | 2008-04-03 | 2009-10-08 | シャープ株式会社 | ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置 |
| CN107017874A (zh) * | 2015-10-13 | 2017-08-04 | 拉碧斯半导体株式会社 | 半导体装置以及选择电路 |
Families Citing this family (4)
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|---|---|---|---|---|
| JP3905990B2 (ja) * | 1998-12-25 | 2007-04-18 | 株式会社東芝 | 記憶装置とその記憶方法 |
| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
| JP2006065968A (ja) * | 2004-08-27 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書き込み回路およびデータ書き込み方法 |
| US10803928B2 (en) * | 2018-06-18 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low voltage memory device |
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|---|---|---|---|---|
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US4980859A (en) * | 1989-04-07 | 1990-12-25 | Xicor, Inc. | NOVRAM cell using two differential decouplable nonvolatile memory elements |
| JP2900523B2 (ja) * | 1990-05-31 | 1999-06-02 | 日本電気株式会社 | 不揮発性半導体メモリ装置の書込回路 |
| KR940005694B1 (ko) * | 1990-09-19 | 1994-06-22 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 프로그램 최적화회로 및 방법 |
| JPH05159586A (ja) * | 1991-11-29 | 1993-06-25 | Mitsubishi Electric Corp | フラッシュｅｅｐｒｏｍ |
| JPH06103781A (ja) * | 1992-09-21 | 1994-04-15 | Sharp Corp | メモリセル回路 |
| US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| JPH07226097A (ja) * | 1994-02-15 | 1995-08-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
| US5768208A (en) * | 1996-06-18 | 1998-06-16 | Microchip Technology Incorporated | Fail safe non-volatile memory programming system and method therefor |
| JPH1083689A (ja) * | 1996-09-10 | 1998-03-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5877979A (en) * | 1997-06-26 | 1999-03-02 | Xilinx, Inc. | Single-sided RAM cell and method of accessing same |
-
1997
- 1997-05-20 JP JP12999997A patent/JP3214395B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-19 DE DE69807007T patent/DE69807007T2/de not_active Expired - Fee Related
- 1998-05-19 KR KR1019980017965A patent/KR19980087184A/ko active IP Right Grant
- 1998-05-19 EP EP98109119A patent/EP0880180B1/en not_active Expired - Lifetime
- 1998-05-19 US US09/081,072 patent/US6046941A/en not_active Expired - Fee Related
- 1998-05-20 CN CN98101876A patent/CN1202704A/zh active Pending
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| WO2009123262A1 (ja) * | 2008-04-03 | 2009-10-08 | シャープ株式会社 | ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置 |
| CN107017874A (zh) * | 2015-10-13 | 2017-08-04 | 拉碧斯半导体株式会社 | 半导体装置以及选择电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1202704A (zh) | 1998-12-23 |
| JP3214395B2 (ja) | 2001-10-02 |
| DE69807007T2 (de) | 2003-03-27 |
| EP0880180A1 (en) | 1998-11-25 |
| US6046941A (en) | 2000-04-04 |
| KR19980087184A (ko) | 1998-12-05 |
| DE69807007D1 (de) | 2002-09-12 |
| EP0880180B1 (en) | 2002-08-07 |
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