KR960005370B1 - 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 - Google Patents

비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 Download PDF

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Description

비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치
제1도는 본 발명에 따른 제1 실시예가 적용되는 비휘발성 반도체 메모리 장치를 예시하는 블럭 회로도.
제2도는 제1도의 소스 회로의 회로도.
제3도는 제1도의 어드레스 디코더의 회로도.
제4도는 제1도의 어드레스 버퍼의 회로도.
제5도는 제1도의 어드레스 스위칭 회로의 회로도.
제6도는 제1도의 기입 증폭기의 회로도.
제7도는 제1도의 VPP/VCC전압 발생 회로의 회로도.
제8도는 및 제9도는 제1도의 제어 회로의 동작을 도시하는 플로우챠트.
제10도는 본 발명에 따른 제2 실시예가 적용되는 비휘발성 반도체 메모리 장치를 도시하는 블럭 회로도.
제11도는 제10도의 소거 어드레스 저장 회로의 회로도.
제12도 및 제13도는 제10도의 제어 회로의 동작을 도시하는 플로우 챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : NOR형 메모리셀 어레이 2 : 소스 회로
3,6 : 어드레스 디코더 4,7 : 어드레스 버퍼
5 : 열 스위칭 회로 8,9 : 어드레스 스위칭 회로
10 : 기입 증폭기 11 : 감지 증폭기
12 : 검증 회로 13 : 제어 회로
14 : VPP/VCC전압 발생 회로
본 발명은 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법에 관한 것이다.
비휘발성 반도체 메모리 장치에 있어서, 전기적인 기입 동작은 장치가 인쇄 회로 기판에 장착된 후에 실행될 수 있다. 이러한 장치의 한 전형적인 예는 백업 배터리 없이 데이타 저장이 가능하다는 이점을 갖고 있고 고도로 집적된 플래쉬 메모리(flash momory)이다. 이러한 플래쉬 메모리에 있어서, 기입 동작 전에, 플래쉬 소거 동작이 선정된 섹터의 메모리 셀이나 모든 메모리 셀 상에서 실행된다. 이러한 경우에, 소거된 메모리 셀의 임계 전압(threshold voltage)가 요동되므로, 소거된 메모리 셀 각각이 실제로 소거되었는 지의 여부, 즉 소거된 셀의 데이타 판독이 "0"과 같은 선정된 값인 자의 여부를 검증할 필요가 있다.
종래의 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에서는, 선정된 수의 메모리 셀의 플래쉬 소거 동작 후에 검증 동작이 검증 어드레스 VADD를 발생시킴으로써 수행된다. 먼저, 검증 어드레스 VADD는 예를 들면, 0으로 초기화된다. 그 다음, 메모리 셀 중 하나가 선택되고, 검증 어드레스 VADD에 따라 판독된다. 그 다음, 선택된 메모리 셀로부터 판독된 데이타 값이 "0"과 일치하는 지의 여부가 결정된다. 그 결과로서, 이 판독된 데이타 값이 "0"과 일치하면, 검증 어드레스 VADD가 갱신되어, 예를 들면, 1만큼 증가되어, 상술한 단계를 반복한다. 반대로, 판독 데이타 값이 "0"과 일치하지 않으면, 선정된 수의 메모리 셀에 대해 플래쉬 소거 동작이 다시 실행된다. 또한, 이 경우에는, 검증 어드레스 VADD가 다시 0으로 초기화되어, 소거된 메모리 셀 전부에 대해 검증 동작을 재개한다. 이것은 장치에 대한 소거 및 검증 동작에 요하는 시간을 증가시킨다.
그러므로, 본 발명의 목적은 비휘발성 반도체 메모리 장치에서 소거 및 검증동작에 요하는 시간을 감소시키는 것이다.
본 발명에 따르면, 비휘발성 메모리 셀들을 포함하는 비휘발성 반도체 메모리 장치에서, 선정된 수의 메모리 셀이 동시에 소거된다. 그 다음, 검증 어드레스 VADD가 발생되고, 검증 어드레스 VADD에 따라 메모리 셀들 중 하나가 선택되고 판독된다. 그 결과로서 선택된 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하는 지의 여부가 결정된다. 그 결과, 이 데이타가 선정된 값과 일치하면, 검증 어드레스 VADD가 갱신되어, 즉 증가되어 검증 동작을 반복한다. 그렇지 않은 경우에, 선정된 수의 메모리 셀이 다시 동시에 소거되지만, 검증 동작은 동일한 검증 어드레스 VADD를 사용하여 수행된다. 그래서, 비휘발성 반도체 메모리 장치에 대한 소거 및 검증 동작에 요구되는 시간이 감소될 수 있다.
본 발명은 첨부된 도면을 참조하여 이하에 설명된 상세한 설명으로부터 더 분명하게 이해될 수 있다.
본 발명의 제1 실시예가 적용되는 비휘발성 반도체 메모리 장치를 도시하는 블럭 회로도인 제1도를 참조하면, 4개의 워드 라인 WL1, WL2, WL3및 WL4및 4개의 비트 라인 BL1, BL2, BL3및 BL4가 제공된다. 참조번호(1)은 워드라인 WL1, WL2, WL3및 WL4중 하나에 접속된 제어 게이트, 비트 라인 BL1, BL2, BL3및 BL4중 하나에 접속된 드레인 및 소스 회로(2)에 접속된 소스를 각각 갖고 있는 메모리 셀 C11, C12, ..., C44및 부동 게이트 FG에 의해 형성된 NOR형 메모리 셀 어레이를 나타낸다.
소거 모드(ER="1")에서, 소거 회로는 12V와 같은 고전압을 발생시키고 이를 메모리 셀 비휘발성 반도체 메모리 장치C11, C12, ..., C44의 소스에 인가된다. 그렇지 않은 경우에는, 소스 회로(2)는 메모리 셀 C11, C12, ..., C44의 소스에 OV를 인가한다. 소스 회로(2)에 대한 상세한 내용은 후에 설명될 것이다. 행 어드레스 디코더(3)은 행 어드레스 버퍼(4)로부터의 행 어드레스 신호 A1및 A2, 및 그들의 반전 신호및를 수신함으로써, 워드 라인 WL1, WL2, WL3및 WL4중 하나를 선택한다. 그러므로, 소거 모드(ER="1")에서, 행 어드레스 디코더(3)은 모든 워드 라인 WL1, WL2, WL3및 WL4를 저상태로 만든다. 행 어드레스 디코더(3) 및 행 어드레스 버퍼(4)의 상세한 내용은 후술된다.
비트 라인 BL1, BL2, BL3및 BL4은 열 스위칭 회로(5)의 열 스위칭 트랜지스터 QC1, QC2, QC3및 QC4에 각각 접속된다.
열 어드레스 디코더(6)은 열 어드레스 버퍼(7)로부터의 열 어드레스 신호 B1및 B2및 그들의 반전 신호 B1및 B2를 수신함으로써 열 선택 라인 CL1, CL2, CL3및 CL4중의 하나를 선택한다. 즉 열 스위칭 트랜지스터 QC1, QC2, QC3및 QC4중의 하나를 선택하여 이를 구동한다. 그러나, 또한 소거 모드에서, 열 어드레스 디코더(6)은 모든 열 선택 라인 CL1, CL2, CL3및 CL4를 저상태로 만들어서, 즉 모든 열 스위칭 트랜지스터 QC1, QC2, QC3및 QC4를 턴 오프시킴으로써, 메모리 셀 C11, C12, ..., C44의 모든 드레인이 부동 상태에 있게 한다. 열 어드레스 디코더(6) 및 열 어드레스 버퍼(7)에 대한 상세한 설명은 후술된다.
행 어드레스 스위칭 회로(8)은 외부 행 어드레스 신호의 세트 A1' 및 A2'를 선택하거나 행 검증 어드레스 신호의 세트 VA1및 VA2를 선택한다. 즉, 검증 모드(C1="1")에서, 행 어드레스 스위칭 회로(8)은 행 검증 어드레스 신호 VA1및 VA2를 선택하고 이들은 행 어드레스 버퍼(4)로 전달한다. 그렇지 않은 경우 (C1="1")에, 행 어드레스 스위칭 회로(8)은 외부 행 어드레스 신호 A1및 A2를 선택하고 이들은 행 어드레스 버퍼(4)로 전달한다. 행 어드레스 스위칭 회로(8)에 대한 상세한 설명은 후술된다.
유사하게, 열 어드레스 스위칭 회로(9)는 외부 행 어드레스 신호의 세트 B1' 및 B2'나 열 검증 어드레스 신호의 세트 VB1및 VB2를 선택한다. 즉, 검증 모드(C1="1")에서, 열 어드레스 스위칭 회로(9)는 열 검증 어드레스 신호 VB1A및 VB2를 선택하고 이들은 열 어드레스 버퍼(7)로 전달한다. 그렇지 않은 경우(C1="1")에, 열 어드레스 스위칭 회로(9)는 외부 행 어드레스 신호 B1및 B2를 선택하고 이들은 열 어드레스 버퍼(7)로 전달한다. 열 어드레스 스위치 회로(9)에 대한 상세한 설명은 후술된다.
즉, 소거 모드(ER="1")에 있어서, 모든 메모리 셀 C11, C12, ..., C44에서, 소스의 전압은 고전압 VPP로 되고, 제어 게이트의 전압은 저(0V)로 되며, 드레인은 부동 상태로 되어, 모든 메모리 셀 C11, C12, ..., C44이 동시에 소거된다. 그렇지 않은 경우에는, 즉, 검증 모드(C1="1")를 포함하는 판독/기입 모드(ER="0")에서는, 메모리 셀 C11, C12, ..., C44중 하나가 행 어드레스 디코더(3) 및 열 어드레스 디코더(6)에 의해 선택된다.
비트 라인 BL1, BL2, BL3및 BL4는 열 스위칭 트랜지스터 QC1, QC2, QC3및 QC4를 통해 기입 증폭기(10)에 접속되고, 감지 증폭기(11)를 통해 검증 회로(12)에 접속된다. 감지 증폭기(11)은 전류 감지 형태로 되어 있다. 기입 증폭기(10)에 대한 상세한 설명은 후술된다.
검증 회로(12)는 감지 증폭기(11)로부터의 데이타 및 이 경우에는 "0"인 검증 입력 데이타 VI를 수신하기 위한 배타적 OR 회로(1201) 및, 배타적 OR 회로(1201)의 출력 및 검증 모드용 검증 제어 신호 C1을 수신하기 위한 NAND 회로(1202)를 포함한다. 즉, 소거 동작이 1개의 메모리 셀 상에서 실행되면, 그의 임계 전압이 감소된다. 즉, 그의 데이타가 "0"이 된다. 그러므로 플래쉬 소거 동작을 위한 검증은 각 메모리 셀로부터 판독된 데이타가 "0"인지의 여부를 결정함으로써 이루어질 수 있다. 데이타가 완전히 소거된 메모리 셀로부터 판독된 경우에, 배타적 OR 회로(1201)의 출력은 "0"이고 따라서, NAND 회로(1202)의 검증 출력신호 VO는 "1"이 된다. 반대로, 데이타가 불안전하게 소거된 메모리 셀로부터 판독되는 경우에는, 배타적 OR 회로(1201)의 출력이 "1"이 되므로 NAND 회로(1202)의 검증 출력 신호 VO는 "0"이 된다.
소거 모드용의 소거 신호 ER, 검증 모드용의 검증 제어 신호C1.및 검증 어드레스 신호 VA1, VA2, VA3및 VA4는 제어 회로(13)에 의해 발생되고, 이 제어 회로(13)은 또한 검증회로(12)로 부터 검증출력 신호 VO를 수신한다. 더우기 제어 회로(13)은 프로그램 신호 PC를 발생시키고 이를 VPP/VCC전압 발생 회로(14) 등에 전달 한다. VPP/VCC전압 발생 회로(14)는 프로그램 모드(PG="1")에서 12V와 같은 고전압 VPP를 발생시키고 비프로그램 모드(PG="0")에서는 5V와 같은 저전압 VCC를 발생시킨다. VPP/VCC전압 발생 회로(14)에 대한 상세한 설명은 후술된다.
다음으로, 제2도 내지 제7도를 참조하여 제1도 장치의 각 블럭을 설명한다.
제1도의 소스 회로(2)의 상세한 히로 블럭인 제2도에서, 이 회로(2)는 전압 VPP/VCC에 의해 전원이 공급되는 인버터(201), 인버터(202), 인버터(201)의 출력에 의해 제어되는 N 채널 증가형 트랜지스터(204)를 포함한다. 소거 모드(ER="1")에서, 인버터(201)의 출력은 저(=0V)이고, 인버터(202)의 출력은 저(0=V)이여서, 트랜지스터(203 및 204)가 턴온 및 오프되고, 판독/기입 동작이 그에 따라 실행된다.
제1도의 행 어드레스 버퍼(4)(열 어드레스 버퍼; 7)의 상세한 회로도인 제4도에서, 이 어드레스 버퍼(4)(또는 7)은 인버터(401 및 402)에 의해 각각 형성된 2개의 회로(41 및 42)를 포함한다. 그러므로, 어드레스 버퍼(4)(또는 7)은 어드레스 신호 A1및 A2(B1및 B2) 및 그들의 반전 신호및(및)를 발생시킨다.
제1도의 행 어드레스 스위칭 회로(8)(또는 열 어드레스 스위칭 회로; 9)의 상세한 회로도인 제5도에서, 이 어드레스 스위칭 회로(8)(또는 9)는 검증 제어 신호 C1을 수신하기 위한 2개의 인버터(801 및 802), 소거 신호 ER 및 그의 반전 신호에 의해 제어되는 4개의 트랜스퍼 게이트(803,804,805 및 806), 및 2개의 인버터(807 및 808)을 포함한다. 예를 들면, 검증 모드(C1="1")에서, 트랜스퍼 게이트(803 및 805)는 턴 오프되고 트랜스퍼 게이트(804 및 806)은 턴 온되므로, 검증 어드레스 신호 VA1, 및 VA2(VB1및 VB2)는 각각 트랜스퍼 게이트(804 및 806)을 통과한다. 결과적으로, 어드레스 신호 A1, 및 A2(B1및 B2)는 각각 검증 어드레스 신호 VA1, 및 VA2(VB1및 VB2)와 동일하다. 반대로, 비휘발성 검증 모드(C1="0")에서, 트랜스퍼 게이트(803 및 805)는 턴 온되고 트랜스퍼 게이트(804 및 806)은 턴 오프되므로 외부 어드레스 신호 A1, 및 A2(B1및 B2)는 각각 트랜스퍼 게이트(803 및 805)를 통과한다. 결과적으로 어드레스 신호 A1, 및 A2(B1및 B2)는 각각 외부 어드레스 신호 A1' 및 A2' (B1' 및 B2')와 동일하다.
제1도의 기입 증폭기(10)의 상세한 회로 도면인 제6도에서, 이 기입 증폭기(10)은 프로그램 신호 PG 및 입력 데이타 DI를 수신하기 위한 NAND회로(1001), 인버터(1002), 전압 VPP에 의해 전원을 공급받는 인버터(1003), P 채널 증가형 트랜지스터(1004), 및 N 채널 증가형 트랜지스터(1005)를 포함한다. 즉, NAND 회로(1001)의 입력 DI 및 PG 둘 모두가 고일 때만, 트랜지스터(1005)의 소스가 고상태(VPP)로 되어 기입 동작을 수행한다.
제1도의 VPP/VCC전압 발생 회로(14)의 상세한 회로도인 제도에서, 이 회로(14)는 12V와 같은 고전압 공급기 VPP에 접속된 N 채널 증가형 트랜지스터(1401), 및 5V와 같은 전압 공급기 VCC에 접속된 N 채널 공핍형 트랜지스터(1402)를 포함한다. 트랜지스터(1401)은 VPP보다 높고 고전압을 발생시키는 펌프 회로(1403)에 의해 제어되고, 트랜지스터(1402)는 인버터(1404)에 의해 제어된다. 펌프 회로(1403) 및 인버터(1404)는 둘다 제어 신호 PG에 의해 제어된다. PG="1"이면, 펌프 회로(1403)은 소거되어 트랜지스터(1401)을 턴 온시켜 전압 VPP/VCC가 VPP와 동일하게 된다. 이와 대조적으로 PG="0"이면, 인버터(1402)의 출력이 고상태(VCC)가 되어 트랜지스터(1402)를 턴온시키므로, 전압 VPP/VCC가 VCC와 동일하게 된다.
제1도의 제어 회로(13)의 소거 및 검증 동작이 제8도를 참조하여 설명된다.
단계(1301)에서, 플래쉬 소거 동작이 모든 메모리 셀 C11, C12, ..., C44상에서 실행된다. 즉, 소거 신호 ER, 프로그램 신호 PG 및 검증 제어 신호 C1은
ER = "1"
PG = "1"
C1= "0"
이다. 결과적으로, 상술한 바와 같이 메모리 셀 C11, C12, ..., C44에서, 소스의 전압은 고(=VPP)이고, 게이트의 전압은 0V이며, 드레인은 부동 상태에 있다. 이 상태에서 선정된 기간 동안 유지되어 부동 게이트의 전자들이 게이트로부터 추방되어, 메모리 셀의 임계 전압을 감소시킨다. 그 다름, 제어는 단계(1302)로 진행한다.
단계(1302)에서, 검증 어드레스 VADD가 초기화된다. 즉, VADD=0이 된다. 검증 어드레스VADD는 (VA1, VA2, VB1, VB2)로 표시된다. 그러므로, VADD=0은 (VA1, VA2, VB1, VB2)=(0,0,0,0)을 의미한다. 검증 어드레스 VADD는 행 어드레스 스위칭 회로(8) 및 열 어드레스 스위칭 회로(9)로 출력된다.
단계(1303)에서, 검증 동작은 검증 어드레스 VADD에 의해 지적된 메모리 셀 상에서 실행된다. 즉, 이 경우에, 소거 신호 ER, 프로그램 신호 PG 및 검증 제어 신호 C1은
ER = "0"
PG = "0"
C1= "1"
이다. 결과적으로 데이타는 검증 어드레스 VADD에 의해 지적된 메모리 셀로부터 판독되어 감지 증폭기(11)을 경유하여 검증 회로(12)로 전달된다.
그 다음, 단계(1304)에서, 검증 회로(12)의 검증 출력 신호 V0가 "1"인지의 여부, 즉, 검증 어드레서 VADD에 의해 지적된 메모리 셀 상에서 실행된 소거 동작이 정상적으로 완료되었는 지의 여부가 결정된다. 결과적으로, V0="1"이며, 제어는 단계(1305)로 진행한다. 그렇지 않은 경우에 제어는 단계(1307)로 진행한다.
단계(1307)에서, 검증 어드레스 VADD가(VA1, VA2, VB1, VB2)=(1,1,1,1)에 대응하는 15와 같은 최대값 MAX에 도달하였는 지의 여부가 결정된다. 결과로서, VADD(MAX이면, 제어는 검증어드레스 VADD를 1만큼 증가시키는 단계(1306)으로 진행한 다음 단계(1303)으로 복귀항 상술한 과정을 반복한다. 그렇지 않은 경우에, 즉, VADD≥MAX이면, 제어는 단계(1308)ㄹ 진행하여 이 루틴을 완료한다.
모든 메모리 셀 C11, C12, ..., C44가 한번의 플래쉬 소거 동작에 의해 완전히 소거되면, 단계(1303 내지 1306)에서 흐름이 16번 반복된다.
한편, 단계(1307)에서는 플래쉬 소거 동작이 단계(1301)에서와 동일한 방법으로 모든 메모리 셀 C11, C12, ..., C44상에서 다시 실행된다. 그 다음, 제어는 단계(1303)으로 복귀하여, 상술한 과정을 반복한다. 이러한 경우에는, 검증 어드레스 VADD가 초기화되지 않으므로, 단계(1303 내지 1306)에서의 흐름이 검증 어드레스 VADD가 초기화 되는 종래 기술과 비교하여 아주 작은 회수만 수행된다.
제8도를 변형시킨 제9도에서, 단계(1302'. 1305' 및 1306')이 각각 제8도의 단계(1302, 1305 및 1306)을 대신하여 제공된다. 이 경우에, 검증 어드레스 VADD는 15와 같은 최대값 MAX로 초기화된다. 그 다음, 검증 동작 동안, 검증 어드레스 VADD는 1씩 감소된다. 최종적으로, 검증 어드레스 VADD가 0에 도달하면, 검증 동작이 완료된다.
본 발명의 제2 실시예가 적용되는 비휘발성 반도체 메모리 장치를 도시하는 블럭 회로도인 제10도에서, 열 검증 어드레스 저장 회로(15)가 제어 회로(13)과 열 어드레스 스위칭 회로(8) 사이에 삽입되고, 열 검증 어드레스 저장 회로(16)이 제어 회로(13)과 열 어드레스 스위칭 회로(9) 사이에 삽입된다.
검증 어드레스 저장 회로(15 및 16)은 제어 회로(13)으로부터 발생된 제어 신호 C2및 C2를 저장시킴으로써 제어된다. 예를 들면, 저장 제어 회로 C2및 C3이 각각 "1"및 "0"이면, 검증 어드레스 저장 회로(15 및 16)은 행 검증 어드레스 신호 VA1, VA2및 열 검증 어드레스 신호 VB1및 VB2를 통과한다. 즉,
VA1' = VA1
VA2' = VA2
VB1' = VB1
VB2' = VB2
이다. 저장 제어 신호 C2및 C3이 "1"이면, 검증 어드레스 저장 회로(15 및 16)은 행 검증 어드레스 신호 VA1, VA2및 검증 어드레스 신호 VB1및 VB2를 저장한다. 즉, 제10도에서, 플래쉬 소고 동작이 불완전하게 수행되어 검증 회로(12)의 검증 출력 신호 V0가 "0"이면, 검증 어드레스 VADD는 검증 어드레스 저장 회로(15 및 16)에 저장된다.
제10도의 행 검증 어드레스 저장 회로(15)(또는 열 검증 어드레스 저장 회로; 16)의 상세한 회로도인 제11도에서, 이 회로(15 또는 16)은 제어 신호 C2를 저장함으로써 제어되는 NAND 회로(1501 및 1502), 저장 제어 신호 C3을 수신하기 위한 인버터(1503 및 1504), 및 저장 제어 신호 C3및 그의 반전 신호에 의해 제어되는 트랜스퍼 게이트(1505, 1506, 1507 및 1508)을 포함한다. 즉, C2="1"이고, C3="0"이면, 트랜스퍼 게이트(1505 및 1507)은 턴온되고, 트랜스퍼 게이트(1506 및 1508)은 턴 오프되어 검증 어드레스 신호 VA1(VB1), VA2(VB2)가 NAND 회로(1501 및 1502)를 통과한다. 그러므로,
VA1'(VB1') = VA1(VB1)
VA2'(VB2') = VA2(VB2)
이다. 반대로, C2=C3="1"이면, 트랜스퍼 게이트(1505 및 1507)은 턴 오프되고 트랜스퍼 게이트(1506 및 1508)은 턴 온되어 검증 어드레스 신호 VA1(VB1) 및 VA2(VB2)는 NAND 회로(1501 및 1502)를 통과하지 못한다. 이 경우에, NAND 회로(1501 및 1502)의 출력은 트랜스퍼 게이트(1506 및 1508)을 경유하여 NAND 회로(1501 및 1502)로 피드백된다. 그러므로, 검증 어드레스 신호 VA1(VB1) 및 VA2(VB2)는 NAND 회로(101 및 502)에 저장되거나 래치된다.
제10도는 제어 회로(14)의 소거 및 검증 동작이 각각 제9도 및 제9도에 대응하는 제12도 및 제13도에 도시된다. 제12도 및 제13도에서, 단계(1309 및 1310)은 각각 제8도 및 제9도에 부가된다. 즉 단계(1303)에서 모드 검증으로 들어가기 전에, 단계(1309)에서, 저장 제어 신호 C2및 C3이 각각 "1" 및 "0"이 되어, 검증 어드레스 신호 VADD(VA1, VA2, VB1, VB2)는 검증 어드레스 저장 회로(15 및 16)을 통과할 수 있다. 또한, 단계(1307)에서 플래쉬 소거 모드로 들어가기 전에, 단계(1310)에서, 저장 제어 신호 C2및 C3은 모두 "1"이 되어, 검증 어드레스 VADD(VA1, VA2, VB1, VB2)가 검증 어드레스 저장 회로(15 및 16)에 저장되거나 래치된다. 그래서, 이러한 경우에는 또한, 검증 어드레스 VADD가 초기화되지 않으므로, 단계(1309, 1303 내지 1306)에서 흐름이 검증 어드레스 VADD가 초기화되는 종래 기술과 비교하여 아주 작은 회수만 수행된다.
상술한 실시예에서, 플래쉬 소거 동작이 모든 메모리 셀들 상에서 수행되므로, 본 발명은 플래쉬 소거 동작이 섹터(블럭)과 같은 선정된 수의 메모리 셀 상에서만 수행되는 경우에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 부가적인 플래쉬 소거 동작 후에 조차도 검증 어드레스가 초기화되지 않으므로, 비휘발성 반도체 메모리 장치에서 소거 및 검증 동작이 요구되는 시간이 감소될 수 있다.

Claims (12)

  1. 비휘발성 메모리 셀(C11, C12, ..., C44)를 포함하는 비휘발성 반도체 메모리 장치를 소고하고 검증하기 위한 방법에 있어서, 선정된 수의 상기 비휘발성 메모리 셀을 동시에 소거하는 단계.
    검증 어드레스(VADD)를 발생시키는 단계, 검증 어드레스에 따라 상기 비휘발성 메모리 셀 중 하나를 선택하고 판독하는 단계, 선택된 비휘발성 메모리 셀이 선정된 값과 일치하는지의 여부를 검증하는 단계, 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치할 때 검증 어드레스를 갱신함으로써, 상기 검증 어드레스 발생 단계를 반복하는 단계 및 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하지 않을 때 선정된 수의 상기 비휘발성 셀을 동시에 소거함으로써, 상기 검증 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법.
  2. 제1항에 있어서, 상기 검증 어드레스 갱신 단계가 검증 어드레스를 1만큼 증가시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법.
  3. 제1항에 있어서, 상기 검증 어드레스 갱신 단계가 검증 어드레스를 1만큼 감소시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법.
  4. 제1항에 있어서, 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하지 않을 때 검증 어드레스를 저장하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법.
  5. 비휘발성 메모리 셀(C11, C12, ..., C44), 선정된 수의 상기 비휘발성 메모리 셀을 동시에 소거하기 위한 수단, 검증 어드레스(VADD)를 발생시키기 위한 수단, 검증 어드레스에 따라 상기 비휘발성 메모리 셀 중 하나를 선택하고 판독하기 위한 수단, 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하는 지의 여부를 검증하기 위한 수단, 상기 검증 어드레스 발생수단을 동작시키기 위해, 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치할 때 검증 어드레스를 갱신하기 위한 수단, 및 상기 검증 수단을 동작시키기 위해, 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하지 않을 때 선정된 수의 상기 비휘발성 메모리 셀을 동시에 소거하기 위한 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 검증 어드레스 갱신 수단이 검증 어드레스를 1만큼 증가시키기 위한 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 검증 어드레스 갱신 수단이 검증 어드레스를 1만큼 감소시키기 위한 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 선택된 비휘발성 메모리 셀로부터 판독된 데이타가 선정된 값과 일치하지 않을 때 검증 어드레스를 저장하기 위한 수단을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모레 장치.
  9. 다수의 비휘발성 메모리 셀(C11, C12, ..., C44), 검증 어드레스(VADD)를 발생시키기 위한 제어수단(13), 상기 검증 어드레스 발생 수단에 접속되는 것으로, 검증 어드레스를 저장하기 위한 수단(15, 16), 상기 검증 어드레스 저장 수단 및 상기 비휘발성 메모리 셀에 접속되는 것으로서, 선택된 비휘발성 메모리 셀을 검증하기 위해 상기 검증 어드레스 저장 수단으로부터 나온 검증 어드레스에 따라 상기 비휘발성 메모리 셀들 중 하나를 선택하기 위한 수단(3, 4, 5, 6, 7), 및 상기 비휘발성 메모리 셀 및 상기 제어 수단에 접속되는 것으로서, 선택된 비휘발성 메모리 셀의 데이타(VI)가 선정된 값과 일치하는 지의 여부를 검증하기 위한 수단(12)를 포함하고, 상기 제어 수단(13)은 선택된 비휘발성 메모리 셀의 데이타가 선정된 값과 일치할때 상기 검증 어드레스 저장 수단을 통해 검증 어드레스를 상기 선택 수단으로 통과시키고, 상기 제어 수단은 선택된 비휘발성 메모리 셀이 선정된 값과 일치하지 않을 때 상기 검증 어드레스 저장 수단 내에 검증 어드레스를 저장하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어 수단을 선택된 비휘발성 메모리 셀이 선정된 값과 일치할 때만 검증 어드레스를 증가 또는 감소시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 다수의 비휘발성 메모리 셀(C11, C12, ..., C44), 검증 어드레스(VA1, VA2, VB1, VB2)를 발생시키기 위한 제어 호로(13), 상기 제어 회로에 접속된 것으로, 상기 제어 회로로부터 발생된 검증 어드레를 제1 상태로 상기 검증 어드레스 저장 회로를 통과시키고, 상기 제어 회로로부터 발생된 검증 어드레스를 제2 상태로 저장하기 위한 검증 어드레스 저장 회로(15, 16), 상기 검증 어드레스 저장 회로 및 상기 제어 회로에 접속되는 것으로, 상기 제어 회로로부터의 제어 신호(C1)에 따라 검정 어드레스 및 외부 어드레스 중 하나를 선택적으로 전달하기 위해 상기 검증 어드레스 저장 회로로부터의 검증 어드레스 스(VA1', VA2', VB1', VB2') 및 외부로부터의 외부 어드레스(A1', A2', B1', B2')를 수신하기 위한 어드레스 스위칭 회로(8, 9), 상기 어드레스 스위칭 회로, 상기 비휘발성 메모리 셀 및 상기 제어 회로에 접속된 것으로, 상기 제어 회로의 제어 신호에 따라 상기 비휘발성 메모리 셀들 중 하나를 선택하고 이를 검증하기 위한 수단(3, 4, 5, 6, 7), 및 상기 비휘발성 메모리 셀 및 상기 제어 수단에 접속되고, 선택된 비휘발성 메모리 셀의 데이타가 선정된 값과 일치하는 지의 여부를 검증하기 위한 수단(12)를 포함하고, 상기 제어 수단은 선택된비휘발성 메모리 셀의 데이타가 선정된 값과 일치할 때 상기 검증 어드레스 저장 회로를 제1 상태로 인에이블시키고, 상기 제어 회로는 선택된 비휘발성 메모리 셀이 선정된 값과 일치하지 않을 때 상기 검증 어드레스 저장 회로를 제2 상태로 인에이블시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어 회로가 선택된 비휘발성 메모리 셀이 선정된 값과 일치할 때만 검증 어드레스를 증가시키거나 감소시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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