JP3895816B2 - 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその制御方法及びメモリカード、記憶システムに係わり、特にＭＯＳトランジスタ構造のメモリセルを複数個接続してメモリセルユニットを構成した不揮発性半導体記憶装置とその制御方法及びメモリカード、記憶システムに関する。
【０００２】
【従来の技術】
近年、電気的に書き換え可能な不揮発性半導体記憶装置として、複数のメモリセルで１ユニットを構成し、このユニットにデータ線を接続した構造のＥＥＰＲＯＭが知られている。この構造では、データ線とのコンタクト数を減らし、集積度を高めることが可能となる。例えば、複数のメモリセルを直列に接続してＮＡＮＤセルを構成するものがある。図８は、この種のＥＥＰＲＯＭにおける１つのＮＡＮＤセルを示す平面図であり、図９及び図１０はそれぞれ図８におけるＡ−Ａ’線、Ｂ−Ｂ’線での断面図である。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【０００３】
図８、図９及び図１０に示すように、ＮＡＮＤセルにおいて、例えばｎ型シリコン基板１４にｐ型ウェル１２が形成され、ｐ型ウェル１２上に素子分離絶縁膜３２が選択的に形成される。
【０００４】
続いて、素子分離絶縁膜３２で囲まれた領域に、例えば４個のメモリセルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセルが形成される。
【０００５】
ＮＡＮＤセルを構成するメモリセルにおいて、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６（１６−１〜１６−４）が形成される。さらに、浮遊ゲート１６上に第２ゲート絶縁膜３４が形成され、第２ゲート絶縁膜３４上に例えば多結晶シリコン膜よりなる制御ゲート１８（１８−１〜１８−４）が形成される。
【０００６】
選択トランジスタＱＳ１、ＱＳ２において、ｐ型ウェル１２上にゲート絶縁膜が形成され、ゲート絶縁膜上に多結晶シリコンよりなるゲート電極２０、２２が形成される。ゲート電極２０、２２は、１層目２０ａ，２２ａが浮遊ゲート１６と同時に、２層目２０ｂ，２２ｂが制御ゲート１８と同時に形成される。なお、ゲート電極２０、２２は、図示されない所望部分で１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
【０００７】
また、メモリセルの制御ゲート１８−１〜１８−４は、行方向に連続的に形成され、隣接するＮＡＮＤセルのメモリセルの制御ゲートと接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の電位をＶｃｇ１〜Ｖｃｇ４と表す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２０、２２も同様に行方向に連続的に形成され、それぞれ制御ゲート線ＳＧ１、ＳＧ２となる。制御ゲート線ＳＧ１、ＳＧ２の電位をそれぞれＶｓｇ１、Ｖｓｇ２と表す。
【０００８】
また、ｐ型ウェル１２上にソース・ドレイン領域となるｎ型拡散層４０、４２、４４、４６、４８、５０、５２が形成されている。それらのソース・ドレイン領域は隣接するメモリセル同士及び隣接するメモリセルと選択トランジスタにより共用される。この結果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択トランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮＤセルが構成される。選択トランジスタＱＳ１のドレイン領域４０は、ｎ+ 型拡散層５４、コンタクト開口２６を介してビット線ＢＬ１ ２４に接続される。また、選択トランジスタＱＳ２のソース領域５２は、ソース線に接続されている。
【０００９】
図１１は、上述のＮＡＮＤセルをアレイ状に集積させることにより形成したＥＥＰＲＯＭの回路を示す。
一般に、同一のワード線に接続されたメモリセルの集合は、１ページと呼ばれる。また、同一の制御ゲート線に接続されたドレイン側の選択トランジスタ群と同一の制御ゲート線に接続されたソース側の選択トランジスタ群とに挟まれたページの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。通常、１ブロックは、独立に消去可能な最小単位となる。
【００１０】
例えば、図１１において、ワード線ＷＬ１に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１により１つのページが構成される。また、ドレイン側の選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍｎ４により１ブロックが構成される。選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソースにはソース電位Ｖｓが供給される。
【００１１】
以下、図１１に示したＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
図１２はＮＡＮＤセルの電圧を示し、図１３はＮＡＮＤセルの動作のタイミングチャートを示す。
【００１２】
まず、データ消去動作を説明する。
データの消去は、１ＮＡＮＤブロック単位で行われる。その際、同一のＮＡＮＤブロック内のメモリセルの記憶内容は同時に消去される。まず、消去するＮＡＮＤブロックにおいて、Ｖｓｇ１及びＶｓｇ２を高電位ＶＰＰ（例えば１８Ｖ）にする。そうして選択されたＮＡＮＤブロックにおいて、全てのワード線の電位Ｖｃｇ１〜Ｖｃｇ４を基準電位ＶＳＳ（例えば０Ｖ）とし、ｐ型ウェルの電位Ｖｗｅｌｌ及びｎ型基板の電位Ｖｓｕｂに高電圧ＶＰＰ（例えば１８Ｖ）を印加する。ビット線ＢＬ１、ＢＬ２、…、の電位Ｖｂｉｔ１、Ｖｂｉｔ２、…、をそれぞれ例えば１８Ｖとする。これにより、全てのメモリセルにおいて浮遊ゲートから基板に電子が放出され、しきい値は負の方向にシフトする。通常、この状態を”１”状態と定義する。また、チップ全体のデータを消去する場合は、全てのＮＡＮＤブロックを選択状態にする。
【００１３】
次に、データの書き込み動作を説明する。
データの書き込みは、ビット線から最も離れて位置するメモリセルから順にページ毎に行う。ＮＡＮＤブロック内の書き込みを行うページに対応するワード線には高電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワード線には中間電位ＶＭ（例えば１０Ｖ）を与える。Ｖｓｇ１はＶＭ（１０Ｖ）とし、Ｖｓｇ２はＶＳＳ（０Ｖ）とする。またビット線ＢＬ１、ＢＬ２、…、ＢＬｎにはデータに応じて、ＶＳＳ又はＶＭを与える。ビット線にＶＳＳが与えられたとき（”０”書き込み）、その電位は選択メモリセルに伝達され、浮遊ゲートに電子が注入される。これによりその選択メモリセルのしきい値は正方向にシフトする。通常、この状態を”０”状態と定義する。ビット線にＶＭが与えられたとき（”１”書き込み）、メモリセルに電子は注入されないため、しきい値は変化せず負のままである。このような書き込み動作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順に繰り返す。
【００１４】
次に、データの読み出し動作を説明する。まず、ＮＡＮＤブロック内の選択されたメモリセル、例えば図１３においてはメモリセルＭ１４、の制御ゲートの電位Ｖｃｇ４をＶＳＳとし、それ以外の制御ゲートの電位及び選択トランジスタのゲート電位をＶＣＣ（例えば５Ｖ）とする。その際、選択メモリセルにおいて電流が流れるか否かを検出し、データの判別を行う。
【００１５】
最後に、データ書き込み時に生じる誤書き込みモードについて述べる。この誤書き込みモードは、特に非選択のワード線に中間電位ＶＭを与える場合に生じる。この非選択メモリセルのゲート電圧がＶＭ（約１０Ｖ）であるので、ドレイン電圧が０Ｖであるとすると、浮遊ゲートに電子がわずかに注入される弱電子注入モード（弱い書き込み）となる。例えば、直列にメモリセルを１６ビット接続したＮＡＮＤ型セルでは最悪で１５回、この誤書き込みモードになる。しかし、通常、１５回の誤書き込みモードになっても、誤書き込みまでには至らない。
【００１６】
【発明が解決しようとする課題】
上述のように、１ブロック単位で消去しているときには誤書き込みは問題とならない。
しかし、ページ毎にデータを消去する場合、この誤書きモードは問題となる。
【００１７】
例えば、ワード線ＷＬ２に接続されたページについて、ページ消去をしページ書き込みをする場合、まず、Ｖｃｇ２を０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を印加して、ページ消去を行う。このときワード線ＷＬ２に接続されたセルについてのみ浮遊ゲート中の電荷が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルでは電荷放出は起らない。次に、消去したページのセルにデータを書き込む。すなわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとし、ビット線ＢＬ１〜ＢＬｎにデータを与えて、書き込みを行う。このとき、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４につながったセルは誤書き込みモードになるが、時間が短いため、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４につながったセルのデータはそのままの状態で保持される。
【００１８】
このように、ブロック中の１ページのみ消去し、そこにデータを書き込む場合、他のメモリセルでは書き込み時間の１回分の間、誤書き込みモードになる。例えば、同一ページのページ消去／書き込みを１０6 回繰り返した場合、書き込み時間の１０6 回分の時間、誤書き込みモードになる。さらに、同一ブロック内の他のページについても各々１０6 回同様の動作がなされるとすると、例えば１６個のページで１ブロックが構成される場合、最悪のケースで１０6 ×１５回誤書き込みモード状態となる。その場合、通常では誤書き込みが起きて不良となり、問題となる。
【００１９】
本発明は、上記課題に鑑みてなされたもので、ページ消去・ページ書き込みをしても誤書き込みモードによる不良が起らず、高い信頼性を保証することができる不揮発性半導体記憶装置とその制御方法、さらにはこれを用いたメモリカード、記憶システムを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイと、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２１】
また、本発明の不揮発性半導体記憶装置の制御方法は、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイ中のブロックを少なくとも１つ選択する工程と、選択されたブロックを構成するメモリセルの一部のデータを消去する工程と、データが消去されたメモリセルの少なくとも一部にデータを書き込む工程と、データが消去されたメモリセル以外の選択されたブロック中のすべてのメモリセルのデータを読み出して記憶させる工程と、データが読み出されたメモリセルのデータを消去する工程と、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする工程とを具備する。
【００２２】
さらに、本発明のメモリカードは、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置と、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２３】
また、本発明の記憶システムは、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置を備えたメモリカードと、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
図１は、本発明の第１の実施例のブロック図を示す。
図１において、メモリセルアレイ１は、少なくとも１つのＮＡＮＤセルブロックより構成される。各ＮＡＮＤセルは、例えば図８、図９及び図１０に示されるような構成からなり、各々のＮＡＮＤセルブロックは図１１に示したＮＡＮＤセル型ＥＥＰＲＯＭのブロックと同様の構成をしており、複数のページより構成される。
【００２５】
また、アドレス信号は、行デコーダ２及び列デコーダ３の入力端子に供給される。行デコーダ２の出力端子はメモリセルアレイ１のワード線や選択トランジスタの制御ゲート線に接続される。また、列デコーダ３の出力端子は、メモリセルアレイ１のビット線に接続される。
【００２６】
電圧発生回路５は、例えば昇圧回路や選択回路を備え、例えば１８Ｖや２０Ｖの高圧電位ＶＰＰや例えば１０Ｖの中間電位ＶＭを生成し、これらの電位と例えば５Ｖの電源電位の中から電位を選択して行デコーダ２や列デコーダ３の電源端子に供給する。
【００２７】
また、制御回路６は、電圧発生回路５や行デコーダ２、列デコーダ３、入出力制御回路４を制御する。
入出力制御回路４は、列デコーダ３を介してメモリセルアレイ１に書き込むデータやメモリセルアレイ１から読み出したデータを外部と入出力する。
【００２８】
図２は、図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおけるタイミングチャートを示す。なお、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去は、基板と浮遊ゲート間のトンネル電流を用いて電荷を授受することにより行われる。
【００２９】
まず、ブロックを選択する。続いて、例えばワード線ＷＬ２に接続されたページについてページ消去を行う。すなわち、Ｖｃｇ２を０Ｖにし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を印加する。Ｖｓｇ１、Ｖｓｇ２及びビット線の電位も１８Ｖにする。このときワード線ＷＬ２につながったセルについてのみフローティングゲート中の電荷が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルでは電荷放出は起らない。
【００３０】
次に、ページ消去したセルに書き込み、すなわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとして、ビット線にデータを供給して、書き込みを行う。なお、図２では、Ｖｂｉｔ１は”０”書き込み、Ｖｂｉｔ２は”１”書き込みの場合をそれぞれ示している。このとき、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４のデータはそのままの状態で保持される。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
【００３１】
次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルのデータを読み出す。図２に示した例では、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順にデータを読み出す。これらの読み出されたデータは、チップ内の図示せぬバッファ回路あるいはチップ外のメモリへ記憶される。読み出しの際、読み出されるページに対応するワード線は０Ｖ、それ以外のワード線及びビット線、Ｖｓｇ１、Ｖｓｇ２は例えば５Ｖ、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
【００３２】
次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルのデータを消去する。すなわち、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を０Ｖとし、ウェルと基板に１８Ｖを印加し、フローティングゲート中の電荷を基板に放出させる。このとき、Ｖｃｇ２は１８Ｖとしているため、ワード線ＷＬ２に接続されたページのデータは変化しない。消去の際、ビット線の電位及びＶｓｇ１、Ｖｓｇ２は１８Ｖである。
【００３３】
次に、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順番に、チップ内のバッファ回路あるいはチップ外のメモリに記憶したデータを読み出し、そのデータが消去前に保持されていたセルに書き込む。すなわち、まず、Ｖｃｇ４を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ２、Ｖｃｇ３を１０Ｖとし、チップ内のバッファ回路あるいはチップ外のメモリから消去前にワード線ＷＬ４に接続されたメモリセルに記憶されていたデータを読み出し、ワード線ＷＬ４に接続されたメモリセルにそのデータを書き込む。その際、データが消去前に保持されていた場所に同一のデータが書き込まれるようにする。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖとする。ワード線ＷＬ３、ＷＬ１に接続されたメモリセルについても順に同様の動作を行う。
【００３４】
以上の動作により、ワード線ＷＬ２に接続されたメモリセルのデータのみ新しいデータとなり、その他のワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたメモリセルにおいては上述の一連の動作を行う前と同一のデータが保持されている。すなわち、ページ消去が行われたことになる。
【００３５】
上記の本実施例の動作と従来の動作とを比較してみる。
従来例では、ページ消去／ページ書き込みを繰り返して行ったページがある場合、同一ブロック内の他のページはその繰り返し回数だけ誤書き込みモードとなり、回数が増すにつれ、誤書き込み不良となりやすくなる。
【００３６】
一方、本実施例では、ページ消去をしたページと同一のブロック内にある他のページにおいて、ページ消去の度にデータが書き直されるため、誤書き込みは発生しなくなる。
【００３７】
図３は、図１に示した本発明のＮＡＮＤ型ＥＥＰＲＯＭを用いた記憶システムの一例を示す。
図３において、メモリカード６０には、ＮＡＮＤ型ＥＥＰＲＯＭであるメモリチップ６１と、コントローラチップ６２が設けられている。
【００３８】
あるいは、アダプタ６６には、ＮＡＮＤ型ＥＥＰＲＯＭを備えた切手大のメモリカード６７が装着され、コントローラチップ６８が設けられている。このメモリカード６７は、アダプタ６６に対して着脱可能である。
【００３９】
コンピュータ６３は、内部にＭＰＵ６４を有し、メモリカード６０あるいはアダプタ６６を装着することができるスロット６５を具備する。
図１に示したＮＡＮＤ型ＥＥＰＲＯＭの制御回路６は、通常、コントローラチップ６２、６８に設けられているが、メモリチップ６１、切手大のメモリカード６７内にあってもよい。また、コンピュータ６３のＭＰＵ６４が制御回路６と同様の制御動作を行ってもよい。
【００４０】
図４は、図３に示した実施例における動作を説明するブロック図である。
まず、チップ外部、例えばコンピュータ６３から、ページ消去／書き込みを行うアドレスとデータを入力し、スロット６５に装着されたメモリカード６０に供給する。次に、指定されたページを消去し、入力されたデータを書き込む。
【００４１】
次に、ページ消去・書き込みをしたページと同一のブロック内の他のページのデータを読み出す。このデータをメモリカード６０のコントロールチップ６２内のメモリに記憶させる。あるいは、このデータをコンピュータ６３内のＭＰＵ６４に付随するメモリに記憶させてもよい。
【００４２】
同様にして、同一ブロック内の残っているページを読み出し、コントロールチップ６２あるいはＭＰＵ６４のメモリにデータを記憶させる。これを同一ブロック内の、ページ消去・書き込みを行ったページを除いた全部のページについて行う。
【００４３】
次に、ページ消去・書き込みしたページ以外のページを一括して消去する。続いて、コントロールチップあるいはＭＰＵのメモリに記憶されたデータを元のメモリセルに書き込む。
【００４４】
図５は、本発明の第２の実施例の動作のタイミングチャートを示す。本実施例において、ＮＡＮＤセル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同様の構成をしている。
【００４５】
まず、例えばワード線ＷＬ２に接続されたページのページ消去及びページ書き込みを行う。これらの動作は、第１の実施例と同様に行われる。
次に、ページ書き込み後、まずワード線ＷＬ４に接続されたセルのデータを読み出し、チップ内に設けられたバッファ回路またはチップ外に設けられたメモリあるいはセルアレイ内の他のメモリセルにそのデータを記憶する。その後、ワード線ＷＬ４に接続されたメモリセルのデータを消去する。続いて、バッファ回路またはメモリあるいは他のメモリセルに記憶したワード線ＷＬ４に接続されたメモリセルのデータを元のメモリセルに書き込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルについて繰り返す。
【００４６】
このようにして、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたメモリセルに、以前と同一のデータが新たに書き込まれる。
この方法を用いると、第１の実施例と同様に誤書き込みの発生を防止することができる。さらに、バッファ回路またはチップ外のメモリあるいは他のメモリセルに記憶するデータが１ページ分のみになり、第１の実施例と比べて記憶するデータ量が減るため、チップ内のバッファ回路やチップ外のメモリあるいはセルアレイの容量を減らしてコストを低減することが可能となる。
【００４７】
図６及び図７は、本発明の第３の実施例の動作のタイミングチャートを示す。図７に示したタイミングチャートは、図６に示したタイミングチャートに連続しているものである。本実施例のＮＡＮＤセル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同様の構成を有する。
【００４８】
まず、例えばブロックＡのワード線ＷＬ２に接続されたページのページ消去及びページ書き込みを行う。これらの動作は、第１の実施例と同様のものである。一方、ここでのページ消去の際、メモリセルアレイ内の他のメモリセルのデータをあらかじめ消去しておく。例えば、他のブロックＢを選択状態とした上で、ワード線ＷＬ１’、ＷＬ３’、ＷＬ４’について、Ｖｃｇ１’、Ｖｃｇ３’、Ｖｃｇ４’を０Ｖとして、これらワード線に接続されたメモリセルのデータを消去する。なお、図６では、ブロックＡのワード線ＷＬ２に接続されたページとブロックＢのワード線ＷＬ１’、ＷＬ３’、ＷＬ４’に接続されたページを同時に消去させているが、これらのページの消去は必ずしも同時に行われなくてもよい。また、ブロックＢのワード線ＷＬ２’についてもＶｃｇ２’を０ＶとしてブロックＢはブロック全体を消去してもよい。
【００４９】
次に、ワード線ＷＬ４に接続されたセルのデータを読み出し、そのデータをチップ内の他のブロックのセルに書き込み、記憶させる。続いて、順にワード線ＷＬ３、ＷＬ１に接続されたセルのデータを読み出し、そのデータを他のブロックのセルに書き込み、記憶させる。ここで、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたセルのデータを、図６に示されるように同一のブロックＢに記憶させてもよいし、それぞれ異なるブロックに記憶させてもよい。また、一連の動作を行うとき読み出されたデータを転送して一時的に記憶させる専用のメモリセル領域（ブロック）を形成してもよい。さらに、読み出し動作により、ビット線電位Ｖｂｉｔがセル内のデータに応じて”０”と”１”の状態の電圧となるが、その電圧関係をそのまま他のブロックへの書き込みの際のＶｂｉｔとして用いることもできる。この場合はブロックＡからブロックＢにデータを転送すると”０”、”１”が逆になるがブロックＢからブロックＡにデータを戻すときにまた逆になるため、問題はない。
【００５０】
その後、ワード線ＷＬ４、ＷＬ２、ＷＬ１に接続されたメモリセルのデータを消去する。
次いで、他のブロックのメモリセルに記憶したワード線ＷＬ４に接続されたメモリセルのデータを元のメモリセルに書き込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルについて繰り返す。
【００５１】
このようにして、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたメモリセルに以前と同一のデータが新たに書き込まれる。
この方法を用いると、第１の実施例と同様に誤書き込みの発生を防止することができる。さらに、バッファ回路またはチップ外のメモリを使う必要がないため、チップ内のバッファ回路やチップ外のメモリを第１の実施例よりも減らし、コストを低減することが可能となる。
【００５２】
また、上述の実施例ではページ単位で消去・書き込みを行っているが、それに限られるものではない。例えば、ブロック単位で消去動作を行ってもよい。この場合、まず、選択されたブロック内の少なくとも新たなデータを書き込まないメモリセルのデータを読み出し、チップ内部または外部にそのデータを記憶する。次に、そのブロック内のメモリセルのデータをブロック単位で消去する。続いて、消去前と同一のデータを記憶させたいメモリセルに、チップ内部または外部に記憶しておいたデータを書き込む。一方、こうしたデータの再書き込みの前または後に、新たなデータを書き込みたいメモリセルには、その新たなデータを書き込む。
【００５３】
このように、消去の度にデータが書き直されるため、誤書き込みは発生しなくなる。
なお、図３に示したメモリカードや記憶システムは、第１の実施例に限らず上述の実施例に示したように動作することも可能である。
【００５４】
なお、本発明は上述した実施例に限定されるものではない。上述の実施例では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとり説明したが、これに限らず、選択ゲートを有する各種のＥＥＰＲＯＭに適用することができる。また、制御ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭに適用することもできる。さらに、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとするいわゆるマスクＲＯＭにおいても、ＮＡＮＤセル構成とする場合には適用することが可能である。また、拡散層ビット線を有するグランドアレー型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能である。さらに、サブビット線を有するＤＩＮＯＲ型にも適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、ページ消去してページ書き込みを行った場合に、同一ブロック内にあるそのページ以外のすべてのページのデータを読み出し記憶し、それらのページを消去した後、記憶しておいたデータを再書き込みするため、誤書き込みが生じず、信頼性の高い不揮発性半導体記憶装置やメモリカード、記憶システムを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例における動作を説明する図。
【図３】本発明のメモリカード及び記憶システムを示す図。
【図４】図３に示した実施例における動作を説明する図。
【図５】本発明の第２の実施例における動作を説明する図。
【図６】本発明の第３の実施例における動作を説明する図。
【図７】図６に続いて本発明の第３の実施例における動作を説明する図。
【図８】ＥＥＰＲＯＭの１つのＮＡＮＤセルを示す図。
【図９】図８中のＡ−Ａ’線における断面図。
【図１０】図８中のＢ−Ｂ’線における断面図。
【図１１】ＮＡＮＤ型セルアレイの等価回路図。
【図１２】ＮＡＮＤ型セルのブロック消去動作を示す図。
【図１３】ＮＡＮＤ型セルのブロック消去動作を示す図。
【符号の説明】
１…メモリセルアレイ、
２…行デコーダ、
３…列デコーダ、
４…入出力制御回路、
５…電圧発生回路、
６…制御回路、
６０…メモリカード、
６１…メモリチップ、
６２…コントローラチップ、
６３…コンピュータ、
６４…ＭＰＵ、
６５…スロット、
６６…アダプタ、
６７…メモリカード、
６８…コントローラチップ。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその制御方法及びメモリカード、記憶システムに係わり、特にＭＯＳトランジスタ構造のメモリセルを複数個接続してメモリセルユニットを構成した不揮発性半導体記憶装置とその制御方法及びメモリカード、記憶システムに関する。
【０００２】
【従来の技術】
近年、電気的に書き換え可能な不揮発性半導体記憶装置として、複数のメモリセルで１ユニットを構成し、このユニットにデータ線を接続した構造のＥＥＰＲＯＭが知られている。この構造では、データ線とのコンタクト数を減らし、集積度を高めることが可能となる。例えば、複数のメモリセルを直列に接続してＮＡＮＤセルを構成するものがある。図８は、この種のＥＥＰＲＯＭにおける１つのＮＡＮＤセルを示す平面図であり、図９及び図１０はそれぞれ図８におけるＡ−Ａ’線、Ｂ−Ｂ’線での断面図である。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【０００３】
図８、図９及び図１０に示すように、ＮＡＮＤセルにおいて、例えばｎ型シリコン基板１４にｐ型ウェル１２が形成され、ｐ型ウェル１２上に素子分離絶縁膜３２が選択的に形成される。
【０００４】
続いて、素子分離絶縁膜３２で囲まれた領域に、例えば４個のメモリセルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセルが形成される。
【０００５】
ＮＡＮＤセルを構成するメモリセルにおいて、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６（１６−１〜１６−４）が形成される。さらに、浮遊ゲート１６上に第２ゲート絶縁膜３４が形成され、第２ゲート絶縁膜３４上に例えば多結晶シリコン膜よりなる制御ゲート１８（１８−１〜１８−４）が形成される。
【０００６】
選択トランジスタＱＳ１、ＱＳ２において、ｐ型ウェル１２上にゲート絶縁膜が形成され、ゲート絶縁膜上に多結晶シリコンよりなるゲート電極２０、２２が形成される。ゲート電極２０、２２は、１層目２０ａ，２２ａが浮遊ゲート１６と同時に、２層目２０ｂ，２２ｂが制御ゲート１８と同時に形成される。なお、ゲート電極２０、２２は、図示されない所望部分で１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
【０００７】
また、メモリセルの制御ゲート１８−１〜１８−４は、行方向に連続的に形成され、隣接するＮＡＮＤセルのメモリセルの制御ゲートと接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の電位をＶｃｇ１〜Ｖｃｇ４と表す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２０、２２も同様に行方向に連続的に形成され、それぞれ制御ゲート線ＳＧ１、ＳＧ２となる。制御ゲート線ＳＧ１、ＳＧ２の電位をそれぞれＶｓｇ１、Ｖｓｇ２と表す。
【０００８】
また、ｐ型ウェル１２上にソース・ドレイン領域となるｎ型拡散層４０、４２、４４、４６、４８、５０、５２が形成されている。それらのソース・ドレイン領域は隣接するメモリセル同士及び隣接するメモリセルと選択トランジスタにより共用される。この結果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択トランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮＤセルが構成される。選択トランジスタＱＳ１のドレイン領域４０は、ｎ+ 型拡散層５４、コンタクト開口２６を介してビット線ＢＬ１ ２４に接続される。また、選択トランジスタＱＳ２のソース領域５２は、ソース線に接続されている。
【０００９】
図１１は、上述のＮＡＮＤセルをアレイ状に集積させることにより形成したＥＥＰＲＯＭの回路を示す。
一般に、同一のワード線に接続されたメモリセルの集合は、１ページと呼ばれる。また、同一の制御ゲート線に接続されたドレイン側の選択トランジスタ群と同一の制御ゲート線に接続されたソース側の選択トランジスタ群とに挟まれたページの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。通常、１ブロックは、独立に消去可能な最小単位となる。
【００１０】
例えば、図１１において、ワード線ＷＬ１に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１により１つのページが構成される。また、ドレイン側の選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍｎ４により１ブロックが構成される。選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソースにはソース電位Ｖｓが供給される。
【００１１】
以下、図１１に示したＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
図１２はＮＡＮＤセルの電圧を示し、図１３はＮＡＮＤセルの動作のタイミングチャートを示す。
【００１２】
まず、データ消去動作を説明する。
データの消去は、１ＮＡＮＤブロック単位で行われる。その際、同一のＮＡＮＤブロック内のメモリセルの記憶内容は同時に消去される。まず、消去するＮＡＮＤブロックにおいて、Ｖｓｇ１及びＶｓｇ２を高電位ＶＰＰ（例えば１８Ｖ）にする。そうして選択されたＮＡＮＤブロックにおいて、全てのワード線の電位Ｖｃｇ１〜Ｖｃｇ４を基準電位ＶＳＳ（例えば０Ｖ）とし、ｐ型ウェルの電位Ｖｗｅｌｌ及びｎ型基板の電位Ｖｓｕｂに高電圧ＶＰＰ（例えば１８Ｖ）を印加する。ビット線ＢＬ１、ＢＬ２、…、の電位Ｖｂｉｔ１、Ｖｂｉｔ２、…、をそれぞれ例えば１８Ｖとする。これにより、全てのメモリセルにおいて浮遊ゲートから基板に電子が放出され、しきい値は負の方向にシフトする。通常、この状態を”１”状態と定義する。また、チップ全体のデータを消去する場合は、全てのＮＡＮＤブロックを選択状態にする。
【００１３】
次に、データの書き込み動作を説明する。
データの書き込みは、ビット線から最も離れて位置するメモリセルから順にページ毎に行う。ＮＡＮＤブロック内の書き込みを行うページに対応するワード線には高電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワード線には中間電位ＶＭ（例えば１０Ｖ）を与える。Ｖｓｇ１はＶＭ（１０Ｖ）とし、Ｖｓｇ２はＶＳＳ（０Ｖ）とする。またビット線ＢＬ１、ＢＬ２、…、ＢＬｎにはデータに応じて、ＶＳＳ又はＶＭを与える。ビット線にＶＳＳが与えられたとき（”０”書き込み）、その電位は選択メモリセルに伝達され、浮遊ゲートに電子が注入される。これによりその選択メモリセルのしきい値は正方向にシフトする。通常、この状態を”０”状態と定義する。ビット線にＶＭが与えられたとき（”１”書き込み）、メモリセルに電子は注入されないため、しきい値は変化せず負のままである。このような書き込み動作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順に繰り返す。
【００１４】
次に、データの読み出し動作を説明する。まず、ＮＡＮＤブロック内の選択されたメモリセル、例えば図１３においてはメモリセルＭ１４、の制御ゲートの電位Ｖｃｇ４をＶＳＳとし、それ以外の制御ゲートの電位及び選択トランジスタのゲート電位をＶＣＣ（例えば５Ｖ）とする。その際、選択メモリセルにおいて電流が流れるか否かを検出し、データの判別を行う。
【００１５】
最後に、データ書き込み時に生じる誤書き込みモードについて述べる。この誤書き込みモードは、特に非選択のワード線に中間電位ＶＭを与える場合に生じる。この非選択メモリセルのゲート電圧がＶＭ（約１０Ｖ）であるので、ドレイン電圧が０Ｖであるとすると、浮遊ゲートに電子がわずかに注入される弱電子注入モード（弱い書き込み）となる。例えば、直列にメモリセルを１６ビット接続したＮＡＮＤ型セルでは最悪で１５回、この誤書き込みモードになる。しかし、通常、１５回の誤書き込みモードになっても、誤書き込みまでには至らない。
【００１６】
【発明が解決しようとする課題】
上述のように、１ブロック単位で消去しているときには誤書き込みは問題とならない。
しかし、ページ毎にデータを消去する場合、この誤書きモードは問題となる。
【００１７】
例えば、ワード線ＷＬ２に接続されたページについて、ページ消去をしページ書き込みをする場合、まず、Ｖｃｇ２を０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を印加して、ページ消去を行う。このときワード線ＷＬ２に接続されたセルについてのみ浮遊ゲート中の電荷が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルでは電荷放出は起らない。次に、消去したページのセルにデータを書き込む。すなわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとし、ビット線ＢＬ１〜ＢＬｎにデータを与えて、書き込みを行う。このとき、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４につながったセルは誤書き込みモードになるが、時間が短いため、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４につながったセルのデータはそのままの状態で保持される。
【００１８】
このように、ブロック中の１ページのみ消去し、そこにデータを書き込む場合、他のメモリセルでは書き込み時間の１回分の間、誤書き込みモードになる。例えば、同一ページのページ消去／書き込みを１０6 回繰り返した場合、書き込み時間の１０6 回分の時間、誤書き込みモードになる。さらに、同一ブロック内の他のページについても各々１０6 回同様の動作がなされるとすると、例えば１６個のページで１ブロックが構成される場合、最悪のケースで１０6 ×１５回誤書き込みモード状態となる。その場合、通常では誤書き込みが起きて不良となり、問題となる。
【００１９】
本発明は、上記課題に鑑みてなされたもので、ページ消去・ページ書き込みをしても誤書き込みモードによる不良が起らず、高い信頼性を保証することができる不揮発性半導体記憶装置とその制御方法、さらにはこれを用いたメモリカード、記憶システムを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイと、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２１】
また、本発明の不揮発性半導体記憶装置の制御方法は、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイ中のブロックを少なくとも１つ選択する工程と、選択されたブロックを構成するメモリセルの一部のデータを消去する工程と、データが消去されたメモリセルの少なくとも一部にデータを書き込む工程と、データが消去されたメモリセル以外の選択されたブロック中のすべてのメモリセルのデータを読み出して記憶させる工程と、データが読み出されたメモリセルのデータを消去する工程と、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする工程とを具備する。
【００２２】
さらに、本発明のメモリカードは、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置と、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２３】
また、本発明の記憶システムは、上記課題を解決するため、複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置を備えたメモリカードと、ブロックを少なくとも１つ選択し、選択されたブロックを構成する一部のメモリセルについてはデータを消去し、データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、データが読み出されたメモリセルのデータを消去し、記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置とを具備する。
【００２４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
図１は、本発明の第１の実施例のブロック図を示す。
図１において、メモリセルアレイ１は、少なくとも１つのＮＡＮＤセルブロックより構成される。各ＮＡＮＤセルは、例えば図８、図９及び図１０に示されるような構成からなり、各々のＮＡＮＤセルブロックは図１１に示したＮＡＮＤセル型ＥＥＰＲＯＭのブロックと同様の構成をしており、複数のページより構成される。
【００２５】
また、アドレス信号は、行デコーダ２及び列デコーダ３の入力端子に供給される。行デコーダ２の出力端子はメモリセルアレイ１のワード線や選択トランジスタの制御ゲート線に接続される。また、列デコーダ３の出力端子は、メモリセルアレイ１のビット線に接続される。
【００２６】
電圧発生回路５は、例えば昇圧回路や選択回路を備え、例えば１８Ｖや２０Ｖの高圧電位ＶＰＰや例えば１０Ｖの中間電位ＶＭを生成し、これらの電位と例えば５Ｖの電源電位の中から電位を選択して行デコーダ２や列デコーダ３の電源端子に供給する。
【００２７】
また、制御回路６は、電圧発生回路５や行デコーダ２、列デコーダ３、入出力制御回路４を制御する。
入出力制御回路４は、列デコーダ３を介してメモリセルアレイ１に書き込むデータやメモリセルアレイ１から読み出したデータを外部と入出力する。
【００２８】
図２は、図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおけるタイミングチャートを示す。なお、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去は、基板と浮遊ゲート間のトンネル電流を用いて電荷を授受することにより行われる。
【００２９】
まず、ブロックを選択する。続いて、例えばワード線ＷＬ２に接続されたページについてページ消去を行う。すなわち、Ｖｃｇ２を０Ｖにし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４及びＶｗｅｌｌ、Ｖｓｕｂに１８Ｖの高電圧を印加する。Ｖｓｇ１、Ｖｓｇ２及びビット線の電位も１８Ｖにする。このときワード線ＷＬ２につながったセルについてのみフローティングゲート中の電荷が基板に放出される。ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルでは電荷放出は起らない。
【００３０】
次に、ページ消去したセルに書き込み、すなわちページ書き込みを行う。Ｖｃｇ２を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を１０Ｖとして、ビット線にデータを供給して、書き込みを行う。なお、図２では、Ｖｂｉｔ１は”０”書き込み、Ｖｂｉｔ２は”１”書き込みの場合をそれぞれ示している。このとき、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４のデータはそのままの状態で保持される。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
【００３１】
次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルのデータを読み出す。図２に示した例では、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順にデータを読み出す。これらの読み出されたデータは、チップ内の図示せぬバッファ回路あるいはチップ外のメモリへ記憶される。読み出しの際、読み出されるページに対応するワード線は０Ｖ、それ以外のワード線及びビット線、Ｖｓｇ１、Ｖｓｇ２は例えば５Ｖ、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖである。
【００３２】
次に、ワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたセルのデータを消去する。すなわち、Ｖｃｇ１、Ｖｃｇ３、Ｖｃｇ４を０Ｖとし、ウェルと基板に１８Ｖを印加し、フローティングゲート中の電荷を基板に放出させる。このとき、Ｖｃｇ２は１８Ｖとしているため、ワード線ＷＬ２に接続されたページのデータは変化しない。消去の際、ビット線の電位及びＶｓｇ１、Ｖｓｇ２は１８Ｖである。
【００３３】
次に、ワード線ＷＬ４、ＷＬ３、ＷＬ１の順番に、チップ内のバッファ回路あるいはチップ外のメモリに記憶したデータを読み出し、そのデータが消去前に保持されていたセルに書き込む。すなわち、まず、Ｖｃｇ４を２０Ｖとし、Ｖｃｇ１、Ｖｃｇ２、Ｖｃｇ３を１０Ｖとし、チップ内のバッファ回路あるいはチップ外のメモリから消去前にワード線ＷＬ４に接続されたメモリセルに記憶されていたデータを読み出し、ワード線ＷＬ４に接続されたメモリセルにそのデータを書き込む。その際、データが消去前に保持されていた場所に同一のデータが書き込まれるようにする。書き込みの際、Ｖｓｇ１は１０Ｖ、Ｖｓｇ２、Ｖｗｅｌｌ、Ｖｓｕｂは０Ｖとする。ワード線ＷＬ３、ＷＬ１に接続されたメモリセルについても順に同様の動作を行う。
【００３４】
以上の動作により、ワード線ＷＬ２に接続されたメモリセルのデータのみ新しいデータとなり、その他のワード線ＷＬ１、ＷＬ３、ＷＬ４に接続されたメモリセルにおいては上述の一連の動作を行う前と同一のデータが保持されている。すなわち、ページ消去が行われたことになる。
【００３５】
上記の本実施例の動作と従来の動作とを比較してみる。
従来例では、ページ消去／ページ書き込みを繰り返して行ったページがある場合、同一ブロック内の他のページはその繰り返し回数だけ誤書き込みモードとなり、回数が増すにつれ、誤書き込み不良となりやすくなる。
【００３６】
一方、本実施例では、ページ消去をしたページと同一のブロック内にある他のページにおいて、ページ消去の度にデータが書き直されるため、誤書き込みは発生しなくなる。
【００３７】
図３は、図１に示した本発明のＮＡＮＤ型ＥＥＰＲＯＭを用いた記憶システムの一例を示す。
図３において、メモリカード６０には、ＮＡＮＤ型ＥＥＰＲＯＭであるメモリチップ６１と、コントローラチップ６２が設けられている。
【００３８】
あるいは、アダプタ６６には、ＮＡＮＤ型ＥＥＰＲＯＭを備えた切手大のメモリカード６７が装着され、コントローラチップ６８が設けられている。このメモリカード６７は、アダプタ６６に対して着脱可能である。
【００３９】
コンピュータ６３は、内部にＭＰＵ６４を有し、メモリカード６０あるいはアダプタ６６を装着することができるスロット６５を具備する。
図１に示したＮＡＮＤ型ＥＥＰＲＯＭの制御回路６は、通常、コントローラチップ６２、６８に設けられているが、メモリチップ６１、切手大のメモリカード６７内にあってもよい。また、コンピュータ６３のＭＰＵ６４が制御回路６と同様の制御動作を行ってもよい。
【００４０】
図４は、図３に示した実施例における動作を説明するブロック図である。
まず、チップ外部、例えばコンピュータ６３から、ページ消去／書き込みを行うアドレスとデータを入力し、スロット６５に装着されたメモリカード６０に供給する。次に、指定されたページを消去し、入力されたデータを書き込む。
【００４１】
次に、ページ消去・書き込みをしたページと同一のブロック内の他のページのデータを読み出す。このデータをメモリカード６０のコントロールチップ６２内のメモリに記憶させる。あるいは、このデータをコンピュータ６３内のＭＰＵ６４に付随するメモリに記憶させてもよい。
【００４２】
同様にして、同一ブロック内の残っているページを読み出し、コントロールチップ６２あるいはＭＰＵ６４のメモリにデータを記憶させる。これを同一ブロック内の、ページ消去・書き込みを行ったページを除いた全部のページについて行う。
【００４３】
次に、ページ消去・書き込みしたページ以外のページを一括して消去する。続いて、コントロールチップあるいはＭＰＵのメモリに記憶されたデータを元のメモリセルに書き込む。
【００４４】
図５は、本発明の第２の実施例の動作のタイミングチャートを示す。本実施例において、ＮＡＮＤセル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同様の構成をしている。
【００４５】
まず、例えばワード線ＷＬ２に接続されたページのページ消去及びページ書き込みを行う。これらの動作は、第１の実施例と同様に行われる。
次に、ページ書き込み後、まずワード線ＷＬ４に接続されたセルのデータを読み出し、チップ内に設けられたバッファ回路またはチップ外に設けられたメモリあるいはセルアレイ内の他のメモリセルにそのデータを記憶する。その後、ワード線ＷＬ４に接続されたメモリセルのデータを消去する。続いて、バッファ回路またはメモリあるいは他のメモリセルに記憶したワード線ＷＬ４に接続されたメモリセルのデータを元のメモリセルに書き込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルについて繰り返す。
【００４６】
このようにして、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたメモリセルに、以前と同一のデータが新たに書き込まれる。
この方法を用いると、第１の実施例と同様に誤書き込みの発生を防止することができる。さらに、バッファ回路またはチップ外のメモリあるいは他のメモリセルに記憶するデータが１ページ分のみになり、第１の実施例と比べて記憶するデータ量が減るため、チップ内のバッファ回路やチップ外のメモリあるいはセルアレイの容量を減らしてコストを低減することが可能となる。
【００４７】
図６及び図７は、本発明の第３の実施例の動作のタイミングチャートを示す。図７に示したタイミングチャートは、図６に示したタイミングチャートに連続しているものである。本実施例のＮＡＮＤセル型ＥＥＰＲＯＭは、図１に示した第１の実施例と同様の構成を有する。
【００４８】
まず、例えばブロックＡのワード線ＷＬ２に接続されたページのページ消去及びページ書き込みを行う。これらの動作は、第１の実施例と同様のものである。一方、ここでのページ消去の際、メモリセルアレイ内の他のメモリセルのデータをあらかじめ消去しておく。例えば、他のブロックＢを選択状態とした上で、ワード線ＷＬ１’、ＷＬ３’、ＷＬ４’について、Ｖｃｇ１’、Ｖｃｇ３’、Ｖｃｇ４’を０Ｖとして、これらワード線に接続されたメモリセルのデータを消去する。なお、図６では、ブロックＡのワード線ＷＬ２に接続されたページとブロックＢのワード線ＷＬ１’、ＷＬ３’、ＷＬ４’に接続されたページを同時に消去させているが、これらのページの消去は必ずしも同時に行われなくてもよい。また、ブロックＢのワード線ＷＬ２’についてもＶｃｇ２’を０ＶとしてブロックＢはブロック全体を消去してもよい。
【００４９】
次に、ワード線ＷＬ４に接続されたセルのデータを読み出し、そのデータをチップ内の他のブロックのセルに書き込み、記憶させる。続いて、順にワード線ＷＬ３、ＷＬ１に接続されたセルのデータを読み出し、そのデータを他のブロックのセルに書き込み、記憶させる。ここで、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたセルのデータを、図６に示されるように同一のブロックＢに記憶させてもよいし、それぞれ異なるブロックに記憶させてもよい。また、一連の動作を行うとき読み出されたデータを転送して一時的に記憶させる専用のメモリセル領域（ブロック）を形成してもよい。さらに、読み出し動作により、ビット線電位Ｖｂｉｔがセル内のデータに応じて”０”と”１”の状態の電圧となるが、その電圧関係をそのまま他のブロックへの書き込みの際のＶｂｉｔとして用いることもできる。この場合はブロックＡからブロックＢにデータを転送すると”０”、”１”が逆になるがブロックＢからブロックＡにデータを戻すときにまた逆になるため、問題はない。
【００５０】
その後、ワード線ＷＬ４、ＷＬ２、ＷＬ１に接続されたメモリセルのデータを消去する。
次いで、他のブロックのメモリセルに記憶したワード線ＷＬ４に接続されたメモリセルのデータを元のメモリセルに書き込む。同様の動作をワード線ＷＬ３、ＷＬ１に接続されたメモリセルについて繰り返す。
【００５１】
このようにして、ワード線ＷＬ４、ＷＬ３、ＷＬ１に接続されたメモリセルに以前と同一のデータが新たに書き込まれる。
この方法を用いると、第１の実施例と同様に誤書き込みの発生を防止することができる。さらに、バッファ回路またはチップ外のメモリを使う必要がないため、チップ内のバッファ回路やチップ外のメモリを第１の実施例よりも減らし、コストを低減することが可能となる。
【００５２】
また、上述の実施例ではページ単位で消去・書き込みを行っているが、それに限られるものではない。例えば、ブロック単位で消去動作を行ってもよい。この場合、まず、選択されたブロック内の少なくとも新たなデータを書き込まないメモリセルのデータを読み出し、チップ内部または外部にそのデータを記憶する。次に、そのブロック内のメモリセルのデータをブロック単位で消去する。続いて、消去前と同一のデータを記憶させたいメモリセルに、チップ内部または外部に記憶しておいたデータを書き込む。一方、こうしたデータの再書き込みの前または後に、新たなデータを書き込みたいメモリセルには、その新たなデータを書き込む。
【００５３】
このように、消去の度にデータが書き直されるため、誤書き込みは発生しなくなる。
なお、図３に示したメモリカードや記憶システムは、第１の実施例に限らず上述の実施例に示したように動作することも可能である。
【００５４】
なお、本発明は上述した実施例に限定されるものではない。上述の実施例では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとり説明したが、これに限らず、選択ゲートを有する各種のＥＥＰＲＯＭに適用することができる。また、制御ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭに適用することもできる。さらに、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとするいわゆるマスクＲＯＭにおいても、ＮＡＮＤセル構成とする場合には適用することが可能である。また、拡散層ビット線を有するグランドアレー型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能である。さらに、サブビット線を有するＤＩＮＯＲ型にも適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、ページ消去してページ書き込みを行った場合に、同一ブロック内にあるそのページ以外のすべてのページのデータを読み出し記憶し、それらのページを消去した後、記憶しておいたデータを再書き込みするため、誤書き込みが生じず、信頼性の高い不揮発性半導体記憶装置やメモリカード、記憶システムを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例における動作を説明する図。
【図３】本発明のメモリカード及び記憶システムを示す図。
【図４】図３に示した実施例における動作を説明する図。
【図５】本発明の第２の実施例における動作を説明する図。
【図６】本発明の第３の実施例における動作を説明する図。
【図７】図６に続いて本発明の第３の実施例における動作を説明する図。
【図８】ＥＥＰＲＯＭの１つのＮＡＮＤセルを示す図。
【図９】図８中のＡ−Ａ’線における断面図。
【図１０】図８中のＢ−Ｂ’線における断面図。
【図１１】ＮＡＮＤ型セルアレイの等価回路図。
【図１２】ＮＡＮＤ型セルのブロック消去動作を示す図。
【図１３】ＮＡＮＤ型セルのブロック消去動作を示す図。
【符号の説明】
１…メモリセルアレイ、
２…行デコーダ、
３…列デコーダ、
４…入出力制御回路、
５…電圧発生回路、
６…制御回路、
６０…メモリカード、
６１…メモリチップ、
６２…コントローラチップ、
６３…コンピュータ、
６４…ＭＰＵ、
６５…スロット、
６６…アダプタ、
６７…メモリカード、
６８…コントローラチップ。
Claims (23)
- 複数の最小書き込み単位からなるブロックを含むメモリセルアレイと、
前記ブロックを少なくとも１つ選択し、前記選択されたブロックを構成する一部のメモリセルについてはデータを消去し、前記データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、前記選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、前記データが読み出されたメモリセルのデータを消去し、前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記制御装置は、前記選択されたブロックを構成する残りのメモリセルに対するデータの読み出し、消去、再書き込みを複数回に分けて行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 所定の複数個のメモリセルからなるメモリセル群が前記最小書き込み単位としてのページを形成することを特徴とする請求項１、２記載の不揮発性半導体記憶装置。
- 前記選択されたブロックを構成する一部のメモリセルのデータは実質的に同時消去されることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記データが同時消去された一部のメモリセルは少なくとも１ページであることを特徴とする請求項４記載の不揮発性半導体装置。
- 前記制御装置は、前記選択されたブロックを構成する残りのメモリセルに対するデータの読み出し、消去、再書き込みを複数回に分けて１ページ毎に行うことを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記データが読み出されたメモリセルのデータは、実質的に同時消去されることを特徴とする請求項１、２記載の不揮発性半導体装置。
- 前記制御装置は、前記メモリセルアレイ内の前記選択されたブロックとは別の他のブロックを構成するすべてのメモリセルのデータをブロック単位で一括消去することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記一括消去は、前記選択されたブロックを構成する残りのメモリセルのデータを読み出す前に行うことを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 前記読み出されたデータは、チップの外部に記憶されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記読み出されたデータを記憶する記憶手段をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記記憶手段は、前記メモリセルアレイ内の前記選択されたブロック以外のブロックであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは、メモリセルが複数個接続されたなるセルユニットがマトリクス上に配列された構成されたものであることを特徴とする請求項１乃至１２記載の不揮発性半導体記憶装置。
- 前記ブロックは、互いに複数本のワード線を共有する前記セルユニットからなることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
- 前記ブロック中、１本のワード線を共有するメモリセル群が前記最小書き込み単位としてのページを形成することを特徴とする請求項１４記載の不揮発性半導体記憶装置。
- 複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置と、
前記ブロックを少なくとも１つ選択し、前記選択されたブロックを構成する一部のメモリセルについてはデータを消去し、前記データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、前記選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、前記データが読み出されたメモリセルのデータを消去し、前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置と
を具備することを特徴とするメモリカード。 - 複数の最小書き込み単位からなるブロックを含むメモリセルアレイを有する不揮発性半導体記憶装置を備えたメモリカードと、
前記ブロックを少なくとも１つ選択し、前記選択されたブロックを構成する一部のメモリセルについてはデータを消去し、前記データが消去されたメモリセルの少なくとも一部にデータを書き込む一方、前記選択されたブロックを構成する残りのメモリセルについてはデータを読み出して記憶させ、前記データが読み出されたメモリセルのデータを消去し、前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする制御装置と
を具備することを特徴とする記憶システム。 - 前記メモリカードに対し、前記メモリカードが着脱自在に装着されるアダプタが用いられることを特徴とする請求項１７記載の記憶システム。
- 前記制御装置は、前記アダプタに設けられていることを特徴とする請求項１８記載の記憶システム。
- 複数の最小書き込み単位からなるブロックを含むメモリセルアレイ中の前記ブロックを少なくとも１つ選択する工程と、
前記選択されたブロックを構成するメモリセルの一部のデータを消去する工程と、
前記データが消去されたメモリセルの少なくとも一部にデータを書き込む工程と、
前記データが消去されたメモリセル以外の前記選択されたブロック中のすべてのメモリセルのデータを読み出して記憶させる工程と、
前記データが読み出されたメモリセルのデータを消去する工程と、
前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする工程と
を具備することを特徴とする不揮発性半導体記憶装置の制御方法。 - 複数の最小書き込み単位からなるブロックを含むメモリセルアレイ中の前記ブロックを少なくとも１つ選択する工程と、
前記選択されたブロックを構成するメモリセルの一部のデータを消去する工程と、
前記データが消去されたメモリセルの少なくとも一部にデータを書き込む工程と、
前記データが消去されたメモリセル以外の前記選択されたブロック中の残りのメモリセルの一部につきデータを読み出して記憶させ、前記一部のメモリセルのデータを消去し、
前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする工程と、
前記データが消去されたメモリセル以外の前記選択されたブロック中のすべてのメモリセルについて順次同様にデータの読み出し、消去、再書き込みを繰り返させる工程と
を具備することを特徴とする不揮発性半導体記憶装置の制御方法。 - 複数の最小書き込み単位からなるブロックを含むメモリセルアレイ中の前記ブロックを少なくとも１つ選択する工程と、
前記選択されたブロックを構成するメモリセルの少なくとも一部のデータを読み出して記憶させる工程と、
前記選択されたブロックのメモリセルのデータをブロック単位で消去する工程と、
前記記憶されたデータをそのデータが読み出されたメモリセルに再書き込みする工程と、
前記再書き込みされなかったメモリセルの少なくとも一部に前記記憶されたデータとは異なるデータを書き込む工程と
を具備することを特徴とする不揮発性半導体記憶装置の制御方法。 - 所定の複数個のメモリセルからなるメモリセル群が前記最小書き込み単位としてのページを形成し、前記メモリセルへのデータの書き込み及び再書き込みを１ページ毎に行うことを特徴とする請求項２０乃至２２記載の不揮発性半導体記憶装置の制御方法。
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