JP2004103161A - 不揮発性半導体メモリ - Google Patents
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Abstract
【課題】周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性メモリを実現する。
【解決手段】階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。
【選択図】 図２
【解決手段】階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に階層ビット線構成を有する半導体メモリに関するもので、例えばノア型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
不揮発性半導体メモリの一つにノア型フラッシュメモリがある。
【０００３】
図９は、ノア型フラッシュメモリにおけるメモリセルアレイの一部を示す等価回路図である。
【０００４】
半導体基板上にメモリセルトランジスタ（セルトランジスタ）が行列状に配置され、その制御ゲートがワード線ＷＬ０ 〜ＷＬｎ のいずれかに接続されている。上記セルトランジスタが形成された半導体基板上にＣＶＤ 酸化膜を介してビット線ＢＬ０〜ＢＬｍ が配設されており、セルトランジスタのドレインがビット線ＢＬ０ 〜ＢＬｍ のいずれかに接続される。
【０００５】
図１０は、図９中のセルトランジスタの断面図を示す。セルトランジスタは、半導体基板上にトンネル酸化膜を介して浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ） が形成され、この上にゲート間絶縁膜を介して制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）が積層されたＭＯＳＦＥＴ構造を有し、浮遊ゲートに蓄積される電子の数によって、セルトランジスタの制御ゲートから見た閾値電圧が変わる。
【０００６】
図１１は、図１０に示したセルトランジスタの制御ゲート電圧（Ｇａｔｅ ｖｏｌｔａｇｅ）とドレイン電流（Ｄｒａｉｎ ｃｕｒｒｅｎｔ） を示す。
【０００７】
浮遊ゲートに蓄積される電子の数が比較的多く、セルトランジスタの閾値電圧Ｖｔが高い状態は”０” データ、上記とは逆に、浮遊ゲートに蓄積される電子の数が比較的少なく、閾値電圧Ｖｔが低い状態は”１” データと定義される。
【０００８】
上記セルトランジスタの制御ゲートに印加される電圧（ワード線電圧）は、動作モードによって変わる。セルトランジスタに対するデータの読み出し（Ｒｅａｄ）・書き込み（Ｐｒｏｇｒａｍ） ・消去（Ｅｒａｓｅ） のバイアス条件の一例を表１に示す。ここで、Ｖｇは制御ゲート電圧、Ｖｄはドレイン電圧、Ｖｓはソース電圧である。
【０００９】
【表１】
表１に示すように、データの読み出し（Ｒｅａｄ）は、ソースに０Ｖ、ドレイン（セルトランジスタに接続されているビット線）に１Ｖを印加し、制御ゲートに読み出し電圧５Ｖを印加し、所定のセル電流が流れるか否かを判定する。
【００１０】
データの書き込み（Ｐｒｏｇｒａｍ） は、ビット毎に行われる。この時、ソースに０Ｖ、制御ゲートに書き込み電圧９Ｖを印加し、データ”０” を書き込む場合には、ドレインに５Ｖを印加し、チャネルホットエレクトロン現象で発生した高エネルギーの電子を浮遊ゲートに注入させ、閾値電圧Ｖｔの変化を生じさせる。データ”１” のままとする場合には、ドレインに０Ｖを印加すると、浮遊ゲートへの電子注入は生じず、閾値電圧Ｖｔの変化は生じない。
【００１１】
データの消去（Ｅｒａｓｅ） は、ソースとＰ−ｗｅｌｌを共有する複数のセルトランジスタに対して一括に行われる。この時、ソースに１０Ｖ 、制御ゲートに消去電圧−７Ｖ を印加し、ドレインを浮遊状態（Ｆｌｏａｔｉｎｇ）にすると、Ｆ−Ｎ トンネル現象によって浮遊ゲートから電子が基板に流れ、消去対象のセルトランジスタは全て”１” データにされる。
【００１２】
さらに、セルトランジスタに対するデータの書き込みや消去を確認するために書き込みベリファイや消去ベリファイを行う。
【００１３】
書き込みベリファイは、セルトランジスタの制御ゲートに読み出し時の電圧に比べて高い電圧Ｖｐｖ （図１１参照）を与えて”０” 読みを行う。書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルが全て”０” になったら書き込み動作を終了する。
【００１４】
消去ベリファイは、セルトランジスタの制御ゲートに読み出し時の電圧に比べて低い電圧Ｖｅｖ （図１１参照）を与えて”１” 読みを行う。消去と消去ベリファイを交互に実行していき、消去対象のセルのセル電流Ｉｃｅｌｌ を十分確保したら（消去対象のセルが全て”１” になったら）消去動作を終了する。
【００１５】
図１２は、従来のノア型フラッシュメモリにおけるメモリコア部が階層ビット線構成を有する場合の一部を示す。図１２において、１はセルトランジスタ領域、２は下層カラムゲート領域、３はセルブロック、４はカラムリセットトランジスタ領域、５は上層カラムゲート領域である。
【００１６】
即ち、行列状に配置されたセルトランジスタを有するメモリセルアレイは、上層ビット線（ＭＢＬ） の方向において複数のセルブロック３に区分されている。通常、読出し・書き込み等の動作は、複数のセルブロック３のうち１個を選択し、この選択ブロックに対して行われる。
【００１７】
各セルブロック３において、メモリセルアレイの列方向に形成されている複数本の下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） にそれぞれ複数個のセルトランジスタＱＣの各ドレインが接続されている。そして、メモリセルアレイの行方向に形成されている複数本のワード線ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） に対応して各行のセルトランジスタＱＣの制御ゲートが接続されている。
【００１８】
上記複数本の下層ビット線のうちの隣接する２本（ＢｉＢＬ０，ＢｉＢＬ１），（ＢｉＢＬ２，ＢｉＢＬ３），…がそれぞれ１組をなし、この隣接する２本の下層ビット線はそれぞれ対応して２本の下層カラム選択線ＢｉＨ０，ＢｉＨ１，…（ｉ＝０，１，…） によりスイッチ制御される下層カラム選択トランジスタ（下層カラムゲート）ＱＬＣＧを介して上層ビット線ＭＢＬ０，ＭＢＬ１，…に共通に接続されている。この場合、前記下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…は一層目の金属配線からなり、前記上層ビット線ＭＢＬ０，ＭＢＬ１，…は二層目の金属配線からなる。
【００１９】
そして、各セルブロック３毎に、カラムリセットトランジスタＱＣＲＴのドレインが上層ビット線ＭＢＬ０，ＭＢＬ１，…に接続されている。このカラムリセットトランジスタＱＣＲＴは、そのソースには各セルブロック３毎に対応してリセット電圧線ＶＲＳＴｉ（ｉ＝０，１， …） が接続されており、そのゲートには各セルブロック３毎に対応してカラムリセット線ＣＯＬＲＳＴｉ （ｉ＝０，１， …） が接続されている。
【００２０】
前記各上層ビット線ＭＢＬ０，ＭＢＬ１，…は、それぞれ対応して上層カラム選択線ＸｉＤ０，ＸｉＤ１，…（ｉ＝０，１， …） にゲートが接続されている上層カラム選択トランジスタ（上層カラムゲート）ＱＵＣＧを介してデータ線ＤＬおよびセンスアンプ（図示せず）に接続されている。
【００２１】
なお、前記カラムリセットトランジスタＱＣＲＴは、後述するように、読み出し動作が終わるとビット線の電荷をリセットする役割、および、ドレインストレステスト（ビット線テスト）時にビット線を介してセルトランジスタのドレインにストレス電圧を印加する役割を有するので、カラムリセット兼ビット線テストトランジスタである。
【００２２】
図１３（ａ）は、図１２に示したメモリコア部に対する読み出し動作時の動作波形の一例を示す。
【００２３】
選択アドレスにより例えばブロック番号０のセルブロック３のワード線選択線Ｂ０ＷＬ０ の信号と下層カラム選択線Ｂ０Ｈ０の信号が活性化（”Ｈ”レベル） すると、それぞれ対応するセルトランジスタＱＣと下層カラムゲートＱＬＣＧが選択される。この選択されたセルトランジスタＱＣのデータに依存した電圧が対応する下層ビット線ＱＬＣＧに現われ、さらに、選択された下層カラムゲートＱＬＣＧを介して上層ビット線ＭＢＬ０に現われる。
【００２４】
この時、上層カラムゲート選択線Ｘ０Ｄ０の信号の”Ｈ” レベルによって上層ビット線ＭＢＬ０とデータ線ＤＬが電気的に接続されると、このデータ線ＤＬに接続されているセンスアンプ（図示せず）はデータ線電位差を増幅してセルデータを出力する。読み出し動作が終わると、前記下層カラムゲートＱＬＣＧが選択された状態で前記選択されたセルブロック３に対応するカラムリセット線ＣＯＬＲＳＴ０ の信号が活性化（”Ｈ”レベル） し、前記上層ビット線ＭＢＬ０の電荷が放電される。この際、カラムリセットトランジスタＱＣＲＴのソースのカラムリセット電圧線ＶＲＳＴは０Ｖに設定されているので、上層ビット線ＭＢＬ０の電位は０Ｖにリセットされる。
【００２５】
図１３（ｂ）は、図１２に示したメモリコア部に対するドレインストレステスト（Ｄｒａｉｎ ｓｔｒｅｓｓ ｔｅｓｔ） （ビット線テスト）時の動作波形の一例を示す。
【００２６】
セルトランジスタが予めデータ”０” に設定された状態で、そのドレインにストレス電圧を印加するドレインストレステストを行うと、ドレイン側トンネル酸化膜に欠陥があるセルトランジスタでは、テスト後のセルトランジスタの閾値電圧が低下するので、このセルトランジスタに対するリダンダンシ救済を行うことによってイールドを確保することが可能になる。
【００２７】
本例では、テスト対象となる選択された一つまたは複数のセルブロック内の全てのセルトランジスタが予めデータ”０” に設定された状態で、この選択セルブロック内の下層カラムゲートＱＬＣＧを全てオンさせ、上層カラムゲートＱＵＣＧを全てオフさせる。この際、カラムリセット電圧線ＶＲＳＴは例えば書き込み時の電圧である５Ｖに設定され、選択されたセルブロック内の全てのセルトランジスタの各ドレインに対して、カラムリセットトランジスタＱＣＲＴのソースから５Ｖがストレス電圧として同時に印加されることによって、テストの時間短縮が可能になる。
【００２８】
この際、上記カラムリセットトランジスタＱＣＲＴはゲート幅が十分小さいので、仮に選択されたセルブロック３内に不良リークカラムがあっても、他のビット線電位に影響を与えないで済む。
【００２９】
ところで、微細化加工技術の発展に伴ってトランジスタは縮小されてきているが、セルトランジスタのトンネル酸化膜厚は信頼性を確保するためにスケーリングされないので、カラムリセットトランジスタＱＣＲＴなどの周辺トランジスタのスケーリングが困難になってきている。
【００３０】
例えば、図１４は、スケーリング前（Ｂｅｆｏｒｅ ｓｃａｌｉｎｇ）とスケーリング後（ａｆｔｅｒｓｃａｌｉｎｇ） におけるセルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のトランジスタ群とカラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群の配置例を対比して示している。
【００３１】
スケーリング後（ａｆｔｅｒ ｓｃａｌｉｎｇ） の配置においては、セルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のトランジスタ群をビット線ピッチでレイアウトしたとしても、カラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群はビット線ピッチでレイアウトすることができない。このため、カラムリセットトランジスタ領域領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）の長さＬが大きくなり、結果として半導体メモリの高集積化が困難になってくる。
【００３２】
なお、図１４において、Ａｃｔｉｖｅ ａｒｅａ は、半導体基板中の活性化領域（ＭＯＳＦＥＴのドレイン・ソース・チャネル領域）である。ＧａｔｅはＭＯＳＦＥＴのゲート電極、太線表示部はセルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のカラム選択セルトランジスタ群とカラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群とを接続するための配線である。
【００３３】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体メモリは、周辺トランジスタのスケーリングが困難になり、カラムリセットトランジスタをビット線ピッチでレイアウトすることができなくなると、カラムリセットトランジスタ領域が大きくなり、結果として高集積化が困難になってくるという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性半導体メモリを提供することを目的とする。
【００３５】
また、本発明の他の目的は、周辺トランジスタのスケーリングが困難であっても高集積化が可能になり、ビット線テスト時にセルブロックの選択とカラムリセットトランジスタ領域の選択とを任意に関連付け、テスト動作の時間短縮を図ることが可能になる不揮発性半導体メモリを提供することにある。
【００３６】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、データを保持する第１及び第２の不揮発性メモリセルと、前記第１及び第２のメモリセルに対応して接続された第１及び第２のビット線と、前記第１及び第２のビット線に対応して接続された第１及び第２のカラム選択トランジスタと、前記第１及び第２のカラム選択トランジスタが共通に接続された第１のノードにドレインノードが接続された第１のカラムリセット兼ビット線テストトランジスタと、前記第１のノードに選択的に接続され、前記第１のノードに現われたセルデータをセンス増幅するためのセンスアンプと、第１の期間において前記第１または第２のカラム選択トランジスタをオンさせることにより選択した前記第１または第２の不揮発性メモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１のノードの電位をリセットさせ、第２の期間において前記第１、第２のカラム選択トランジスタ及び前記第１カラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１のノードから電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３７】
本発明の第２の不揮発性半導体メモリは、ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、前記第１及び第２の下層カラム選択トランジスタの各他端に共通に接続された第１の上層ビット線と、前記第３及び第４の下層カラム選択トランジスタの各他端に共通に接続された第２の上層ビット線と、前記第１及び第２の上層ビット線に対応して各ドレインが接続された第１及び第２のカラムリセット兼ビット線テストトランジスタと、前記第１または第２の上層ビット線に選択的に接続され、前記第１または第２の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１または第２のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１または第２の上層ビット線の電位をリセットさせ、ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタと前記第１及び第２のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１及び第２の上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３８】
本発明の第３の不揮発性半導体メモリは、ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、前記第１乃至第４の下層カラム選択トランジスタの各他端に接続された第１の上層ビット線と、前記第１の上層ビット線にドレインが接続された第１のカラムリセット兼ビット線テストトランジスタと、前記第１の上層ビット線に選択的に接続され、前記第１の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１の上層ビット線の電位をリセットさせ、ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタ及び前記第１のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１の上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３９】
本発明の第４の不揮発性半導体メモリは、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが列方向において複数に区分された複数のセルブロックと、前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、同一列の複数のセルブロックに対して共通に列方向に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された上層ビット線と、前記上層ビット線にドレインノードが接続されたカラムリセット兼ビット線テストトランジスタと、前記上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００４０】
本発明の第５の不揮発性半導体メモリは、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが行方向及び列方向において複数に区分された複数のセルブロックと、前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、同一列の複数のセルブロックに対して共通に各列毎に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された複数の上層ビット線と、前記各上層ビット線に対応してそれぞれのドレインノードが接続された複数のカラムリセット兼ビット線テストトランジスタと、前記複数の上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るノア型フラッシュメモリの全体の構成を概略的に示すブロック図である。
【００４３】
メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ） １０は、セルトランジスタが行列状に配置されたものであり、後述するように階層ビット線構成を有する。
【００４４】
ロウデコーダ１１は、メモリセルアレイ１０のワード線を選択するものであり、ブロックデコーダ１２はメモリセルアレイ１０のブロックを選択するものであり、カラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）／ビット線リセット（ＢＬ ｒｅｓｅｔ）回路１３は、メモリセルアレイ１０のビット線の選択／ビット線電位のリセットを行うものである。
【００４５】
カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１４は、前記カラムゲート／ビット線リセット回路１３を制御するものである。センスアンプ（Ｓｅｎｓｅ ａｍｐ） １５は、ビット線の電位をカラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）およびデータ線ＤＬを介してセンス増幅するものである。プログラム（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ） 回路１６は、セルトランジスタに対する書込みのためのデータをデータ線ＤＬおよびカラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）を介してビット線に供給するものである。
【００４６】
チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路１７は、電源電圧から複数の電圧（書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧など）を生成するものであり、その出力電圧を前記ビット線や電圧スイッチ（Ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）回路１８に供給する。
【００４７】
上記電圧スイッチ（Ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）回路１８は、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路１７の出力電圧を選択して前記ロウデコーダ１１やカラムデコーダ１４に動作電源として供給する。
【００４８】
データ入出力バッファ（ＩＯバッファ）１９は、外部からの入力データもしくは内部からの出力（読出しデータなど）の入出力を制御するものである。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）２０は、外部からのアドレス信号入力をバッファ増幅し、前記ロウデコーダ１１、ブロックデコーダ１２やカラムデコーダ１４に供給するものである。
【００４９】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）２１は、外部から前記データ入出力バッファ１９を介して入力するコマンドおよび前記アドレスバッファ２０から供給されるアドレス信号を一時的に保持するものである。制御回路（Ｃｏｎｔｒｏｌｌｅｒ）２２は、上記コマンドレジスタ２１から供給されるコマンドをデコードし、各種の制御信号を生成するものである。
【００５０】
上記した各回路を用いて、メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０ に対するデータ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行い、データ入出力バッファ１９との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００５１】
図２は、図１中の階層ビット線構成を有するメモリコア部の一部を示す等価回路図である。このメモリコア部は、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイを有しており、図１２に示した従来例のメモリコア部と比較して、セルブロック３ａの構成と、カラムリセットトランジスタＱＣＲＴと上層ビット線（メインビット線）ＭＢＬ０，ＭＢＬ１，…との接続関係が変更されており、図１２中と同一部分には同一符号を付している。
【００５２】
図２において、１はセルトランジスタ領域、２は下層カラムゲート領域、３ａはセルブロック、４ａはカラムリセットトランジスタ領域、５は上層カラムゲート領域である。
【００５３】
即ち、行列状に配置されたセルトランジスタＱＣを有するメモリセルアレイは、上層ビット線ＭＢＬ０，ＭＢＬ１，…の長さ方向において複数のセルブロック３ａに区分されている。上記上層ビット線ＭＢＬ０，ＭＢＬ１，…は、同一列の複数のセルブロック３ａに対して共通に各列毎に設けられている。
【００５４】
通常、読出し・書き込み等の動作は、複数のセルブロック３ａのうち１個を選択して行われ、ビット線テスト動作は、任意数のセルブロック３ａを選択して行われる。
【００５５】
各セルブロック３ａにおいて、メモリセルアレイの列方向に形成されている複数本の下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） にそれぞれ複数個のセルトランジスタＱＣの各ドレインが接続されている。メモリセルアレイの行方向に形成されている複数本のワード線ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） に対応して各行のセルトランジスタＱＣの制御ゲートが接続されている。前記複数本の下層ビット線のうちの隣接する２本（ＢｉＢＬ０，ＢｉＢＬ１），（ＢｉＢＬ２，ＢｉＢＬ３），…がそれぞれ１組をなし、この隣接する２本の下層ビット線はそれぞれ対応してカラム選択線ＢｉＨ０，ＢｉＨ１ （ｉ＝０，１， …） の信号によりスイッチ制御されるカラム選択トランジスタ（下層カラムゲート）ＱＬＣＧを介して上層ビット線ＭＢＬ０，ＭＢＬ１，…のうちの１本に共通に接続されている。この場合、前記下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…は一層目の金属配線からなり、前記上層ビット線ＭＢＬ０，ＭＢＬ１，…は二層目の金属配線からなる。
【００５６】
そして、前記各上層ビット線ＭＢＬ０，ＭＢＬ１，…は、それぞれ上層ビット線選択トランジスタ（上層カラムゲート）ＱＵＣＧを介してデータ線ＤＬおよびセンスアンプ（図示せず）に接続されている。
【００５７】
さらに、各上層ビット線ＭＢＬ０，ＭＢＬ１，…には、カラムリセットトランジスタＱＣＲＴのドレインが接続されており、このカラムリセットトランジスタＱＣＲＴは、そのソースにはリセット電圧線ＶＲＳＴが接続されており、そのゲートにはカラムリセット信号線ＣＯＬＲＳＴが接続されている。
【００５８】
本例では、各上層ビット線ＭＢＬ０，ＭＢＬ１，…に接続されているカラムリセットトランジスタＱＣＲＴ群は、前記セルブロック３ａ群の配置領域の一端部と前記上層カラムゲートＱＵＣＧ群の配置領域との間に配置されている。
【００５９】
なお、前記カラムリセットトランジスタＱＣＲＴは、後述するように、読み出し動作が終わるとビット線の電荷をリセットする役割、および、ドレインストレステスト（ビット線テスト）時にはビット線を介してセルトランジスタのドレインにストレス電圧を印加する役割を有するので、カラムリセット兼ビット線テストトランジスタである。
【００６０】
上記構成は、図１２を参照して前述した従来例の構成と比較して、カラムリセットトランジスタ領域４ａは、複数のセルブロック３ａで共有されている上層ビット線ＭＢＬ０，ＭＢＬ１，…に各対応して共通に設けられている、つまり、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通に設けられていることが特徴的なことである。
【００６１】
図３（ａ）は、図２のメモリコア部に対する読み出し（Ｒｅａｄ）動作の一例を示す波形図である。
【００６２】
選択アドレスにより例えばブロック番号０（＝Ｉ）のセルブロック３ａのワード線選択Ｂ０ＷＬ０ とカラム選択線Ｂ０Ｈ０が活性化（”Ｈ”レベル） すると、特定のセルトランジスタおよび下層カラムゲートが選択される。この選択されたセルトランジスタのデータに依存した電圧が下層ビット線Ｂ０ＢＬ０ を介して上層ビット線ＭＢＬ０に現われる。この時、カラムゲート選択線Ｘ０Ｄ０が”Ｈ” レベルであって上層ビット線ＭＢＬ０とデータ線ＤＬが電気的に接続されると、データ線ＤＬに接続されているセンスアンプ（図示せず）はデータ線電位を増幅してセルデータを出力する。
【００６３】
読み出し動作が終わると、前記選択された下層カラムゲートＱＬＣＧがオン状態のままでカラムリセット信号線ＣＯＬＲＳＴが活性化（”Ｈ”レベル） し、上層ビット線ＭＢＬ０の電荷が放電される。この際、カラムリセットトランジスタＱＣＲＴのソースのカラムリセット電圧線ＶＲＳＴは０Ｖに設定されているので、上層ビット線ＭＢＬ０の電位は０Ｖにリセットされる。
【００６４】
図３（ｂ）は、図２のメモリコア部に対するドレインストレステスト（Ｄｒａｉｎ ｓｔｒｅｓｓ ｔｅｓｔ） （ビット線テスト）時の動作の一例を示す波形図である。
【００６５】
テスト対象となる選択された一つまたは複数のセルブロック３ａ内の全てのセルトランジスタが予めデータ”０” に設定された状態で、この選択されたセルブロック３ａ内の下層カラムゲートＱＬＣＧを全てオンさせ、上層カラムゲートＱＵＣＧを全てオフさせる。
【００６６】
この際、カラムリセット電圧線ＶＲＳＴは例えば書き込み時の電圧である５Ｖに設定され、選択されたセルブロック３ａ内の全てのセルトランジスタの各ドレインに対して、カラムリセットトランジスタＱＣＲＴのソースから５Ｖがストレス電圧として同時に印加されることによって、テストの時間短縮が可能になる。
【００６７】
この際、カラムリセットトランジスタＱＣＲＴはゲート幅が十分小さいので、仮に選択されたセルブロック３ａ内に不良リークカラムがあっても、他の上層ビット線の電位に影響を与えないで済む。
【００６８】
なお、非選択状態のセルブロック内の下層ビット線は、対応する下層カラムゲートがオフしているので、セルトランジスタのドレインに対してストレス電圧は印加されない。
【００６９】
このようにセルトランジスタが予めデータ”０” に設定された状態でそのドレインにストレス電圧を印加するドレインストレステストを行うと、ドレイン側トンネル酸化膜に欠陥があるセルトランジスタでは、テスト後のセルトランジスタの閾値電圧が低下するので、このセルトランジスタに対するリダンダンシ救済を行うことによってイールドを確保することが可能になる。
【００７０】
この際、本例では、カラムリセットトランジスタ領域４ａを複数のセルブロック３ａに対して１個だけ配置するので、セルトランジスタがスケーリングされ、周辺トランジスタのスケーリングが困難であっても、カラムリセットトランジスタ領域４ａを増やす必要がなくなり、高集積化が比較的容易となる。
【００７１】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るノア型フラッシュメモリにおけるメモリコア部の構成の一部を示す等価回路図である。
【００７２】
このメモリコア部は、図２に示したメモリコア部と比較して、メモリセルアレイが行方向（ワード線方向）及び列方向（ビット線方向）に複数のセルブロック３ａに区分され、カラムリセットトランジスタ領域４ａがメモリセルアレイの各列毎に区分されて各カラムリセットトランジスタ領域４ａを独立に選択可能になっている。
【００７３】
このような構成により、ビット線テスト動作時に各セルブロック３ａの選択とカラムリセットトランジスタ領域４ａのカラムリセットトランジスタの選択とを任意に関連付けることが可能になるように変更されており、図２中と同一部分には同一符号を付している。
【００７４】
即ち、ブロック番号０のセルブロックにおいては、上層ビット線ＭＢＬ０を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ０Ｈ０，Ｂ０Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ０，ＧＨ１ の信号のそれぞれとセルブロック選択線ＢＬＫ０の信号とを二入力アンド回路４１、４２で論理積処理している。
【００７５】
また、上記ブロック番号０のセルブロックと同一行のブロック番号１のセルブロックにおいては、上層ビット線ＭＢＬ１を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ１Ｈ０，Ｂ１Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ０，ＧＨ１ の信号のそれぞれとセルブロック選択線ＢＬＫ１の信号とを二入力アンド回路４３、４４で論理積処理している。
【００７６】
また、前記ブロック番号０のセルブロックと同一列のブロック番号２のセルブロックにおいては、前記上層ビット線ＭＢＬ０を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ２Ｈ０，Ｂ２Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ２，ＧＨ３ の信号のそれぞれとセルブロック選択線ＢＬＫ２の信号とを二入力アンド回路４５、４６で論理積処理している。
【００７７】
また、前記ブロック番号２のセルブロックと同一行、かつ、前記ブロック番号１のセルブロックと同一列のブロック番号３のセルブロックにおいては、前記上層ビット線ＭＢＬ１を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ３Ｈ０，Ｂ３Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ２，ＧＨ３ の信号のそれぞれとセルブロック選択信号ＢＬＫ３とを二入力アンド回路４７、４８で論理積処理している。
【００７８】
そして、前記上層ビット線ＭＢＬ０に接続されているカラムリセットトランジスタＱＣＲＴ（図示せず）は、カラムリセット信号線ＣＯＬＲＳＴの信号とセルブロック選択線ＢＬＫ０の信号とを二入力アンド回路４９で論理積処理して生成したカラムリセット信号ＣＯＬＲＳＴ０により制御される。
【００７９】
また、前記上層ビット線ＭＢＬ１に接続されているカラムリセットトランジスタＱＣＲＴは、カラムリセット信号線ＣＯＬＲＳＴの信号とセルブロック選択線ＢＬＫ１の信号とを二入力アンド回路５０で論理積処理して生成したカラムリセット信号線ＣＯＬＲＳＴ１ の信号により制御される。
【００８０】
図５は、図４のメモリコア部に対するビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図である。
【００８１】
図５に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ のいずれか１本とブロック選択線ＢＬＫ０〜ＢＬＫ３のいずれか１本とで複数のブロックを１個づづ順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタＱＣに対して同時にビット線バイアスを印加してテストを行い、他のセルブロックのセルトランジスタに対しては同時にはテストを行わない。これによって、図３（ｂ）に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８２】
図６は、図４のメモリコア部に対するビット線テスト時の動作の他の例を示す波形図である。
【００８３】
図６に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ のうちの相補的な２本とブロック選択線ＢＬＫ０〜ＢＬＫ３のうちの２本とで複数のブロックを行単位で順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図５に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８４】
図７は、図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図である。
【００８５】
図７に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ とブロック選択線ＢＬＫ０〜ＢＬＫ３のうちの２本とで複数のブロックを列単位（本例では、上層ビット線ＭＢＬ０またはＭＢ１ の単位）で順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図５に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８６】
図８は、図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図である。
【００８７】
図８に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ とブロック選択線ＢＬＫ０〜ＢＬＫ３とで複数のブロックを同時に選択する。そして、選択したブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線からブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図６あるいは図７に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８８】
現実には、上記した様々なビット線テストモードのうち、ビット線の総リーク電流がストレス電圧発生回路（図示していない）の供給能力を超えない範囲で最もテスト時短を図ることが可能になる多重度でテストシーケンスを選択する。
【００８９】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性メモリを実現することができる。
【００９０】
さらに、ビット線テスト時にセルブロックの選択とカラムリセットトランジスタ領域の選択とを任意に関連付け、テスト動作の時間短縮を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るノア型フラッシュメモリの全体の構成を概略的に示すブロック図。
【図２】図１中の階層ビット線構成を有するメモリコア部の一部を示す等価回路図。
【図３】図２のメモリコア部に対する読み出し動作の一例およびビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図。
【図４】本発明の第２の実施形態に係るノア型フラッシュメモリにおけるメモリコア部の構成の一部を示す等価回路図。
【図５】図４のメモリコア部に対するビット線テスト時の動作の一例を示す波形図。
【図６】図４のメモリコア部に対するビット線テスト時の動作の他例を示す波形図。
【図７】図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図。
【図８】図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図。
【図９】ノア型フラッシュメモリのメモリセルアレイの一部を示す等価回路図。
【図１０】図９中のセルトランジスタを取り出して示す断面図。
【図１１】図１０に示したセルトランジスタの制御ゲート電圧（Ｇａｔｅ ｖｏｌｔａｇｅ）とドレイン電流（Ｄｒａｉｎ ｃｕｒｒｅｎｔ） を示す特性図。
【図１２】従来のノア型フラッシュメモリにおけるメモリコア部が階層ビット線構成を有する場合の一部を示す平面図。
【図１３】図１２に示したメモリコア部に対する読み出し動作時の動作波形の一例およびビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図。
【図１４】微細化加工技術の発展に伴って図１２に示したメモリコア部をスケーリングする場合にカラムリセットトランジスタ領域のカラムリセットトランジスタ群をスケーリングすることが困難である様子の一例を示す平面図。
【符号の説明】
１…セルトランジスタ領域、
２…下層カラムゲート領域、
３ａ…セルブロック、
４ａ…カラムリセットトランジスタ領域、
５…上層カラムゲート領域、
ＱＣ…セルトランジスタ、
ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） …下層ビット線、
ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） …ワード線、
ＢｉＨ０，ＢｉＨ１ （ｉ＝０，１， …） …カラム選択線、
ＱＬＣＧ…カラム選択トランジスタ（下層カラムゲート）、
ＱＵＣＧ…上層ビット線選択トランジスタ（上層カラムゲート）、
ＭＢＬ０，ＭＢＬ１，……上層ビット線、
ＱＣＲＴ…カラムリセット（兼ビット線テスト）トランジスタ、
ＶＲＳＴ…リセット電圧線、
ＣＯＬＲＳＴ…カラムリセット信号線。
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に階層ビット線構成を有する半導体メモリに関するもので、例えばノア型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
不揮発性半導体メモリの一つにノア型フラッシュメモリがある。
【０００３】
図９は、ノア型フラッシュメモリにおけるメモリセルアレイの一部を示す等価回路図である。
【０００４】
半導体基板上にメモリセルトランジスタ（セルトランジスタ）が行列状に配置され、その制御ゲートがワード線ＷＬ０ 〜ＷＬｎ のいずれかに接続されている。上記セルトランジスタが形成された半導体基板上にＣＶＤ 酸化膜を介してビット線ＢＬ０〜ＢＬｍ が配設されており、セルトランジスタのドレインがビット線ＢＬ０ 〜ＢＬｍ のいずれかに接続される。
【０００５】
図１０は、図９中のセルトランジスタの断面図を示す。セルトランジスタは、半導体基板上にトンネル酸化膜を介して浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ） が形成され、この上にゲート間絶縁膜を介して制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）が積層されたＭＯＳＦＥＴ構造を有し、浮遊ゲートに蓄積される電子の数によって、セルトランジスタの制御ゲートから見た閾値電圧が変わる。
【０００６】
図１１は、図１０に示したセルトランジスタの制御ゲート電圧（Ｇａｔｅ ｖｏｌｔａｇｅ）とドレイン電流（Ｄｒａｉｎ ｃｕｒｒｅｎｔ） を示す。
【０００７】
浮遊ゲートに蓄積される電子の数が比較的多く、セルトランジスタの閾値電圧Ｖｔが高い状態は”０” データ、上記とは逆に、浮遊ゲートに蓄積される電子の数が比較的少なく、閾値電圧Ｖｔが低い状態は”１” データと定義される。
【０００８】
上記セルトランジスタの制御ゲートに印加される電圧（ワード線電圧）は、動作モードによって変わる。セルトランジスタに対するデータの読み出し（Ｒｅａｄ）・書き込み（Ｐｒｏｇｒａｍ） ・消去（Ｅｒａｓｅ） のバイアス条件の一例を表１に示す。ここで、Ｖｇは制御ゲート電圧、Ｖｄはドレイン電圧、Ｖｓはソース電圧である。
【０００９】
【表１】
【００１０】
データの書き込み（Ｐｒｏｇｒａｍ） は、ビット毎に行われる。この時、ソースに０Ｖ、制御ゲートに書き込み電圧９Ｖを印加し、データ”０” を書き込む場合には、ドレインに５Ｖを印加し、チャネルホットエレクトロン現象で発生した高エネルギーの電子を浮遊ゲートに注入させ、閾値電圧Ｖｔの変化を生じさせる。データ”１” のままとする場合には、ドレインに０Ｖを印加すると、浮遊ゲートへの電子注入は生じず、閾値電圧Ｖｔの変化は生じない。
【００１１】
データの消去（Ｅｒａｓｅ） は、ソースとＰ−ｗｅｌｌを共有する複数のセルトランジスタに対して一括に行われる。この時、ソースに１０Ｖ 、制御ゲートに消去電圧−７Ｖ を印加し、ドレインを浮遊状態（Ｆｌｏａｔｉｎｇ）にすると、Ｆ−Ｎ トンネル現象によって浮遊ゲートから電子が基板に流れ、消去対象のセルトランジスタは全て”１” データにされる。
【００１２】
さらに、セルトランジスタに対するデータの書き込みや消去を確認するために書き込みベリファイや消去ベリファイを行う。
【００１３】
書き込みベリファイは、セルトランジスタの制御ゲートに読み出し時の電圧に比べて高い電圧Ｖｐｖ （図１１参照）を与えて”０” 読みを行う。書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルが全て”０” になったら書き込み動作を終了する。
【００１４】
消去ベリファイは、セルトランジスタの制御ゲートに読み出し時の電圧に比べて低い電圧Ｖｅｖ （図１１参照）を与えて”１” 読みを行う。消去と消去ベリファイを交互に実行していき、消去対象のセルのセル電流Ｉｃｅｌｌ を十分確保したら（消去対象のセルが全て”１” になったら）消去動作を終了する。
【００１５】
図１２は、従来のノア型フラッシュメモリにおけるメモリコア部が階層ビット線構成を有する場合の一部を示す。図１２において、１はセルトランジスタ領域、２は下層カラムゲート領域、３はセルブロック、４はカラムリセットトランジスタ領域、５は上層カラムゲート領域である。
【００１６】
即ち、行列状に配置されたセルトランジスタを有するメモリセルアレイは、上層ビット線（ＭＢＬ） の方向において複数のセルブロック３に区分されている。通常、読出し・書き込み等の動作は、複数のセルブロック３のうち１個を選択し、この選択ブロックに対して行われる。
【００１７】
各セルブロック３において、メモリセルアレイの列方向に形成されている複数本の下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） にそれぞれ複数個のセルトランジスタＱＣの各ドレインが接続されている。そして、メモリセルアレイの行方向に形成されている複数本のワード線ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） に対応して各行のセルトランジスタＱＣの制御ゲートが接続されている。
【００１８】
上記複数本の下層ビット線のうちの隣接する２本（ＢｉＢＬ０，ＢｉＢＬ１），（ＢｉＢＬ２，ＢｉＢＬ３），…がそれぞれ１組をなし、この隣接する２本の下層ビット線はそれぞれ対応して２本の下層カラム選択線ＢｉＨ０，ＢｉＨ１，…（ｉ＝０，１，…） によりスイッチ制御される下層カラム選択トランジスタ（下層カラムゲート）ＱＬＣＧを介して上層ビット線ＭＢＬ０，ＭＢＬ１，…に共通に接続されている。この場合、前記下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…は一層目の金属配線からなり、前記上層ビット線ＭＢＬ０，ＭＢＬ１，…は二層目の金属配線からなる。
【００１９】
そして、各セルブロック３毎に、カラムリセットトランジスタＱＣＲＴのドレインが上層ビット線ＭＢＬ０，ＭＢＬ１，…に接続されている。このカラムリセットトランジスタＱＣＲＴは、そのソースには各セルブロック３毎に対応してリセット電圧線ＶＲＳＴｉ（ｉ＝０，１， …） が接続されており、そのゲートには各セルブロック３毎に対応してカラムリセット線ＣＯＬＲＳＴｉ （ｉ＝０，１， …） が接続されている。
【００２０】
前記各上層ビット線ＭＢＬ０，ＭＢＬ１，…は、それぞれ対応して上層カラム選択線ＸｉＤ０，ＸｉＤ１，…（ｉ＝０，１， …） にゲートが接続されている上層カラム選択トランジスタ（上層カラムゲート）ＱＵＣＧを介してデータ線ＤＬおよびセンスアンプ（図示せず）に接続されている。
【００２１】
なお、前記カラムリセットトランジスタＱＣＲＴは、後述するように、読み出し動作が終わるとビット線の電荷をリセットする役割、および、ドレインストレステスト（ビット線テスト）時にビット線を介してセルトランジスタのドレインにストレス電圧を印加する役割を有するので、カラムリセット兼ビット線テストトランジスタである。
【００２２】
図１３（ａ）は、図１２に示したメモリコア部に対する読み出し動作時の動作波形の一例を示す。
【００２３】
選択アドレスにより例えばブロック番号０のセルブロック３のワード線選択線Ｂ０ＷＬ０ の信号と下層カラム選択線Ｂ０Ｈ０の信号が活性化（”Ｈ”レベル） すると、それぞれ対応するセルトランジスタＱＣと下層カラムゲートＱＬＣＧが選択される。この選択されたセルトランジスタＱＣのデータに依存した電圧が対応する下層ビット線ＱＬＣＧに現われ、さらに、選択された下層カラムゲートＱＬＣＧを介して上層ビット線ＭＢＬ０に現われる。
【００２４】
この時、上層カラムゲート選択線Ｘ０Ｄ０の信号の”Ｈ” レベルによって上層ビット線ＭＢＬ０とデータ線ＤＬが電気的に接続されると、このデータ線ＤＬに接続されているセンスアンプ（図示せず）はデータ線電位差を増幅してセルデータを出力する。読み出し動作が終わると、前記下層カラムゲートＱＬＣＧが選択された状態で前記選択されたセルブロック３に対応するカラムリセット線ＣＯＬＲＳＴ０ の信号が活性化（”Ｈ”レベル） し、前記上層ビット線ＭＢＬ０の電荷が放電される。この際、カラムリセットトランジスタＱＣＲＴのソースのカラムリセット電圧線ＶＲＳＴは０Ｖに設定されているので、上層ビット線ＭＢＬ０の電位は０Ｖにリセットされる。
【００２５】
図１３（ｂ）は、図１２に示したメモリコア部に対するドレインストレステスト（Ｄｒａｉｎ ｓｔｒｅｓｓ ｔｅｓｔ） （ビット線テスト）時の動作波形の一例を示す。
【００２６】
セルトランジスタが予めデータ”０” に設定された状態で、そのドレインにストレス電圧を印加するドレインストレステストを行うと、ドレイン側トンネル酸化膜に欠陥があるセルトランジスタでは、テスト後のセルトランジスタの閾値電圧が低下するので、このセルトランジスタに対するリダンダンシ救済を行うことによってイールドを確保することが可能になる。
【００２７】
本例では、テスト対象となる選択された一つまたは複数のセルブロック内の全てのセルトランジスタが予めデータ”０” に設定された状態で、この選択セルブロック内の下層カラムゲートＱＬＣＧを全てオンさせ、上層カラムゲートＱＵＣＧを全てオフさせる。この際、カラムリセット電圧線ＶＲＳＴは例えば書き込み時の電圧である５Ｖに設定され、選択されたセルブロック内の全てのセルトランジスタの各ドレインに対して、カラムリセットトランジスタＱＣＲＴのソースから５Ｖがストレス電圧として同時に印加されることによって、テストの時間短縮が可能になる。
【００２８】
この際、上記カラムリセットトランジスタＱＣＲＴはゲート幅が十分小さいので、仮に選択されたセルブロック３内に不良リークカラムがあっても、他のビット線電位に影響を与えないで済む。
【００２９】
ところで、微細化加工技術の発展に伴ってトランジスタは縮小されてきているが、セルトランジスタのトンネル酸化膜厚は信頼性を確保するためにスケーリングされないので、カラムリセットトランジスタＱＣＲＴなどの周辺トランジスタのスケーリングが困難になってきている。
【００３０】
例えば、図１４は、スケーリング前（Ｂｅｆｏｒｅ ｓｃａｌｉｎｇ）とスケーリング後（ａｆｔｅｒｓｃａｌｉｎｇ） におけるセルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のトランジスタ群とカラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群の配置例を対比して示している。
【００３１】
スケーリング後（ａｆｔｅｒ ｓｃａｌｉｎｇ） の配置においては、セルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のトランジスタ群をビット線ピッチでレイアウトしたとしても、カラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群はビット線ピッチでレイアウトすることができない。このため、カラムリセットトランジスタ領域領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）の長さＬが大きくなり、結果として半導体メモリの高集積化が困難になってくる。
【００３２】
なお、図１４において、Ａｃｔｉｖｅ ａｒｅａ は、半導体基板中の活性化領域（ＭＯＳＦＥＴのドレイン・ソース・チャネル領域）である。ＧａｔｅはＭＯＳＦＥＴのゲート電極、太線表示部はセルアレイ領域（Ｃｅｌｌ ａｒｒａｙ）のカラム選択セルトランジスタ群とカラムリセットトランジスタ領域（Ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のカラムリセットトランジスタ群とを接続するための配線である。
【００３３】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体メモリは、周辺トランジスタのスケーリングが困難になり、カラムリセットトランジスタをビット線ピッチでレイアウトすることができなくなると、カラムリセットトランジスタ領域が大きくなり、結果として高集積化が困難になってくるという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性半導体メモリを提供することを目的とする。
【００３５】
また、本発明の他の目的は、周辺トランジスタのスケーリングが困難であっても高集積化が可能になり、ビット線テスト時にセルブロックの選択とカラムリセットトランジスタ領域の選択とを任意に関連付け、テスト動作の時間短縮を図ることが可能になる不揮発性半導体メモリを提供することにある。
【００３６】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、データを保持する第１及び第２の不揮発性メモリセルと、前記第１及び第２のメモリセルに対応して接続された第１及び第２のビット線と、前記第１及び第２のビット線に対応して接続された第１及び第２のカラム選択トランジスタと、前記第１及び第２のカラム選択トランジスタが共通に接続された第１のノードにドレインノードが接続された第１のカラムリセット兼ビット線テストトランジスタと、前記第１のノードに選択的に接続され、前記第１のノードに現われたセルデータをセンス増幅するためのセンスアンプと、第１の期間において前記第１または第２のカラム選択トランジスタをオンさせることにより選択した前記第１または第２の不揮発性メモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１のノードの電位をリセットさせ、第２の期間において前記第１、第２のカラム選択トランジスタ及び前記第１カラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１のノードから電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３７】
本発明の第２の不揮発性半導体メモリは、ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、前記第１及び第２の下層カラム選択トランジスタの各他端に共通に接続された第１の上層ビット線と、前記第３及び第４の下層カラム選択トランジスタの各他端に共通に接続された第２の上層ビット線と、前記第１及び第２の上層ビット線に対応して各ドレインが接続された第１及び第２のカラムリセット兼ビット線テストトランジスタと、前記第１または第２の上層ビット線に選択的に接続され、前記第１または第２の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１または第２のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１または第２の上層ビット線の電位をリセットさせ、ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタと前記第１及び第２のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１及び第２の上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３８】
本発明の第３の不揮発性半導体メモリは、ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、前記第１乃至第４の下層カラム選択トランジスタの各他端に接続された第１の上層ビット線と、前記第１の上層ビット線にドレインが接続された第１のカラムリセット兼ビット線テストトランジスタと、前記第１の上層ビット線に選択的に接続され、前記第１の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１の上層ビット線の電位をリセットさせ、ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタ及び前記第１のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１の上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００３９】
本発明の第４の不揮発性半導体メモリは、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが列方向において複数に区分された複数のセルブロックと、前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、同一列の複数のセルブロックに対して共通に列方向に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された上層ビット線と、前記上層ビット線にドレインノードが接続されたカラムリセット兼ビット線テストトランジスタと、前記上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００４０】
本発明の第５の不揮発性半導体メモリは、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが行方向及び列方向において複数に区分された複数のセルブロックと、前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、同一列の複数のセルブロックに対して共通に各列毎に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された複数の上層ビット線と、前記各上層ビット線に対応してそれぞれのドレインノードが接続された複数のカラムリセット兼ビット線テストトランジスタと、前記複数の上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るノア型フラッシュメモリの全体の構成を概略的に示すブロック図である。
【００４３】
メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ） １０は、セルトランジスタが行列状に配置されたものであり、後述するように階層ビット線構成を有する。
【００４４】
ロウデコーダ１１は、メモリセルアレイ１０のワード線を選択するものであり、ブロックデコーダ１２はメモリセルアレイ１０のブロックを選択するものであり、カラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）／ビット線リセット（ＢＬ ｒｅｓｅｔ）回路１３は、メモリセルアレイ１０のビット線の選択／ビット線電位のリセットを行うものである。
【００４５】
カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１４は、前記カラムゲート／ビット線リセット回路１３を制御するものである。センスアンプ（Ｓｅｎｓｅ ａｍｐ） １５は、ビット線の電位をカラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）およびデータ線ＤＬを介してセンス増幅するものである。プログラム（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ） 回路１６は、セルトランジスタに対する書込みのためのデータをデータ線ＤＬおよびカラムゲート（Ｃｏｌｕｍｎ ｇａｔｅｓ）を介してビット線に供給するものである。
【００４６】
チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路１７は、電源電圧から複数の電圧（書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧など）を生成するものであり、その出力電圧を前記ビット線や電圧スイッチ（Ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）回路１８に供給する。
【００４７】
上記電圧スイッチ（Ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）回路１８は、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路１７の出力電圧を選択して前記ロウデコーダ１１やカラムデコーダ１４に動作電源として供給する。
【００４８】
データ入出力バッファ（ＩＯバッファ）１９は、外部からの入力データもしくは内部からの出力（読出しデータなど）の入出力を制御するものである。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）２０は、外部からのアドレス信号入力をバッファ増幅し、前記ロウデコーダ１１、ブロックデコーダ１２やカラムデコーダ１４に供給するものである。
【００４９】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）２１は、外部から前記データ入出力バッファ１９を介して入力するコマンドおよび前記アドレスバッファ２０から供給されるアドレス信号を一時的に保持するものである。制御回路（Ｃｏｎｔｒｏｌｌｅｒ）２２は、上記コマンドレジスタ２１から供給されるコマンドをデコードし、各種の制御信号を生成するものである。
【００５０】
上記した各回路を用いて、メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０ に対するデータ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行い、データ入出力バッファ１９との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００５１】
図２は、図１中の階層ビット線構成を有するメモリコア部の一部を示す等価回路図である。このメモリコア部は、浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイを有しており、図１２に示した従来例のメモリコア部と比較して、セルブロック３ａの構成と、カラムリセットトランジスタＱＣＲＴと上層ビット線（メインビット線）ＭＢＬ０，ＭＢＬ１，…との接続関係が変更されており、図１２中と同一部分には同一符号を付している。
【００５２】
図２において、１はセルトランジスタ領域、２は下層カラムゲート領域、３ａはセルブロック、４ａはカラムリセットトランジスタ領域、５は上層カラムゲート領域である。
【００５３】
即ち、行列状に配置されたセルトランジスタＱＣを有するメモリセルアレイは、上層ビット線ＭＢＬ０，ＭＢＬ１，…の長さ方向において複数のセルブロック３ａに区分されている。上記上層ビット線ＭＢＬ０，ＭＢＬ１，…は、同一列の複数のセルブロック３ａに対して共通に各列毎に設けられている。
【００５４】
通常、読出し・書き込み等の動作は、複数のセルブロック３ａのうち１個を選択して行われ、ビット線テスト動作は、任意数のセルブロック３ａを選択して行われる。
【００５５】
各セルブロック３ａにおいて、メモリセルアレイの列方向に形成されている複数本の下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） にそれぞれ複数個のセルトランジスタＱＣの各ドレインが接続されている。メモリセルアレイの行方向に形成されている複数本のワード線ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） に対応して各行のセルトランジスタＱＣの制御ゲートが接続されている。前記複数本の下層ビット線のうちの隣接する２本（ＢｉＢＬ０，ＢｉＢＬ１），（ＢｉＢＬ２，ＢｉＢＬ３），…がそれぞれ１組をなし、この隣接する２本の下層ビット線はそれぞれ対応してカラム選択線ＢｉＨ０，ＢｉＨ１ （ｉ＝０，１， …） の信号によりスイッチ制御されるカラム選択トランジスタ（下層カラムゲート）ＱＬＣＧを介して上層ビット線ＭＢＬ０，ＭＢＬ１，…のうちの１本に共通に接続されている。この場合、前記下層ビット線ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…は一層目の金属配線からなり、前記上層ビット線ＭＢＬ０，ＭＢＬ１，…は二層目の金属配線からなる。
【００５６】
そして、前記各上層ビット線ＭＢＬ０，ＭＢＬ１，…は、それぞれ上層ビット線選択トランジスタ（上層カラムゲート）ＱＵＣＧを介してデータ線ＤＬおよびセンスアンプ（図示せず）に接続されている。
【００５７】
さらに、各上層ビット線ＭＢＬ０，ＭＢＬ１，…には、カラムリセットトランジスタＱＣＲＴのドレインが接続されており、このカラムリセットトランジスタＱＣＲＴは、そのソースにはリセット電圧線ＶＲＳＴが接続されており、そのゲートにはカラムリセット信号線ＣＯＬＲＳＴが接続されている。
【００５８】
本例では、各上層ビット線ＭＢＬ０，ＭＢＬ１，…に接続されているカラムリセットトランジスタＱＣＲＴ群は、前記セルブロック３ａ群の配置領域の一端部と前記上層カラムゲートＱＵＣＧ群の配置領域との間に配置されている。
【００５９】
なお、前記カラムリセットトランジスタＱＣＲＴは、後述するように、読み出し動作が終わるとビット線の電荷をリセットする役割、および、ドレインストレステスト（ビット線テスト）時にはビット線を介してセルトランジスタのドレインにストレス電圧を印加する役割を有するので、カラムリセット兼ビット線テストトランジスタである。
【００６０】
上記構成は、図１２を参照して前述した従来例の構成と比較して、カラムリセットトランジスタ領域４ａは、複数のセルブロック３ａで共有されている上層ビット線ＭＢＬ０，ＭＢＬ１，…に各対応して共通に設けられている、つまり、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通に設けられていることが特徴的なことである。
【００６１】
図３（ａ）は、図２のメモリコア部に対する読み出し（Ｒｅａｄ）動作の一例を示す波形図である。
【００６２】
選択アドレスにより例えばブロック番号０（＝Ｉ）のセルブロック３ａのワード線選択Ｂ０ＷＬ０ とカラム選択線Ｂ０Ｈ０が活性化（”Ｈ”レベル） すると、特定のセルトランジスタおよび下層カラムゲートが選択される。この選択されたセルトランジスタのデータに依存した電圧が下層ビット線Ｂ０ＢＬ０ を介して上層ビット線ＭＢＬ０に現われる。この時、カラムゲート選択線Ｘ０Ｄ０が”Ｈ” レベルであって上層ビット線ＭＢＬ０とデータ線ＤＬが電気的に接続されると、データ線ＤＬに接続されているセンスアンプ（図示せず）はデータ線電位を増幅してセルデータを出力する。
【００６３】
読み出し動作が終わると、前記選択された下層カラムゲートＱＬＣＧがオン状態のままでカラムリセット信号線ＣＯＬＲＳＴが活性化（”Ｈ”レベル） し、上層ビット線ＭＢＬ０の電荷が放電される。この際、カラムリセットトランジスタＱＣＲＴのソースのカラムリセット電圧線ＶＲＳＴは０Ｖに設定されているので、上層ビット線ＭＢＬ０の電位は０Ｖにリセットされる。
【００６４】
図３（ｂ）は、図２のメモリコア部に対するドレインストレステスト（Ｄｒａｉｎ ｓｔｒｅｓｓ ｔｅｓｔ） （ビット線テスト）時の動作の一例を示す波形図である。
【００６５】
テスト対象となる選択された一つまたは複数のセルブロック３ａ内の全てのセルトランジスタが予めデータ”０” に設定された状態で、この選択されたセルブロック３ａ内の下層カラムゲートＱＬＣＧを全てオンさせ、上層カラムゲートＱＵＣＧを全てオフさせる。
【００６６】
この際、カラムリセット電圧線ＶＲＳＴは例えば書き込み時の電圧である５Ｖに設定され、選択されたセルブロック３ａ内の全てのセルトランジスタの各ドレインに対して、カラムリセットトランジスタＱＣＲＴのソースから５Ｖがストレス電圧として同時に印加されることによって、テストの時間短縮が可能になる。
【００６７】
この際、カラムリセットトランジスタＱＣＲＴはゲート幅が十分小さいので、仮に選択されたセルブロック３ａ内に不良リークカラムがあっても、他の上層ビット線の電位に影響を与えないで済む。
【００６８】
なお、非選択状態のセルブロック内の下層ビット線は、対応する下層カラムゲートがオフしているので、セルトランジスタのドレインに対してストレス電圧は印加されない。
【００６９】
このようにセルトランジスタが予めデータ”０” に設定された状態でそのドレインにストレス電圧を印加するドレインストレステストを行うと、ドレイン側トンネル酸化膜に欠陥があるセルトランジスタでは、テスト後のセルトランジスタの閾値電圧が低下するので、このセルトランジスタに対するリダンダンシ救済を行うことによってイールドを確保することが可能になる。
【００７０】
この際、本例では、カラムリセットトランジスタ領域４ａを複数のセルブロック３ａに対して１個だけ配置するので、セルトランジスタがスケーリングされ、周辺トランジスタのスケーリングが困難であっても、カラムリセットトランジスタ領域４ａを増やす必要がなくなり、高集積化が比較的容易となる。
【００７１】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るノア型フラッシュメモリにおけるメモリコア部の構成の一部を示す等価回路図である。
【００７２】
このメモリコア部は、図２に示したメモリコア部と比較して、メモリセルアレイが行方向（ワード線方向）及び列方向（ビット線方向）に複数のセルブロック３ａに区分され、カラムリセットトランジスタ領域４ａがメモリセルアレイの各列毎に区分されて各カラムリセットトランジスタ領域４ａを独立に選択可能になっている。
【００７３】
このような構成により、ビット線テスト動作時に各セルブロック３ａの選択とカラムリセットトランジスタ領域４ａのカラムリセットトランジスタの選択とを任意に関連付けることが可能になるように変更されており、図２中と同一部分には同一符号を付している。
【００７４】
即ち、ブロック番号０のセルブロックにおいては、上層ビット線ＭＢＬ０を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ０Ｈ０，Ｂ０Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ０，ＧＨ１ の信号のそれぞれとセルブロック選択線ＢＬＫ０の信号とを二入力アンド回路４１、４２で論理積処理している。
【００７５】
また、上記ブロック番号０のセルブロックと同一行のブロック番号１のセルブロックにおいては、上層ビット線ＭＢＬ１を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ１Ｈ０，Ｂ１Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ０，ＧＨ１ の信号のそれぞれとセルブロック選択線ＢＬＫ１の信号とを二入力アンド回路４３、４４で論理積処理している。
【００７６】
また、前記ブロック番号０のセルブロックと同一列のブロック番号２のセルブロックにおいては、前記上層ビット線ＭＢＬ０を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ２Ｈ０，Ｂ２Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ２，ＧＨ３ の信号のそれぞれとセルブロック選択線ＢＬＫ２の信号とを二入力アンド回路４５、４６で論理積処理している。
【００７７】
また、前記ブロック番号２のセルブロックと同一行、かつ、前記ブロック番号１のセルブロックと同一列のブロック番号３のセルブロックにおいては、前記上層ビット線ＭＢＬ１を共有する隣り合う２本の下層カラムを択一的に選択する下層カラムゲート選択線Ｂ３Ｈ０，Ｂ３Ｈ１ の信号を生成するために、グローバルカラムゲート選択線ＧＨ２，ＧＨ３ の信号のそれぞれとセルブロック選択信号ＢＬＫ３とを二入力アンド回路４７、４８で論理積処理している。
【００７８】
そして、前記上層ビット線ＭＢＬ０に接続されているカラムリセットトランジスタＱＣＲＴ（図示せず）は、カラムリセット信号線ＣＯＬＲＳＴの信号とセルブロック選択線ＢＬＫ０の信号とを二入力アンド回路４９で論理積処理して生成したカラムリセット信号ＣＯＬＲＳＴ０により制御される。
【００７９】
また、前記上層ビット線ＭＢＬ１に接続されているカラムリセットトランジスタＱＣＲＴは、カラムリセット信号線ＣＯＬＲＳＴの信号とセルブロック選択線ＢＬＫ１の信号とを二入力アンド回路５０で論理積処理して生成したカラムリセット信号線ＣＯＬＲＳＴ１ の信号により制御される。
【００８０】
図５は、図４のメモリコア部に対するビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図である。
【００８１】
図５に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ のいずれか１本とブロック選択線ＢＬＫ０〜ＢＬＫ３のいずれか１本とで複数のブロックを１個づづ順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタＱＣに対して同時にビット線バイアスを印加してテストを行い、他のセルブロックのセルトランジスタに対しては同時にはテストを行わない。これによって、図３（ｂ）に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８２】
図６は、図４のメモリコア部に対するビット線テスト時の動作の他の例を示す波形図である。
【００８３】
図６に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ のうちの相補的な２本とブロック選択線ＢＬＫ０〜ＢＬＫ３のうちの２本とで複数のブロックを行単位で順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図５に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８４】
図７は、図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図である。
【００８５】
図７に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ とブロック選択線ＢＬＫ０〜ＢＬＫ３のうちの２本とで複数のブロックを列単位（本例では、上層ビット線ＭＢＬ０またはＭＢ１ の単位）で順に選択する。そして、選択した特定のブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線ＭＢＬ から上記特定のブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図５に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８６】
図８は、図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図である。
【００８７】
図８に示すビット線テスト時の動作に際しては、カラムリセット電圧線ＶＲＳＴをビット線バイアス電圧５Ｖに設定し、カラムリセット信号線ＣＯＬＲＳＴの信号を活性化した状態において、グローバルカラム選択線ＧＨ０ 〜ＧＨ３ とブロック選択線ＢＬＫ０〜ＢＬＫ３とで複数のブロックを同時に選択する。そして、選択したブロック内の全ての下層ビット線ＢｉＢＬを同時に選択し、対応する上層ビット線からブロック内の全てのセルトランジスタに対して同時にビット線バイアスを印加してテストを行う。これによって、図６あるいは図７に示したビット線テスト時の動作よりもさらにテスト時短を図ることが可能になる。
【００８８】
現実には、上記した様々なビット線テストモードのうち、ビット線の総リーク電流がストレス電圧発生回路（図示していない）の供給能力を超えない範囲で最もテスト時短を図ることが可能になる多重度でテストシーケンスを選択する。
【００８９】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性メモリを実現することができる。
【００９０】
さらに、ビット線テスト時にセルブロックの選択とカラムリセットトランジスタ領域の選択とを任意に関連付け、テスト動作の時間短縮を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るノア型フラッシュメモリの全体の構成を概略的に示すブロック図。
【図２】図１中の階層ビット線構成を有するメモリコア部の一部を示す等価回路図。
【図３】図２のメモリコア部に対する読み出し動作の一例およびビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図。
【図４】本発明の第２の実施形態に係るノア型フラッシュメモリにおけるメモリコア部の構成の一部を示す等価回路図。
【図５】図４のメモリコア部に対するビット線テスト時の動作の一例を示す波形図。
【図６】図４のメモリコア部に対するビット線テスト時の動作の他例を示す波形図。
【図７】図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図。
【図８】図４のメモリコア部に対するビット線テスト時の動作のさらに他の例を示す波形図。
【図９】ノア型フラッシュメモリのメモリセルアレイの一部を示す等価回路図。
【図１０】図９中のセルトランジスタを取り出して示す断面図。
【図１１】図１０に示したセルトランジスタの制御ゲート電圧（Ｇａｔｅ ｖｏｌｔａｇｅ）とドレイン電流（Ｄｒａｉｎ ｃｕｒｒｅｎｔ） を示す特性図。
【図１２】従来のノア型フラッシュメモリにおけるメモリコア部が階層ビット線構成を有する場合の一部を示す平面図。
【図１３】図１２に示したメモリコア部に対する読み出し動作時の動作波形の一例およびビット線テスト（ドレインストレステスト）時の動作の一例を示す波形図。
【図１４】微細化加工技術の発展に伴って図１２に示したメモリコア部をスケーリングする場合にカラムリセットトランジスタ領域のカラムリセットトランジスタ群をスケーリングすることが困難である様子の一例を示す平面図。
【符号の説明】
１…セルトランジスタ領域、
２…下層カラムゲート領域、
３ａ…セルブロック、
４ａ…カラムリセットトランジスタ領域、
５…上層カラムゲート領域、
ＱＣ…セルトランジスタ、
ＢｉＢＬ０，ＢｉＢＬ１，ＢｉＢＬ２，ＢｉＢＬ３，…（ｉ＝０，１， …） …下層ビット線、
ＢｉＷＬ０，ＢｉＷＬ１，…（ｉ＝０，１， …） …ワード線、
ＢｉＨ０，ＢｉＨ１ （ｉ＝０，１， …） …カラム選択線、
ＱＬＣＧ…カラム選択トランジスタ（下層カラムゲート）、
ＱＵＣＧ…上層ビット線選択トランジスタ（上層カラムゲート）、
ＭＢＬ０，ＭＢＬ１，……上層ビット線、
ＱＣＲＴ…カラムリセット（兼ビット線テスト）トランジスタ、
ＶＲＳＴ…リセット電圧線、
ＣＯＬＲＳＴ…カラムリセット信号線。
Claims (14)
- データを保持する第１及び第２の不揮発性メモリセルと、
前記第１及び第２のメモリセルに対応して接続された第１及び第２のビット線と、
前記第１及び第２のビット線に対応して接続された第１及び第２のカラム選択トランジスタと、
前記第１及び第２のカラム選択トランジスタが共通に接続された第１のノードにドレインノードが接続された第１のカラムリセット兼ビット線テストトランジスタと、
前記第１のノードに選択的に接続され、前記第１のノードに現われたセルデータをセンス増幅するためのセンスアンプと、
第１の期間において前記第１または第２のカラム選択トランジスタをオンさせることにより選択した前記第１または第２の不揮発性メモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１のノードの電位をリセットさせ、
第２の期間において前記第１、第２のカラム選択トランジスタ及び前記第１カラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１のノードから電気的に切り離すように制御する制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - 前記第１のノードに接続された第３のビット線および上記第３のビット線に第３のカラム選択トランジスタを介して接続されたデータ線
をさらに具備し、前記データ線に前記センスアンプが接続されている
ことを特徴とする請求項１記載の不揮発性半導体メモリ。 - 前記第１の期間において前記第１のカラムリセット兼ビット線テストトランジスタのソースには接地電位が印加される
ことを特徴とする請求項１または２記載の不揮発性半導体メモリ。 - 前記第２の期間において前記第１のカラムリセット兼ビット線テストトランジスタのソースには正電圧が印加される
ことを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。 - 前記正電圧は、前記不揮発性メモリセルに対するデータの書き込み時に前記第１のノードに印加される書き込み電圧に等しい電圧であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
- ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、
ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、
前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、
前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、
前記第１及び第２の下層カラム選択トランジスタの各他端に共通に接続された第１の上層ビット線と、
前記第３及び第４の下層カラム選択トランジスタの各他端に共通に接続された第２の上層ビット線と、
前記第１及び第２の上層ビット線に対応して各ドレインが接続された第１及び第２のカラムリセット兼ビット線テストトランジスタと、
前記第１または第２の上層ビット線に選択的に接続され、前記第１または第２の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、
セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１または第２のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１または第２の上層ビット線の電位をリセットさせ、
ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタと前記第１及び第２のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１及び第２の上層ビット線から電気的に切り離すように制御する制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - 前記ビット線テスト時に前記第１及び第２のカラムリセット兼ビット線テストトランジスタのうちのオンになるトランジスタのソースには正電圧が印加されることを特徴とする請求項６記載の不揮発性半導体メモリ。
- 前記正電圧は、前記不揮発性メモリセルに対するデータの書き込み時に前記上層ビット線に印加される書き込み電圧に等しい電圧であることを特徴とする請求項６または７記載の不揮発性半導体メモリ。
- ソースが第１の共通ノードに接続され、データを保持する第１及び第２の不揮発性メモリセルと、
ソースが第２の共通ノードに接続され、データを保持する第３及び第４の不揮発性メモリセルと、
前記第１乃至第４の不揮発性メモリセルに対応して接続された第１乃至第４の下層ビット線と、
前記第１乃至第４の下層ビット線に対応して一端が接続された第１乃至第４の下層カラム選択トランジスタと、
前記第１乃至第４の下層カラム選択トランジスタの各他端に接続された第１の上層ビット線と、
前記第１の上層ビット線にドレインが接続された第１のカラムリセット兼ビット線テストトランジスタと、
前記第１の上層ビット線に選択的に接続され、前記第１の上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、
セルデータ読み出し動作時には、前記第１乃至第４の下層カラム選択トランジスタのうちの少なくとも１つをオンさせることによって選択した前記第１乃至第４の不揮発性メモリセルのうちの少なくとも１つのメモリセルのデータを前記センスアンプでセンスさせた後に前記第１のカラムリセット兼ビット線テストトランジスタをオンさせて前記第１の上層ビット線の電位をリセットさせ、
ビット線テスト時には、前記第１乃至第４の下層カラム選択トランジスタ及び前記第１のカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第１の上層ビット線から電気的に切り離すように制御する制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - 前記ビット線テスト時に前記第１のカラムリセット兼ビット線テストトランジスタのソースには正電圧が印加されることを特徴とする請求項９記載の不揮発性半導体メモリ。
- 前記正電圧は、前記不揮発性メモリセルに対するデータの書き込み時に前記上層ビット線に印加される書き込み電圧に等しい電圧であることを特徴とする請求項９または１０記載の不揮発性半導体メモリ。
- 前記各不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層された積層ゲートを有し、全体としてノア型のメモリセルアレイを形成するように接続されており、
前記メモリセルアレイは、前記ビット線の長さ方向において複数のセルブロックに区分されており、
前記カラムリセット兼ビット線テストトランジスタは、前記メモリセルアレイの一端側の領域に配置されている
ことを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性半導体メモリ。 - 浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが列方向において複数に区分された複数のセルブロックと、
前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、
前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、
同一列の複数のセルブロックに対して共通に列方向に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された上層ビット線と、
前記上層ビット線にドレインノードが接続されたカラムリセット兼ビット線テストトランジスタと、
前記上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、
セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、
ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - 浮遊ゲートと制御ゲートとが積層された積層ゲートを有する複数の不揮発性メモリセルが行列状に配置されたノア型のメモリセルアレイが行方向及び列方向において複数に区分された複数のセルブロックと、
前記各セルブロックにおいてデータを保持する第１及び第２の不揮発性メモリセルに対応して接続された第１及び第２の下層ビット線と、
前記各セルブロックにおいて前記第１及び第２の下層ビット線に対応して接続された第１及び第２のカラム選択トランジスタと、
同一列の複数のセルブロックに対して共通に各列毎に設けられ、同一列の各セルブロックにおける前記第１及び第２のカラム選択トランジスタが共通に接続された複数の上層ビット線と、
前記各上層ビット線に対応してそれぞれのドレインノードが接続された複数のカラムリセット兼ビット線テストトランジスタと、
前記複数の上層ビット線に選択的に接続され、前記上層ビット線に現われたセルデータをセンス増幅するためのセンスアンプと、
セルデータ読み出し動作時には、前記複数のセルブロックのうちの選択されたセルブロックにおける前記第１または第２の下層カラム選択トランジスタをオンさせることによって選択した前記第１または第２の不揮発性メモリセルのデータを前記選択されたセルブロックに対応する上層ビット線を経由させて前記センスアンプでセンスさせた後に前記上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタをオンさせて前記上層ビット線の電位をリセットさせ、
ビット線テスト時には、前記複数のセルブロックのうちの選択されたセルブロックにおける第１乃び第２の下層カラム選択トランジスタ及び前記選択されたセルブロックに対応する上層ビット線に接続されているカラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記上層ビット線から電気的に切り離すように制御する制御回路
とを具備することを特徴とする不揮発性半導体メモリ。
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