KR100307113B1 - 불휘발성반도체메모리 - Google Patents

불휘발성반도체메모리 Download PDF

Info

Publication number
KR100307113B1
KR100307113B1 KR1019980017558A KR19980017558A KR100307113B1 KR 100307113 B1 KR100307113 B1 KR 100307113B1 KR 1019980017558 A KR1019980017558 A KR 1019980017558A KR 19980017558 A KR19980017558 A KR 19980017558A KR 100307113 B1 KR100307113 B1 KR 100307113B1
Authority
KR
South Korea
Prior art keywords
memory cell
program
data
memory
heating wire
Prior art date
Application number
KR1019980017558A
Other languages
English (en)
Other versions
KR19980087105A (ko
Inventor
히로시 이와하시
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR19980087105A publication Critical patent/KR19980087105A/ko
Application granted granted Critical
Publication of KR100307113B1 publication Critical patent/KR100307113B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

가상 그라운드형 EEPROM에서, 종래 필요했던 오프셋 트랜지스터를 폐지하여 전유 면적을 작게 한다.
메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단을 설치하고, 이 프로그램 수단은 동일 열의 메모리 셀로의 프로그램이 종료되면 이웃하는 열의 메모리 셀의 프로그램을 행하며, 메모리 셀로의 프로그램은 한 쪽 끝(端)의 메모리 셀로부터 다른 쪽 끝을 향하여 행하도록 프로그램 제어를 행한다.

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 반도체 메모리에 관한 것으로서, 부유 게이트와 콘트롤 게이트를 갖는 MOSFET을 메모리 셀로 하고, 부유 게이트 내의 전하량에 의해 데이터를 기억하도록 한 플래시형 EEPROM에 관한 것이며, 특히 가상 그라운드 구성을 채용한 것에 관한 것이다.
도 19에 종래의 플래시형 EEPROM을 심볼로 도시한다. 도 20의 (a)는 도 19에 도시한 메모리 셀 어레이의 일부의 평면도이고, 도 20의 (b)는 도 20의 (a)의 A-A'선에 따른 단면도이다.
이러한 종래의 메모리 셀에서는, 메모리 셀에 데이터를 기록할 때에는, 행선 WL과 열선 BL에 고전압을 인가하고 VSS를 기준 전위(예를 들어 접지 전위)로 함으로써 메모리 셀에 전류를 흘려 부유 게이트에 전자를 주입한다. 또한, 데이터의 소거를 행하는 경우에는, 우선 모든 메모리 셀의 부유 게이트에 전자를 주입하여, 메모리 셀의 부유 게이트의 상태를 모든 메모리 셀에서 균일하게 한 후, 모든 행선을 기준 전위로 하고, 공통 접속된 메모리 셀의 소스, 즉 VSS에 고전압을 인가하여, 터널 효과를 이용해서 부유 게이트로부터 메모리 셀의 소스로 전자를 방출시켜 데이터를 소거한다.
이러한 종래의 플래시형 EEPROM에서는, 열선 BL을 알루미늄으로 형성하고, 두 개의 메모리 셀에서 공통으로 메모리 셀의 드레인 영역과 열선을 접속하고 있으므로, 접속부의 면적의 증가나, 접속부에서의 수율의 저하와 같은 문제가 있었다.
이 때문에, 가상 그라운드 구성을 한 플래시형 EEPROM이 개발되어 있다. 도21에 가상 그라운드 구성의 플래시형 EEPROM을 심볼로 도시한다. 도 22의 (a)는 도 21에 도시한 메모리 셀 어레이의 일부의 평면도이고, 도 22의 (b)는 도 22의 (a)의 A-A'선에 따른 단면도이다.
가상 그라운드형 EEPROM에서는, 메모리 셀의 소스 혹은 드레인을 구성하는 N+영역이 열선 BL1∼BL9이 된다. 이 때문에, 제어 게이트 CG의 아래에 N+영역에서 열선 BL1∼BL9을 형성하므로, 열선 BL1∼BL9과 메모리 셀(11 내지 88)의 접속부가 도 20에 도시한 메모리 셀과 같이 필요하지 않으므로, 메모리 셀 면적의 축소와 메모리 셀과 열선과의 접속에 따른 수율 저하와 같은 문제도 생기지 않는다.
가상 그라운드형 EEPROM의 메모리 셀의 부유 게이트에 전자를 주입하여 데이터를 기록할 때에는, 예를 들어 메모리 셀(12)에 데이터를 기록하는 경우는, 행선 WL1과 열선 BL2에 고전압을 인가하여 열선 BL3를 기준 전위(예를 들어 접지 전위)로 함으로써 메모리 셀(12)에 전류를 흘려 부유 게이트에 전자를 주입한다. 이 때 열선 BL1은 전기적으로 부유 상태에 있으나, 행선 WL1에 공급되는 고전압에 의해 메모리 셀(11)이 온되어 열선 BL1의 기생 용량 만큼 메모리 셀(11)을 통해 열선 BL2의 고전압에 의해 충전된다. 이 충전에 의해 메모리 셀(11)의 부유 게이트에 전자가 주입되지 않도록 하기 위해, 각 메모리 셀에 도 22의 (b)에 도시한 바와 같이 제어 게이트(CG)에 의해 채널부가 제어되는 오프셋 트랜지스터부(Troff)를 설치하고 있다. 이 때문에, 메모리 셀(12)로의 데이터의 기록 시에 고전압이 공급되는 열선 BL2에 오프셋 트랜지스터부가 접속되는 메모리 셀(11)의 부유 게이트(FG)에는전자가 주입되지 않는다.
그러나, 이 오프셋 트랜지스터부가 메모리 셀에 설치되어 있으므로, 그만큼 메모리 셀 크기가 커져 버린다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 열선과 메모리 셀의 접속부가 불필요한 가상 그라운드형 EEPROM에서 메모리 셀로의 데이터의 신규한 기록 방법을 채용함으로써, 메모리 셀의 오프셋 트랜지스터부가 불필요한 불휘발성 반도체 메모리를 제공하는 것이다.
상기 과제를 해결하기 위해, 청구항 1에 따른 발명은, 플로팅 게이트, 콘트롤 게이트, 드레인, 소스 및 채널 영역을 가지며, 상기 플로팅 게이트 내의 전하량에 의해 데이터를 기억하는 메모리 셀을 행 방향 및 열 방향의 매트릭스 형태로 배열하고, 동일 행의 메모리 셀의 콘트롤 게이트를 접속한 행선 및 서로 이웃하는 메모리 셀의 드레인 및 소스를 공용함과 함께 동일 열의 상기 드레인 및 소스를 접속한 열선을 갖는 메모리 셀 어레이, 어드레스 신호가 입력되며 상기 행선을 선택하는 행 디코더, 어드레스 신호가 입력되며 상기 열선을 선택하는 열 디코더, 상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단을 구비하고, 상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 한다. 이와 같이, 메모리 셀 어레이로의 프로그래밍은 일단의 열선으로부터 순차적으로 행해지므로, 프로그램이 종료된 열선의 이웃하는 열선을 프로그램할 때, 이미 프로그램이 종료된 이웃하는 열선에 접속되는 메모리 셀의 기억 데이터의 오기록은 발생하지 않는다. 따라서, 오프셋 트랜지스터는 불필요해진다.
또한, 청구항 2에 따른 발명에서는, 청구항 1에 따른 발명에서, 상기 행 디코더는 상기 메모리 셀로의 프로그램 데이터가 입력되며, 상기 어드레스 신호에 의해 선택된 행선에, 상기 프로그램 데이터에 기초하여 고전압을 공급하고, 상기 플로팅 게이트에 전자를 주입하는지의 여부를 제어하는 것을 특징으로 한다. 이 때문에, 기록 데이터가 "1"이 되는 메모리 셀의 워드선에 고전압을 인가할 수 있게 된다.
또, 청구항 3에 따른 발명에서는, 청구항 1 또는 2에 따른 발명에서, 상기 열선과 상기 프로그래밍 수단의 접속의 제어를 상기 열 디코더에 의해 행하는 열 선택 수단을 더 구비하고, 서로 이웃하는 3 개의 열선을 끝에서부터 차례로 제1 열선, 제2 열선, 제3 열선이라고 할 때, 상기 프로그래밍 수단은 상기 열 선택 수단을 통해 상기 제1 열선에 고전압을 공급함과 함께 상기 제2 열선에 기준 전위를 공급하여 드레인을 상기 제1 열선에 접속시키고 소스를 상기 제2 열선에 접속시키는 메모리 셀의 프로그램을 행하고, 상기 드레인을 상기 제1 열선에 접속시키고 소스를 상기 제2 열선에 접속시키는 메모리 셀의 프로그램이 종료되면, 상기 열 선택 수단을 통해 상기 제2 열선에 고전압을 공급함과 함께 상기 제3 열선에 기준 전위를 공급하여 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 개시하는 것을 특징으로 한다.
또한, 청구항 4에 따른 발명에서는 청구항 3에 따른 발명에서, 상기 프로그래밍 수단은, 상기 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 행할 때, 상기 제1 열선 및 프로그램이 종료된 메모리 셀에 접속되는 열선에 고전압을 공급하는 것을 특징으로 한다. 이 때문에, 프로그램이 종료된 메모리 셀이 접속되는 열선은 모두 고전압으로 설정되므로, 이웃하는 열의 메모리 셀을 프로그램할 때 메모리 셀의 행선에 고전압이 인가되어도, 프로그램이 종료된 메모리 셀에는 전류가 흐르지 않는다.
또, 청구항 5에 따른 발명에서는, 청구항 3에 따른 발명에서, 상기 프로그래밍 수단은, 상기 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 행할 때, 상기 제1 열선 및 프로그램을 종료한 메모리 셀에 접속되는 열선을 개방 상태로 하는 것을 특징으로 한다. 이 때문에, 프로그램이 종료된 메모리 셀에는 전류가 흐르지 않는다.
또한, 청구항 6에 따른 발명에서는, 청구항 2에 따른 발명에서, 상기 행 디코더에 공급되는 전원 전압값을 변화시키는 전원 전압 공급 수단을 더 구비하며, 상기 행 디코더에 공급되는 전원 전압값을 변화시켜, 상기 메모리 셀로의 데이터의 프로그램 시, 선택된 상기 행선에, 상기 메모리 셀에 프로그램되는 데이터에 대응하여 전압을 공급하는 것을 특징으로 한다.
또, 청구항 7에 따른 발명에서는, 상기 메모리 셀에 프로그램된 데이터를 소거한 후, 상기 메모리 셀의 데이터의 소거 상태의 체크를 행할 때, 상기 전원 전압공급 수단은 통상의 판독 시의 전원 전압 보다 낮은 전원 전압을 상기 행 디코더에 공급하는 것을 특징으로 한다. 이 때문에, 소거 상태의 체크 시에 상기 통상 판독 시 보다 낮은 전원 전압을 인가하여 메모리 셀이 ON될 때 까지 소거를 반복하고, ON되었을 때의 전원 전압을 기준으로 소거 시의 메모리 셀의 임계값 전압을 결정할 수 있다.
또한, 청구항 8에 따른 발명에서는, 청구항 2에 따른 발명에서, 상기 행 디코더는 상기 어드레스 신호에 의해 선택된 복수의 행선에 접속되는 메모리 셀에 동시에 프로그램되는 것을 특징으로 한다.
또, 청구항 9에 따른 발명에서는, 청구항 8에 따른 발명에서, 상기 행 디코더는 상기 복수의 행선에 접속되는 메모리 셀에 기록하는 데이터를 유지하는 래치 회로를 더 구비하는 것을 특징으로 한다. 이 때문에, 시리얼로 입력되는 상이한 기록 데이터를 동시에 복수의 행선에 기록할 수 있다.
또한, 청구항 10에 따른 발명에서는, 플로팅 게이트, 콘트롤 게이트, 드레인, 소스 및 채널 영역을 가지며, 상기 플로팅 게이트 내의 전하량에 의해 데이터를 기억하는 메모리 셀을 행 방향 및 열 방향의 매트릭스 형태로 배열하고, 동일 행의 메모리 셀의 콘트롤 게이트를 접속한 행선 및 서로 이웃하는 메모리 셀의 드레인 및 소스를 공용함과 함께 동일 열의 상기 드레인 및 소스를 접속한 열선을 갖는 복수의 메모리 셀 어레이, 상기 복수의 메모리 셀 어레이의 열선에 대응하는 제2 열선, 상기 메모리 셀 어레이의 상기 열선에 일단이 접속되고, 상기 제2 열선에 다른 단이 접속되는 스위칭 트랜지스터, 어드레스 신호가 입력되며 상기 행선을선택하는 행 디코더, 어드레스 신호가 입력되며 상기 열선을 선택하는 열 디코더, 및 상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단을 구비하며, 상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 상기 스위칭 트랜지스터에 의해 상기 제2 열선과 접속된 메모리 셀 어레이에 대해, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 한다. 이 때문에, 메모리 셀이 복수의 메모리 셀 어레이로 분할되므로, 메모리 용량이 커진 경우에도 하나의 열선에 접속되는 메모리 셀의 수는 증가되지 않으므로, 열선의 기생 용량은 증가되지 않는다.
청구항 11에 따른 발명은, 청구항 10에 따른 발명에서, 동일 메모리 셀 어레이를 구성하는 열선에 접속되는 상기 스위칭 트랜지스터는 상기 열선의 동일 방향의 일단에 접속되는 것을 특징으로 한다. 이 때문에, 상기 스위칭 트랜지스터의 게이트에 접속되며, 이 ON/OFF를 제어하는 신호선은 1 개가 되므로, 전유 면적을 작게 할 수 있다.
청구항 12에 따른 발명은, 청구항 10에 따른 발명에서, 상기 스위칭 트랜지스터는 상기 열선의 양단에 설치되며 대응하는 메모리 셀 어레이가 선택되면 양 쪽의 상기 스위칭 트랜지스터가 상기 제2 열선과 접속되는 것을 특징으로 한다. 이 때문에, 열선은 그 양단으로부터 충방전되므로, 열선의 저항을 작게 할 수 있다.
청구항 13에 따른 발명은, 청구항 10 내지 12에 따른 발명에서, 상기 복수의 메모리 셀 어레이의 상기 스위칭 트랜지스터를 동시에 선택함으로써, 복수의 메모리 셀 어레이에 동시에 프로그램하는 것을 특징으로 한다.
청구항 14에 따른 발명은, 제1 도전형 반도체 기판, 상기 제1 도전형 반도체 기판 위에 형성된 제2 도전형의 드레인 및 소스 영역, 상기 드레인 영역 및 소스 영역간의 채널 영역 위에 절연막을 통해 형성되는 플로팅 게이트, 및 상기 플로팅 게이트 위에 절연막을 통해 형성되는 콘트롤 게이트로 이루어지는 메모리 셀, 동일 행의 메모리 셀의 상기 콘트롤 게이트를 접속한 복수의 행선, 서로 이웃한 메모리 셀의 상기 드레인 영역 및 상기 소스 영역을 공유함과 함께 동일 열의 상기 드레인 영역 및 소스 영역을 접속한 복수의 열선, 상기 복수의 행선과 상기 복수의 열선이 서로 교차하도록 배치된 메모리 셀 어레이, 및 상기 메모리 셀 어레이 위에 절연막을 통해 형성된 도전막을 구비하는 것을 특징으로 한다.
또, 청구항 15에 따른 발명은, 제1 도전형 반도체 기판, 상기 제1 도전형 반도체 기판 위에 형성된 제2 도전형의 드레인 및 소스 영역, 상기 드레인 영역과 소스 영역간의 채널 영역 위에 절연막을 통해 형성되는 플로팅 게이트, 상기 플로팅 게이트 위에 절연막을 통해 형성되는 콘트롤 게이트로 이루어지는 메모리 셀, 동일 행의 메모리 셀의 상기 콘트롤 게이트를 접속한 복수의 행선, 서로 이웃한 메모리 셀의 상기 드레인 영역 및 상기 소스 영역을 공유함과 함께 동일 열의 상기 드레인 영역 및 소스 영역을 접속한 복수의 열선, 상기 복수의 열선의 일단에 일단이 접속되는 복수의 스위칭 트랜지스터, 상기 복수의 행선과 상기 복수의 열선이 서로 교차하도록 배치된 메모리 셀 어레이, 상기 복수의 메모리 셀 어레이 위에 절연막을 통해 형성되며, 상기 스위칭 트랜지스터의 다른 단과 접속되는 제2 열선, 및 상기메모리 셀 어레이와 제2 열선 위에 절연막을 통해 형성된 도전막을 구비하는 것을 특징으로 한다.
또, 청구항 16에 따른 발명은, 청구항 14 또는 15에 따른 발명에서, 상기 도전막에 소정의 전위를 인가하고, 상기 열선간의 상기 반도체 기판 표면에서 상기 행선이 존재하지 않는 영역에 반전층이 형성되며, 서로 이웃하는 상기 열선간에 전류 경로가 형성되는 것을 방지하도록 한 것을 특징으로 한다. 이 때문에, 확산층에 의해 형성된 열선간에 그 상부에 제어 게이트를 갖지 않는 부분에서 기판 표면 위에 반전층이 형성되어 바람직하지 못한 리크 전류가 발생하는 것을 방지한다.
또, 청구항 18에 따른 발명은, 청구항 14 내지 16에 따른 발명에서, 어드레스 신호가 입력되며 상기 행선을 선택하기 위한 행 디코더, 어드레스 신호가 입력되며 상기 열선을 선택하기 위한 열 디코더, 및 상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단을 더 구비하며, 상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 한다. 이 때문에, 전유 면적을 작게 한 메모리를 효율적으로 제어할 수 있게 된다.
도 1은 본 발명의 메모리 셀 어레이와 그 주변 회로를 도시한 도면.
도 2는 도 1에 도시한 열 디코더로부터 출력되는 신호의 프로그램, 소거, 판독 시의 진리표를 도시한 도표.
도 3은 도 1에 도시한 열 디코더로부터 출력되는 신호의 프로그램, 소거, 판독 시의 도 2에 도시한 실시예와는 다른 실시예의 진리표를 도시한 도표.
도 4는 본 발명의 행 디코더의 회로 구성을 도시한 도면.
도 5는 도 4에 도시한 행 디코더로부터 출력되는 신호의 진리표를 도시한 도표.
도 6은 도 4 및 도 5에 도시한 신호 D를 생성하기 위한 회로를 도시한 도면.
도 7은 본 발명의 다른 실시예의 행 디코더의 회로 구성을 도시한 도면.
도 8은 도 7에 도시한 신호 D1, D2를 생성하기 위한 회로를 도시한 도면.
도 9는 도 7에 도시한 본 발명의 주요 신호 파형을 도시한 도면.
도 10은 도 1에 도시한 바이어스 회로의 회로 구성을 도시한 도면.
도 11은 도 1에 도시한 센스 앰프 회로의 회로 구성을 도시한 도면.
도 12는 본 발명의 프로그램(기록) 시의 주요한 신호 파형을 도시한 도면.
도 13은 본 발명의 다른 실시예의 프로그램(기록) 시의 주요한 신호 파형을도시한 도면.
도 14는 본 발명의 또 다른 실시예의 프로그램(기록) 시의 주요한 신호 파형을 도시한 도면.
도 15는 본 발명의 메모리 셀 어레이의 구성례를 도시한 도면.
도 16은 본 발명의 다른 메모리 셀 어레이의 구성례를 도시한 도면.
도 17은 본 발명의 또 다른 메모리 셀 어레이의 구성례를 도시한 도면.
도 18은 본 발명에 가장 바람직한 메모리 셀을 도시한 도면.
도 19는 종래의 메모리 셀 어레이의 심볼을 도시한 도면.
도 20은 도 19에 도시한 메모리 셀 어레이의 일부의 단면을 도시한 도면.
도 21은 종래의 가상 그라운드형 메모리 셀 어레이의 심볼을 도시한 도면.
도 22는 종래의 가상 그라운드형 메모리 셀 어레이의 일부의 단면을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
103 : 열 선택 수단
104 : 프로그램 수단
D, D1, D2 : DIN, W, R로부터 결정되는 행 디코더에 입력되는 신호
DIN : 실제로 메모리 셀에 기록되는 데이터
A0∼A5 : 어드레스 데이터
본 발명의 일 실시예를 도 1을 참조하여 설명한다. 도 1은 메모리 셀을 8 행 8 열의 매트릭스 형태로 배치한 것이다. 동일 행의 메모리 셀은 행선 WL1∼WL8중의 어느 하나에 접속되며, 동일 열의 메모리 셀은 드레인 끼리 동일 열선에 접속되고, 소스 끼리 동일 열선에 접속된다. 예를 들면, 메모리 셀(11∼18)의 드레인은 각각 열선 BL1에 접속되고, 메모리 셀(11∼18)의 소스는 각각 열선 BL2에 접속된다. 또, 이 열선 BL2는 동일 열의 메모리 셀(21∼28)의 드레인에도 접속된다. 행선 WL1∼WL8은 행 디코더(101)에 접속된다. 또한, 열선 BL1∼BL9은 열 디코더(102)의 출력 신호에 의해 제어되는 열선 선택 수단(103)을 통해 프로그램 수단(104)에 접속된다.
열 선택 수단(103)은 복수의 N 채널형 트랜지스터로 구성된다. 열선 BL1에는 트랜지스터(1a, 1b)의 드레인이 접속되며, 열선 BL2에는 트랜지스터(2a, 2b, 1c)의 드레인이 접속된다. 마찬가지로 하여 열선 BL3∼BL8에는 각각 트랜지스터(3a∼8a, 3b∼8b, 2c∼7c)의 드레인이 접속되며, 열선 BL9에는 트랜지스터(9b, 8c)의 드레인이 접속된다. 또한, 트랜지스터(1a∼8a)의 게이트에는 열 디코더(102)로부터 출력되는 제어 신호(CU1∼CU8)가 공급되며, 트랜지스터(1b∼9b)에는 열 디코더(102)로부터 출력되는 제어 신호(CB1∼CB9)가 입력되고, 트랜지스터(1c∼9c)에는 열 디코더(102)로부터 출력되는 제어 신호(CL1∼CL8)가 입력된다.
프로그램 수단(104)은 데이터 기록 회로(105), 센스 앰프(106), 바이어스 회로(107), 접지 회로(108)로 구성된다. 데이터 기록 회로(105)는 외부 신호 W에 의해 ON/OFF가 제어되는 N 채널형 트랜지스터(Tr2)를 통해, 센스 앰프(106)는 외부 신호 R에 의해 ON/OFF되는 N 채널형 트랜지스터(Tr1)를 통해, 열 선택 수단(103)의트랜지스터(1a∼8a)에 공통으로 접속된다. 바이어스 회로(107)는 열 선택 수단(103)의 트랜지스터(1b∼9b)에 공통으로 접속된다. 접지 회로(108)는 열 선택 수단(103)의 트랜지스터(1c∼8c)에 공통으로 접속된다.
데이터의 프로그램은 메모리 셀 어레이의 끝의 열에 접속되는 메모리 셀로부터 행해지며, 하나의 열의 모든 메모리 셀에 프로그램이 완료된 후, 이웃하는 열의 메모리 셀의 프로그램이 개시된다. 예를 들면, 열선 BL1에 접속된 메모리 셀로부터 프로그램이 개시된다. 다음에 열선 BL2에 접속된 메모리 셀이 프로그램되며, 순차적으로 열선 BL3, BL4 …에 접속되는 메모리 셀이 프로그램되어 간다. 만일 열선 BL9에 접속되는 메모리 셀로부터 프로그램을 시작하였다면, BL9에 접속된 모든 메모리 셀로의 프로그램이 완료된 후, 순차적으로 열선 BL8에 접속되는 메모리 셀의 프로그램이 행해지며, 다음에 열선 BL7, BL6과 이웃하는 열의 메모리 셀이 프로그램되어 간다.
메모리 셀로의 데이터의 프로그램은, 선택된 메모리 셀의 드레인이 접속되어 있는 열선에 고전압을 공급함과 함께 그 소스에 기준 전위(예를 들면 접지 전위)를 공급하도록 한다. 그리고 메모리 셀의 부유 게이트에 전자를 주입할 때에는, 선택된 메모리 셀에 제어 게이트 즉 선택된 메모리 셀이 접속되어 있는 행선에 고전압을 공급한다. 이에 의해 메모리 셀의 채널에 전류가 흘러 채널 영역의 전자가 부유 게이트에 주입된다. 선택된 메모리 셀의 부유 게이트에 전자를 주입하지 않을 때, 즉 부유 게이트를 소거된 상태 그대로 둘 때에는, 선택된 행선에 기준 전위(예를 들면 접지 전위)를 공급한다.
본 발명의 반도체 메모리에 대한 데이터의 소거 및 프로그램 동작에 대해 더욱 상세히 설명한다.
메모리 셀에 데이터를 프로그램하기 전에, 즉 데이터를 기록하기 전에, 메모리 셀의 데이터를 소거한다. 즉 메모리 셀은 데이터를 프로그램하기 전에 데이터의 초기화를 행하여 모두 2진 데이터 중의 한 쪽의 기억 상태로 설정된 후, 선택적으로 2진 데이터 중의 다른 쪽의 데이터를 기록하게 된다. 또한, 데이터를 소거하기 전에는 데이터를 소거할 모든 메모리 셀의 부유 게이트에 전자를 주입한다. 즉 소거해야 할 메모리 셀의 초기 상태를 동일하게 해 두고, 그 후 소거함으로써, 소거 후의 메모리 셀의 임계 전압의 분포를 균일하게 가까워지게 한다. 이 소거 전의 메모리 셀로의 전자의 주입은, 상기한 데이터의 프로그램과 마찬가지로 열선 BL1에 고전압을 공급하고, 열선 BL2를 기준 전위로 설정하며, 행선 WL1∼WL8을 순차적으로 고전압으로 하여 메모리 셀(11∼18)에 차례로 전자를 주입한다. 그 후 열선 BL2에 고전압을 공급하고, 열선 BL3를 기준 전위로 설정하며, 행선 WL1∼WL8을 순차적으로 고전압으로 하여 메모리 셀(21∼28)에 차례로 전자를 주입한다. 이것을 BL3∼BL9까지 반복하여 모든 메모리 셀의 부유 게이트에 전자를 주입한다. 또는, 모든 열선을 기준 전위로 설정하고, 모든 행선을 고전위로 설정하면, 터널 효과에 의해 부유 게이트에 전자가 채널 영역으로부터 주입된다. 이와 같이 전자의 주입이 완료되면, 모든 행선을 기준 전위로 해서, 열선에 고전압을 공급한다. 이 때문에, 부유 게이트의 전자는 열선의 고전압에 이끌려 터널 효과에 의해 방출된다.
이러한 방출 후에 판독을 행하여, 방출량이 양호한지의 여부를 체크해서, 방출량이 충분하지 않으면 다시 방출하여, 메모리 셀이 최적의 임계 전압에 도달할 때 까지 전자의 방출과 판독이 반복된다. 이러한 소거 상태를 확인하기 위한 판독은 통상의 판독 시 보다도 행선, 즉 메모리 셀의 제어 게이트에 공급되는 전압을 낮은 값으로 설정하여 행하면 된다. 그리고, 이러한 낮은 전압에서 메모리 셀이 온되는지의 여부의 체크를 행한다. 메모리 셀이 온되면, 메모리 셀의 임계 전압이 행선에 공급된 전압 보다도 낮아지게 되므로, 이 행선의 전압을 기준으로 하여 소거 완료 시의 설정하고자 하는 메모리 셀의 임계 전압을 정할 수 있다. 이 경우, 후술할 도 4에 도시한 행 디코더에서는, 전원 전압 V1이 선택된 행에 출력되게 되므로, 이 전원 전압 V1을 변화시켜 주면 된다. 즉, 전원 전압 공급 수단을 설치하여, 데이터의 프로그램이나 소거 완료의 체크를 행할 때 전원 전압 V1을 변화시키도록 하면, 행 디코더의 회로 구성을 간단히 할 수 있다.
열선 BL1∼BL9은 각각 게이트가 신호 CB1∼CB9으로 제어되는 트랜지스터(1b∼9b)의 일단에 접속되며, 이들 트랜지스터(1b∼9b)의 다른 단은 공통으로 바이어스 회로에 접속된다. 이 바이어스 회로(107)는 후술하겠지만, 데이터의 소거 시에는 데이터가 소거 가능한 고전압을 출력하고, 데이터의 판독 시에는 소정의 전압을 출력한다. 열선 BL1∼BL8은 각각 게이트가 신호 CU1∼CU8로 제어되는 트랜지스터(1a∼8a)의 일단에 접속되고, 이들 트랜지스터(1a∼8a)의 다른 단은 공통으로 접속되며 데이터의 판독 시에 온되는 트랜지스터(Tr1)를 통해 센스 앰프(106)에 접속됨과 함께, 데이터의 프로그램 시, 즉 데이터의 기록 시에 온되는트랜지스터(Tr2)를 통해 데이터 기록 회로(105)에 접속된다. 열선 BL2∼BL9은 각각 게이트가 신호 CL1∼CL8로 제어되는 트랜지스터(1c∼8c)의 일단에 접속되며, 이들 트랜지스터(1c∼8c)의 다른 단은 공통으로 접지 전위(107)에 접속된다.
신호 CU1∼CU8, 신호 CL1∼CL8, 신호 CB1∼CB9는 어드레스 입력 A3, A4, A5에 의해 그 논리 레벨이 결정된다. 도 2 및 도 3의 진리표에 나타낸 바와 같이 신호 W 및 신호 R이 모두 논리 "0"인 데이터의 소거 시에는, 신호 CU1∼CU8, 신호 CL1∼CL8은 모두 논리 "0"이 되며, 이들의 신호가 공급되는 트랜지스터(1a∼8a, 1c∼8c)를 오프로 하고, 신호 CB1∼CB8은 모두 논리 "1"이 되며, 이들 신호가 공급되는 트랜지스터(1b∼9b)는 모두 온되고, 열선 BL1∼BL9은 바이어스 회로(107)에 접속되며 소거를 위한 고전압이 공급된다. 소거시에는 행선 WL1∼WL8은 모두 논리 "0"(예를 들어 접지 전위)로 설정되어 있다. 소거 상태의 체크를 위한 판독 시는 후술하는 행 디코더(101)에 공급되는 전원 전압 V1을 소정의 전압으로 설정한다.
다음에 도 1 및 도 2를 참조하여 데이터의 프로그램에 대해 설명한다. 데이터의 프로그램 시에는, 신호 W는 논리 "1"로 신호 R은 논리 "0"으로 설정된다. 이 실시예에서는, 열선 BL1에 접속되어 있는 메모리 셀로부터 열선 BL8의 쪽으로 순차적으로 프로그램을 행한다. 이 메모리 셀의 어드레스의 지정은, 어드레스 입력 A3, A4, A5에 의해 이루어지며, A3 = A4 = A5 = 0일 때는 열선 BL1과 BL2간의 메모리 셀이 프로그램되고, A3 = "1", A4 = A5 = "0"일 때는 열선 BL2와 BL3간의 메모리 셀이 프로그램되며, 순차 어드레스 신호의 증가와 함께 프로그램되는 메모리 셀의 열이 이동하여, 최후에 A3 = A4 = A5 = "1"일 때는 열선 BL8과 BL9간의 메모리셀이 프로그램된다. 어드레스 입력 A3 = A4 = A5 = "0"일 때는 신호 CU1 = "1", CU2∼CU8 = "0", 신호 CL1∼CL8 = "1"로 설정된다. 이 때문에, 열선 BL2∼BL9은 게이트에 "1"인 신호 CL1∼CL8이 공급되는 트랜지스터(1c∼8c)를 거쳐 접지 회로(108)에 접속되어 접지 전위가 공급된다. 열선 BL1은 게이트에 "1"인 신호 CU1이 공급되는 트랜지스터(1a)와, 이 트랜지스터에 접속되며 게이트에 신호 W가 공급되는 트랜지스터(Tr2)를 통해 도 1에 도시한 바와 같이 데이터 기록 회로(105)에 접속된다. 따라서 열선 BL1에는, 데이터 기록 회로(105)로부터 고전압이 공급된다. 만일 선택된 행선이 고전압으로 설정되면, 이 행선에 접속된 메모리 셀을 통해 열선 BL1으로부터 BL2로 전류가 흐르고 메모리 셀의 부유 게이트에 전자가 주입되어 데이터가 기록된다. 또한, 선택된 행선이 비선택된 행선과 동일한 기준 전위 그대로이면 선택된 메모리 셀에는 전류는 흐르지 않으므로, 부유 게이트는 소거 상태를 유지하고 데이터의 기록은 행해지지 않는다. 열선 BL1과 BL2간의 메모리 셀로의 데이터의 프로그램이 종료되면, 어드레스는 A3 = "1", A4 = A5 = "0"으로 변화되며 열선 BL2와 BL3간의 메모리 셀이 프로그램된다. A3 = "1", A4 = A5 = "0"일 때는 도 2에 도시한 바와 같이 신호 CU1 = CU2 = "1", CU3∼CU8 = "0"으로 설정되며, 또한 신호 CL1 = "0", CL2∼CL8 = "1"로 설정된다. 이 때문에, 열선 BL1, BL2에는 고전압이 공급되며 열선 BL3∼BL9는 접지 전위로 설정된다. 선택된 행선이 고전압으로 설정되면, 열선 BL2와 BL3간의 게이트에 고전압이 공급되어 있는 메모리를 통해 전류가 흐르며 이 메모리 셀의 부유 게이트에 전자가 주입된다. 또한, 열선 BL1과 BL2간의 메모리 셀은 게이트에 고전압이 공급되고 있어도 열선BL1과 BL2는 모두 고전압으로 설정되어 있으므로, 이들 열선간의 메모리 셀에는 전류가 흐르지 않고, 임계값 상태는 변화되지 않는다. 이 실시예의 경우, 열선 BL1과 BL2를 모두 고전압으로 설정하였으나, 도 3에 도시한 바와 같이 신호 CU1을 "0"으로 해서 열선 BL1을 데이터 기록 회로로부터 분리하도록 해도 좋다.
이와 같이 고전압을 공급하는 열선과 접지 전위를 공급하는 열선을 도 1의 실시예에서는 순차적으로 좌측으로 비키어 놓고 데이터의 프로그램을 행한다. 데이터의 프로그램이 종료되면, 모든 행선을 기준 전위로 해서, 신호 CU1∼CU8을 "0"으로, 신호 CL1∼CL8을 "1"로 하고, 열선을 접지 전위로 해서 충전된 열선의 전위를 방출한다. 이 때, 열선 BL1에 고전압이 남으므로, 열선 BL1도 접지 전위로 하는 수단을 설치하는 것이 바람직하다.
다음에, 상기한 순서대로 프로그램된 메모리 셀로부터의 데이터의 판독에 대해 설명한다. 데이터의 판독 시에는, 신호 W는 논리 "0"으로 신호 R은 논리 "1"로 설정된다. 어드레스 입력 A3 = A4 = A5 = "0"일 때에는, 열선 BL1과 BL2간에 있는 메모리 셀(11∼18) 중의 어느 하나가 선택된다. 이 때, 도 2에 도시한 바와 같이, 신호 CU1과 신호 CL1은 논리 "1"로 설정되므로, 이 신호 CU1과 CL1이 공급되는 트랜지스터(1a, 1c)는 온되고, 열선 BL1은 신호 CU1이 게이트에 공급되는 트랜지스터(1a)와 논리 "1"의 신호 R이 공급되어 온되어 있는 트랜지스터(Tr2)를 통해 센스 앰프(106)에 접속된다. 열선 BL2는 신호 CL1이 게이트에 공급되는 트랜지스터(1c)를 통해 접지 회로(108)에 접속되어 접지 전위가 공급된다. 예를 들면 행선 WL1이 선택되어 논리 "1"로 되었을 때에는 메모리 셀(11)이 선택된다. 한편,신호 CB1, CB2는 논리 "0"으로, 신호 CB3∼CB9는 논리 "1"로 되며, 비선택된 열선 BL3∼BL9은 이들 신호 CB3∼CB9가 게이트에 공급되는 트랜지스터 3b∼9b를 통해 바이어스 회로(107)에 접속되며 소정의 전압이 공급된다. 또, 비선택된 열선은 특히 소정 전위로 설정해 둘 필요는 없으며, 신호 CB1∼CB9가 공급되는 트랜지스터는 오프인 채로 해 두어도 좋다. 행선 WL1이 선택되면, 행선 WL1이 논리 "1"(예를 들면 5 V)로 되며, 남은 행선은 논리 "0"으로 된다. 이 때 메모리 셀(11)로부터 데이터가 판독된다. 이 상태에서 어드레스 입력 A3가 논리 "1"로 변화되면, 신호 CU1, CL1은 논리 "0"으로 변화되고, 신호 CU2, CL2가 논리 "1"로 변화된다. 이 때문에, 열선 BL2는 센스 앰프(106)에 접속되며, 열선 BL3는 접지 전위(108)에 접속된다. 또한, 신호 CB3가 논리 "0"으로 변화되며, 신호 CB1은 논리 "1"로 변화되므로, 열선 BL1에는 바이어스 회로(107)로부터 소정 전위가 공급된다. 이 상태에서는 메모리 셀(21)이 선택된다. 메모리 셀(21)이 선택된 상태에서, 어드레스 입력 A3가 논리 "0"으로, 어드레스 입력 A4가 논리 "1"로 변화되면, 메모리 셀(31)이 선택되며, 메모리 셀(31)이 선택된 상태에서, 어드레스 입력 A3가 논리 "1"로 변화되면 메모리 셀(41)이 선택된다. 이 메모리 셀(41)이 선택된 상태에서, 어드레스 입력 A3, A4가 논리 "0"으로 어드레스 입력 A5가 논리 "1"로 변화되면 메모리 셀(51)이 선택되게 된다. 이 메모리 셀(51)이 선택된 상태에서, 행선 WL1이 논리 "0"으로 변화되고, 행선 WL2가 논리 "1"로 변화되면, 행선 WL2가 선택되므로, 이번엔 메모리 셀(52)이 선택된 상태로 된다.
메모리 셀(11)을 선택할 때에 대해 더욱 상세히 설명한다. 상기한 바와 같이, 열선 BL2에는 접지 전위가 공급된다. 즉, 메모리 셀(11)의 열선 BL2에 접속된 일단은 접지 전위에 접속된다. 또한, 열선 BL1, 즉 메모리 셀(11)의 다른 단은 센스 앰프(106)에 접속된다. 메모리 셀은 그 임계 전압의 대소로 논리 "0"인지 논리 "1"인지가 기억된다. 즉, 데이터의 프로그램 시에 부유 게이트에 전자가 주입된 메모리 셀은 임계 전압이 높아지며, 데이터의 프로그램 시에 전자가 주입되어 있지 않은 소거 상태 그대로의 메모리 셀은 그 임계 전압이 낮다. 임계 전압이 높으면 행선이 논리 "1"이 되며 메모리 셀이 선택되어도 선택된 메모리 셀은 온되지 않고, 임계 전압이 낮으면 선택되었을 때 온된다. 현재, 열선 BL1과 BL2간의 메모리 셀 중 행선 WL2∼행선 WL8은 논리 "0"으로서 비선택 상태를 위한 행선 WL2∼행선 WL8에 접속되어 있는 메모리 셀은 오프되어 있으며, 메모리 셀(11)은 임계 전압이 높을 때에는, 행선 WL1이 논리 "1"이어도 메모리 셀(1)은 오프되므로, 열선 BL1은 센스 앰프의 부하 트랜지스터로 충전되며, 이 충전된 상태가 센스 앰프로 검출되어, 예를 들면 메모리 셀(11)의 기억 데이터가 논리 "1"이라고 판정된다. 메모리 셀(11)의 임계 전압이 낮을 때에는, 메모리 셀(11)은 온되므로, 열선 BL1은 메모리 셀(11) 및 열선 BL2를 통해 접지 전위를 향해 방전되며, 이 방전 상태가 센스 앰프(106)로 검출되어, 예를 들면 메모리 셀(11)의 기억 데이터가 논리 "0"이라고 판정된다. 메모리 셀(21)이 선택될 때는, 열선 BL2가 센스 앰프(106)에 접속되며, 열선 BL3가 접지 전위에 접속된다. 이에 의해 열선 BL2는 메모리 셀(21)의 임계 전압이 높을 때에는, 열선 BL3와는 전기적으로 분리된 상태가 되며, 이 때문에 열선 BL2는 센스 앰프의 부하 트랜지스터로 충전되며, 이 충전된 상태가 센스 앰프로검출된다. 한편, 메모리 셀(21)의 임계 전압이 낮을 때에는, 열선 BL2는 메모리 셀(21) 및 열선 BL3를 통해 접지 회로(108)를 향해 방전되며, 이 방전 상태가 센스 앰프(106)로 검출되게 된다.
그런데, 이와 같이 구성된 반도체 메모리는, 메모리 셀의 임계값 전압이 낮을 때에는, 행선이 논리 "1"이면 데이터가 판독되지 않은 것이어도 온되어 버린다. 예를 들면 메모리 셀(41)이 선택되며 이 메모리 셀(41)의 임계 전압이 높을 때는 이 메모리 셀(41)은 오프되지만, 메모리 셀(41)의 이웃의 메모리 셀(31)의 임계 전압이 낮으면, 메모리 셀(31)은 온된다. 예를 들면 도 1의 메모리 셀(31) 및 메모리 셀(31)의 우측에 배치되며 행선 WL1에 접속된 모든 메모리 셀(21, 11)의 임계 전압이 낮을 때에는, 이들 메모리 셀을 통해, 열선 BL4 및 열선 BL4의 우측의 열선 모두가 메모리 셀을 통해 접속되게 된다. 현재 이들 열선이 접지 전위에 있다고 하면, 센스 앰프(106)의 부하 트랜지스터가 열선 BL4가 충전될 때에 메모리 셀을 통해 BL4의 우측의 모든 열선도 충전되며, 이들의 충전이 완료될 때 까지 메모리 셀(41)의 데이터가 판독되지 않게 되어 데이터의 판독 속도가 느려지고 만다. 이 때문에 비선택된 열선은 바이어스 회로(107)에 의해 소정의 전위로 충전되어 있다. 이 때문에, 소정의 판독 속도가 얻어지면, 비선택된 열선은 소정 전위로 설정해 둘 필요는 없다.
또, 데이터의 프로그램은 어느 메모리 셀에서도 임의로 행할 수 있으나, 상기한 바와 같이 메모리 셀 어레이의 끝의 열부터 순차적으로 내측으로 행하는 것이 바람직하다. 이것은 예를 들면 메모리 셀(41)로부터 프로그램을 개시했다고 하면,열선 BL4에 고전압을 공급하고, 열선 BL5에 기준 전위를 부여한다. 이 때 행선 WL1에 고전압을 공급하면 메모리 셀(41)의 부유 게이트에 전자가 주입된다. 행선 WL1에 고전압이 공급되고 있으므로, 메모리 셀(31, 21, 11)은 도통 상태에 있다. 이 때문에, 열선 BL3, BL2, BL1을 전기적으로 부유 상태로 하고 있어도, 열선 BL4로부터 메모리 셀(31, 21, 11)을 통해, 열선 BL3, BL2, BL1에 존재하는 용량을 충전하는 만큼의 전류가 흐른다. 이 전류에 의해 메모리 셀(31, 21, 11)의 부유 게이트에 전자가 잘못 주입될 우려가 있다. 이것을 회피하기 위해서는, 열선 BL3, BL2, BL1에도 열선 BL4와 마찬가지로 고전압을 공급하여 메모리 셀(31, 21, 11)에 전류가 흐르지 않도록 하면 되지만, 임의의 번지의 메모리 셀에 프로그램하는데 있어서는, 열선에 충전된 고전압을 일단 방전시켜야 한다. 예를 들면 메모리 셀(41)을 프로그램한 후 메모리 셀(11)을 프로그램하면, 열선 BL2를 기준 전위로 하지 않으면 않되므로, 열선 BL4, BL3, BL2의 고전압이 방전되어 버려 충전된 전하가 낭비되어 버린다. 이 때문에, 열선 BL1, BL2로 차례로 고전압을 공급해 가면 고전압을 방전할 필요가 없으므로 전하를 유효하게 사용할 수 있다. 이 때문에 본 발명에서는 메모리 셀 어레이의 끝의 열부터 순차적으로 프로그램을 하도록 하고 있다.
도 4에 본 발명에서의 행 디코더의 일 예를 도시한다. 이 행 디코더에서는, 어드레스 입력 A0, A1, A2에 의해 8 개의 행선을 선택하고 있다. 도 5의 (a)는 메모리 셀에 프로그램되는 데이터가 논리 "1"인 경우의 데이터 프로그램 시의 진리표를 나타낸다. 이 실시예에서는, 데이터가 논리 "1"일 때에 메모리 셀의 부유 게이트에 전자를 주입하여 메모리 셀의 임계 전압을 높게 설정하도록 하고 있다. 도 5의 (b)는 메모리 셀에 프로그램되는 데이터가 논리 "0"인 경우의 데이터 프로그램 시의 진리표를 나타낸다. 도 4는 행 디코더 회로의 일 예이다. 또, 신호 D는 도 6의 (b)에 도시한 회로로부터 얻어지는 것으로서, 신호 W, R, DIN과 신호 D의 관계는 도 6의 (a)에 도시한 진리표로 표시된다.
도 6에서, 신호 DIN은 메모리 셀에 기록되어야 할 데이터이다. 신호 W 및 R이 모두 논리 "0"일 때, 행 디코더는 소거 모드가 되며 데이터 D는 논리 "0"이 된다. 이 때, 도 4에서, 모든 행선에 기준 전위가 공급된다. 신호 W가 논리 "1", 신호 R이 논리 "0"일 때, 행 디코더는 프로그램 모드가 되며 데이터 D는 DIN과 동일한 논리가 된다. 이 때, 도 4에서, 데이터 D는 기록해야 할 데이터 DIN의 논리에 따라 입력되며, 기록해야 할 데이터 D1N이 논리 "1"일 때 어드레스 A0∼A3에 의해 선택된 하나의 행선에 고전압이 공급된다. 또한, 신호 W가 논리 "0", 신호 R이 논리 "1"일 때, 행 디코더는 판독 모드가 되며 데이터 D는 논리 "1"이 된다. 도 4에서, 데이터 D가 논리 "1"일 때 어드레스 A0∼A3에 의해 선택된 행선 중의 하나가 논리 "1"이 되어 전원 전압 V1이 공급된다.
이 도 4∼도 6에 도시한 실시예에서는, 1 개의 행선에 관한 메모리 셀을 프로그램하는 경우가 도시되어 있으나, 도 4 및 도 6의 회로를 예를 들면 도 7 및 도 8에 도시한 바와 같이 변경함으로써 동시에 2 개의 행선에 관한 메모리 셀을 프로그램할 수 있게 된다.
우선, 도 7에 도시한 바와 같이 어드레스 입력 A1이 입력되어 있는 트랜지스터(Tr3)에 접속되어 있는 트랜지스터(Tr4)에 신호 D1을 입력하도록 하고, 어드레스입력 /A1이 입력되어 있는 트랜지스터(Tr5)에 접속되어 있는 트랜지스터(Tr6)에 신호 D2를 입력한다. 즉 어드레스 입력 A1, /A1에 관한 디코더에 각각 상이한 데이터를 입력하도록 한다. 신호 D1은 어드레스 입력 A1이 논리 "1"일 때 기록되는 데이터이며, 신호 D2는 어드레스 입력 A1이 논리 "0"일 때 기록되는 데이터가 된다. 프로그램 시에 어드레스 입력 A1 = /A1 = 논리 "1"이 되었을 때에는, 대응하는 2 개의 행선이 동시에 선택되며, 신호 D1, D2에 기초하여 2 개의 데이터를 대응하는 2 개의 행선에 관한 메모리 셀에 동시에 프로그램하는 것이 가능해진다. 이 경우, 어드레스 입력 A1이 논리 "1"일 때 기록해야 할 데이터와 어드레스 입력 A1이 논리 "0"일 때 기록해야 할 데이터의 2 개의 데이터를 예를 들면 래치 회로 등으로 기억하도록 하면 된다. 이하에 도 7 내지 도 9를 사용하여 설명한다.
도 8에서, 외부로부터 공급되는 기록 데이터(DIN)는, 어드레스 신호(A1)와 래치 신호(LA)가 모두 논리 "1"일 때 래치 회로부 1에 래치되어 신호 D1을 출력하며, 어드레스 신호 A1이 논리 "0"이고 래치 신호 LA가 논리 "1"일 때 래치 회로부 2에 래치되어 신호 D2에 출력된다. 이 주요 신호의 전압 파형을 도 9에 도시한다. 래치 신호(901)에 의해 어드레스 신호 A1이 논리 "0"일 때의 기록 데이터 DIN(논리 "1")이 래치 회로부 2에 래치되며, 래치 신호(902)에 의해 어드레스 신호 A1이 논리 "1"일 때의 기록 데이터 DIN(논리 "1")이 래치 회로부 1에 래치된다. 그 후, 기록 신호 W903가 논리 "1"이 되어 기록이 행해진다. 도 7의 (a)는 행 디코더 회로의 일 실시예이며, 어드레스 신호 A1이 입력되어 있는 디코드 회로부에는 기록 데이터 D1이 입력되고, 어드레스 신호 /A1이 입력되어 있는 디코드 회로부에는 기록 데이터 D2가 입력된다. 도 7의 (b)는 이 행 디코더 회로에 공급되는 어드레스 신호 A1, /A1을 출력하는 회로로서, 기록 신호 W가 논리 "1"의 데이터가 기록될 때에는 어드레스 신호 A1, /A1이 모두 논리 "1"이 되어 2 개의 행선이 선택된다. 기록 신호 W가 논리 "0"의 데이터의 기록 이외의 경우에는, 입력 신호 A1에 응답하여 어드레스 신호 A1, /A1이 출력된다. 이 실시예에서는, 어드레스 신호 A1에 관하여 2 개의 데이터를 기록하도록 하였으나, 어드레스 신호 A0와 데이터 D와의 논리를 취하여 어드레스 신호 A0에 관해 데이터를 기록하도록 하는 등, 어느 어드레스 신호를 선택할지는 그 시스템에 따른 최적의 어드레스 신호를 선택하면 된다.
도 10은 도 1에 도시한 바이어스 회로(107)의 일 예이다. 또, 이 바이어스 회로는 후술할 센스 앰프 회로와 마찬가지의 회로 구성으로 이루어지며, 데이터의 판독 시, 비선택된 열선을 바이어스하는 전압으로서, 선택된 열선에 센스 앰프로부터 공급되는 것과 동일한 전압을 공급한다. 이 때문에, 다음에 선택되는 열선은 미리 소정의 전압으로 설정되어 있게 되어, 열선의 충전 시간을 단축할 수 있다. 신호 R 및 신호 W가 모두 논리 "0"의 데이터의 소거 시에는, 신호 E와 이 신호 E의 반전 신호 /E는 각각 논리 "1"과 논리 "0"으로 설정된다. 이 때문에, 트랜지스터(Tr7)는 오프되고, 트랜지스터(Tr8, Tr9)가 온되므로, 이들 트랜지스터(Tr8, Tr9)를 통해 소거 회로(1001)가 메모리 셀에 접속되어 고전압이 열선에 공급된다. 도 2에 도시한 바와 같이 신호 R 및 신호 W가 모두 논리 "0"일 때에는 신호 CB1∼CB9이 논리 "1"이 되므로 모든 열선이 소거 회로(1001)에 의해 고전압으로 설정된다. 데이터의 프로그램 시에는 신호 W가 논리 "1"로, 신호 R 및신호 E가 모두 논리 "0", 신호 /E는 논리 "1"이 되므로, 트랜지스터(Tr8, Tr9)는 오프되어 소거 회로(1001)가 메모리 셀로부터 분리된다. 또한 트랜지스터(Tr7)는 온되고, 신호 W가 논리 "1"이므로 트랜지스터(Tr10)도 온되며, 인버터(Inv1) 및 트랜지스터(Tr11, Tr12)에 의해 설정되는 소정의 전위가 트랜지스터(Tr10) 및 트랜지스터(Tr7)를 통해 출력된다. 신호 W가 논리 "1"이고 신호 R이 논리 "0"인 데이터의 프로그램 시에는 도 2의 진리표에 도시한 바와 같이 신호 CB1∼CB9이 논리 "0"이 되고, 이들 신호 CB1∼CB9이 공급되어 있는 트랜지스터(1b∼9b)는 오프되어 메모리 셀과 바이어스 회로(107)는 분리되므로, 도 6의 트랜지스터(Tr7) 혹은 트랜지스터(Tr8)가 오프되도록 제어해도 좋다. 메모리 셀로부터의 데이터의 판독 시는, 신호 W가 논리 "0"이고 신호 R이 논리 "1"로 설정되므로, 트랜지스터(Tr7) 및 트랜지스터(Tr10)를 통해 소정의 전위가 출력되어 비선택된 열선에 공급된다. 이 인버터(Inv1), 트랜지스터(Tr11, Tr12)는 도 11에 도시한 센스 앰프와 동등한 구성을 갖도록 하고 있다.
도 11은 센스 앰프의 일 예이며, P 채널 트랜지스터(Tr13)가 부하 트랜지스터로서 작용한다. 인버터(Inv2) 및 트랜지스터(Tr13, Tr14)는 일반적으로 알려져 있는 피드백형 바이어스 회로를 구성하고 있다. 차동형 센스 앰프(1101)는 트랜지스터(Tr13)와 트랜지스터(Tr14)의 접속점의 전위를 기준 전위와 비교하여 열선이 충전 상태인지 방전 상태인지를 검지하여 메모리 셀의 기억 데이터를 판독한다. 이 경우의 기준 전위는 접지 전위가 아니라, 트랜지스터(Tr13)와 트랜지스터(Tr14)의 접속점의 전위가 충전 상태일 때의 값과 방전 상태일 때의 값 사이의 값이 되도록 설정된다.
도 12는 상술한 회로를 사용한 메모리 셀에 대한 프로그램, 즉 데이터의 기록 시의 전압 파형을 도시한다. 이것은 도 2의 진리표에 기초한 경우를 도시하고 있다. 데이터의 기록 시는 신호 W는 논리 "1"로 설정된다. 데이터를 기록할지의 여부는 입력 데이터(D)에 의해 결정되며, 신호 D가 "1"일 때 대응한 행선 중의 하나가 "1"이 된다. 신호 D는 행을 지정하는 어드레스 신호 A0, A1, A2가 확정되고나서 "1"이 되며, 신호 D가 "0"이 되고나서 어드레스 신호 A0, A1, A2가 변화된다. 이것은 데이터의 오기록을 방지하기 위해서이다. 시간 t11에서는 신호 D가 "1"이므로 행선 WL1이 "1"로 되고, 예를 들면 기간 t13에서는 신호 D는 "0"이므로 행선 WL3은 "0"인 채로 데이터의 기록은 행해지지 않는다. 이 예에서는 열선 BL1측의 메모리 셀로부터 기록을 행하고 있으므로, 신호 CU1이 우선 "1"로 된다. 열을 지정하는 어드레스 신호 A3, A4, A5가 변화된 기간 t21 이후는 다음 열의 메모리 셀에 기록이 행해진다. 메모리 셀로의 기록이 종료되어 신호 W가 "0"이 되면(기간 t88), 신호 CB1∼CB9가 "1"이 되며, 도 10에 도시한 바이어스 회로에서, 소정의 기간 신호 W와 신호 R을 신호 "0"으로, 신호 /E를 "1"로 해 두면, 트랜지스터(Tr7, Tr10)이 온되므로 이들 트랜지스터를 통해 각 열선이 접지 전위로 방전된다.
도 13은 본 발명의 다른 실시예로서, 도 12와 다른 점은, 신호 W를 펄스 신호로서 입력하고, 신호 D가 확정되어 있는 동안에 펄스 신호 W를 "1"로 하여 기록을 행한다. 도 14는 또 다른 본 발명의 실시예로서, 도 12와 다른 점은, 신호 CU1∼CU8, 신호 CL1∼CL8이 도 3의 진리표에 기초하고 있다는 점이다. 이 경우, 기록이 종료된 열선은, 전기적으로 부유 상태가 되므로 고전압을 공급하고 있는 열선의 면적이 작게 되므로 신뢰성 면에서 바람직하다.
도 1에서, 메모리 셀의 수를 늘려 가면 임의의 기억 용량을 가진 반도체 메모리를 구성할 수 있으나, 하나의 열선에 접속되는 메모리 셀의 수가 많아지면 열선의 기생 용량이 증가하여, 데이터의 판독 속도가 느려진다는 문제가 생긴다. 도 15는 이러한 문제를 해결하고자 하는 본 발명의 다른 실시예이다. 메모리 셀 어레이를 복수의 메모리 블록(BLK1, BLK2, …, BLKi)으로 분할하고, 각 블록 내의 열선(이하 "제1 열선"이라 함)(BL11∼BL19, BL21∼BL29, …, BLi1∼BLi9)은 선택 트랜지스터(STr11∼STr19, STr21∼STr29, …, STri1∼STri9)를 통해 공통의 열선(이하 "제2 열선"이라 함)(BL1∼BL9)과 접속된다. 선택 트랜지스터(STr11∼STr19, STr21∼STr29, …, STri1∼STri9)의 게이트에는 신호 S1, S2, …, Si가 공급된다. 제2 열선 BL1∼BL9는 도시 생략한 열 디코더에 의해 제어되는 열 선택 수단을 통해 프로그램 수단에 접속된다. 이러한 구조로 함으로써, 신호 S1, S2, …, Si에 의해 선택된 메모리 블록의 각각의 제1 열선이 제2 열선과 접속되며, 프로그램 및 소거가 이루어진다. 또한, 본 실시예에서도, 행 디코더 회로에 도 4 또는 도 7의 회로 구성을 사용하는 것은 가능하며, 동시에 복수의 메모리 셀에 기록을 행하는 것이 가능하다. 예를 들면, 신호 S1, S2, S3, …에 대해 기록해야 할 데이터 DiN을 입력하는 신호선을 각각 설치하며, 데이터를 프로그램할 때 신호 S1, S2, S3 …를 논리 "1"로 해 두면 모든 메모리 블록에 동시에 데이터를 프로그램할 수 있다. 물론 이것은 모든 블록에 동시에 프로그램하지 않고, 2 개의 블록을 동시에 프로그램하는 등 여러 가지의 응용이 가능하다.
도 16은 또 다른 실시예이다. 도 15에 도시한 실시예에서는, 각 메모리 블록에 설치된 선택 트랜지스터(STr11∼STr19, STr21∼STr29, …, STri1∼STri9)는 각 메모리 블록의 열에 대해 1열 걸러 각 메모리 블록(BLK1, BLK2, …, BLKi)의 상하에 다르게 접속되어 있으나, 도 16에 도시한 실시예에서는, 이 선택 트랜지스터(STr11∼STr19, STr21∼STr29, …, STri1∼STri9)는 각 메모리 블록의 상측 혹은 하측의 한 쪽에 모여 배치된다. 이러한 구조로 함으로써, 메모리 블록(BLK1, BLK2, …, BLKi)을 선택하기 위한 신호선을 각각 1 개로 할 수 있으며, 메모리 셀 어레이의 전유 면적을 작게 할 수 있다.
도 17은 또 다른 실시예이다. 도 16에 도시한 실시예의 선택 트랜지스터가 없는 측에 선택 트랜지스터를 더 설치한 것이다. 제1 열선(BL11∼BL19, BL21∼BL29, …, BLi1∼BLi9)은 각각 그 양단에 선택 트랜지스터(STra11∼STra19, STra21∼STra29, …, STrai1∼STrai9과 STrb11∼STrb19, STrb21∼STrb29, …, STrbi1∼STrbi9)를 가지며, 이 선택 트랜지스터를 통해 제2 열선과 BL1∼BL9과 접속된다. 이러한 구조로 함으로써, 메모리 블록 내의 열선이 메모리 블록의 상하로부터 충반전되게 되므로 메모리 블록 내의 열선의 저항을 작게 할 수 있다.
도 18에 본 발명의 메모리 셀의 가장 바람직한 구성례를 도시한다.
도 18의 (a)는 그 평면도이고, N+층(1801∼1809)는 열선(BL1∼BL9)을 형성하고, N+층과 직행하여 배선되어 있는 폴리 실리콘(1802)은 제어 게이트를 형성한다.제어 게이트 아래의 N+층과 N+층간에 부유 게이트(1803)가 형성되어 있으며, 메모리 셀의 트랜지스터를 형성하고 있다. 도 18의 (b), (c), (d), (e)는 각각 도 16의 (a)의 a-a', b-b', c-c', d-d' 단면에서 본 도면이다.
N+층과 N+층간의 제어 게이트가 없는 반도체 기판 표면에 반전층이 생겨 메모리 셀간에 바람직하지 못한 리크 전류가 발생하는 일이 없도록 실드로서 상부에 소정의 전위로 바이어스된 폴리 실리콘층(1804)이 설치되어 있다. 또한, 이것은 폴리 실리콘층으로 제한되지 않고 리크 전류를 방지할 수 있는 것이면 어떠한 것이라도 좋다.
도 15 내지 도 17에 도시한 실시예에서는, 제1 열선은 확산층으로 형성되고, 제2 열선은 알루미늄으로 형성된다. 이 경우는, 제2 열선을 형성한 후, 절연막을 통해 상기 실드용의 도전층을 형성하면 좋다.
이하에, 본 발명의 메모리 셀의 제조 방법을 설명한다. 반도체 기판 표면에 게이트 절연막이 되는 산화막 위에 부유 게이트가 되는 폴리 실리콘층을 형성한다. 이 후, N+층이 되어야 할 부분을 스트라이프 형태로 에칭하여 반도체 기판을 노출시켜 반도체 기판과 반대인 도전형의 N+층을 부유 게이트가 될 잔여 폴리 실리콘층을 마스크로 하여 형성한다. 그 후, 산화막을 폴리 실리콘 위 및 노출된 반도체 기판 위에 형성하고 그 위에 제어 게이트가 되는 폴리 실리콘을 형성한다. 행선으로 해야 할 부분에 레지스트를 남기고 이것을 마스크로 하여 일층째의 폴리 실리콘을 에칭하면, 제어 게이트의 아래에 부유 게이트가 남고 메모리 셀이 형성된다.
이상과 같이, 가상 그라운드형 EEPROM에서, 본 발명의 프로그램 방법을 채용함으로써, 오프셋 트랜지스터부가 불필요해지며, 메모리 셀의 전유 면적의 축소 및 수율 향상의 효과를 얻을 수 있다. 또한, 본 발명의 프로그램, 판독 방법을 사용함으로써, 가상 그라운드형 EEPROM의 동작 속도를 빠르게 할 수도 있게 된다.

Claims (19)

  1. 플로팅 게이트, 콘트롤 게이트, 드레인, 소스 및 채널 영역을 가지고, 상기 플로팅 게이트 내의 전하량에 의해 데이터를 기억하는 메모리 셀을 행 방향 및 열 방향의 매트릭스 형태로 배열하며, 동일 행의 메모리 셀의 콘트롤 게이트를 접속한 행선 및 서로 이웃하는 메모리 셀의 드레인 및 소스를 공용함과 함께 동일 열의 상기 드레인 및 소스를 접속한 열선을 갖는 메모리 셀 어레이,
    어드레스 신호가 입력되며 상기 행선을 선택하는 행 디코더,
    어드레스 신호가 입력되며 상기 열선을 선택하는 열 디코더, 및
    상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단
    을 구비하고,
    상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 행 디코더는 상기 메모리 셀로의 프로그램 데이터가 입력되고, 상기 어드레스 신호에 의해 선택된 행선에, 상기 프로그램 데이터에 기초하여 고전압을 공급하며, 상기 플로팅 게이트에 전자를 주입하는지의 여부를 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 열선과 상기 프로그래밍 수단의 접속의 제어를 상기 열 디코더에 의해 행하는 열 선택 수단을 더 구비하고,
    서로 이웃하는 3 개의 열선을 끝(端)에서부터 차례로 제1 열선, 제2 열선, 제3 열선이라고 할 때, 상기 프로그래밍 수단은 상기 열 선택 수단을 통해 상기 제1 열선에 고전압을 공급함과 함께 상기 제2 열선에 기준 전위를 공급하여 드레인을 상기 제1 열선에 접속시키고 소스를 상기 제2 열선에 접속시키는 메모리 셀의 프로그램을 행하고, 상기 드레인을 상기 제1 열선에 접속시키고 소스를 상기 제2 열선에 접속시키는 메모리 셀의 프로그램이 종료되면, 상기 열 선택 수단을 통해 상기 제2 열선에 고전압을 공급함과 함께 상기 제3 열선에 기준 전위를 공급하여 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 개시하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 프로그래밍 수단은, 상기 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 행할 때, 상기 제1 열선 및 프로그램이 종료된 메모리 셀에 접속되는 열선에 고전압을 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제3항에 있어서, 상기 프로그래밍 수단은, 상기 드레인을 상기 제2 열선에 접속시키고 소스를 상기 제3 열선에 접속시키는 메모리 셀의 프로그램을 행할 때,상기 제1 열선 및 프로그램을 종료한 메모리 셀에 접속되는 열선을 개방 상태로 하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 행 디코더에 공급되는 전원 전압값을 변화시키는 전원 전압 공급 수단을 더 구비하며, 상기 행 디코더에 공급되는 전원 전압값을 변화시켜, 상기 메모리 셀로의 데이터의 프로그램 시, 선택된 상기 행선에 상기 메모리 셀에 프로그램되는 데이터에 대응하여 전압을 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 메모리 셀에 프로그램된 데이터를 소거한 후, 상기 메모리 셀의 데이터의 소거 상태의 체크를 행할 때, 상기 전원 전압 공급 수단은 통상의 판독 시의 전원 전압 보다 낮은 전원 전압을 상기 행 디코더에 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제2항에 있어서, 상기 행 디코더는 상기 어드레스 신호에 의해 선택된 복수의 행선에 접속되는 메모리 셀에 동시에 프로그램되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서, 상기 행 디코더는 상기 복수의 행선에 접속되는 메모리 셀에 기록되는 데이터를 유지하는 래치 회로를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 플로팅 게이트, 콘트롤 게이트, 드레인, 소스 및 채널 영역을 가지고, 상기 플로팅 게이트 내의 전하량에 의해 데이터를 기억하는 메모리 셀을 행 방향 및 열 방향의 매트릭스 형태로 배열하며, 동일 행의 메모리 셀의 콘트롤 게이트를 접속한 행선 및 서로 이웃하는 메모리 셀의 드레인 및 소스를 공용함과 함께 동일 열의 상기 드레인 및 소스를 접속한 열선을 갖는 복수의 메모리 셀 어레이,
    상기 복수의 메모리 셀 어레이의 열선에 대응하는 제2 열선,
    상기 메모리 셀 어레이의 상기 열선에 일단이 접속되고, 상기 제2 열선에 다른 단이 접속되는 스위칭 트랜지스터,
    어드레스 신호가 입력되며 상기 행선을 선택하는 행 디코더,
    어드레스 신호가 입력되며 상기 열선을 선택하는 열 디코더, 및
    상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단
    을 구비하며,
    상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 상기 스위칭 트랜지스터에 의해 상기 제2 열선과 접속된 메모리 셀 어레이에 대해, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 제10항에 있어서, 동일 메모리 셀 어레이를 구성하는 열선에 접속되는 상기 스위칭 트랜지스터는 상기 열선의 동일 방향의 일단에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  12. 제10항에 있어서, 상기 스위칭 트랜지스터는 상기 열선의 양단에 설치되며 대응하는 메모리 셀 어레이가 선택되면 양 쪽의 상기 스위칭 트랜지스터가 상기 제2 열선과 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제10항 내지 제12항 중의 어느 한 항에 있어서, 상기 복수의 메모리 셀 어레이의 상기 스위칭 트랜지스터를 동시에 선택함으로써, 복수의 메모리 셀 어레이에 동시에 프로그램하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제1 도전형 반도체 기판, 상기 제1 도전형 반도체 기판 위에 형성된 제2 도전형의 드레인 및 소스 영역, 상기 드레인 영역 및 소스 영역간의 채널 영역 위에 절연막을 통해 형성되는 플로팅 게이트, 및 상기 플로팅 게이트 위에 절연막을 통해 형성되는 콘트롤 게이트로 이루어지는 메모리 셀,
    동일 행의 메모리 셀의 상기 콘트롤 게이트를 접속한 복수의 행선,
    서로 이웃한 메모리 셀의 상기 드레인 영역 및 상기 소스 영역을 공유함과 함께 동일 열의 상기 드레인 영역 및 소스 영역을 접속한 복수의 열선,
    상기 복수의 행선과 상기 복수의 열선이 서로 교차하도록 배치된 메모리 셀어레이, 및
    상기 메모리 셀 어레이 위에 절연막을 통해 형성된 도전막
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제1 도전형 반도체 기판, 상기 제1 도전형 반도체 기판 위에 형성된 제2 도전형의 드레인 및 소스 영역, 상기 드레인 영역과 소스 영역간의 채널 영역 위에 절연막을 통해 형성되는 플로팅 게이트, 상기 플로팅 게이트 위에 절연막을 통해 형성되는 콘트롤 게이트로 이루어지는 메모리 셀,
    동일 행의 메모리 셀의 상기 콘트롤 게이트를 접속한 복수의 행선,
    서로 이웃한 메모리 셀의 상기 드레인 영역 및 상기 소스 영역을 공유함과 함께 동일 열의 상기 드레인 영역 및 소스 영역을 접속한 복수의 열선,
    상기 복수의 열선의 일단에 일단이 접속되는 복수의 스위칭 트랜지스터,
    상기 복수의 행선과 상기 복수의 열선이 서로 교차하도록 배치된 메모리 셀 어레이,
    상기 복수의 메모리 셀 어레이 위에 절연막을 통해 형성되며, 상기 스위칭 트랜지스터의 다른 단과 접속되는 제2 열선, 및
    상기 메모리 셀 어레이와 제2 열선 위에 절연막을 통해 형성된 도전막
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  16. 제14항에 있어서, 상기 도전막에 소정의 전위를 인가하고, 상기 열선간의 상기 반도체 기판 표면에서 상기 행선이 존재하지 않는 영역에 반전층이 형성되며, 서로 이웃하는 상기 열선간에 전류 경로가 형성되는 것을 방지하도록 한 것을 특징으로 하는 불휘발성 반도체 메모리.
  17. 제15항에 있어서, 상기 도전막에 소정의 전위를 인가하고, 상기 열선간의 상기 반도체 기판 표면에서 상기 행선이 존재하지 않는 영역에 반전층이 형성되며, 서로 이웃하는 상기 열선간에 전류 경로가 형성되는 것을 방지하도록 한 것을 특징으로 하는 불휘발성 반도체 메모리.
  18. 제14항에 있어서, 어드레스 신호가 입력되며 상기 행선을 선택하기 위한 행 디코더,
    어드레스 신호가 입력되며 상기 열선을 선택하기 위한 열 디코더, 및
    상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단
    을 더 구비하며,
    상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하며, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  19. 제15항에 있어서, 어드레스 신호가 입력되며 상기 행선을 선택하기 위한 행디코더,
    어드레스 신호가 입력되며 상기 열선을 선택하기 위한 열 디코더, 및
    상기 메모리 셀에 데이터를 프로그램하기 위한 프로그램 수단
    을 더 구비하며,
    상기 프로그램 수단에 의한 상기 메모리 셀로의 데이터의 프로그램은, 동일 열의 메모리 셀로의 프로그램 종료 후, 이웃하는 열의 메모리 셀의 프로그램을 행하고, 상기 메모리 셀로의 데이터의 프로그램은 상기 메모리 셀 어레이의 일단의 열로부터 개시하도록 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
KR1019980017558A 1997-05-16 1998-05-15 불휘발성반도체메모리 KR100307113B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP12613797A JPH10320989A (ja) 1997-05-16 1997-05-16 不揮発性半導体メモリ
JP97-126137 1997-05-16

Publications (2)

Publication Number Publication Date
KR19980087105A KR19980087105A (ko) 1998-12-05
KR100307113B1 true KR100307113B1 (ko) 2001-10-19

Family

ID=14927596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017558A KR100307113B1 (ko) 1997-05-16 1998-05-15 불휘발성반도체메모리

Country Status (4)

Country Link
US (1) US6301158B1 (ko)
JP (1) JPH10320989A (ko)
KR (1) KR100307113B1 (ko)
TW (1) TW419809B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335878B1 (en) * 1998-07-28 2002-01-01 Hitachi, Ltd. Non-volatile multi-level semiconductor flash memory device and method of driving same
JP4726292B2 (ja) 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
KR100901963B1 (ko) * 2001-06-29 2009-06-10 엔엑스피 비 브이 비휘발성 메모리 및 비휘발성 메모리의 테스트 방법
US6552932B1 (en) * 2001-09-21 2003-04-22 Sandisk Corporation Segmented metal bitlines
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
JP2003157682A (ja) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
DE10257870B4 (de) * 2002-12-11 2007-10-04 Infineon Technologies Ag Halbleiterstruktur mit einer integrierten Abschirmung
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
ATE491762T1 (de) 2005-09-29 2011-01-15 Dow Corning Verfahren zum abtrennen von hochtemperaturfilmen und/oder vorrichtungen von metallsubstraten
DE602006007095D1 (de) * 2006-02-06 2009-07-16 St Microelectronics Srl Flashspeicher mit reduziertem Drainstress
CN100390238C (zh) * 2006-06-23 2008-05-28 河北欧克精细化工股份有限公司 一种耐候珠光颜料及其制备方法
US7391638B2 (en) * 2006-10-24 2008-06-24 Sandisk 3D Llc Memory device for protecting memory cells during programming
US7420851B2 (en) * 2006-10-24 2008-09-02 San Disk 3D Llc Memory device for controlling current during programming of memory cells
US7589989B2 (en) * 2006-10-24 2009-09-15 Sandisk 3D Llc Method for protecting memory cells during programming
US7420850B2 (en) * 2006-10-24 2008-09-02 Sandisk 3D Llc Method for controlling current during programming of memory cells
US7706185B2 (en) * 2007-04-09 2010-04-27 Macronix International Co., Ltd. Reading circuitry in memory
US7916544B2 (en) * 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
JP2010055734A (ja) * 2008-07-31 2010-03-11 Panasonic Corp 半導体記憶装置
US11087207B2 (en) * 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
JP2021044032A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517448A (en) * 1994-09-09 1996-05-14 United Microelectronics Corp. Bias circuit for virtual ground non-volatile memory array with bank selector
US5526309A (en) * 1993-10-08 1996-06-11 Nec Corporation Flash memory device having high speed erase mode and method for performing the erase mode

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301518A (en) 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array
US5027321A (en) 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
KR940004404B1 (ko) * 1990-11-30 1994-05-25 삼성전자 주식회사 불휘발성 반도체 메모리장치
JP2565104B2 (ja) 1993-08-13 1996-12-18 日本電気株式会社 仮想接地型半導体記憶装置
US5844839A (en) * 1995-07-19 1998-12-01 Texas Instruments Incorporated Programmable and convertible non-volatile memory array
JPH09180473A (ja) * 1995-12-27 1997-07-11 Nec Corp 不揮発性半導体メモリ装置
US5777922A (en) * 1996-10-18 1998-07-07 Hyudai Electronics Industries Co., Ltd. Flash memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526309A (en) * 1993-10-08 1996-06-11 Nec Corporation Flash memory device having high speed erase mode and method for performing the erase mode
US5517448A (en) * 1994-09-09 1996-05-14 United Microelectronics Corp. Bias circuit for virtual ground non-volatile memory array with bank selector

Also Published As

Publication number Publication date
KR19980087105A (ko) 1998-12-05
TW419809B (en) 2001-01-21
JPH10320989A (ja) 1998-12-04
US6301158B1 (en) 2001-10-09

Similar Documents

Publication Publication Date Title
KR100307113B1 (ko) 불휘발성반도체메모리
US6556479B2 (en) Nonvolatile semiconductor memory device
KR960005892B1 (ko) 불휘발성 반도체 기억 장치
US5313432A (en) Segmented, multiple-decoder memory array and method for programming a memory array
US5109361A (en) Electrically page erasable and programmable read only memory
US7423910B2 (en) Semiconductor device including MOS transistors having floating gate and control gate
JP5231972B2 (ja) 不揮発性半導体記憶装置
JP3625383B2 (ja) 不揮発性半導体メモリ装置
JPH1093058A (ja) フラッシュメモリ装置
JP2003068089A (ja) 不揮発性半導体記憶装置及びその駆動方法
US6160738A (en) Nonvolatile semiconductor memory system
JP3780865B2 (ja) 不揮発性半導体記憶装置
JP3640175B2 (ja) 不揮発性半導体記憶装置
KR100491912B1 (ko) 불휘발성 반도체 메모리
JP3895816B2 (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
US5515327A (en) Nonvolatile semiconductor memory device having a small number of internal boosting circuits
JPH027295A (ja) 不揮発性半導体メモリ装置
US6141255A (en) 1 transistor cell for EEPROM application
US7050332B2 (en) Nonvolatile register and semiconductor device
JP2964982B2 (ja) 不揮発性半導体記憶装置
US6501684B1 (en) Integrated circuit having an EEPROM and flash EPROM
US6697281B2 (en) Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
JP3342878B2 (ja) 不揮発性半導体記憶装置
US6618286B2 (en) Non-volatile semiconductor memory device with a memory array preventing generation of a through current path
KR100629987B1 (ko) 3층 금속 배선을 이용한 플래시 메모리 아키텍처

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee