JP3625383B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、冗長機能を有する不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置においては、歩留まりを向上させるために、不良ビット線,不良ワード線及び不良メモリセルを正常品と置換する冗長機能がある。このような冗長機能を有する不揮発性半導体メモリ装置では、上記不良ビット線,不良ワード線および不良メモリセルのアドレスを記憶しておく必要がある。
【０００３】
従来より、このように上記不良ビット線,不良ワード線および不良メモリセルのアドレス(以下、不良アドレスと言う)を記憶しておく方法として最も一般的なものとして、特開平２−３０７２４５号公報や特開平６−１５０６８９号公報に開示されているようなヒューズを用いるものがある。この方法では、３ビットのアドレスを記憶する場合には、図８に示すように、不良アドレスが例えば「１０１」のときにはヒューズ1を切断するのである。この不良アドレスの特定と対応するヒューズの切断は、デバイスのテスト時に行われる。
【０００４】
次に、上記テストが終了し、実際にデバイスが動作する場合には次のように動作する。電源電圧Ｖccが立ち上がり、信号rdcamenのレベルが“Ｈ"になってトランジスタ１〜３がオンすると、インバータ４,６の入力電圧がヒューズ0及びヒューズ2を介して電圧Ｖssに引かれる。その結果、インバータ４,６の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチされる。一方、インバータ５の入力電圧は、ヒューズ1が切断されているためにレベル“Ｈ"を保つ。その結果、インバータ５の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【０００５】
この場合、最も問題となるのは、ヒューズ0〜ヒューズ2の部分のレイアウト面積である。デバイスの高集積化が進み、記憶する不良アドレスが増加するに連れて、ヒューズ本数も増加してヒューズのレイアウト面積が増加し、ヒューズのレイアウト面積の縮小化が必要となる。
【０００６】
そこで、上述の問題を解決する方法の１つとして、特開平５−２７６０１８号公報に開示されているように、ヒューズの代わりに電気的に書き換え可能な不揮発性半導体メモリセルを用いる方法がある。その１例の回路図を図９に示す。この不良アドレス設定回路では、図８に示す回路におけるヒューズ0〜ヒューズ2の部分に電気的に書き換え可能なフローティングゲートを有する不揮発性半導体メモリセル(以下、単にメモリセルと言う)Ｍ0〜Ｍ2を配置している。そして、この不良アドレス設定回路においては、ビット選択信号bitsel0〜bitsel2で図中のトランスファーゲートを選択的にオンするカラムデコーダと、不良アドレスデータを書き込むためのデータラッチ機能と、レベルシフタが付加されている。
【０００７】
以下、この不良アドレス設定回路で、不良アドレス「１０１」を設定する場合について説明する。図９に示す不良アドレス設定回路は、ＥＴＯＸ(インテル社の商品名)に代表されるチャネルホットエレクトロンを用いた書き込みを行うフラッシュメモリに適用された回路である。このタイプのフラッシュメモリでは、初期状態では、メモリセルＭの閾値は０.５Ｖ〜１.５Ｖ付近にある。このメモリセルＭへの書き込みはホットエレクトロンを用いて以下のように行われる。
【０００８】
先ず、図９中におけるデータ線１１のレベルが“Ｈ"になると、書き込みデータラッチ回路１２にレベル“Ｌ"の書き込みデータがラッチされる。また、メモリセルＭ0のワード線ＷＬがＶpp(例えば１０Ｖ)まで立ち上げられ、ビット選択信号bitsel0のレベルがＶppになる。この時、レベルシフタ(ＨＶ)１３の出力レベルは“Ｌ"ラッチであるからトランジスタ１４のゲート電圧は０Ｖとなり、トランジスタ１４はオフする。その結果、ビット線ＢＬ0はフローティング状態となり、メモリセルＭ0の閾値は低い状態(１.５Ｖ以下)が保たれる。次に、データ線１１のレベルが“Ｌ"になると書き込みデータラッチ回路１２にレベル“Ｈ"の書き込みデータがラッチされる。また、メモリセルＭ1のワード線ＷＬがＶppまで立ち上げられ、ビット選択信号bitsel1のレベルがＶppになる。この時、レベルシフタ１３の出力レベルは“Ｈ"ラッチであるからトランジスタ１４のゲート電圧はＶppとなり、上記トランジスタ１４はオンする。その結果、上記ビット線ＢＬ1の電圧はhhprg(例えば６Ｖ)となり、メモリセルＭ1の閾値はチャネルホットエレクトロンによって上昇する。次に、上記データ線１１のレベルが“Ｌ"になり、ワード線ＷＬがＶppまで立ち上げられ、ビット選択信号bitsel2のレベルがＶppになると、メモリセルＭ0の場合と同様に、メモリセルＭ2の閾値は低い状態が保たれる。このような、不良アドレスの特定と対応するメモリセルＭへの書き込みは、デバイスのテスト時に行われる。
【０００９】
次に、上記テストが終了し、実際にデバイスが動作する場合には次のように動作する。電源電圧Ｖcc(例えば３Ｖ)が立ち上がり、ワード線ＷＬがＶccまで立ち上がり、信号rdcamenのレベルが“Ｈ"になってトランジスタ１５〜１７がオンすると、閾値が低いメモリセルＭ0,Ｍ2がオンしてインバータ１８,２０の入力電圧が電圧Ｖssに引かれる。その結果、インバータ１８,２０の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチさる。一方、インバータ１９の入力電圧は、閾値が高いメモリセルＭ1はオフしているためにレベル“Ｈ"を保つ。その結果、インバータ１９の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【００１０】
このようにして、チャネルホットエレクトロンタイプのフラッシュメモリにおいて、不良アドレスが設定記憶されるのである。ところで、フラッシュメモリの場合には検討しなければならない問題の一つとしてディスターブがある。この場合、特に書き込み時のゲートディスターブが問題となる。チャネルホットエレクトロンを用いる場合の書き込み条件は図１０に示すようになり、１セル当たりの書き込み速度は１μsec程度である。したがって、上述したような手順によって１セル毎に順に書き込む方式の場合、例えば２５６個のセルを順に書き込んだとすると、最も厳しい条件で２５５μsecのディスターブ時間となり、これはディスターブ時間としては非常に短く十分耐え得る時間であるから問題はない。
【００１１】
ところで、メインの記憶回路と冗長記憶回路とに使用されるメモリセルは同じに形成される。そのために、上記チャネルホットエレクトロンタイプのフラッシュメモリと異なり、メインの記憶回路にＦＮ(ファウラー・ノルドハイム)−ＦＮタイプのフラッシュメモリが使用されると、冗長記憶回路および不良アドレス書き込み用の不揮発性半導体メモリセルアレイにもＦＮ−ＦＮタイプの不揮発性半導体メモリセルが使用されることになる。そこで、ＦＮ−ＦＮタイプのフラッシュメモリの不良アドレスを電気的に書き込み可能な不揮発性半導体メモリセルを用いて設定記憶する場合の不良アドレス設定回路は、図１１に示すようになる。
【００１２】
ここで、ＦＮ−ＦＮタイプのフラッシュメモリの場合には図９に示すような不良アドレス設定回路を使用できない理由としては、以下のことが上げられる。すなわち、ＦＮ−ＦＮタイプのフラッシュメモリの場合、上記チャネルホットエレクトロンタイプのフラッシュメモリよりも１セル当たりの書き込み速度が遅く、１ｍsec程度である。この場合におけるディスターブ条件は図１２に示す通りである。そして、２５６セルを順次書き込んだ場合にはそのディスターブ時間は２５５ｍsecとなり、ディスターブ時間が長く、図９に示すような不良アドレス設定回路を適用した場合には閾値の変化が生じてしまう。したがって、図１１に示すような回路構成が必要になるのである。この回路構成によれば、不良アドレスデータを夫々対応する書き込みラッチ回路にラッチした後に、不揮発性半導体メモリセルアレイにおける対応するメモリセルに一度に書き込むために、ディスターブの発生を抑制することが可能になるのである。
【００１３】
以下、図１１に示す不良アドレス設定回路の動作について説明する。この場合には、最初各メモリセルＭ0〜Ｍ2は閾値の高い状態にして消去しておく。消去の手法としては、共通ソースおよびメモリセルＭが形成されている基板に電圧Ｖns(例えば−８Ｖ)を印加し、各ビット線ＢＬをオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。こうして、チャネル層から電子をフローティングゲートに注入して閾値を４Ｖ以上に上昇させることによって行う。
【００１４】
次に、不良アドレスデータを、以下のようにして不揮発性半導体メモリセルアレイ２７に書き込む。最初に、書き込みラッチ回路２６の夫々のラッチに不良アドレスデータをトランスファーする。先ず、データ線２１のレベルが“Ｈ"になり、信号bitsel0のレベルが“Ｈ"になってカラムデコーダ２２のトランジスタ２３がオンし、書き込みラッチ回路２６のラッチ0にレベル“Ｈ"がラッチされる。次に、データ線２１のレベルが“Ｌ"になり、信号bitsel1のレベルが“Ｈ"になってトランジスタ２４がオンして、書き込みラッチ回路２６のラッチ1にレベル“Ｌ"がラッチされる。次に、同様にして、データ線２１のレベルが“Ｈ"になると、信号bitsel2のレベルが“Ｈ"になってトランジスタ２５がオンし、書き込みラッチ回路２６のラッチ2にレベル“Ｈ"がラッチされる。
【００１５】
次に、不揮発性半導体メモリセルアレイ２７のワード線ＷＬの電圧がＶnn(例えば−８Ｖ)になり、書き込みラッチ回路２６の信号hhprgの電圧がＶpg(例えば５Ｖ)になり、信号rdpgenがＶpps(例えば７Ｖ)になると、ラッチ0及びラッチ2にはレベル“Ｈ"がラッチされているので、ビット線ＢＬ0,ＢＬ2には５Ｖの電圧が印加される。それによって、メモリセルＭ0,Ｍ2のドレインサイドでＦＮトンネル現象が発生し、電子がドレインサイドに引き抜かれて閾値電圧が１.５Ｖ以下に低下する。これに対して、ラッチ1にはレベル“Ｌ"がラッチされているので、ビット線ＢＬ1には０Ｖの電圧が印加される。それによって、メモリセルＭ1の閾値電圧は４Ｖ以上に保たれる。
【００１６】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。電源電圧Ｖcc(例えば３Ｖ)が立ち上がると、不揮発性半導体メモリセルアレイ２７のワード線ＷＬおよび信号rdcamenの電圧が電源電圧Ｖccまで立ち上がる。そうすると、閾値が１.５Ｖ以下に低下しているメモリセルＭ0,Ｍ2がオンし、閾値が４Ｖ以上に保持されているメモリセルＭ1はオフする。したがって、図８に示す不良アドレス設定回路のヒューズの場合と同様に、不良アドレスラッチ回路２８のインバータ２９,３１の入力電圧は、メモリセルＭ0,Ｍ2を介して共通ソース(電圧Ｖss)に引かれる。その結果、インバータ２９,３１の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチされる。一方、インバータ３０の入力電圧は、メモリセルＭ1がオフ状態であるためレベル“Ｈ"を保つ。その結果、インバータ３０の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【００１７】
【発明が解決しようとする課題】
上述したように、電気的書き込み可能な不揮発性半導体メモリに不良アドレスを記憶した場合には、ヒューズを用いた場合よりもレイアウト面積を縮小化することが可能である。
【００１８】
しかしながら、上記従来のＦＮ−ＦＮタイプのフラッシュメモリにおいて不揮発性半導体メモリセルアレイに不良アドレスを記憶する場合には、不良アドレス設定回路の構成は、不良アドレスラッチ回路２８,不揮発性半導体メモリセルアレイ２７,書き込みラッチ回路２６およびカラムデコーダ２２から構成されている。このように、ＦＮ−ＦＮタイプのフラッシュメモリを用いる場合には、書き込み時のゲートディスターブの関係から、各メモリセルＭ毎のラッチ0〜ラッチ2を有する書き込みラッチ回路２６を設ける必要がある。したがって、チャネルホットエレクトロンタイプのフラッシュメモリの場合よりも上記書き込みラッチ回路２６分だけレイアウト面積が増加するという問題がある。
【００１９】
そこで、この発明の目的は、不良アドレス書き込み用のレイアウト面積の増加を抑制することができるＦＮ−ＦＮタイプの不揮発性半導体メモリ装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と,電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して,上記メイン記憶回路に不良列線・不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線・正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に,上記不良列線・不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、上記不良アドレス記憶回路に上記アドレスデータを書き込む際には,データ線から入力された上記アドレスデータを一旦ラッチする一方,実際にデバイスとして動作させる際には,電源電圧立ち上げ時に,上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、上記ラッチ回路は２つのインバータを単位として構成されており、上記ラッチ回路の各単位にラッチされたデータをリセットするリセット回路を備え、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源を一時的にカットする電源カット手段を備えたことを特徴としている。
【００２１】
上記構成によれば、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成された不良アドレス記憶回路に不良アドレスデータが書き込まれる場合には、ラッチ回路に、データ線から入力されたアドレスデータが一旦ラッチされる。一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記ラッチ回路に、上記不良アドレス記憶回路に書き込まれているアドレスデータがラッチされる。こうして、上記ラッチ回路を所謂書き込みラッチ回路と不良アドレスラッチ回路として機能させることによって、従来の書き込みラッチ回路が削除されて不良アドレス設定回路のレイアウト面積が縮小される。
【００２２】
さらに、上記ラッチ回路は、２つのインバータを単位とする簡単な構成によって実現される。そして、上記不良アドレス記憶回路に対する不良アドレスデータ書き込み時に上記ラッチ回路にラッチされた不良アドレスデータはリセット回路によってリセットされるため、電源電圧立ち上げ時には、不良アドレス記憶回路に書き込まれている不良アドレスデータが上記ラッチ回路に支承なくラッチされる。
【００２３】
さらに、電源電圧立ち上げ時に上記ラッチ回路に不良アドレスデータをラッチする際に、上記不良アドレス記憶回路の各列線をプリチャージした後に、電源カット手段によって、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源が一時的にカットされる。こうすることによって、上記各列線はフローティング状態の“Ｈ"レベルで固定される。したがって、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低いためにオン時に上記プリチャージされた列線の電荷を引くことができない場合でも、時間の経過と共に該等する列線の電圧レベルは確実に“Ｌ"になる。以後、上記電源カット手段の動作を停止させて上記一方のインバータへ電源を供給することによって、不良アドレスデータが確実に上記ラッチ回路にラッチされる。
【００２４】
また、請求項２に係る発明は、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と , 電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して , 上記メイン記憶回路に不良列線・不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線・正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に , 上記不良列線・不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、上記不良アドレス記憶回路に上記アドレスデータを書き込む際には , データ線から入力された上記アドレスデータを一旦ラッチする一方 , 実際にデバイスとして動作させる際には , 電源電圧立ち上げ時に , 上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、上記メイン記憶回路・冗長記憶回路および不良アドレス記憶回路は,列線を互いに隣接する上記メモリセルで共用する仮想接地型メモリセルアレイであり、上記不良アドレス記憶回路における上記メモリセル列には,閾値電圧が所定値以上に高い消去状態を保ったセルが一つ置きに配置されており、上記不良アドレス記憶回路に上記不良アドレスデータを書き込む際に,上記メモリセル列における上記消去状態を保ったセル以外のセルに上記アドレスデータを書き込む不良アドレスデータ書き込み手段を備えたことを特徴としている。
【００２５】
上記構成によれば、上記不良アドレス記憶回路が仮想接地型メモリセルアレイである不良アドレス設定回路において、上記ラッチ回路を書き込みラッチ回路と不良アドレスラッチ回路として機能させることによって従来の書き込みラッチ回路が削除され、上記不良アドレス設定回路のレイアウト面積が縮小される。その際に、上記不良アドレス記憶回路の上記メモリセル列には消去状態セルが一つ置きに配置されており、不良アドレスデータ書き込み手段による不良アドレスデータ書き込み時には、上記消去状態セル以外のセルに書き込むようにしている。したがって、上記不良アドレス記憶回路における消去状態セル以外のセルに書き込まれた不良アドレスデータによる隣接するデータ書き込みセルへの影響が、両データ書き込みセル間の消去セルの高い閾値電圧によって阻止される。こうして、上記不良アドレス設定回路に不良アドレスデータが正確に書き込まれる。
【００２６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、第１実施の形態の不揮発性半導体メモリ装置に搭載された不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ４１,ラッチ回路４２,カラムデコータ４３およびリセット回路４４から概略構成される。尚、本実施の形態における不揮発性半導体メモリ装置は、ＦＮ−ＦＮタイプのフラッシュメモリである。
【００２７】
本実施の形態における不良アドレス設定回路の特徴は、図１１に示す不良アドレス設定回路における書き込みラッチ回路の機能と不良アドレスラッチ回路の機能とを１つのラッチ回路４２に持たせた点である。尚、ラッチ回路４２を構成する個々のラッチ0,…は、不揮発性半導体メモリセルアレイ４１を構成する個々のメモリセルＭ0,…に対応して設けられている。さらに、リセット回路４４を構成する個々のトランジスタは、ラッチ回路４２を構成する個々のラッチ0,…に対応して設けられている。
【００２８】
以下、上記構成を有する不良アドレス設定回路の動作について説明する。本実施の形態においては、上記不揮発性半導体メモリセルアレイ４１を構成する個々の、メモリセルＭ0,Ｍ1,Ｍ2,…の閾値は、最初０.５Ｖ付近に在るため、この閾値を高い状態にするためにメモリセルＭを消去する。消去の手法としては、共通ソースおよびメモリセルＭが形成されている基板に電圧Ｖns(例えば−８Ｖ)を印加し、各ビット線ＢＬをオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。こうして、チャネル層から電子をフローティングゲートに注入して閾値を４Ｖ以上に上昇させることによって行う。
【００２９】
次に、不良アドレスデータを、以下のようにして不揮発性半導体メモリセルアレイ４１に書き込む。最初に、上記ラッチ回路４２に不良アドレスデータを以下のようにしてトランスファーする。すなわち、データ線４５のレベルが“Ｌ"になり、信号bitsel0のレベルが“Ｈ"になってカラムデコーダ４３のトランジスタ４６がオンし、上記ラッチ回路４２のラッチ0にレベル“Ｌ"がラッチされる。次に、データ線４５のレベルが“Ｈ"になり、信号bitsel1のレベルが“Ｈ"になってトランジスタ４７がオンし、ラッチ1にレベル“Ｈ"がラッチされる。次に、データ線４５のレベルが“Ｌ"になり、信号bitsel2のレベルが“Ｈ"になってトランジスタ４８がオンし、ラッチ2にレベル“Ｌ"がラッチされる。
【００３０】
次に、不揮発性半導体メモリセルアレイ４１のワード線ＷＬの電圧がＶnn(例えば−８Ｖ)になり、ラッチ回路４２の信号hhprgの電圧がＶpg(例えば５Ｖ)になり、信号rdpgenがＶpps(例えば７Ｖ)になる。そうすると、ラッチ回路４２のラッチ0およびラッチ2にはレベル“Ｌ"がラッチされているので、ビット線ＢＬ0,ＢＬ2には０Ｖの電圧が印加される。それによって、メモリセルＭ0,Ｍ2の閾値電圧は４Ｖ以上に保たれる。一方、ラッチ回路４２のラッチ1にはレベル“Ｈ"がラッチされているので、ビット線ＢＬ1には５Ｖの電圧が印加される。それによって、メモリセルＭ1のドレインサイドでＦＮトンネル現象が発生し、電子がドレインサイドに引き抜かれて閾値電圧が１.５Ｖ以下に低下する。
【００３１】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。先ず、電源電圧Ｖccの立ち上げシーケンスについて説明する。電源電圧立ち上げ時における各信号の電圧変化を図２に示す。時点ｔ0において電源電圧Ｖcc(例えば３Ｖ)がオンすると、不揮発性半導体メモリセルアレイ４１のワード線ＷＬ,信号rdpgenおよびリセット回路４４の信号resetが立ち上がり、時点ｔ1において電源電圧Ｖcc,ワード線ＷＬ,信号rdpgenおよび信号resetの電圧が３Ｖになる。こうして、信号resetの電圧が電源電圧Ｖccまで立ち上がることによって、各ラッチ0〜ラッチ2のインバータ４９〜５１の入力側が接地電位に引かれ、各ビット線ＢＬ0〜ＢＬ2の電位が“Ｈ"になる。こうして、各ビット線ＢＬ0〜ＢＬ2がプリチャージされる。そして、各ビット線ＢＬ0〜ＢＬ2のプリチャージが終了すると、時点ｔ1において信号resetの電圧がレベル“Ｌ(＝０Ｖ)"に戻される。
【００３２】
一方、上記不揮発性半導体メモリセルアレイ４１におけるワード線ＷＬの電圧は電源電圧Ｖccになっているので、閾値が４Ｖ以上に保持されているメモリセルＭ0,Ｍ2はオフする。したがって、ビット線ＢＬ0,ＢＬ2の電圧はレベル“Ｈ"を保持し、この状態がラッチ回路４２のラッチ0およびラッチ2にラッチされる。こうして、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される。これに対して、閾値が１.５Ｖ以下に低下しているメモリセルＭ1はオンする。したがって、ビット線ＢＬ1の電圧は“Ｌ"に低下し、この状態がラッチ回路４２のラッチ1にラッチされる。こうして、アドレス信号rdadd1のレベルは“Ｌ"に設定される。こうして、不良アドレス「１０１」が設定されるのである。
【００３３】
上述したように、本実施の形態においては、不良アドレス設定回路を、不揮発性半導体メモリセルアレイ４１,ラッチ回路４２,カラムデコータ４３およびリセット回路４４で構成する。そして、不良アドレスデータをラッチ回路４２の夫々のラッチ0〜ラッチ2に電圧レベルとしてラッチする。そして、ラッチ回路４２の夫々のラッチ0〜ラッチ2にラッチされた電圧レベルによって、メモリセルＭ0〜Ｍ2の閾値電圧を４Ｖ以上あるいは１.５Ｖ以下に設定する。こうして、不揮発性半導体メモリセルアレイ４１に不良アドレスが書き込まれる。一方、上記不良アドレス設定回路の動作時には、ワード線ＷＬの電圧が電源電圧Ｖccになると各メモリセルＭ0〜Ｍ2の閾値電圧に応じて(つまり、不良アドレスデータに応じて)ビット線ＢＬ0〜ＢＬ2の電圧レベルが設定され、ラッチ回路４２の夫々のラッチ0〜ラッチ2にラッチされる。
【００３４】
このように、本実施の形態においては、上記ラッチ回路４２は、不揮発性半導体メモリセルアレイ４１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、本実施の形態における不揮発性半導体メモリ装置においては、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できるのである。
【００３５】
＜第２実施の形態＞
図３は、第２実施の形態における不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ６１,ラッチ回路６２,カラムデコータ６３およびリセット回路６４から概略構成される。そして、不揮発性半導体メモリセルアレイ６１およびカラムデコータ６３は、第１実施の形態における不揮発性半導体メモリセルアレイ４１およびカラムデコータ４３と同じ構成を有して、同様に動作する。
【００３６】
本実施の形態においては、ラッチ回路６２の各ラッチ0,…を構成する２つのインバータ６６,６９のうち一方のインバータ６５を構成するｐ−ＭＯＳ(金属酸化膜半導体)トランジスタ６６に対する電源の供給を、トランジスタ６７によってオン・オフ可能にしている。さらに、ｎ−ＭＯＳトランジスタ６８を接地している。また、リセット回路６４を構成すると共に、ラッチ回路６２の各ラッチ0,…に対応する各トランジスタ７０によって、各ビット線ＢＬへの電源電圧の供給をオフ・オフするようにしている。
【００３７】
第１実施の形態においては、上記メモリセルＭ0〜Ｍ2の能力が低くてビット線ＢＬ0〜ＢＬ2にチャージされた電荷を引くことができない、あるいは、メモリセルＭ0〜Ｍ2がラッチ回路４２の各ラッチ0,…を反転させるだけの能力が無い等の理由から、レベル“Ｌ"をラッチできない場合がある。本実施の形態における不良アドレス設定回路は、上述の第１実施の形態における問題点を解決するものである。
【００３８】
以下、本不良アドレス設定回路の動作について説明する。本実施の形態においても、先ず上記不揮発性半導体メモリセルアレイ６１を構成する個々のメモリセルＭ0,Ｍ1,Ｍ2,…を消去して閾値を高い状態にする。消去の手法は第１実施の形態と同様であり、各メモリセルＭの閾値を４Ｖ以上にする。
【００３９】
次に、上記ラッチ回路６２の各ラッチに不良アドレスデータ「１０１」をトランスファーする。その場合、ラッチ回路６２における信号rdcamenのレベルを“Ｌ"にして各ラッチのｐ−ＭＯＳトランジスタ６６を電源に接続し、リセット回路６４における信号resetbのレベルを“Ｈ"として、第１実施の形態と同様にして不良アドレスデータをトランスファーする。その結果、ラッチ0およびラッチ2にレベル“Ｌ"がラッチされ、ラッチ1にレベル“Ｈ"がラッチされる。次に、第１実施の形態と同様にして、不揮発性半導体メモリセルアレイ６１に不良アドレスデータを書き込む。その結果、メモリセルＭ0,Ｍ2の閾値電圧は４Ｖ以上に設定される一方、メモリセルＭ1の閾値電圧は１.５Ｖ以下に設定される。
【００４０】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。先ず、電源電圧Ｖccの立ち上げシーケンスについて説明する。電源電圧立ち上げ時における各信号の電圧変化を図４に示す。時点ｔ0において電源電圧Ｖccがオンすると、不揮発性半導体メモリセルアレイ６１のワード線ＷＬ,信号rdpgenおよび信号rdcamenが立ち上がり、時点ｔ1において電源電圧Ｖcc,ワード線ＷＬ,信号rdpgen及び信号rdcamenの電圧が３Ｖになる。この時点まで信号resetbのレベルは“Ｌ"であるために、全ビット線ＢＬのレベルが“Ｈ"にプリチャージされる。そして、時点ｔ1において、信号resetbのレベルは“Ｈ(＝３Ｖ)"になる。このとき、信号rdcamenのレベルは“Ｈ"であるから全ビット線ＢＬには電源からの供給はなく、フローティング状態の“Ｈ"レベルで固定される。
【００４１】
したがって、もし、閾値電圧が１.５Ｖ以下と低いメモリセルＭ1の能力が小さい場合であっても、時間が経てばビット線ＢＬ1の電圧レベルは確実に“Ｌ"になるのである。また、閾値電圧が４Ｖ以上と高いメモリセルＭ0,Ｍ2に接続されたビット線ＢＬ0,ＢＬ2の電圧レベルは“Ｈ"に保たれる。そうした後、時点ｔ2において信号rdcamenのレベルを“Ｌ"にして、ビット線ＢＬ1〜ＢＬ2の電圧レベル(つまり、不良アドレスデータ)をラッチ回路６２に完全にラッチする。これによって、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される一方、アドレス信号rdadd1のレベルは“Ｌ"に設定されて、不良アドレス「１０１」が設定されるのである。
【００４２】
本実施の形態においても、上記ラッチ回路６２は、不揮発性半導体メモリセルアレイ６１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できる。
【００４３】
＜第３実施の形態＞
図５は、第３実施の形態における不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３およびリセット回路７４に加えて、ビット線Ｖss印加回路７５有している。そして、ラッチ回路７２,カラムデコータ７３およびリセット回路７４は、第２実施の形態におけるラッチ回路６２,カラムデコータ６３およびリセット回路６４と同じ構成を有して、同様に動作する。
【００４４】
第１実施の形態および第２実施の形態は、共通ソースを有するＮＯＲ型の不揮発性半導体メモリセルアレイに対処したものである。これに対して、本実施の形態は、仮想接地型の不揮発性半導体メモリセルアレイからなるＦＮ−ＦＮタイプのフラッシュメモリの場合の例である。仮想接地型の不揮発性半導体メモリセルアレイ(以下、単にメモリセルアレイと言う)７１は、ソース線とビット線とを共通化することによって、メモリセルアレイ７１の面積の縮小化を図ったものである。
【００４５】
仮想接地型のメモリセルアレイ７１においては、周囲のメモリセルの閾値が低い場合には、隣接するメモリセルへの影響が大きくなるために正確な不良アドレスのラッチができない。そこで、本実施の形態においては、メモリセルアレイ７１を構成するメモリセルＭを交互に消去して、交互に閾値の高いメモリセルＭを設ける。そして、消去していないメモリセルＭに対して不良アドレスの個々のデータを書き込むのである。つまり、２個のメモリセルで１つの不良アドレスデータを保持するのである。図５においては、〇印で囲まれた各メモリセルＭ0,Ｍ2,Ｍ4,…に不良アドレスデータを書き込み、それ以外のメモリセルＭ1,Ｍ3,Ｍ5,…は消去状態にするのである。
【００４６】
上記メモリセルアレイ７１に不良アドレスデータを書き込む場合には、第１実施の形態の場合と同様に、先ず各メモリセルＭの消去を行う。この消去は、ビット線Ｖss印加回路７５の信号hnvssの電圧をＶns(例えば−８Ｖ)にすると共に、信号rdvssのレベルを“Ｈ"にし、メモリセルＭが形成されている基板に電圧Ｖnsを印加し、偶数番目のメモリセルＭ0,Ｍ2,Ｍ4,…をオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。これによって、各メモリセルＭのチャネル層から電子がフローティングゲートに注入されて、閾値が４Ｖ以上に高められる。
【００４７】
こうして、各メモリセルＭが消去されると、上記ラッチ回路７２の各ラッチ0,…に不良アドレスデータをトランスファーする。その場合、上記ラッチ回路７２の信号rdcamenのレベルを“Ｌ"にし、リセット回路７４の信号resetbのレベルを“Ｈ"にした後、第１実施の形態と同様にして不良アドレスデータをトランスファーする。次に、メモリセルアレイ７１への書き込みは、図５中〇印で囲まれたメモリセルＭ0,Ｍ2,Ｍ4,…における「ｎ＋」が付記されている側のビット線ＢＬ1,ＢＬ3,ＢＬ5,…に対して、ラッチ回路７２の各ラッチ0,…にラッチされているレベルの電圧を供給することによって行われる。ここで、上記不良アドレスデータは「１０１」であるとすると、ラッチ回路７２のラッチ0およびラッチ2にはレベル“Ｌ"がラッチされている。したがって、トランジスタ７６,７８は、ゲートにレベル“Ｈ"の電圧が印加されてオフし、ビット線ＢＬ1及びＢＬ5の電圧は０Ｖとなる。その結果、上記メモリセルＭ0,Ｍ4の閾値電圧は４Ｖ以上に保たれる。一方、ラッチ1にはレベル“Ｈ"がラッチされている。したがって、トランジスタ７７は、ゲートにレベル“Ｌ"の電圧が印加されてオンする。また、信号rdpgenのレベルは“Ｈ"であるから、ビット線ＢＬ3の電圧は信号hhprgの電圧(５Ｖ)となる。その結果、メモリセルＭ2のドレインサイドでＦＮトンネル現象が発生し、電子がドレイン側に引き抜かれて閾値電圧が１.５Ｖ以下に低下する。
【００４８】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合における電源電圧立ち上げ時の各信号の電圧変化を図６に示す。本実施の形態における電源電圧立ち上げシーケンスは、第２実施の形態における電源電圧立ち上げシーケンスと基本的に同じである。但し、本実施の形態においては、仮想接地型のメモリセルアレイ７１を用いているので共通ソースはない。そこで、時点ｔ0において電源電圧Ｖccがオンすると、ワード線ＷＬ,信号rdtrenおよび信号rdcamenに加えて信号rdvssも立ち上がり、時点ｔ1においてビット線ＢＬ1,ＢＬ3,ＢＬ5,…の電圧が「３Ｖ」になるようにしている。その結果、閾値電圧が低いメモリセルＭ0,Ｍ4はオンし、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される。一方、閾値電圧が高いメモリセルＭ2はオフし、アドレス信号rdadd1のレベルは“Ｌ"に設定される。こうして、不良アドレス「１０１」が設定されて、ラッチ回路７２にラッチされるのである。
【００４９】
本実施の形態においても、上記ラッチ回路７２は、仮想接地型の不揮発性半導体メモリセルアレイ７１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できるのである。
【００５０】
＜第４実施の形態＞
図７は、第４実施の形態における不良アドレス設定回路の回路図である。本実施の形態における不良アドレス設定回路も、第３実施の形態と同様に、仮想接地型の不揮発性半導体メモリセルアレイからなるＦＮ−ＦＮタイプのフラッシュメモリの不良アドレス設定回路である。本不良アドレス設定回路は、仮想接地型の不揮発性半導体メモリセルアレイ(以下、単にメモリセルアレイと言う)８１,ラッチ回路８２,カラムデコータ８３,リセット回路８４およびビット線Ｖss印加回路８５を有している。
【００５１】
第３実施の形態においては、上記ラッチ回路７２にラッチされた不良アドレスデータ(つまり、ビット線ＢＬ0,ＢＬ2,ＢＬ4の電圧レベル)は、信号rdtrenをゲート信号とする閾値電圧Ｖthのｎ-ＭＯＳトランジスタを介して、上記アドレス信号rdadd0〜rdadd2として出力されている。したがって、アドレス信号rdadd0〜rdadd2の“Ｈ"レベルの電圧は、上記ｎ-ＭＯＳトランジスタのゲート信号rdtrenの電圧３Ｖから閾値電圧Ｖthを引いた(３Ｖ−Ｖth)となる。したがって、出力されたアドレス信号rdadd0〜rdadd2をインバータ(図示せず)で受けた場合、このインバータを構成するｐ-ＭＯＳトランジスタ(通常、閾値電圧＝−３Ｖ)を完全にオフさせることができず、直流パスが生ずることになる。その結果、上記インバータの部分で消費電流が多くなる可能性がある。
【００５２】
このことを解決する方法の１つとして、信号rdtrenのレベル“Ｈ"時の電圧を５Ｖ以上にすることが考えられる。しかしながら、セットアップ時に信号rdtrenの電圧を５Ｖ以上にすることは容易ではない。そこで、本実施の形態では、第３実施の形態におけるメモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３,リセット回路７４およびビット線Ｖss印加回路７５の配置を換えることによって、上述の問題を解決している。
【００５３】
すなわち、第３実施の形態においては、ラッチ回路７２およびリセット回路７４をメモリセルアレイ７１のカラムデコーダ７３側(つまり、図５における下側)に配置している。したがって、ラッチ回路７２にラッチされた不良アドレスデータは、必然的に、リセット回路７４とメモリセルアレイ７１との間に設けられる上記ｎ-ＭＯＳトランジスタを通過してアドレス信号rdadd0〜rdadd2として出力されることになる。これに対して、本実施の形態においては、ラッチ回路８２およびリセット回路８４を、メモリセルアレイ８１に対してカラムデコーダ８３とは反対側(つまり、図７における上側)に配置している。したがって、ラッチ回路８２にラッチされた不良アドレスデータは、上記リセット回路８４とメモリセルアレイ８１との間に設けられる上記ｎ-ＭＯＳトランジスタを通過することなくアドレス信号rdadd0〜rdadd2として出力されることになる。
【００５４】
上述のように、本実施の形態の不良アドレス設定回路におけるメモリセルアレイ８１,ラッチ回路８２,カラムデコータ８３,リセット回路８４およびビット線Ｖss印加回路８５は、第３実施の形態におけるメモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３,リセット回路７４およびビット線Ｖss印加回路７５とは配置が異なるものの構成は全く同じである。したがって、本実施の形態の不良アドレス設定回路による不良アドレスデータのラッチ回路８２へのトランスファー動作およびメモリセルアレイ８１への書き込み動作は第３実施の形態におけるトランスファー動作および書き込み動作と同じである。また、本実施の形態における電源電圧立ち上げ時の不良アドレスラッチシーケンスも、図６に示す第３実施の形態における不良アドレスラッチシーケンスと同じである。
【００５５】
尚、本実施の形態においても、上記電源電圧立ち上げ時の不良アドレスラッチの際に、レベル“Ｈ"をラッチするラッチ回路８２中のラッチ0およびラッチ2には、ビット線ＢＬ0,ＢＬ4上のｎ-ＭＯＳトランジスタ８６,８７を通って(３Ｖ−Ｖth)の電圧が供給される。ところが、ラッチ0およびラッチ2は、(３Ｖ−Ｖth)の“Ｈ"信号と“Ｌ"レベルの信号rdcamenとに基づいて電圧３Ｖ(＝hhprg)をラッチする。したがって、本実施の形態の場合には、アドレス信号rdadd0,rdadd2として３Ｖの“Ｈ"信号を出力できるのである。
【００５６】
尚、言うまでもないが、本実施の形態においても、上記ラッチ回路８２は、仮想接地型の不揮発性半導体メモリセルアレ８１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できる。
【００５７】
【発明の効果】
以上より明らかなように、請求項１に係る発明の不揮発性半導体メモリ装置は冗長機能を有し、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成された不良アドレス記憶回路に不良アドレスデータを書き込む際には、データ線から入力されたアドレスデータをラッチ回路に一旦ラッチする一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記不良アドレス記憶回路に書き込まれているアドレスデータを上記ラッチ回路にラッチするので、上記ラッチ回路を従来の書き込みラッチ回路と不良アドレスラッチ回路として機能させることができる。したがって、従来の書き込みラッチ回路を削除することができ、不良アドレス設定回路のレイアウト面積を上記書き込みラッチ回路分だけ縮小化できる。すなわち、この発明によれば、冗長機能を有する不揮発性半導体メモリ装置の高集積化を容易にでき、コスト競争力を高めることができる。
【００５８】
さらに、上記ラッチ回路は２つのインバータを単位として構成したので、上記ラッチ回路を簡単な構成で実現できる。さらに、上記ラッチ回路の各単位にラッチされたデータをリセットするリセット回路を備えたので、上記不良アドレス記憶回路に対する不良アドレスデータ書き込み時に上記ラッチ回路にラッチされた不良アドレスデータを上記リセット回路によってリセットできる。したがって、電源電圧の立ち上げ時には、上記不良アドレス記憶回路に書き込まれている不良アドレスデータを上記ラッチ回路に支承なくラッチできる。
【００５９】
さらに、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源を、電源カット手段によって一時的にカットするので、電源電圧立ち上げ時に上記ラッチ回路に不良アドレスデータをラッチする際に、上記不良アドレス記憶回路の各列線をプリチャージした後に、電源カット手段によって上記ラッチ回路のインバータへの電源供給を一時的にカットすることができる。したがって、その場合、上記各列線はフローティング状態の“Ｈ"レベルで固定されることなり、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低いためにオン時に上記プリチャージされた列線の電荷を引くことができない場合でも、時間の経過と共に該等する列線の電圧レベルを確実に“Ｌ"にできる。すなわち、この発明によれば、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低い場合でも、不良アドレスデータを正確にラッチできる。
【００６０】
また、請求項２に係る発明の不揮発性半導体メモリ装置における上記メイン記憶回路,冗長記憶回路および不良アドレス記憶回路は仮想接地型メモリセルアレイであり、上記不良アドレス記憶回路における上記メモリセル列には閾値電圧が所定値以上に高い消去セルを一つ置きに配置しており、上記不良アドレス記憶回路に上記不良アドレスデータを書き込む際には、不良アドレスデータ書き込み手段によって上記メモリセル列における消去状態セル以外のセルに上記アドレスデータを書き込むので、仮想接地型メモリセルアレイを不良アドレス設定回路として使用する場合において、上記消去状態以外のセルに書き込まれた不良アドレスデータによる隣接するデータ書き込みセルへの影響を、上記両非消去セル間の消去セルの高い閾値電圧によって阻止できる。したがって、上記不良アドレス設定回路に不良アドレスデータを正確に書き込むことができる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体メモリ装置に搭載された不良アドレス設定回路の回路図である。
【図２】図１に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図３】図１とは異なる不良アドレス設定回路の回路図である。
【図４】図３に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図５】図１および図３とは異なる不良アドレス設定回路の回路図である。
【図６】図５に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図７】図１,図３および図５とは異なる不良アドレス設定回路の回路図である。
【図８】従来のヒューズを用いた不良アドレス設定回路の回路図である。
【図９】チャネルホットエレクトロンタイプの不揮発性半導体メモリセルを用いた従来の不良アドレス設定回路の回路図である。
【図１０】チャネルホットエレクトロンタイプの不揮発性半導体メモリセルにおける書き込み条件を示す図である。
【図１１】ＦＮ−ＦＮタイプの不揮発性半導体メモリセルを用いた従来の不良アドレス設定回路の回路図である。
【図１２】ＦＮ−ＦＮタイプの不揮発性半導体メモリセルにおける書き込み条件を示す図である。
【符号の説明】
４１,６１,７１,８１…不揮発性半導体メモリアレイ、
４２,６２,７２,８２…ラッチ回路、
４３,６３,７３,８３…カラムデコーダ、
４４,６４,７４,８４…リセット回路、
４５…データ線、
７５,８５…ビット線Ｖss印加回路。
【発明の属する技術分野】
この発明は、冗長機能を有する不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置においては、歩留まりを向上させるために、不良ビット線,不良ワード線及び不良メモリセルを正常品と置換する冗長機能がある。このような冗長機能を有する不揮発性半導体メモリ装置では、上記不良ビット線,不良ワード線および不良メモリセルのアドレスを記憶しておく必要がある。
【０００３】
従来より、このように上記不良ビット線,不良ワード線および不良メモリセルのアドレス(以下、不良アドレスと言う)を記憶しておく方法として最も一般的なものとして、特開平２−３０７２４５号公報や特開平６−１５０６８９号公報に開示されているようなヒューズを用いるものがある。この方法では、３ビットのアドレスを記憶する場合には、図８に示すように、不良アドレスが例えば「１０１」のときにはヒューズ1を切断するのである。この不良アドレスの特定と対応するヒューズの切断は、デバイスのテスト時に行われる。
【０００４】
次に、上記テストが終了し、実際にデバイスが動作する場合には次のように動作する。電源電圧Ｖccが立ち上がり、信号rdcamenのレベルが“Ｈ"になってトランジスタ１〜３がオンすると、インバータ４,６の入力電圧がヒューズ0及びヒューズ2を介して電圧Ｖssに引かれる。その結果、インバータ４,６の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチされる。一方、インバータ５の入力電圧は、ヒューズ1が切断されているためにレベル“Ｈ"を保つ。その結果、インバータ５の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【０００５】
この場合、最も問題となるのは、ヒューズ0〜ヒューズ2の部分のレイアウト面積である。デバイスの高集積化が進み、記憶する不良アドレスが増加するに連れて、ヒューズ本数も増加してヒューズのレイアウト面積が増加し、ヒューズのレイアウト面積の縮小化が必要となる。
【０００６】
そこで、上述の問題を解決する方法の１つとして、特開平５−２７６０１８号公報に開示されているように、ヒューズの代わりに電気的に書き換え可能な不揮発性半導体メモリセルを用いる方法がある。その１例の回路図を図９に示す。この不良アドレス設定回路では、図８に示す回路におけるヒューズ0〜ヒューズ2の部分に電気的に書き換え可能なフローティングゲートを有する不揮発性半導体メモリセル(以下、単にメモリセルと言う)Ｍ0〜Ｍ2を配置している。そして、この不良アドレス設定回路においては、ビット選択信号bitsel0〜bitsel2で図中のトランスファーゲートを選択的にオンするカラムデコーダと、不良アドレスデータを書き込むためのデータラッチ機能と、レベルシフタが付加されている。
【０００７】
以下、この不良アドレス設定回路で、不良アドレス「１０１」を設定する場合について説明する。図９に示す不良アドレス設定回路は、ＥＴＯＸ(インテル社の商品名)に代表されるチャネルホットエレクトロンを用いた書き込みを行うフラッシュメモリに適用された回路である。このタイプのフラッシュメモリでは、初期状態では、メモリセルＭの閾値は０.５Ｖ〜１.５Ｖ付近にある。このメモリセルＭへの書き込みはホットエレクトロンを用いて以下のように行われる。
【０００８】
先ず、図９中におけるデータ線１１のレベルが“Ｈ"になると、書き込みデータラッチ回路１２にレベル“Ｌ"の書き込みデータがラッチされる。また、メモリセルＭ0のワード線ＷＬがＶpp(例えば１０Ｖ)まで立ち上げられ、ビット選択信号bitsel0のレベルがＶppになる。この時、レベルシフタ(ＨＶ)１３の出力レベルは“Ｌ"ラッチであるからトランジスタ１４のゲート電圧は０Ｖとなり、トランジスタ１４はオフする。その結果、ビット線ＢＬ0はフローティング状態となり、メモリセルＭ0の閾値は低い状態(１.５Ｖ以下)が保たれる。次に、データ線１１のレベルが“Ｌ"になると書き込みデータラッチ回路１２にレベル“Ｈ"の書き込みデータがラッチされる。また、メモリセルＭ1のワード線ＷＬがＶppまで立ち上げられ、ビット選択信号bitsel1のレベルがＶppになる。この時、レベルシフタ１３の出力レベルは“Ｈ"ラッチであるからトランジスタ１４のゲート電圧はＶppとなり、上記トランジスタ１４はオンする。その結果、上記ビット線ＢＬ1の電圧はhhprg(例えば６Ｖ)となり、メモリセルＭ1の閾値はチャネルホットエレクトロンによって上昇する。次に、上記データ線１１のレベルが“Ｌ"になり、ワード線ＷＬがＶppまで立ち上げられ、ビット選択信号bitsel2のレベルがＶppになると、メモリセルＭ0の場合と同様に、メモリセルＭ2の閾値は低い状態が保たれる。このような、不良アドレスの特定と対応するメモリセルＭへの書き込みは、デバイスのテスト時に行われる。
【０００９】
次に、上記テストが終了し、実際にデバイスが動作する場合には次のように動作する。電源電圧Ｖcc(例えば３Ｖ)が立ち上がり、ワード線ＷＬがＶccまで立ち上がり、信号rdcamenのレベルが“Ｈ"になってトランジスタ１５〜１７がオンすると、閾値が低いメモリセルＭ0,Ｍ2がオンしてインバータ１８,２０の入力電圧が電圧Ｖssに引かれる。その結果、インバータ１８,２０の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチさる。一方、インバータ１９の入力電圧は、閾値が高いメモリセルＭ1はオフしているためにレベル“Ｈ"を保つ。その結果、インバータ１９の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【００１０】
このようにして、チャネルホットエレクトロンタイプのフラッシュメモリにおいて、不良アドレスが設定記憶されるのである。ところで、フラッシュメモリの場合には検討しなければならない問題の一つとしてディスターブがある。この場合、特に書き込み時のゲートディスターブが問題となる。チャネルホットエレクトロンを用いる場合の書き込み条件は図１０に示すようになり、１セル当たりの書き込み速度は１μsec程度である。したがって、上述したような手順によって１セル毎に順に書き込む方式の場合、例えば２５６個のセルを順に書き込んだとすると、最も厳しい条件で２５５μsecのディスターブ時間となり、これはディスターブ時間としては非常に短く十分耐え得る時間であるから問題はない。
【００１１】
ところで、メインの記憶回路と冗長記憶回路とに使用されるメモリセルは同じに形成される。そのために、上記チャネルホットエレクトロンタイプのフラッシュメモリと異なり、メインの記憶回路にＦＮ(ファウラー・ノルドハイム)−ＦＮタイプのフラッシュメモリが使用されると、冗長記憶回路および不良アドレス書き込み用の不揮発性半導体メモリセルアレイにもＦＮ−ＦＮタイプの不揮発性半導体メモリセルが使用されることになる。そこで、ＦＮ−ＦＮタイプのフラッシュメモリの不良アドレスを電気的に書き込み可能な不揮発性半導体メモリセルを用いて設定記憶する場合の不良アドレス設定回路は、図１１に示すようになる。
【００１２】
ここで、ＦＮ−ＦＮタイプのフラッシュメモリの場合には図９に示すような不良アドレス設定回路を使用できない理由としては、以下のことが上げられる。すなわち、ＦＮ−ＦＮタイプのフラッシュメモリの場合、上記チャネルホットエレクトロンタイプのフラッシュメモリよりも１セル当たりの書き込み速度が遅く、１ｍsec程度である。この場合におけるディスターブ条件は図１２に示す通りである。そして、２５６セルを順次書き込んだ場合にはそのディスターブ時間は２５５ｍsecとなり、ディスターブ時間が長く、図９に示すような不良アドレス設定回路を適用した場合には閾値の変化が生じてしまう。したがって、図１１に示すような回路構成が必要になるのである。この回路構成によれば、不良アドレスデータを夫々対応する書き込みラッチ回路にラッチした後に、不揮発性半導体メモリセルアレイにおける対応するメモリセルに一度に書き込むために、ディスターブの発生を抑制することが可能になるのである。
【００１３】
以下、図１１に示す不良アドレス設定回路の動作について説明する。この場合には、最初各メモリセルＭ0〜Ｍ2は閾値の高い状態にして消去しておく。消去の手法としては、共通ソースおよびメモリセルＭが形成されている基板に電圧Ｖns(例えば−８Ｖ)を印加し、各ビット線ＢＬをオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。こうして、チャネル層から電子をフローティングゲートに注入して閾値を４Ｖ以上に上昇させることによって行う。
【００１４】
次に、不良アドレスデータを、以下のようにして不揮発性半導体メモリセルアレイ２７に書き込む。最初に、書き込みラッチ回路２６の夫々のラッチに不良アドレスデータをトランスファーする。先ず、データ線２１のレベルが“Ｈ"になり、信号bitsel0のレベルが“Ｈ"になってカラムデコーダ２２のトランジスタ２３がオンし、書き込みラッチ回路２６のラッチ0にレベル“Ｈ"がラッチされる。次に、データ線２１のレベルが“Ｌ"になり、信号bitsel1のレベルが“Ｈ"になってトランジスタ２４がオンして、書き込みラッチ回路２６のラッチ1にレベル“Ｌ"がラッチされる。次に、同様にして、データ線２１のレベルが“Ｈ"になると、信号bitsel2のレベルが“Ｈ"になってトランジスタ２５がオンし、書き込みラッチ回路２６のラッチ2にレベル“Ｈ"がラッチされる。
【００１５】
次に、不揮発性半導体メモリセルアレイ２７のワード線ＷＬの電圧がＶnn(例えば−８Ｖ)になり、書き込みラッチ回路２６の信号hhprgの電圧がＶpg(例えば５Ｖ)になり、信号rdpgenがＶpps(例えば７Ｖ)になると、ラッチ0及びラッチ2にはレベル“Ｈ"がラッチされているので、ビット線ＢＬ0,ＢＬ2には５Ｖの電圧が印加される。それによって、メモリセルＭ0,Ｍ2のドレインサイドでＦＮトンネル現象が発生し、電子がドレインサイドに引き抜かれて閾値電圧が１.５Ｖ以下に低下する。これに対して、ラッチ1にはレベル“Ｌ"がラッチされているので、ビット線ＢＬ1には０Ｖの電圧が印加される。それによって、メモリセルＭ1の閾値電圧は４Ｖ以上に保たれる。
【００１６】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。電源電圧Ｖcc(例えば３Ｖ)が立ち上がると、不揮発性半導体メモリセルアレイ２７のワード線ＷＬおよび信号rdcamenの電圧が電源電圧Ｖccまで立ち上がる。そうすると、閾値が１.５Ｖ以下に低下しているメモリセルＭ0,Ｍ2がオンし、閾値が４Ｖ以上に保持されているメモリセルＭ1はオフする。したがって、図８に示す不良アドレス設定回路のヒューズの場合と同様に、不良アドレスラッチ回路２８のインバータ２９,３１の入力電圧は、メモリセルＭ0,Ｍ2を介して共通ソース(電圧Ｖss)に引かれる。その結果、インバータ２９,３１の出力、つまりアドレス信号rdadd0,rdadd2のレベルは“Ｈ"にラッチされる。一方、インバータ３０の入力電圧は、メモリセルＭ1がオフ状態であるためレベル“Ｈ"を保つ。その結果、インバータ３０の出力、つまりアドレス信号rdadd1のレベルは“Ｌ"にラッチされる。こうして、不良アドレス「１０１」が設定されるのである。
【００１７】
【発明が解決しようとする課題】
上述したように、電気的書き込み可能な不揮発性半導体メモリに不良アドレスを記憶した場合には、ヒューズを用いた場合よりもレイアウト面積を縮小化することが可能である。
【００１８】
しかしながら、上記従来のＦＮ−ＦＮタイプのフラッシュメモリにおいて不揮発性半導体メモリセルアレイに不良アドレスを記憶する場合には、不良アドレス設定回路の構成は、不良アドレスラッチ回路２８,不揮発性半導体メモリセルアレイ２７,書き込みラッチ回路２６およびカラムデコーダ２２から構成されている。このように、ＦＮ−ＦＮタイプのフラッシュメモリを用いる場合には、書き込み時のゲートディスターブの関係から、各メモリセルＭ毎のラッチ0〜ラッチ2を有する書き込みラッチ回路２６を設ける必要がある。したがって、チャネルホットエレクトロンタイプのフラッシュメモリの場合よりも上記書き込みラッチ回路２６分だけレイアウト面積が増加するという問題がある。
【００１９】
そこで、この発明の目的は、不良アドレス書き込み用のレイアウト面積の増加を抑制することができるＦＮ−ＦＮタイプの不揮発性半導体メモリ装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と,電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して,上記メイン記憶回路に不良列線・不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線・正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に,上記不良列線・不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、上記不良アドレス記憶回路に上記アドレスデータを書き込む際には,データ線から入力された上記アドレスデータを一旦ラッチする一方,実際にデバイスとして動作させる際には,電源電圧立ち上げ時に,上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、上記ラッチ回路は２つのインバータを単位として構成されており、上記ラッチ回路の各単位にラッチされたデータをリセットするリセット回路を備え、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源を一時的にカットする電源カット手段を備えたことを特徴としている。
【００２１】
上記構成によれば、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成された不良アドレス記憶回路に不良アドレスデータが書き込まれる場合には、ラッチ回路に、データ線から入力されたアドレスデータが一旦ラッチされる。一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記ラッチ回路に、上記不良アドレス記憶回路に書き込まれているアドレスデータがラッチされる。こうして、上記ラッチ回路を所謂書き込みラッチ回路と不良アドレスラッチ回路として機能させることによって、従来の書き込みラッチ回路が削除されて不良アドレス設定回路のレイアウト面積が縮小される。
【００２２】
さらに、上記ラッチ回路は、２つのインバータを単位とする簡単な構成によって実現される。そして、上記不良アドレス記憶回路に対する不良アドレスデータ書き込み時に上記ラッチ回路にラッチされた不良アドレスデータはリセット回路によってリセットされるため、電源電圧立ち上げ時には、不良アドレス記憶回路に書き込まれている不良アドレスデータが上記ラッチ回路に支承なくラッチされる。
【００２３】
さらに、電源電圧立ち上げ時に上記ラッチ回路に不良アドレスデータをラッチする際に、上記不良アドレス記憶回路の各列線をプリチャージした後に、電源カット手段によって、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源が一時的にカットされる。こうすることによって、上記各列線はフローティング状態の“Ｈ"レベルで固定される。したがって、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低いためにオン時に上記プリチャージされた列線の電荷を引くことができない場合でも、時間の経過と共に該等する列線の電圧レベルは確実に“Ｌ"になる。以後、上記電源カット手段の動作を停止させて上記一方のインバータへ電源を供給することによって、不良アドレスデータが確実に上記ラッチ回路にラッチされる。
【００２４】
また、請求項２に係る発明は、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と , 電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して , 上記メイン記憶回路に不良列線・不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線・正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に , 上記不良列線・不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、上記不良アドレス記憶回路に上記アドレスデータを書き込む際には , データ線から入力された上記アドレスデータを一旦ラッチする一方 , 実際にデバイスとして動作させる際には , 電源電圧立ち上げ時に , 上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、上記メイン記憶回路・冗長記憶回路および不良アドレス記憶回路は,列線を互いに隣接する上記メモリセルで共用する仮想接地型メモリセルアレイであり、上記不良アドレス記憶回路における上記メモリセル列には,閾値電圧が所定値以上に高い消去状態を保ったセルが一つ置きに配置されており、上記不良アドレス記憶回路に上記不良アドレスデータを書き込む際に,上記メモリセル列における上記消去状態を保ったセル以外のセルに上記アドレスデータを書き込む不良アドレスデータ書き込み手段を備えたことを特徴としている。
【００２５】
上記構成によれば、上記不良アドレス記憶回路が仮想接地型メモリセルアレイである不良アドレス設定回路において、上記ラッチ回路を書き込みラッチ回路と不良アドレスラッチ回路として機能させることによって従来の書き込みラッチ回路が削除され、上記不良アドレス設定回路のレイアウト面積が縮小される。その際に、上記不良アドレス記憶回路の上記メモリセル列には消去状態セルが一つ置きに配置されており、不良アドレスデータ書き込み手段による不良アドレスデータ書き込み時には、上記消去状態セル以外のセルに書き込むようにしている。したがって、上記不良アドレス記憶回路における消去状態セル以外のセルに書き込まれた不良アドレスデータによる隣接するデータ書き込みセルへの影響が、両データ書き込みセル間の消去セルの高い閾値電圧によって阻止される。こうして、上記不良アドレス設定回路に不良アドレスデータが正確に書き込まれる。
【００２６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、第１実施の形態の不揮発性半導体メモリ装置に搭載された不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ４１,ラッチ回路４２,カラムデコータ４３およびリセット回路４４から概略構成される。尚、本実施の形態における不揮発性半導体メモリ装置は、ＦＮ−ＦＮタイプのフラッシュメモリである。
【００２７】
本実施の形態における不良アドレス設定回路の特徴は、図１１に示す不良アドレス設定回路における書き込みラッチ回路の機能と不良アドレスラッチ回路の機能とを１つのラッチ回路４２に持たせた点である。尚、ラッチ回路４２を構成する個々のラッチ0,…は、不揮発性半導体メモリセルアレイ４１を構成する個々のメモリセルＭ0,…に対応して設けられている。さらに、リセット回路４４を構成する個々のトランジスタは、ラッチ回路４２を構成する個々のラッチ0,…に対応して設けられている。
【００２８】
以下、上記構成を有する不良アドレス設定回路の動作について説明する。本実施の形態においては、上記不揮発性半導体メモリセルアレイ４１を構成する個々の、メモリセルＭ0,Ｍ1,Ｍ2,…の閾値は、最初０.５Ｖ付近に在るため、この閾値を高い状態にするためにメモリセルＭを消去する。消去の手法としては、共通ソースおよびメモリセルＭが形成されている基板に電圧Ｖns(例えば−８Ｖ)を印加し、各ビット線ＢＬをオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。こうして、チャネル層から電子をフローティングゲートに注入して閾値を４Ｖ以上に上昇させることによって行う。
【００２９】
次に、不良アドレスデータを、以下のようにして不揮発性半導体メモリセルアレイ４１に書き込む。最初に、上記ラッチ回路４２に不良アドレスデータを以下のようにしてトランスファーする。すなわち、データ線４５のレベルが“Ｌ"になり、信号bitsel0のレベルが“Ｈ"になってカラムデコーダ４３のトランジスタ４６がオンし、上記ラッチ回路４２のラッチ0にレベル“Ｌ"がラッチされる。次に、データ線４５のレベルが“Ｈ"になり、信号bitsel1のレベルが“Ｈ"になってトランジスタ４７がオンし、ラッチ1にレベル“Ｈ"がラッチされる。次に、データ線４５のレベルが“Ｌ"になり、信号bitsel2のレベルが“Ｈ"になってトランジスタ４８がオンし、ラッチ2にレベル“Ｌ"がラッチされる。
【００３０】
次に、不揮発性半導体メモリセルアレイ４１のワード線ＷＬの電圧がＶnn(例えば−８Ｖ)になり、ラッチ回路４２の信号hhprgの電圧がＶpg(例えば５Ｖ)になり、信号rdpgenがＶpps(例えば７Ｖ)になる。そうすると、ラッチ回路４２のラッチ0およびラッチ2にはレベル“Ｌ"がラッチされているので、ビット線ＢＬ0,ＢＬ2には０Ｖの電圧が印加される。それによって、メモリセルＭ0,Ｍ2の閾値電圧は４Ｖ以上に保たれる。一方、ラッチ回路４２のラッチ1にはレベル“Ｈ"がラッチされているので、ビット線ＢＬ1には５Ｖの電圧が印加される。それによって、メモリセルＭ1のドレインサイドでＦＮトンネル現象が発生し、電子がドレインサイドに引き抜かれて閾値電圧が１.５Ｖ以下に低下する。
【００３１】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。先ず、電源電圧Ｖccの立ち上げシーケンスについて説明する。電源電圧立ち上げ時における各信号の電圧変化を図２に示す。時点ｔ0において電源電圧Ｖcc(例えば３Ｖ)がオンすると、不揮発性半導体メモリセルアレイ４１のワード線ＷＬ,信号rdpgenおよびリセット回路４４の信号resetが立ち上がり、時点ｔ1において電源電圧Ｖcc,ワード線ＷＬ,信号rdpgenおよび信号resetの電圧が３Ｖになる。こうして、信号resetの電圧が電源電圧Ｖccまで立ち上がることによって、各ラッチ0〜ラッチ2のインバータ４９〜５１の入力側が接地電位に引かれ、各ビット線ＢＬ0〜ＢＬ2の電位が“Ｈ"になる。こうして、各ビット線ＢＬ0〜ＢＬ2がプリチャージされる。そして、各ビット線ＢＬ0〜ＢＬ2のプリチャージが終了すると、時点ｔ1において信号resetの電圧がレベル“Ｌ(＝０Ｖ)"に戻される。
【００３２】
一方、上記不揮発性半導体メモリセルアレイ４１におけるワード線ＷＬの電圧は電源電圧Ｖccになっているので、閾値が４Ｖ以上に保持されているメモリセルＭ0,Ｍ2はオフする。したがって、ビット線ＢＬ0,ＢＬ2の電圧はレベル“Ｈ"を保持し、この状態がラッチ回路４２のラッチ0およびラッチ2にラッチされる。こうして、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される。これに対して、閾値が１.５Ｖ以下に低下しているメモリセルＭ1はオンする。したがって、ビット線ＢＬ1の電圧は“Ｌ"に低下し、この状態がラッチ回路４２のラッチ1にラッチされる。こうして、アドレス信号rdadd1のレベルは“Ｌ"に設定される。こうして、不良アドレス「１０１」が設定されるのである。
【００３３】
上述したように、本実施の形態においては、不良アドレス設定回路を、不揮発性半導体メモリセルアレイ４１,ラッチ回路４２,カラムデコータ４３およびリセット回路４４で構成する。そして、不良アドレスデータをラッチ回路４２の夫々のラッチ0〜ラッチ2に電圧レベルとしてラッチする。そして、ラッチ回路４２の夫々のラッチ0〜ラッチ2にラッチされた電圧レベルによって、メモリセルＭ0〜Ｍ2の閾値電圧を４Ｖ以上あるいは１.５Ｖ以下に設定する。こうして、不揮発性半導体メモリセルアレイ４１に不良アドレスが書き込まれる。一方、上記不良アドレス設定回路の動作時には、ワード線ＷＬの電圧が電源電圧Ｖccになると各メモリセルＭ0〜Ｍ2の閾値電圧に応じて(つまり、不良アドレスデータに応じて)ビット線ＢＬ0〜ＢＬ2の電圧レベルが設定され、ラッチ回路４２の夫々のラッチ0〜ラッチ2にラッチされる。
【００３４】
このように、本実施の形態においては、上記ラッチ回路４２は、不揮発性半導体メモリセルアレイ４１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、本実施の形態における不揮発性半導体メモリ装置においては、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できるのである。
【００３５】
＜第２実施の形態＞
図３は、第２実施の形態における不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ６１,ラッチ回路６２,カラムデコータ６３およびリセット回路６４から概略構成される。そして、不揮発性半導体メモリセルアレイ６１およびカラムデコータ６３は、第１実施の形態における不揮発性半導体メモリセルアレイ４１およびカラムデコータ４３と同じ構成を有して、同様に動作する。
【００３６】
本実施の形態においては、ラッチ回路６２の各ラッチ0,…を構成する２つのインバータ６６,６９のうち一方のインバータ６５を構成するｐ−ＭＯＳ(金属酸化膜半導体)トランジスタ６６に対する電源の供給を、トランジスタ６７によってオン・オフ可能にしている。さらに、ｎ−ＭＯＳトランジスタ６８を接地している。また、リセット回路６４を構成すると共に、ラッチ回路６２の各ラッチ0,…に対応する各トランジスタ７０によって、各ビット線ＢＬへの電源電圧の供給をオフ・オフするようにしている。
【００３７】
第１実施の形態においては、上記メモリセルＭ0〜Ｍ2の能力が低くてビット線ＢＬ0〜ＢＬ2にチャージされた電荷を引くことができない、あるいは、メモリセルＭ0〜Ｍ2がラッチ回路４２の各ラッチ0,…を反転させるだけの能力が無い等の理由から、レベル“Ｌ"をラッチできない場合がある。本実施の形態における不良アドレス設定回路は、上述の第１実施の形態における問題点を解決するものである。
【００３８】
以下、本不良アドレス設定回路の動作について説明する。本実施の形態においても、先ず上記不揮発性半導体メモリセルアレイ６１を構成する個々のメモリセルＭ0,Ｍ1,Ｍ2,…を消去して閾値を高い状態にする。消去の手法は第１実施の形態と同様であり、各メモリセルＭの閾値を４Ｖ以上にする。
【００３９】
次に、上記ラッチ回路６２の各ラッチに不良アドレスデータ「１０１」をトランスファーする。その場合、ラッチ回路６２における信号rdcamenのレベルを“Ｌ"にして各ラッチのｐ−ＭＯＳトランジスタ６６を電源に接続し、リセット回路６４における信号resetbのレベルを“Ｈ"として、第１実施の形態と同様にして不良アドレスデータをトランスファーする。その結果、ラッチ0およびラッチ2にレベル“Ｌ"がラッチされ、ラッチ1にレベル“Ｈ"がラッチされる。次に、第１実施の形態と同様にして、不揮発性半導体メモリセルアレイ６１に不良アドレスデータを書き込む。その結果、メモリセルＭ0,Ｍ2の閾値電圧は４Ｖ以上に設定される一方、メモリセルＭ1の閾値電圧は１.５Ｖ以下に設定される。
【００４０】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合には、次のように動作する。先ず、電源電圧Ｖccの立ち上げシーケンスについて説明する。電源電圧立ち上げ時における各信号の電圧変化を図４に示す。時点ｔ0において電源電圧Ｖccがオンすると、不揮発性半導体メモリセルアレイ６１のワード線ＷＬ,信号rdpgenおよび信号rdcamenが立ち上がり、時点ｔ1において電源電圧Ｖcc,ワード線ＷＬ,信号rdpgen及び信号rdcamenの電圧が３Ｖになる。この時点まで信号resetbのレベルは“Ｌ"であるために、全ビット線ＢＬのレベルが“Ｈ"にプリチャージされる。そして、時点ｔ1において、信号resetbのレベルは“Ｈ(＝３Ｖ)"になる。このとき、信号rdcamenのレベルは“Ｈ"であるから全ビット線ＢＬには電源からの供給はなく、フローティング状態の“Ｈ"レベルで固定される。
【００４１】
したがって、もし、閾値電圧が１.５Ｖ以下と低いメモリセルＭ1の能力が小さい場合であっても、時間が経てばビット線ＢＬ1の電圧レベルは確実に“Ｌ"になるのである。また、閾値電圧が４Ｖ以上と高いメモリセルＭ0,Ｍ2に接続されたビット線ＢＬ0,ＢＬ2の電圧レベルは“Ｈ"に保たれる。そうした後、時点ｔ2において信号rdcamenのレベルを“Ｌ"にして、ビット線ＢＬ1〜ＢＬ2の電圧レベル(つまり、不良アドレスデータ)をラッチ回路６２に完全にラッチする。これによって、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される一方、アドレス信号rdadd1のレベルは“Ｌ"に設定されて、不良アドレス「１０１」が設定されるのである。
【００４２】
本実施の形態においても、上記ラッチ回路６２は、不揮発性半導体メモリセルアレイ６１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できる。
【００４３】
＜第３実施の形態＞
図５は、第３実施の形態における不良アドレス設定回路の回路図である。本不良アドレス設定回路は、不揮発性半導体メモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３およびリセット回路７４に加えて、ビット線Ｖss印加回路７５有している。そして、ラッチ回路７２,カラムデコータ７３およびリセット回路７４は、第２実施の形態におけるラッチ回路６２,カラムデコータ６３およびリセット回路６４と同じ構成を有して、同様に動作する。
【００４４】
第１実施の形態および第２実施の形態は、共通ソースを有するＮＯＲ型の不揮発性半導体メモリセルアレイに対処したものである。これに対して、本実施の形態は、仮想接地型の不揮発性半導体メモリセルアレイからなるＦＮ−ＦＮタイプのフラッシュメモリの場合の例である。仮想接地型の不揮発性半導体メモリセルアレイ(以下、単にメモリセルアレイと言う)７１は、ソース線とビット線とを共通化することによって、メモリセルアレイ７１の面積の縮小化を図ったものである。
【００４５】
仮想接地型のメモリセルアレイ７１においては、周囲のメモリセルの閾値が低い場合には、隣接するメモリセルへの影響が大きくなるために正確な不良アドレスのラッチができない。そこで、本実施の形態においては、メモリセルアレイ７１を構成するメモリセルＭを交互に消去して、交互に閾値の高いメモリセルＭを設ける。そして、消去していないメモリセルＭに対して不良アドレスの個々のデータを書き込むのである。つまり、２個のメモリセルで１つの不良アドレスデータを保持するのである。図５においては、〇印で囲まれた各メモリセルＭ0,Ｍ2,Ｍ4,…に不良アドレスデータを書き込み、それ以外のメモリセルＭ1,Ｍ3,Ｍ5,…は消去状態にするのである。
【００４６】
上記メモリセルアレイ７１に不良アドレスデータを書き込む場合には、第１実施の形態の場合と同様に、先ず各メモリセルＭの消去を行う。この消去は、ビット線Ｖss印加回路７５の信号hnvssの電圧をＶns(例えば−８Ｖ)にすると共に、信号rdvssのレベルを“Ｈ"にし、メモリセルＭが形成されている基板に電圧Ｖnsを印加し、偶数番目のメモリセルＭ0,Ｍ2,Ｍ4,…をオープン状態にし、ワード線ＷＬに電圧Ｖpp(例えば１０Ｖ)を印加する。これによって、各メモリセルＭのチャネル層から電子がフローティングゲートに注入されて、閾値が４Ｖ以上に高められる。
【００４７】
こうして、各メモリセルＭが消去されると、上記ラッチ回路７２の各ラッチ0,…に不良アドレスデータをトランスファーする。その場合、上記ラッチ回路７２の信号rdcamenのレベルを“Ｌ"にし、リセット回路７４の信号resetbのレベルを“Ｈ"にした後、第１実施の形態と同様にして不良アドレスデータをトランスファーする。次に、メモリセルアレイ７１への書き込みは、図５中〇印で囲まれたメモリセルＭ0,Ｍ2,Ｍ4,…における「ｎ＋」が付記されている側のビット線ＢＬ1,ＢＬ3,ＢＬ5,…に対して、ラッチ回路７２の各ラッチ0,…にラッチされているレベルの電圧を供給することによって行われる。ここで、上記不良アドレスデータは「１０１」であるとすると、ラッチ回路７２のラッチ0およびラッチ2にはレベル“Ｌ"がラッチされている。したがって、トランジスタ７６,７８は、ゲートにレベル“Ｈ"の電圧が印加されてオフし、ビット線ＢＬ1及びＢＬ5の電圧は０Ｖとなる。その結果、上記メモリセルＭ0,Ｍ4の閾値電圧は４Ｖ以上に保たれる。一方、ラッチ1にはレベル“Ｈ"がラッチされている。したがって、トランジスタ７７は、ゲートにレベル“Ｌ"の電圧が印加されてオンする。また、信号rdpgenのレベルは“Ｈ"であるから、ビット線ＢＬ3の電圧は信号hhprgの電圧(５Ｖ)となる。その結果、メモリセルＭ2のドレインサイドでＦＮトンネル現象が発生し、電子がドレイン側に引き抜かれて閾値電圧が１.５Ｖ以下に低下する。
【００４８】
このようにして不良アドレスが設定された不良アドレス設定回路が実際にデバイスとして用いられる場合における電源電圧立ち上げ時の各信号の電圧変化を図６に示す。本実施の形態における電源電圧立ち上げシーケンスは、第２実施の形態における電源電圧立ち上げシーケンスと基本的に同じである。但し、本実施の形態においては、仮想接地型のメモリセルアレイ７１を用いているので共通ソースはない。そこで、時点ｔ0において電源電圧Ｖccがオンすると、ワード線ＷＬ,信号rdtrenおよび信号rdcamenに加えて信号rdvssも立ち上がり、時点ｔ1においてビット線ＢＬ1,ＢＬ3,ＢＬ5,…の電圧が「３Ｖ」になるようにしている。その結果、閾値電圧が低いメモリセルＭ0,Ｍ4はオンし、アドレス信号rdadd0,rdadd2のレベルは“Ｈ"に設定される。一方、閾値電圧が高いメモリセルＭ2はオフし、アドレス信号rdadd1のレベルは“Ｌ"に設定される。こうして、不良アドレス「１０１」が設定されて、ラッチ回路７２にラッチされるのである。
【００４９】
本実施の形態においても、上記ラッチ回路７２は、仮想接地型の不揮発性半導体メモリセルアレイ７１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できるのである。
【００５０】
＜第４実施の形態＞
図７は、第４実施の形態における不良アドレス設定回路の回路図である。本実施の形態における不良アドレス設定回路も、第３実施の形態と同様に、仮想接地型の不揮発性半導体メモリセルアレイからなるＦＮ−ＦＮタイプのフラッシュメモリの不良アドレス設定回路である。本不良アドレス設定回路は、仮想接地型の不揮発性半導体メモリセルアレイ(以下、単にメモリセルアレイと言う)８１,ラッチ回路８２,カラムデコータ８３,リセット回路８４およびビット線Ｖss印加回路８５を有している。
【００５１】
第３実施の形態においては、上記ラッチ回路７２にラッチされた不良アドレスデータ(つまり、ビット線ＢＬ0,ＢＬ2,ＢＬ4の電圧レベル)は、信号rdtrenをゲート信号とする閾値電圧Ｖthのｎ-ＭＯＳトランジスタを介して、上記アドレス信号rdadd0〜rdadd2として出力されている。したがって、アドレス信号rdadd0〜rdadd2の“Ｈ"レベルの電圧は、上記ｎ-ＭＯＳトランジスタのゲート信号rdtrenの電圧３Ｖから閾値電圧Ｖthを引いた(３Ｖ−Ｖth)となる。したがって、出力されたアドレス信号rdadd0〜rdadd2をインバータ(図示せず)で受けた場合、このインバータを構成するｐ-ＭＯＳトランジスタ(通常、閾値電圧＝−３Ｖ)を完全にオフさせることができず、直流パスが生ずることになる。その結果、上記インバータの部分で消費電流が多くなる可能性がある。
【００５２】
このことを解決する方法の１つとして、信号rdtrenのレベル“Ｈ"時の電圧を５Ｖ以上にすることが考えられる。しかしながら、セットアップ時に信号rdtrenの電圧を５Ｖ以上にすることは容易ではない。そこで、本実施の形態では、第３実施の形態におけるメモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３,リセット回路７４およびビット線Ｖss印加回路７５の配置を換えることによって、上述の問題を解決している。
【００５３】
すなわち、第３実施の形態においては、ラッチ回路７２およびリセット回路７４をメモリセルアレイ７１のカラムデコーダ７３側(つまり、図５における下側)に配置している。したがって、ラッチ回路７２にラッチされた不良アドレスデータは、必然的に、リセット回路７４とメモリセルアレイ７１との間に設けられる上記ｎ-ＭＯＳトランジスタを通過してアドレス信号rdadd0〜rdadd2として出力されることになる。これに対して、本実施の形態においては、ラッチ回路８２およびリセット回路８４を、メモリセルアレイ８１に対してカラムデコーダ８３とは反対側(つまり、図７における上側)に配置している。したがって、ラッチ回路８２にラッチされた不良アドレスデータは、上記リセット回路８４とメモリセルアレイ８１との間に設けられる上記ｎ-ＭＯＳトランジスタを通過することなくアドレス信号rdadd0〜rdadd2として出力されることになる。
【００５４】
上述のように、本実施の形態の不良アドレス設定回路におけるメモリセルアレイ８１,ラッチ回路８２,カラムデコータ８３,リセット回路８４およびビット線Ｖss印加回路８５は、第３実施の形態におけるメモリセルアレイ７１,ラッチ回路７２,カラムデコータ７３,リセット回路７４およびビット線Ｖss印加回路７５とは配置が異なるものの構成は全く同じである。したがって、本実施の形態の不良アドレス設定回路による不良アドレスデータのラッチ回路８２へのトランスファー動作およびメモリセルアレイ８１への書き込み動作は第３実施の形態におけるトランスファー動作および書き込み動作と同じである。また、本実施の形態における電源電圧立ち上げ時の不良アドレスラッチシーケンスも、図６に示す第３実施の形態における不良アドレスラッチシーケンスと同じである。
【００５５】
尚、本実施の形態においても、上記電源電圧立ち上げ時の不良アドレスラッチの際に、レベル“Ｈ"をラッチするラッチ回路８２中のラッチ0およびラッチ2には、ビット線ＢＬ0,ＢＬ4上のｎ-ＭＯＳトランジスタ８６,８７を通って(３Ｖ−Ｖth)の電圧が供給される。ところが、ラッチ0およびラッチ2は、(３Ｖ−Ｖth)の“Ｈ"信号と“Ｌ"レベルの信号rdcamenとに基づいて電圧３Ｖ(＝hhprg)をラッチする。したがって、本実施の形態の場合には、アドレス信号rdadd0,rdadd2として３Ｖの“Ｈ"信号を出力できるのである。
【００５６】
尚、言うまでもないが、本実施の形態においても、上記ラッチ回路８２は、仮想接地型の不揮発性半導体メモリセルアレ８１に不良アドレスを書き込む際には書き込みラッチ回路として機能する一方、動作時には不良アドレスラッチ回路として機能する。したがって、図１１に示す従来のＦＮ−ＦＮタイプのフラッシュメモリにおける不良アドレス設定回路に比して、不良アドレス設定回路のレイアウト面積を縮小化できる。
【００５７】
【発明の効果】
以上より明らかなように、請求項１に係る発明の不揮発性半導体メモリ装置は冗長機能を有し、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成された不良アドレス記憶回路に不良アドレスデータを書き込む際には、データ線から入力されたアドレスデータをラッチ回路に一旦ラッチする一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記不良アドレス記憶回路に書き込まれているアドレスデータを上記ラッチ回路にラッチするので、上記ラッチ回路を従来の書き込みラッチ回路と不良アドレスラッチ回路として機能させることができる。したがって、従来の書き込みラッチ回路を削除することができ、不良アドレス設定回路のレイアウト面積を上記書き込みラッチ回路分だけ縮小化できる。すなわち、この発明によれば、冗長機能を有する不揮発性半導体メモリ装置の高集積化を容易にでき、コスト競争力を高めることができる。
【００５８】
さらに、上記ラッチ回路は２つのインバータを単位として構成したので、上記ラッチ回路を簡単な構成で実現できる。さらに、上記ラッチ回路の各単位にラッチされたデータをリセットするリセット回路を備えたので、上記不良アドレス記憶回路に対する不良アドレスデータ書き込み時に上記ラッチ回路にラッチされた不良アドレスデータを上記リセット回路によってリセットできる。したがって、電源電圧の立ち上げ時には、上記不良アドレス記憶回路に書き込まれている不良アドレスデータを上記ラッチ回路に支承なくラッチできる。
【００５９】
さらに、上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源を、電源カット手段によって一時的にカットするので、電源電圧立ち上げ時に上記ラッチ回路に不良アドレスデータをラッチする際に、上記不良アドレス記憶回路の各列線をプリチャージした後に、電源カット手段によって上記ラッチ回路のインバータへの電源供給を一時的にカットすることができる。したがって、その場合、上記各列線はフローティング状態の“Ｈ"レベルで固定されることなり、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低いためにオン時に上記プリチャージされた列線の電荷を引くことができない場合でも、時間の経過と共に該等する列線の電圧レベルを確実に“Ｌ"にできる。すなわち、この発明によれば、上記不良アドレス設定回路を構成する浮遊ゲート電界効果トランジスタの能力が低い場合でも、不良アドレスデータを正確にラッチできる。
【００６０】
また、請求項２に係る発明の不揮発性半導体メモリ装置における上記メイン記憶回路,冗長記憶回路および不良アドレス記憶回路は仮想接地型メモリセルアレイであり、上記不良アドレス記憶回路における上記メモリセル列には閾値電圧が所定値以上に高い消去セルを一つ置きに配置しており、上記不良アドレス記憶回路に上記不良アドレスデータを書き込む際には、不良アドレスデータ書き込み手段によって上記メモリセル列における消去状態セル以外のセルに上記アドレスデータを書き込むので、仮想接地型メモリセルアレイを不良アドレス設定回路として使用する場合において、上記消去状態以外のセルに書き込まれた不良アドレスデータによる隣接するデータ書き込みセルへの影響を、上記両非消去セル間の消去セルの高い閾値電圧によって阻止できる。したがって、上記不良アドレス設定回路に不良アドレスデータを正確に書き込むことができる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体メモリ装置に搭載された不良アドレス設定回路の回路図である。
【図２】図１に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図３】図１とは異なる不良アドレス設定回路の回路図である。
【図４】図３に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図５】図１および図３とは異なる不良アドレス設定回路の回路図である。
【図６】図５に示す不良アドレス設定回路における電源電圧立ち上げ時における各信号の電圧変化を示す図である。
【図７】図１,図３および図５とは異なる不良アドレス設定回路の回路図である。
【図８】従来のヒューズを用いた不良アドレス設定回路の回路図である。
【図９】チャネルホットエレクトロンタイプの不揮発性半導体メモリセルを用いた従来の不良アドレス設定回路の回路図である。
【図１０】チャネルホットエレクトロンタイプの不揮発性半導体メモリセルにおける書き込み条件を示す図である。
【図１１】ＦＮ−ＦＮタイプの不揮発性半導体メモリセルを用いた従来の不良アドレス設定回路の回路図である。
【図１２】ＦＮ−ＦＮタイプの不揮発性半導体メモリセルにおける書き込み条件を示す図である。
【符号の説明】
４１,６１,７１,８１…不揮発性半導体メモリアレイ、
４２,６２,７２,８２…ラッチ回路、
４３,６３,７３,８３…カラムデコーダ、
４４,６４,７４,８４…リセット回路、
４５…データ線、
７５,８５…ビット線Ｖss印加回路。
Claims (2)
- 電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して、上記メイン記憶回路に不良列線,不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線,正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、
電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に、上記不良列線,不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、
上記不良アドレス記憶回路に上記アドレスデータを書き込む際には、データ線から入力された上記アドレスデータを一旦ラッチする一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、
上記ラッチ回路は、２つのインバータを単位として構成されており、
上記ラッチ回路の各単位にラッチされたデータをリセットするリセット回路を備え、
上記ラッチ回路の各単位を構成する２つのインバータの一方を構成するｐ型トランジスタへの電源を一時的にカットする電源カット手段を備えた
ことを特徴とする不揮発性半導体メモリ装置。 - 電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列されたメイン記憶回路と、電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルがマトリックス状に配列された冗長記憶回路を有して、上記メイン記憶回路に不良列線 , 不良行線または不良メモリセルが存在する場合には上記冗長記憶回路中の正常列線 , 正常行線または正常メモリセルで置換する冗長機能を有する不揮発性半導体メモリ装置において、
電気的に書き込み消去が可能な浮遊ゲート電界効果トランジスタで成るメモリセルが配列されて構成されると共に、上記不良列線 , 不良行線または不良メモリセルのアドレスデータが書き込まれる不良アドレス記憶回路と、
上記不良アドレス記憶回路に上記アドレスデータを書き込む際には、データ線から入力された上記アドレスデータを一旦ラッチする一方、実際にデバイスとして動作させる際には、電源電圧立ち上げ時に、上記不良アドレス記憶回路に書き込まれているアドレスデータをラッチするラッチ回路を備え、
上記メイン記憶回路 , 冗長記憶回路および不良アドレス記憶回路は、列線を互いに隣接する上記メモリセルで共用する仮想接地型メモリセルアレイであり、
上記不良アドレス記憶回路における上記メモリセル列には、閾値電圧が所定値以上に高い消去状態を保ったセルが一つ置きに配置されており、
上記不良アドレス記憶回路に上記アドレスデータを書き込む際に、上記メモリセル列における上記消去状態を保ったセル以外のセルに上記アドレスデータを書き込む不良アドレスデータ書き込み手段を備えた
ことを特徴とする不揮発性半導体メモリ装置。
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