JP2785936B2 - 冗長回路のテスト方法 - Google Patents
冗長回路のテスト方法Info
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- JP2785936B2 JP2785936B2 JP63090519A JP9051988A JP2785936B2 JP 2785936 B2 JP2785936 B2 JP 2785936B2 JP 63090519 A JP63090519 A JP 63090519A JP 9051988 A JP9051988 A JP 9051988A JP 2785936 B2 JP2785936 B2 JP 2785936B2
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- switching element
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- redundant
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置のテスト方法に関し、特に冗
長性を有する半導体記憶装置に搭載される冗長回路のテ
スト方法に関する。
長性を有する半導体記憶装置に搭載される冗長回路のテ
スト方法に関する。
半導体記憶装置については、近年、微細化による大容
量化が進み、それに伴って、メモリセルの欠陥による製
品自体の良品率低下が大きな問題となって来ている。こ
のような不良のメモリセルを救済し、良品率を向上させ
るためにいくつかの方法が考えられる。その１つが冗長
セルを設けて不良セルと置き換えるという方式である。
さらに、どの部分を冗長セルと置き換えるか、あるいは
冗長セルを使用するか否か、という情報を記憶させる切
換え手段として、ヒューズ素子を用いている。このヒュ
ーズ素子には、多結晶シリコンヒューズ（レーザー切
断、大電流による溶断など）を使用するのが一般的であ
るが、最近では、不揮発性メモリセルを採用したものも
現われ始めている。特に半導体記憶装置自体が不揮発性
メモリの場合には、拡散工程数を増加させることなしに
不揮発性メモリセルを用いたヒューズ素子を構成できる
ため、これから使用が増加すると予想される。
量化が進み、それに伴って、メモリセルの欠陥による製
品自体の良品率低下が大きな問題となって来ている。こ
のような不良のメモリセルを救済し、良品率を向上させ
るためにいくつかの方法が考えられる。その１つが冗長
セルを設けて不良セルと置き換えるという方式である。
さらに、どの部分を冗長セルと置き換えるか、あるいは
冗長セルを使用するか否か、という情報を記憶させる切
換え手段として、ヒューズ素子を用いている。このヒュ
ーズ素子には、多結晶シリコンヒューズ（レーザー切
断、大電流による溶断など）を使用するのが一般的であ
るが、最近では、不揮発性メモリセルを採用したものも
現われ始めている。特に半導体記憶装置自体が不揮発性
メモリの場合には、拡散工程数を増加させることなしに
不揮発性メモリセルを用いたヒューズ素子を構成できる
ため、これから使用が増加すると予想される。
従来、この種の冗長回路は、特公昭60−51200号，特
公昭62−40797号で述べられているように、消去されな
いための手段を具備した不揮発性メモリセル（以降、UP
ROMセルと称する）を切換え素子として用いる。第３図
はこの種の冗長回路における従来例の切換え素子部分の
ブロック図である。M1，M2は制御トランジスタ，MLは負
荷トランジスタ,INVはインバータ，TUは上述のUPROMセ
ルを用いた切換え素子、２は切換え素子制御回路で、
C1，C2，C3はそれぞれM1，M2，TUのゲートを制御する信
号である。また、VDDは電源電圧、VPは書込み電圧（高
電圧）、Ｏは冗長回路の出力であり、この信号の組み合
わせによって、不良セル領域を冗長セルと切り換える。
第６図にこの従来例における制御信号を示す。ただし、
M1，M2はＮチャネル型とする。素子の切換え時には、切
換え素子TUのゲート、ドレインに高電圧を印加して、書
込みを行なう。通常使用時には、TUのゲートにVDDを印
加し、MLの抵抗を大きく設定するこによって、冗長回路
の出力ＯはTUが書込み済の場合にＬ、未書込みの場合に
Ｈとなる。
公昭62−40797号で述べられているように、消去されな
いための手段を具備した不揮発性メモリセル（以降、UP
ROMセルと称する）を切換え素子として用いる。第３図
はこの種の冗長回路における従来例の切換え素子部分の
ブロック図である。M1，M2は制御トランジスタ，MLは負
荷トランジスタ,INVはインバータ，TUは上述のUPROMセ
ルを用いた切換え素子、２は切換え素子制御回路で、
C1，C2，C3はそれぞれM1，M2，TUのゲートを制御する信
号である。また、VDDは電源電圧、VPは書込み電圧（高
電圧）、Ｏは冗長回路の出力であり、この信号の組み合
わせによって、不良セル領域を冗長セルと切り換える。
第６図にこの従来例における制御信号を示す。ただし、
M1，M2はＮチャネル型とする。素子の切換え時には、切
換え素子TUのゲート、ドレインに高電圧を印加して、書
込みを行なう。通常使用時には、TUのゲートにVDDを印
加し、MLの抵抗を大きく設定するこによって、冗長回路
の出力ＯはTUが書込み済の場合にＬ、未書込みの場合に
Ｈとなる。
ところで不揮発性メモリセル自体も微細化が進み、そ
れにつれてその信頼性が問題になるようなところまで来
つつある。しかしながら製品の信頼性は過去のものより
劣るようになってはならないという要求も強いため、製
品開発において、十分な信頼性が得られるよう常に留意
すべきである。ここで、問題にすべき点は、セルの微細
化に伴って、書込み状態のまま（フローティングゲート
に電子を蓄積させたまま）高温を加えると、電子が抜
け、かつその後のセルの信頼性が劣化するということで
ある。そして、不揮発性メモリの場合、組立工程におい
てチップに高温が加えられる（特にガラスパッケージの
場合）ため、ウェハー検査において書込みを行なったま
ま、消去せずに組立てを行なうと、書込んだままのメモ
リセルは信頼性が良くないという結果となる。
れにつれてその信頼性が問題になるようなところまで来
つつある。しかしながら製品の信頼性は過去のものより
劣るようになってはならないという要求も強いため、製
品開発において、十分な信頼性が得られるよう常に留意
すべきである。ここで、問題にすべき点は、セルの微細
化に伴って、書込み状態のまま（フローティングゲート
に電子を蓄積させたまま）高温を加えると、電子が抜
け、かつその後のセルの信頼性が劣化するということで
ある。そして、不揮発性メモリの場合、組立工程におい
てチップに高温が加えられる（特にガラスパッケージの
場合）ため、ウェハー検査において書込みを行なったま
ま、消去せずに組立てを行なうと、書込んだままのメモ
リセルは信頼性が良くないという結果となる。
そして、上述した従来の、UPROMセルを切換え素子と
して用いた冗長回路は、消去されないための手段（例え
ば紫外線消去型PROMの場合アルミなどの金属によって、
紫外線をしゃへいする）を具備しているため、一度書込
みを行なうと再び消去できず、かつ上で述べたように、
ウェハー検査において切換え素子に書込みを行なったま
まで組立てを行なう場合、切換え素子の信頼性が劣化し
てしまうという欠点がある。すなわち、切換え素子に高
信頼性を要求するならば、切換え素子への書込みは組立
て工程以降、すなわち製品検査時まで行なえないという
ことである。このことは、ウェハー検査時に、冗長性に
よる救済を考慮した十分な試験ができないことを意味す
る。さらに、冗長セルと不良セルの切換えによって製品
として良品となるか否かの判断も十分にできないため、
組立て後の製品検査での歩留りを悪化させる可能性があ
る。
して用いた冗長回路は、消去されないための手段（例え
ば紫外線消去型PROMの場合アルミなどの金属によって、
紫外線をしゃへいする）を具備しているため、一度書込
みを行なうと再び消去できず、かつ上で述べたように、
ウェハー検査において切換え素子に書込みを行なったま
まで組立てを行なう場合、切換え素子の信頼性が劣化し
てしまうという欠点がある。すなわち、切換え素子に高
信頼性を要求するならば、切換え素子への書込みは組立
て工程以降、すなわち製品検査時まで行なえないという
ことである。このことは、ウェハー検査時に、冗長性に
よる救済を考慮した十分な試験ができないことを意味す
る。さらに、冗長セルと不良セルの切換えによって製品
として良品となるか否かの判断も十分にできないため、
組立て後の製品検査での歩留りを悪化させる可能性があ
る。
上述した従来の冗長回路に対し、本発明は実際の状態
（すなわち製品検査で切換えを行ない、通常動作におい
て冗長性の情報を記憶する）では、UPROMセルの切換え
素子を用いて、冗長セル領域と不良セル領域の置き換え
を行ない、ウェハー検査時には、テストモードに設定す
ることによって別の切換え素子を使用し、切換えや冗長
性の記憶を行なうという相違点を有する。さらに、この
別の切換え素子は何らかの方法によって、切換え前の状
態に復帰することが可能であることが条件である。
（すなわち製品検査で切換えを行ない、通常動作におい
て冗長性の情報を記憶する）では、UPROMセルの切換え
素子を用いて、冗長セル領域と不良セル領域の置き換え
を行ない、ウェハー検査時には、テストモードに設定す
ることによって別の切換え素子を使用し、切換えや冗長
性の記憶を行なうという相違点を有する。さらに、この
別の切換え素子は何らかの方法によって、切換え前の状
態に復帰することが可能であることが条件である。
本発明の冗長回路のテスト方法は、電源と冗長回路出
力間にソース・ドレインを接続した紫外線を遮断する手
段を備えた紫外線消去型不揮発性トランジスタと、前記
紫外線消去不揮発性トランジスタのゲートに接続され、
データの書込みおよび導通・非導通の制御を行う手段
と、前記電源と前記冗長回路出力間に前記紫外線消去型
不揮発性トランジスタと並列に接続されたスイッチ手段
とを有する冗長回路のテスト方法であって、パッケージ
組立工程前にのみ、テスト信号を受けた前記制御手段に
よって前記スイッチ手段を導通とし、前記冗長回路出力
によって冗長救済品の試験を行うステップと、パッケー
ジ組立工程後に、前記試験の結果に応じて前記紫外線消
去不揮発性トランジスタを前記制御手段によって導通ま
たは非導通とするステップとを備えることを特徴とす
る。
力間にソース・ドレインを接続した紫外線を遮断する手
段を備えた紫外線消去型不揮発性トランジスタと、前記
紫外線消去不揮発性トランジスタのゲートに接続され、
データの書込みおよび導通・非導通の制御を行う手段
と、前記電源と前記冗長回路出力間に前記紫外線消去型
不揮発性トランジスタと並列に接続されたスイッチ手段
とを有する冗長回路のテスト方法であって、パッケージ
組立工程前にのみ、テスト信号を受けた前記制御手段に
よって前記スイッチ手段を導通とし、前記冗長回路出力
によって冗長救済品の試験を行うステップと、パッケー
ジ組立工程後に、前記試験の結果に応じて前記紫外線消
去不揮発性トランジスタを前記制御手段によって導通ま
たは非導通とするステップとを備えることを特徴とす
る。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例として、第２の切換え素子に消去
可能なPROMを用いた場合の冗長回路のブロック図であ
る。１はテストモード設定回路、２は切換え素子制御回
路、M1，M2は制御トランジスタ、MLは負荷トランジス
タ、INVはインバータ、TUはUPROMセル切換え素子、TEは
消去可能なPROMを用いた切換え素子、ITはテスト端子、
Ａは１のテストモード設定回路の出力、C1，C2，C3，C4
はそれぞれM1，M2，TU，TEのゲートを制御する信号であ
る。またVDDは電源電圧、VPは書込み電圧（高電圧）、
Ｏは冗長回路の出力である。このうち、2,M1，M2，ML，
TU,INV,C1，C2，C3,O,VDD，VPは従来例である第３図と
同じものである。
図は本発明の一実施例として、第２の切換え素子に消去
可能なPROMを用いた場合の冗長回路のブロック図であ
る。１はテストモード設定回路、２は切換え素子制御回
路、M1，M2は制御トランジスタ、MLは負荷トランジス
タ、INVはインバータ、TUはUPROMセル切換え素子、TEは
消去可能なPROMを用いた切換え素子、ITはテスト端子、
Ａは１のテストモード設定回路の出力、C1，C2，C3，C4
はそれぞれM1，M2，TU，TEのゲートを制御する信号であ
る。またVDDは電源電圧、VPは書込み電圧（高電圧）、
Ｏは冗長回路の出力である。このうち、2,M1，M2，ML，
TU,INV,C1，C2，C3,O,VDD，VPは従来例である第３図と
同じものである。
第４図に第１図における制御信号を示す。ただし、
M1，M2はＮチャネル型とする。製品検査時における素子
の切換えは通常時でのヒューズ素子切換えの項のように
電圧を印加して、UPROMセル切換え素子TUの書込みを行
なう。その後は通常時での通常使用の項の電圧制御によ
ってTUを選択、TEを非選択にすることで、TUが切換え素
子としての機能を果たすようにする。ウェハー検査時に
は、テスト端子ITにテストモードに入るような入力電圧
を印加し、出力Ａをアクティブにすることで、切換え素
子として、消去可能なPROM TEを用いた切換え素子が選
択されるようになる。このテストモードにおいて切換え
を行なった場合、書込みが行なわれるのはTEのみであ
る。さらに切換え後、ウェハー状態での検査を行なう場
合も、このテストモードに設定すれば、TEが選択、TUが
非選択となり、TEが切換え素子として働く。そして、こ
の場合、ウェハー検査終了後、消去を行なうことによっ
て、切換え素子に記憶された内容は消えてもとの状態に
戻る。とぢらの切換え素子を使用する場合も従来例と同
じく、冗長回路の出力Ｏは、書込み済みの場合にＬ、未
書込みの場合にＨとなる。
M1，M2はＮチャネル型とする。製品検査時における素子
の切換えは通常時でのヒューズ素子切換えの項のように
電圧を印加して、UPROMセル切換え素子TUの書込みを行
なう。その後は通常時での通常使用の項の電圧制御によ
ってTUを選択、TEを非選択にすることで、TUが切換え素
子としての機能を果たすようにする。ウェハー検査時に
は、テスト端子ITにテストモードに入るような入力電圧
を印加し、出力Ａをアクティブにすることで、切換え素
子として、消去可能なPROM TEを用いた切換え素子が選
択されるようになる。このテストモードにおいて切換え
を行なった場合、書込みが行なわれるのはTEのみであ
る。さらに切換え後、ウェハー状態での検査を行なう場
合も、このテストモードに設定すれば、TEが選択、TUが
非選択となり、TEが切換え素子として働く。そして、こ
の場合、ウェハー検査終了後、消去を行なうことによっ
て、切換え素子に記憶された内容は消えてもとの状態に
戻る。とぢらの切換え素子を使用する場合も従来例と同
じく、冗長回路の出力Ｏは、書込み済みの場合にＬ、未
書込みの場合にＨとなる。
第２図は本発明の実施例２として、第２の切換え素子
にラッチ回路とその出力を受ける通常MOSトランジスタ
を用いた場合の冗長回路のブロック図である。第１図と
異なる点はTEが通常のMOSトランジスタTMに置き換えら
れ、さらに出力がＢ、入力がC4（Ｓ）（セット信号）、
C4（Ｒ）（リセット信号）の２つであるラッチ回路３が
付加されている点である。出力ＢはMOSトランジスタTM
のゲートを制御する。
にラッチ回路とその出力を受ける通常MOSトランジスタ
を用いた場合の冗長回路のブロック図である。第１図と
異なる点はTEが通常のMOSトランジスタTMに置き換えら
れ、さらに出力がＢ、入力がC4（Ｓ）（セット信号）、
C4（Ｒ）（リセット信号）の２つであるラッチ回路３が
付加されている点である。出力ＢはMOSトランジスタTM
のゲートを制御する。
第５図に第２図における制御信号を示す。通常時につ
いては、上述の実施例と同様であり、TUを切換え素子と
して使用し、TMを非選択にするようにラッチ回路３をリ
セット状態に保つ。テストモード時で、切換えの場合は
C4（Ｓ）にセット信号を出力され、データがラッチ回路
３に記憶される。その後テストモードに入れたまま、ウ
ェハー状態での検査を行なう場合には、Ｂにラッチ回路
３の記憶内容に応じたラッチ信号が信号され、これに従
ってTMはオン，オフどちらかの状態をとる。この場合に
は、テストモードからもとにもどすことによって、ある
いは電源をおこすことによって、ラッチ回路３はリセッ
トされるような設計が可能であり、もとの状態に復帰す
る。
いては、上述の実施例と同様であり、TUを切換え素子と
して使用し、TMを非選択にするようにラッチ回路３をリ
セット状態に保つ。テストモード時で、切換えの場合は
C4（Ｓ）にセット信号を出力され、データがラッチ回路
３に記憶される。その後テストモードに入れたまま、ウ
ェハー状態での検査を行なう場合には、Ｂにラッチ回路
３の記憶内容に応じたラッチ信号が信号され、これに従
ってTMはオン，オフどちらかの状態をとる。この場合に
は、テストモードからもとにもどすことによって、ある
いは電源をおこすことによって、ラッチ回路３はリセッ
トされるような設計が可能であり、もとの状態に復帰す
る。
以上説明したように、本発明は、従来例としてUPROM
切換え素子を用いた構成に加えて、テストモードの設定
回路と、何らかの手段によってもとの状態に復帰可能な
別の切換え素子を付加し、テストモード時にはUPROM切
換え素子を非選択にしたまま、別の切換え素子をアクテ
ィブにし、通常時には逆に、UPROM切換え素子をアクテ
ィブにして別の切換え素子を非選択にするような制御信
号を与えることにより、ウェハー検査時に、UPROM切換
え素子に書込みを行なうことなく、冗長セルと不良セル
の切換えを行なうことが可能であり、これによって冗長
救済品の試験が十分に行なえ、かつ、組立て後の製品検
査歩留りの向上と、UPROMセル切換え素子の高信頼性を
保障できるという効果がある。
切換え素子を用いた構成に加えて、テストモードの設定
回路と、何らかの手段によってもとの状態に復帰可能な
別の切換え素子を付加し、テストモード時にはUPROM切
換え素子を非選択にしたまま、別の切換え素子をアクテ
ィブにし、通常時には逆に、UPROM切換え素子をアクテ
ィブにして別の切換え素子を非選択にするような制御信
号を与えることにより、ウェハー検査時に、UPROM切換
え素子に書込みを行なうことなく、冗長セルと不良セル
の切換えを行なうことが可能であり、これによって冗長
救済品の試験が十分に行なえ、かつ、組立て後の製品検
査歩留りの向上と、UPROMセル切換え素子の高信頼性を
保障できるという効果がある。
第１図は本発明の一実施例の冗長回路のブロック図、第
２図は本発明の実施例２の冗長回路のブロック図、第３
図は従来の冗長回路のブロック図である。また、第４図
は第１図における制御信号図、第５図は第２図における
制御信号図、第６図は第３図における制御信号図であ
る。 １……テストモード設定回路、２……切換え素子制御回
路、３……ラッチ回路、IT……テスト端子、Ａ……テス
トモード設定回路出力、Ｂ……ラッチ回路出力、C1，
C2，C3，C4……切換え素子制御回路、Ｏ……冗長回路出
力、M1，M2……制御トランジスタ、ML……負荷トランジ
スタ、TU……消去されない手段を具備した不揮発性メモ
リセル（UPROMセル）切換え素子、TE……消去可能なPRO
Mを用いた第２の切換え素子、TM……通常MOSトランジス
タから成る第２の切換え素子、INV……インバータ、VDD
……電源電圧、VP……書込み電圧。
２図は本発明の実施例２の冗長回路のブロック図、第３
図は従来の冗長回路のブロック図である。また、第４図
は第１図における制御信号図、第５図は第２図における
制御信号図、第６図は第３図における制御信号図であ
る。 １……テストモード設定回路、２……切換え素子制御回
路、３……ラッチ回路、IT……テスト端子、Ａ……テス
トモード設定回路出力、Ｂ……ラッチ回路出力、C1，
C2，C3，C4……切換え素子制御回路、Ｏ……冗長回路出
力、M1，M2……制御トランジスタ、ML……負荷トランジ
スタ、TU……消去されない手段を具備した不揮発性メモ
リセル（UPROMセル）切換え素子、TE……消去可能なPRO
Mを用いた第２の切換え素子、TM……通常MOSトランジス
タから成る第２の切換え素子、INV……インバータ、VDD
……電源電圧、VP……書込み電圧。
Claims (1)
- 【請求項１】電源と冗長回路出力間にソース・ドレイン
を接続した紫外線を遮断する手段を備えた紫外線消去型
不揮発性トランジスタと、前記紫外線消去型不揮発性ト
ランジスタのゲートに接続され、データの書込みおよび
導通・非導通の制御を行う手段と、前記電源と前記冗長
回路出力間に前記紫外線消去型不揮発性トランジスタと
並列に接続されたスイッチ手段とを有する冗長回路のテ
スト方法であって、パッケージ組立工程前にのみ、テス
ト信号を受けた前記制御手段によって前記スイッチ手段
を導通とし、前記冗長回路出力によって冗長救済品の試
験を行うステップと、パッケージ組立工程後に、前記試
験の結果に応じて前記紫外線消去型不揮発性トランジス
タを前記制御手段によって導通または非導通とするステ
ップとを備えることを特徴とする冗長回路のテスト方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090519A JP2785936B2 (ja) | 1988-04-12 | 1988-04-12 | 冗長回路のテスト方法 |
| DE68921780T DE68921780T2 (de) | 1988-04-12 | 1989-04-11 | In ein Halbleiterspeichergerät eingebaute Redundanzschaltung. |
| EP89106397A EP0337384B1 (en) | 1988-04-12 | 1989-04-11 | Redundant circuit incorporated in semiconductor memory device |
| US07/337,003 US5018104A (en) | 1988-04-12 | 1989-04-12 | Redundant circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090519A JP2785936B2 (ja) | 1988-04-12 | 1988-04-12 | 冗長回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261845A JPH01261845A (ja) | 1989-10-18 |
| JP2785936B2 true JP2785936B2 (ja) | 1998-08-13 |
Family
ID=14000699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090519A Expired - Lifetime JP2785936B2 (ja) | 1988-04-12 | 1988-04-12 | 冗長回路のテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5018104A (ja) |
| EP (1) | EP0337384B1 (ja) |
| JP (1) | JP2785936B2 (ja) |
| DE (1) | DE68921780T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335498A (ja) * | 1989-06-30 | 1991-02-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3021771B2 (ja) * | 1991-04-27 | 2000-03-15 | 日本電気株式会社 | 冗長回路 |
| US5251169A (en) * | 1991-05-06 | 1993-10-05 | Lattice Semiconductor Corporation | Non-volatile erasable and programmable interconnect cell |
| US5325333A (en) * | 1991-12-27 | 1994-06-28 | Nec Corporation | Semiconductor memory device |
| US5502333A (en) * | 1994-03-30 | 1996-03-26 | International Business Machines Corporation | Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit |
| JPH1116387A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 冗長回路 |
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