JP4600792B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリの欠陥救済技術に係り、特に、素子構造の異なる２種類の記憶素子を用いて半導体装置のプローブテスト段階及び組立て後の双方で欠陥の救済を施すことが可能な半導体装置に関し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどのメモリの製造工程では、ウェーハプローブテスト時に不良ビットの救済を行っているが、その後のエージング若しくは組立て工程で新たに不良を生ずることがあり、また、救済処理が不適当な為に不良ビットが残ってしまうことがあり、組立て後にも救済を可能にすることが検討されている。この観点に立脚した発明を開示する文献として、特開平８−２５５４９８、特開平８−３１１９６、特開平１１−１６３８５、特開平８−３３５６７４の各号公報がある。それらには、２種類のヒューズを搭載し、その内の１種類については組み立て後に救済可能な電気ヒューズを使用することが提案されている。２種類のヒューズとして、切断型のレーザヒューズと、ＥＰＲＯＭ記憶セルのような電気的にプログラム可能な記憶素子（電気ヒューズ）とが挙げられる。
【０００３】
【発明が解決しようとする課題】
本発明者は欠陥救済の為に電気ヒューズを半導体装置に搭載することについて検討した。これによれば、電気ヒューズとこれに付随するラッチ回路等によるチップ占有面積は切断型レーザヒューズとそれに付随するラッチ回路によるチップ占有面積よりも格段に大きくなり、全てを電気ヒューズで構成すると面積ペナルティーが大きくなり過ぎる。そこで、切断型ヒューズと電気ヒューズを組み合わせて利用しようとするとき、夫々のヒューズに付随するラッチ回路以降の、論理回路部分を夫々のヒューズに専用化して付随させれば、やはり、面積ペナルティーが大きくなり過ぎるということが明らかにされた。さらに、切断型ヒューズと電気ヒューズを組み合わせて利用する場合、夫々のヒューズにアドレス情報を供給するアドレス配線や比較結果の伝達信号線によるチップ占有面積を極力小さくする必要のあることが本発明者によって見出された。
【０００４】
前記公知文献には、電気ヒューズと切断型ヒューズとの双方を使用する場合のチップ占有面積の増大を極力減らすという観点については記載がない。
【０００５】
本発明の目的は、電気ヒューズと切断型ヒューズに代表されるように素子構造の異なる記憶素子を救済用のアドレス情報の保持に用いる場合に、それら記憶素子によるチップ占有面積の増大をレイアウトの観点より極力減らすことにある。
【０００６】
本発明の更に別の目的は電気的プログラムによって救済用のアドレス情報を保持する場合における長期に亘るデータ保持の信頼性を向上させることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕半導体装置は、正規のメモリセルが配置された第１メモリアレイ部及び冗長用のメモリセルが配置された第２メモリアレイ部を有する。前記第１メモリアレイ部において救済すべきメモリセルのアドレス情報は相互に素子構造の異なる複数個の第１記憶素子及び第２記憶素子に記憶される。前記第１記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報とは複数の第１比較回路にて比較され、前記第２記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報とは複数の第２比較回路にて比較される。前記第１比較回路及び第２比較回路による比較結果の一致に係る第１メモリアレイ部に対するアクセスを第２メモリアレイ部に対するアクセスに切換える制御は救済制御回路が行う。前記複数個の第１記憶素子及び第１比較回路はアドレス信号配線に沿って第１領域に形成され、前記第２記憶素子及び第２比較回路は前記第１領域に隣接する第２領域に形成される。
【００１０】
前記第１記憶素子は例えば切断の有無によって情報記憶を行う切断型ヒューズ素子（切断ヒューズ）であり、前記第２記憶素子は例えば閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な不揮発性メモリ素子（電気ヒューズ）である。
【００１１】
アドレス信号配線に沿って第１領域と第２領域が割当てられ、それらは隣接配置されるから、デバイス構造若しくは回路構成の異なる記憶素子を救済アドレス記憶用に併存させても、その構成の違いによるチップ占有面積の差をアドレス信号配線方向のサイズで調整でき、レイアウト的な観点より、チップ占有面積の増大を極力抑えることが可能になる。
【００１２】
望ましい形態として、前記第１比較回路及び第２比較回路にはアドレス信号配線を共有させるとよい。第１比較回路及び第２比較回路はアドレス信号配線沿って配置されているから別々にする必然性はなく、共有化がチップ占有面積の増大を抑える。
【００１３】
望ましい形態として、前記アドレス信号配線には前記第１領域と第２領域の隣接部分を直線で横断させるとよい。屈曲部が少なければそれだけアドレス信号配線の為の配線チャネル幅が小さくて済み、この点でもチップ占有面積の増大を抑える事ができる。
【００１４】
前記第２記憶素子が電気ヒューズであるとき、半導体装置がその閾値電圧をプログラムする為のプログラム電圧の発生回路を備えるなら、前記第２記憶素子は第１記憶素子よりも前記プログラム電圧の発生回路に接近配置するのがよい。プログラム電圧を第２記憶素子に伝達する電圧配線を短くでき、この点でもチップ占有面積の増大を抑える事ができる。
【００１５】
前記第１メモリアレイ部及び第２メモリアレイ部に対して複数メモリバンク構成を想定する。このとき、前記第１メモリアレイ部及び第２メモリアレイ部は前記第１領域及び第２領域を挟んで両側に配置される。換言すれば、前記第１領域及び第２領域を挟んで両側にメモリバンクが配置される。比較的回路規模の大きな電気ヒューズのような第２記憶素子が配置される第２領域には両側のメモリバンクの各側のメモリバンクに固有の第２記憶素子を２段で離間配置する。これに対し、比較的回路規模の小さな切断ヒューズのような第１記憶素子が配置される第１領域には両側のメモリバンクの各側のメモリバンクに固有の第１記憶素子を３段で離間配置する。回路規模の小さな切断ヒューズのような第１記憶素子の配置を３段配置で高密度化すれば、この点でも、チップ占有面積の増大を抑える事ができる。
【００１６】
救済回路による救済可能な上限に対し、上限一杯の欠陥が最初に生じている場合には、それを救済した後に発生する新たな欠陥の救済は不可能になる。最初の欠陥が救済可能な上限よりも少なければ、それを救済した後に発生する新たな欠陥の救済が可能である。前者における救済処理の効率化を考えた場合、最初の欠陥が上限一杯でもそうでなくても同じ手順で救済処理を施すことができるようにするのが効率的である。すなわち、前記第１記憶素子によって記憶可能なアドレス数は、前記第２メモリアレイ部によって救済可能な救済アドレス数の上限に等しくされていればよい。例えばそのためには、少なくとも前記第１記憶素子の個数は第２記憶素子の個数よりも多く、前記第１及び第２記憶素子によって記憶可能なアドレス数は、前記第２メモリアレイ部によって救済可能な救済アドレス数の上限よりも多くされ、一部の第１比較回路の比較結果と第２比較回路の比較結果を選択する選択手段を備えればよい。
【００１７】
〔２〕救済アドレス情報を保持する電気ヒューズのような第２記憶素子は長期に亘る情報保持性能に高い信頼性を持つことが望ましい。この観点による第２記憶素子には、第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つことが可能な不揮発性記憶トランジスタ素子と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタ素子を設け、前記読み出しトランジスタ素子の相互コンダクタンスに応じて発生される信号を伝達手段に伝達するように構成すればよい。
【００１８】
上記において、例えば、前記不揮発性記憶トランジスタ素子の一つの閾値電圧を相対的に高い閾値電圧（例えばフローティングゲートに電子が注入された書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧（例えばフローティングゲートから電子が放出されら消去状態の閾値電圧）とするとき、高閾値電圧状態において前記読み出しトランジスタ素子はカットオフ状態、低閾値電圧状態において読み出しトランジスタ素子はオン状態にされるものとする（トランジスタ素子の導電型によっては当然逆の場合もある）。不揮発性記憶トランジスタ素子に対する消去状態は、例えば不揮発性記憶トランジスタ素子の第１ドレイン電極とコントロールゲート電極を回路の接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子の第１ソース電極を６Ｖとし、フローティングゲート電極からトンネル電流で電子を第１ソース電極に引き抜くことによって達成できる。前記書込み状態は、例えば不揮発性記憶トランジスタ素子の第１ドレイン電極とコントロールゲート電極を５Ｖ、不揮発性記憶トランジスタ素子の第１ソース電極を回路の接地電圧のような０Ｖとし、第１ドレイン電極で発生したホットエレクトロンをフローティングゲートに注入することによって達成することができる。
【００１９】
不揮発性記憶トランジスタ素子のフローティングゲート電極は前記読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採り、これに応じた電流を前記伝達手段に流すことができる。上記より、読み出し動作では、不揮発性記憶トランジスタ素子の閾値電圧に応じて当該トランジスタにチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶トランジスタ素子のソース電極及びドレイン電極を夫々０Ｖのような回路の接地電位にしてもよい。よって、第１ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。したがって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００２０】
前記第２記憶素子としての電気ヒューズはフローティングゲートとコントロールゲートを縦積みにしたスタック構造のフラッシュメモリセルで構成してもよいが、ＣＭＯＳプロセスなどに比べて製造プロセスが複雑になる。上記救済手段をＣＭＯＳプロセスで製造されるＤＲＡＭ等の半導体装置に適用することを考慮すれば、前記電気ヒューズのような第２記憶素子はＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスで製造可能であればなおよい。例えば、前記不揮発性記憶トランジスタ素子は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子と、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタとを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極として機能されるように構成すればよい。
【００２１】
これにより、前記電気ヒューズのような第２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００２２】
〔３〕本発明による別の観点の半導体装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルにおいて救済すべきメモリセルのアドレス情報を記憶する複数の第１記憶素子を含む第１救済アドレス記憶回路と、前記メモリセルにおいて救済すべきメモリセルのアドレス情報を記憶する複数の第２記憶素子を含む第２救済アドレス記憶回路と、前記第１救済アドレス記憶回路及び第２救済アドレス記憶回路に夫々の記憶アドレス情報と比較されるべきアドレス情報を共通に伝達するアドレス信号配線とを含む。そして、前記第１記憶素子と第２記憶素子は異なる素子構造を有し、前記第１救済アドレス記憶回路は前記アドレス信号配線に沿って第１領域に形成され、前記第２救済アドレス記憶回路は前記第１領域に隣接する第２領域に形成される。
【００２３】
本発明による更に別の観点の半導体装置は、複数のメモリセルを有し一部のメモリセルは他のメモリセルを代替する冗長用のメモリセルとされるメモリセルアレイと、前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報を記憶する複数の第１記憶素子と第１比較回路を含む第１救済アドレス記憶回路と、前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報を記憶する複数の第２記憶素子と第２比較回路を含む第２救済アドレス記憶回路と、前記第１救済アドレス記憶回路及び第２救済アドレス記憶回路に夫々の記憶アドレス情報と比較されるべきアドレス情報を共通に伝達するアドレス信号配線とを含む。そして、前記第１記憶素子と第２記憶素子は異なる素子構造を有し、前記第１比較回路は前記第１記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第１選択信号を出力し、前記第２比較回路は前記第２記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第２選択信号を出力し、前記第１選択信号又は第２選択信号の一方を選択して前記冗長用のメモリセルの選択指示信号とする選択回路を有する。
【００２４】
【発明の実施の形態】
図２には本発明に係る半導体装置の一例であるＤＲＡＭが示される。同図に示されるＤＲＡＭは、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に公知のＣＭＯＳ半導体集積回路製造技術によって形成される。
【００２５】
ＤＲＡＭ１は４個のメモリバンクＢＮＫ１〜ＢＮＫ４を有する。各メモリバンクＢＮＫ１〜ＢＮＫ４は左右２マットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌに分割され、マット間にＸデコーダ（ロウアドレスデコーダ）ＸＤＥＣ１〜ＸＤＥＣ４が配置される。マット毎に、Ｙデコーダ（カラムアドレスデコーダ）ＹＤＥＣ１Ｒ，ＹＤＥＣ１Ｌ〜ＹＤＥＣ４Ｒ，ＹＤＥＣ４Ｌ、カラムスイッチ・メインアンプ回路ＳＷ・ＡＭＰ１Ｒ，ＳＷ・ＡＭＰ１Ｌ〜ＳＷ・ＡＭＰ４Ｒ，ＳＷ・ＡＭＰ４Ｌが配置される。
【００２６】
上下２段に配置されたメモリバンクＢＮＫ１、ＢＮＫ２とＢＮＫ３，ＢＮＫ４との間には、データ入出力バッファＤＢＵＦ、アドレス入力バッファＡＢＵＦ、メモリアクセス制御信号の入力バッファＣＢＵＦが配置され、その周辺には前記バッファＤＢＵＦ，ＡＢＵＦ，ＣＢＵＦに接続する図示を省略するボンディングパッド等の外部接続電極が配置される。
【００２７】
前記メモリマットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌは、特に制限されないが、メモリマットＭＡＴ１Lに代表的に図示されるように、センスアンプＳＡを中心とした折り返し交点方式のビット線ＢＬにデータ入出力端子が結合されると共に選択端子がワード線ＷＬに接続されたダイナミックメモリセルＭＣを多数有する。折り返し交点方式に代えて１交点方式を採用してもよい。ワード線ＷＬの選択はＸＤＥＣ１に代表されるXデコーダで行い、選択されたメモリセルＭＣから相補ビット線ＢＬ，ＢＬに読み出された記憶情報はセンスアンプＳＡで増幅される。相補ビット線ＢＬ，ＢＬの選択はＹＤＥＣ１Ｌで代表されるＹデコーダからの選択信号により、ＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・アンプ回路のカラムスイッチで行なわれる。データ読み出し動作であれば、メモリセルの読み出しデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・メインアンプ回路のメインアンプで増幅され、データ入出力バッファＤＢＵＦから外部に出力される。データ書き込み動作であれば、データ入出力バッファＤＢＵＦから入力された書込みデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・メインアンプ回路のメインアンプで増幅されて相補ビット線に与えられる。特に詳細な説明は省略するが、ＤＲＡＭは所要のリフレッシュインターバルでメモリセルの記憶情報に対するリフレッシュ動作を行うようになっている。
【００２８】
前記各メモリマットＭＡＴ１Ｌ、ＭＡＴ１Ｒ〜ＭＡＴ４Ｌ，ＭＡＴ４Ｒは、正規アレイ（第１メモリアレイ）ＮＡＲＹと冗長アレイ（第２メモリアレイ）ＲＡＲＹに分けられ、各アレイＮＡＲＹ，ＲＡＲＹには前記メモリセルが配置されている。冗長アレイＲＡＲＹは正規アレイＮＡＲＹにおける欠陥の救済する為に利用される救済アレイとして位置付けられ、これに対して正規アレイＮＡＲＹは被救済アレイとして位置付けられる。
【００２９】
前記正規アレイＮＡＲＹの欠陥を前記冗長アレイＲＡＲＹのメモリセルで代替する為の救済アドレス情報の記憶、並びにアクセスアドレスと救済アドレス情報の比較等の、救済の為の動作を行う救済用回路２が、メモリバンク間の領域に設けられている。メモリの救済は、Ｘアドレス（ロウアドレス）、Ｙアドレス（カラムアドレス）の各々に対して可能とするのが一般的であるが、ここではＸアドレス救済を例に採って説明する。
【００３０】
図３には救済規模の概念を示す。特に制限されないが、救済規模はメモリバンク単位で２８ワード線分である。即ち、図２の例に従えば、一つのメモリバンクの正規アレイＮＡＲＹのワード線に対し、冗長アレイＲＡＲＹの一つの領域に２８ワード線分の冗長用のワード線が配置されている。冗長用のワード線をどの正規のワード線の代替に用いるかは、切断ヒューズブロックＬＦＢ、電気ヒューズセットＭＦＳに救済アドレスとして格納される。切断ヒューズブロックＬＦＢは８個の切断ヒューズセットＬＦＳ１〜ＬＦＳ８を有し、４個の切断ヒューズセットＬＦＳ１〜ＬＦＳ４は夫々レーザヒューズによる救済アドレスの切断記憶回路（第１救済アドレス記憶回路）ＬＦＡを４個有し、４個の切断ヒューズセットＬＦＳ５〜ＬＦＳ８は夫々レーザヒューズによる救済アドレスの切断記憶回路ＬＦＡを３個有する。レーザヒューズ（第１記憶素子）は切断の有無に応じて記憶情報の論理値が決定される。図３の例では、一つの救済アドレス（ここでは１本のワード線のアドレス）は１０ビットのアドレス信号で特定でき、救済アドレスの記憶はその相補アドレス信号で行うため、一つの救済アドレスの切断記憶回路ＬＦＡには２０個のレーザヒューズが配置されている。
【００３１】
前記電気ヒューズセットＭＦＳは電気ヒューズによる救済アドレスの電気的記憶回路（第２救済アドレス記憶回路）ＭＦＡを４個有する。電気ヒューズ（第２記憶素子）は、閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な不揮発性メモリ素子を用いた構成を有する。構成それ自体の詳細は後述する。
【００３２】
図４には一つのメモリバンクに対する救済方式の概念が示される。図３の説明から明らかなように、一つのメモリバンクで２８ワード線分の冗長ワード線を救済に割当て可能なとき、救済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵する２８個設けられ、その上更に、救済アドレスの電気的記憶回路ＭＦＡが４個設けられている。要するに、２８本の冗長ワード線の内４本はレーザヒューズでも電気ヒューズでも救済アドレスの設定が可能になる。このときの救済方式の概念を示す図４において、ＲＷＬ０〜ＲＷＬ２７は冗長ワード線、ＲＷＤＲＶは冗長ワード線を駆動する冗長ワードドライバを意味する。救済アドレスの切断記憶回路ＬＦＡは夫々固有の冗長ワード線の選択に割当てられる。図４において３で示されるものは冗長ワード線の選択信号を総称する。そのうち、冗長ワード線ＲＷＬ２４〜ＲＷＬ２７の選択は、＃３、＃７、＃１１、＃１５の番号の切断記憶回路ＬＦＡ又は＃１，＃２，＃３，＃４の電気的記憶回路ＭＦＡの何れによっても可能にされる。何れの出力を対応する冗長ワード線の選択に利用するかはセレクタＳＥＬ１〜ＳＥＬ４で選択する。その選択は、同じく閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な電気ヒューズ回路４でプログラマブルに決定することができる。尚、セレクタＳＥＬ１〜ＳＥＬ４によって選択可能な構成に限定されず、電気ヒューズセットＭＦＡをそれ専用の冗長ワード線の救済に割当てるようにしてもよい。
【００３３】
救済アドレスの切断記憶回路ＬＦＡ、及び電気的記憶回路ＭＦＡには被救済回路としての正規アレイＮＡＲＹにおいて救済すべきワード線のアドレス、換言すればそのワード線に選択端子が接続するメモリセルに共通のロウアドレスが設定される。ウェーハ段階での救済は切断記憶回路ＬＦＡのレーザヒューズをレーザで切断して行なわれる。組立て後に新たな欠陥が発生し、或いはウェーハ段階の救済が不完全であった場合、最早レーザヒューズの切断は不可能であるから、電気的記憶回路ＭＦＡを電気的にプログラムして新たな救済アドレスの記憶を行う。救済が施されたＤＲＡＭにおいて、切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡは、夫々に救済アドレスとアクセスアドレスとを比較し、一致したとき対応する冗長ワード線の選択信号３を選択レベルにする。切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡに記憶された何れか一つの救済アドレスがアクセスアドレスに一致（救済ヒット）されると、そのアクセスアドレスによる正規アレイＮＡＲＹに対するアドレシング動作は抑止され、これに代えて、救済ヒットされた冗長ワード線がアドレシングされてメモリ動作が行われる。
【００３４】
前述の如く、一つのメモリバンクで２８ワード線分の冗長ワード線を救済に割当て可能なとき、救済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵する２８個設けられ、その上更に、救済アドレスの電気的記憶回路ＭＦＡが４個設けられていて、２８本の冗長ワード線の内４本はレーザヒューズでも電気ヒューズでも救済アドレスの設定が可能になっている。救済回路による救済可能な上限に対し、上限一杯の欠陥が最初に生じている場合には、それを救済した後に発生する新たな欠陥の救済は不可能になる。最初の欠陥が救済可能な上限よりも少なければ、それを救済した後に発生する新たな欠陥の救済が可能である。前者における救済処理の効率化を考えた場合、最初の欠陥が上限一杯でもそうでなくても同じ同じ手順で救済処理を施すことができるようにするのが効率的である。これを考慮して、前記レーザヒューズによって記憶可能なアドレス数は、前記冗長ワード線によって救済可能な救済アドレス数の上限に等しくされている。
【００３５】
図５には切断記憶回路ＬＦＡの具体例が示される。ＲＡＴＴ＜ｉ＞（ｉ＝３〜１２）はロウアドレス信号の非反転ロウアドレス配線、ＲＡＢＴ＜ｉ＞はロウアドレス信号の反転ロウアドレス配線である。それらを内部相補ロウアドレス信号配線と総称し、ここでは１０ビットのアドレス信号Ａ３〜Ａ１２の相補アドレス信号に対応する２０本とされる。夫々の内部相補ロウアドレス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞にｎチャネル型のスイッチＭＯＳトランジスタＱ１のゲートが接続され、ＭＯＳトランジスタＱ１のソースと回路の接地端子Ｖｓｓの間にレーザヒューズ５が配置され、ＭＯＳトランジスタＱ１のドレインはセンス線６に共通接続される。センス線６には、ｐチャネル型プリチャージＭＯＳトランジスタＱ３が接続されると共に、ｐチャンネル型ＭＯＳトランジスタＱ２とインバータＩＶから成るクランプ回路が接続される。前記ＭＯＳトランジスタＱ１は第１の比較回路の一例とされる。
【００３６】
レーザヒューズ５は初期状態において接続状態であり、救済アドレスのプログラムは、救済アドレスＡ１２〜Ａ３の相補信号が救済アドレス相補ロウアドレス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞に入力されたとき、ハイレベルの信号配線、換言すればオン状態にされるＭＯＳトランジスタ側のヒューズを切断する。例えば救済アドレスＡ１２〜Ａ３が“０００１０１０１０１”のとき、＃２０、＃１９、＃１８、＃７、＃１６、＃５、＃１４、＃３、＃１２、＃１の番号のレーザヒューズを切断することによって救済アドレスが設定される。これより明らかなように、設定された救済アドレスのアドレス信号が入力されると、これによってオン状態にされるＭＯＳトランジスタＱ１に接続するヒューズは全て接地端子Ｖｓｓから分断されているから、センス線６はディスチャージされない。設定された救済アドレス以外のアドレスが入力されたときはセンス線６は必ずディスチャージする。このように、センス線６がディスチャージするか否かによって救済ヒットか否かを判定できる。例えば、プリチャージＭＯＳトランジスタＱ３はメモリアクセスサイクル毎にセンス線６をハイレベル（電源電圧Ｖｄｄ）にプリチャージし、その状態でクランプ回路Ｑ２，ＩＶがクランプ状態にされ、信号３がハイレベルに初期化する。救済ヒットであればクランプ回路Ｑ２，ＩＶのクランプ状態が維持される。
【００３７】
図６には電気的記憶回路ＭＦＡの具体例が示される。電気的記憶回路ＭＦＡはロウアドレス１ビット分の単位ユニットＵＮＩＴｂを１０セット有し、各単位ユニットＵＮＩＴｂの出力は図５と同様にセンス線６に共通接続され、センス線６にはプリチャージＭＯＳトランジスタＱ３と、クランプ用のＭＯＳトランジスタＱ２及びインバータＩＶが接続されている。図６の単位ユニットＵＮＩＴｂは図５のアドレス１ビット分の単位ユニットＵＮＩＴａの機能に対応される。
【００３８】
単位ユニットＵＮＩＴｂは電気ヒューズ部１０、ラッチ部１１、及び比較部１２を有する。前記ラッチ部１１及び比較部１２は第２の比較回路の一例とされる。
【００３９】
電気ヒューズ部１０は長期に亘る情報保持性能に高い信頼性を持つ構造を実現するものであり、ｎチャンネル型ＭＯＳトランジスタＱ１０、ｐチャンネル型のＭＯＳ容量素子Ｑ１１、ｎチャネル型読み出しＭＯＳトランジスタＱ１３から成る。前記ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１１は、第１ソース電極ＳＴ、第１ドレイン電極ＤＴ、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを構成し、異なる閾値電圧を持つことが可能な不揮発性記憶トランジスタ素子を実現する。ドレイン電極ＤＴにはｎチャンネル型ＭＯＳトランジスタＱ１２を介して電圧ＰＲＧが印加され、ソース電極ＳＴには電圧ＳＬＴが、コントロールゲート電極ＣＧには電圧ＣＧＴが印加される。
【００４０】
読み出しＭＯＳトランジスタＱ１３は前記フローティングゲート電極ＦＧをゲート電極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能にされる。読み出し用ＭＯＳトランジスタＱ１３の相互コンダクタンスに応じた電流の経路はｐチャネル型のプリチャージＭＯＳトランジスタＱ１５とｎチャンネル型のゲートＭＯＳトランジスタＱ１４の直列回路によって構成される。
【００４１】
上記電気ヒューズ部１０において、例えば、ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１１から成る不揮発性記憶トランジスタ素子の一つの閾値電圧を相対的に高い閾値電圧（例えばフローティングゲート（ＦＧ）に電子が注入された書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧（例えばフローティングゲートから電子が放出されら消去状態の閾値電圧）とするとき、高閾値電圧状態において前記読み出しＭＯＳトランジスタＱ１３はカットオフ状態、低閾値電圧状態において読み出しＭＯＳトランジスタＱ１３はオン状態にされる。不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）に対する消去状態は、例えば不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極（ＤＴ）とコントロールゲート電極（ＣＧＴ）を回路の接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を６Ｖとし、フローティングゲート電極（ＦＧ）からトンネル電流で電子を第１ソース電極（ＳＴ）に引き抜くことによって達成できる。不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）に対する書込み状態は、例えば不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極（ＤＴ）とコントロールゲート電極（ＣＧ）を５Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を回路の接地電圧Ｖｓｓのような０Ｖとし、第１ドレイン電極（ＤＴ）で発生したホットエレクトロンをフローティングゲート（ＦＧ）に注入することによって達成することができる。
【００４２】
不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）のフローティングゲート電極（ＦＧ）は前記読み出しＭＯＳトランジスタＱ１３のゲート電極になるから、読み出しＭＯＳトランジスタＱ１３は、フローティングゲート電極（ＦＧ）の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採り、これに応じた電流をゲートＭＯＳトランジスタＱ１４を介して流すことができる。上記より、読み出し動作では、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧に応じてＭＯＳトランジスタＱ１０にチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）のソース電極（ＳＴ）及びドレイン電極（ＤＴ）を夫々０Ｖのような回路の接地電圧Ｖｓｓにしてもよい。よって、第１ドレイン電極（ＤＴ）からフローティングゲート（ＦＧ）に弱いホットエレクトロン注入は生じない。この時コントロールゲート電極（ＣＧ）も回路の接地電位Ｖｓｓにされている場合にはトンネル電流も生じない。したがって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００４３】
前記ラッチ部１１はインバータＩＶ１，ＩＶ２が逆並列接続されたスタティックラッチにて構成される。
【００４４】
比較部１２はセンス線６と回路の接地端子Ｖｓｓとの間に、ｎチャンネル型ＭＯＳトランジスタＱ１６，Ｑ１７の直列経路と、ｎチャンネル型ＭＯＳトランジスタＱ１８，Ｑ１９の直列経路を有する。ＭＯＳトランジスタＱ１６のゲートにはインバータＩＶ１の出力が、ＭＯＳトランジスタＱ１８のゲートにはインバータＩＶ２の出力が結合される。ＭＯＳトランジスタＱ１７のゲートは前記ロウアドレス信号の反転ロウアドレス配線ＲＡＢＴ＜ｉ＞に、ＭＯＳトランジスタＱ１９のゲートは前記ロウアドレス信号の非反転ロウアドレス配線ＲＡＴＴ＜ｉ＞に接続される。
【００４５】
電気ヒューズ部１０に救済アドレスを記憶する場合、特に制限されないが、救済アドレスのアドレスビット“１”を書き込み対象とし、その他に対しては消去状態を維持させる。例えば、図６に例示される一つの電気ヒューズ部１０に対応される救済アドレスのアドレスビットが“１”であるなら、当該電気ヒューズ部１０に書き込みが行なわれ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧は高い閾値電圧状態にされ、前記読み出しＭＯＳトランジスタＱ１３はカットオフ状態にされる。その他に対する消去状態では低閾値電圧状態により読み出しＭＯＳトランジスタＱ１３はオン状態にされる。
【００４６】
電気ヒューズ部１０に対する読み出し動作は、特に制限されないが、電源投入時若しくはリセット時に行なわれ、動作電源が維持されている限り読み出しデータは前記ラッチ部１１に保持される。救済アドレスの論理値“１”に対応して書き込みされた電気ヒューズ部１０に対応するものはインバータＩＮ１の出力が“１”、インバータＩＶ２の出力が“０”にされる。従って、ＲＡＢＴ＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１７のスイッチ状態により対応アドレスビットが救済アドレスの対応ビットに一致するかを判定することができる。ＲＡＢＴ＜ｉ＞は対応するアクセスロウアドレスビットの反転レベルであるから、対応するアクセスロウアドレスビットが“１”であればＭＯＳトランジスタＱ１７のオフ状態且つセンス線６をハイレベルに維持する。救済アドレスの論理値“０”、非救済アドレスの論理値“１”、“０”に対応して消去状態にされている電気ヒューズ部１０に対応するものでは、前記とは逆にインバータＩＮ１の出力が“０”、インバータＩＶ２の出力が“１”にされる。従って、この場合にはＲＡＴＴ＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１９のスイッチ状態により対応アドレスビットが救済アドレスの対応ビットに一致するかを判定することができる。ＲＡＴＴ＜ｉ＞は対応するアクセスロウアドレスビットの非反転レベルであるから、対応するアクセスロウアドレスビットが“０”であればＭＯＳトランジスタＱ１７のオフ状態且つセンス線６をハイレベルに維持する。これより明らかなように、プログラムした救済アドレスに一致するアクセスロウアドレスが供給されたときはセンス線６をハイレベルに維持する。この関係は切断ヒューズによる切断記憶回路ＬＦＡの場合と同じである。
【００４７】
尚、全ビット“０”の非救済アドレスに対して救済ヒットを判定しないようにするために、特に図示はしないが、電気的記憶回路ＭＦＡは救済イネーブルビットを生成するための単位ユニットを有し、この単位ユニットは前記電気ヒューズ部１０及びラッチ部１１を含み、当該電気的記憶回路ＭＦＡで救済を行った場合には電気ヒューズ部１０に書き込みを行い、インバータＩＶ１の出力をセンス線６に結合し、救済に利用されていない電気的記憶回路ＭＦＡのセンス線６を接地電圧Ｖｓｓに強制するようになっている。
【００４８】
前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）はフローティングゲートとコントロールゲートを縦積みにしたスタック構造のフラッシュメモリセルで構成してもよいが、ＣＭＯＳプロセスなどに比べて製造プロセスが複雑になる。図６の救済手段をＣＭＯＳプロセスで製造されるＤＲＡＭ等の半導体装置に適用することを考慮すれば、前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）はＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスで製造可能であれば都合よい。例えば、特に図示はしないが、前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）は、コントロールゲート電極（ＣＧ）として機能されるｎ型ウェル領域（第１半導体領域）の上にゲート酸化膜のような絶縁層を介して容量電極（ＦＧ）が設けられたＭＩＳ容量素子Ｑ１１と、ｐ型ウェル領域（第２半導体領域）に形成された第１ソース電極（ＳＴ）及び第１ドレイン電極（ＤＴ）とゲート電極（ＦＧ）とを有するＭＩＳトランジスタＱ１０とを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極（ＦＧ）として機能されるように構成すればよい。
【００４９】
これにより、前記電気ヒューズのような第２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００５０】
図１には前記電気ヒューズセットを構成する救済アドレスの電気的記憶回路ＭＦＳと救済アドレスの切断記憶回路ＬＦＳのレイアウト構成が例示される。図５と図６を比較すれば明らかなようにロウアドレス１ビット分に単位ユニットＵＮＩＴａ，ＵＮＩＴｂの回路規模は格段に相違する。これに着目して、救済アドレスの電気的記憶回路ＭＦＳ及び切断記憶回路ＬＦＳにアドレス比較のためのロウアドレス信号を供給するアドレス信号配線２０を直線状に敷設し、そのアドレス信号配線２０に沿って前記救済アドレスの切断記憶回路ＬＦＳを第１領域２１に形成し、これに隣接する第２領域２２に前記救済アドレスの電気的記憶回路ＭＦＳを形成する。図１において電気的記憶回路ＭＦＳの単位ユニットＵＮＩＴｂにおいて、Ｅｂ１は電気ヒューズ部１０の形成領域、Ｅｂ２は第２の比較回路であるラッチ部１１及び比較部１２の形成領域である。切断記憶回路ＭＦＳの単位ユニットＵＮＩＴａにおいて、Ｅａ１はレーザヒューズ５の形成領域、Ｅａ２は第１の比較回路であるスイッチＭＯＳトランジスタＱ１の形成領域である。領域２３は前記プリチャージトランジスタＱ３及びクランプ回路（Ｑ２，ＩＶ）の形成領域である。領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力は図４の構成にしたがい冗長ワード線選択信号として冗長ワードドライバＲＷＤＲＶに向けて供給される。更に、領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力は救済制御回路２４に供給される。救済制御回路２４は、領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力に基づいて一つでも救済ヒットを判定すると、正規メモリアレイ部ＮＡＲＹに対するアクセスを冗長メモリアレイ部ＲＡＲＹに対するアクセスに切換え制御するために、正規のワードドライバ及び正規のロウデコーダの動作を禁止するアクセス禁止信号２５を活性化する。
【００５１】
アドレス信号配線２０に沿って第１領域２１と第２領域２２が割当てられ、それらは隣接配置されるから、デバイス構造並びに回路規模の異なる電気ヒューズと切断ヒューズを救済アドレス記憶用に併存させても、その構成の違いによるチップ占有面積の差をアドレス信号配線２０方向のサイズで調整でき、レイアウト的な観点より、救済回路に電気ヒューズを併用したときチップ占有面積の増大を極力抑えることが可能になる。
【００５２】
第１領域２１と第２領域２２のアドレス比較回路はアドレス信号配線２０を共有している。第１領域２１と第２領域２２のはアドレス信号配線２０に沿って配置されているから別々にする必然性はなく、アドレス信号配線２０の共有化はチップ占有面積の増大を抑える様に作用する。この状態を模式的に示すと図７のように表現することができる。救済制御回路２４は電気的記憶回路（ＵＮＩＴｂ）と切断記憶回路（ＵＮＩＴａ）において共通化される。望ましい形態として、前記アドレス信号配線２０には前記第１領域２１と第２領域２２の隣接部分を直線で横断させてある。屈曲部が少なければそれだけアドレス信号配線２０の為の配線チャネル幅が小さくて済み、この点でもチップ占有面積の増大を抑える事ができる。
【００５３】
電気ヒューズに対する電気的な書き込みに高電圧を要する場合、図８に例示されるように、電気ヒューズの閾値電圧をプログラムする為のプログラム電圧の発生回路である昇圧電源回路２６に対し、電気ヒューズは切断ヒューズよりも前記昇圧電源回路２６に接近配置するのがよい。これにより、プログラム電圧を電気ヒューズに伝達する電圧配線を短くでき、この点でもチップ占有面積の増大を抑える事ができる。
【００５４】
前記第１領域２１及び第２領域２２を挟んで両側にメモリバンクが配置された構成を考慮すると、図９に例示されるように、比較的回路規模の大きな電気ヒューズが配置される第２領域２２には両側のメモリバンクの各側のメモリバンクに固有の電気ヒューズを２段で離間配置する。これに対し、比較的回路規模の小さな切断ヒューズが配置される第１領域２１には両側のメモリバンクの各側のメモリバンクに固有の切断ヒューズを併せて３段で離間配置することができる。回路規模の小さな切断ヒューズの配置を３段配置で高密度化すれば、この点においても、チップ占有面積の増大を抑える事ができる。図１０には前記切断ヒューズの３段離間配置状態がＤＲＡＭ１の全体で示される。図１１には前記切断ヒューズの３段離間配置状態が更に詳細に例示される。図１１において３０はレーザヒューズ５のアレイ、３１はＭＯＳトランジスタＱ１のアレイ、３２はセンス線６などを現す。
【００５５】
図１２には救済回路の配置を変えた例が示される。図２で説明したメモリバンクの構成を図１２のように構成し、ＸデコーダＸＤＥＣの間に救済回路２ａ〜２ｄを配置するようにしてもよい。救済回路２ａ〜２ｄは前記救済回路２と同様の構成を有する。ＸＤＥＣはロウデコーダ、ＹＤＥＣはカラムデコーダ、ＳＷ・ＡＭＰはカラムスイッチ・メインアンプ回路である。救済回路２ａはメモリマットＭＡＴ１Ｕ，ＭＡＴ２Ｕに割当てられ、救済回路２ｂはメモリマットＭＡＴ１Ｌ，ＭＡＴ２Ｌに割当てられ、救済回路２ｃはメモリマットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられ、救済回路２ｄはメモリマットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、メモリバンクとメモリマットの数は図２などで説明した構成に限定されず適宜増減可能である。また、電気ヒューズの回路構成も適宜変更可能である。例えば、図６のＱ１０，Ｑ１１、Ｑ１３を複数組設け、各組のＱ１３を直列接続すれば、救済情報の長期保持に対する信頼性は更に向上する。また、Ｘアドレス救済に限定されず、Ｙアドレス救済又はＸ、Ｙアドレス双方を救済可能にしてよい。また、電気ヒューズと切断ヒューズの段数は、２段と３段に限定されず、適宜の段数に変更可能である。また、本発明はＤＲＡＭに限定されず、シンクロナスＤＲＡＭ、スタティックＲＡＭ、そのようなメモリと一緒に中央処理装置（ＣＰＵ）などを搭載したシステムＬＳＩなどの半導体装置に広く適用する事が可能である。
【００５８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】
すなわち、電気ヒューズと切断型ヒューズに代表されるように素子構造の異なる記憶素子を救済用のアドレス情報の保持に用いる場合に、それら記憶素子によるチップ占有面積の増大をレイアウトの観点より極力減らすことができる。
【００６０】
電気的プログラムによって救済用のアドレス情報を保持する場合における長期に亘るデータ保持の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】電気ヒューズセットを構成する救済アドレスの電気的記憶回路と救済アドレスの切断記憶回路のレイアウト構成を例示する説明図である。
【図２】本発明に係る半導体装置の一例であるＤＲＡＭを示すブロック図である。
【図３】図２のＤＲＡＭにおける救済規模の概念を例示する説明図である。
【図４】図２のＤＲＡＭにおける一つのメモリバンクに対する救済方式の概念を例示する説明図である。
【図５】切断記憶回路の具体例を新す回路図である。
【図６】電気的記憶回路の具体例を示す回路図である。
【図７】第１領域と第２領域によるアドレス信号配線の共有化の状態を模式的に示して説明図である。
【図８】電気ヒューズの閾値電圧をプログラムする為のプログラム電圧の発生回路に対する電気ヒューズと切断ヒューズの配置例を示す説明図である。
【図９】回路規模の小さな切断ヒューズの配置を３段配置で高密度化した例を示す説明図である。
【図１０】切断ヒューズの３段離間配置状態をＤＲＡＭの全体で示すブロック図である。
【図１１】切断ヒューズの３段離間配置状態を詳細に例示する回路図である。
【図１２】救済回路及びメモリバンクの配置が異なった別のＤＲＡＭのブロック図である。
【符号の説明】
１ ＤＲＡＭ
ＢＮＫ１〜ＢＮＫ４ メモリバンク
ＭＡＴ１Ｒ，ＭＡＲ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌ メモリマット
ＭＣ メモリセル
ＮＡＲＹ 正規アレイ（第１メモリアレイ）
ＲＡＲＹ 冗長アレイ（第２メモリアレイ）
２ 救済用回路
ＬＦＢ 切断ヒューズブロック
ＬＦＳ１〜ＬＦＳ８ 切断ヒューズセット
ＭＦＳ 電気ヒューズセット
ＬＦＡ 救済アドレスの切断記憶回路（第１救済アドレス記憶回路）
ＭＦＡ 救済アドレスの電気的記憶回路（第２救済アドレス記憶回路）
ＵＮＩＴａ 切断記憶回路の単位ユニット
ＵＮＩＴｂ 電気的記憶回路の単位ユニット
ＲＷＬ０〜ＲＷＬ２７ 冗長ワード線
ＲＷＤＲＶ 冗長ワードドライバ
ＲＡＴＴ＜ｉ＞ 非反転ロウアドレス配線
ＲＡＢＴ＜ｉ＞ 反転ロウアドレス配線
３ 冗長ワード線選択信号
ＳＥＬ１〜ＳＥＬ３ セレクタ
５ レーザヒューズ
６ センス線
Ｑ１ スイッチＭＯＳトランジスタ
Ｑ２，ＩＶ クランプ回路構成素子
Ｑ３ プリチャージＭＯＳトランジスタ
１０ 電気ヒューズ部１０
１１ ラッチ部
１２ 比較部
Ｑ１０，Ｑ１１ 不揮発性トランジスタ素子構成用ＭＯＳトランジスタ
Ｑ１３ 読み出しＭＯＳトランジスタ
ＦＧ フローティングゲート電極
ＣＧ コントロールゲート電極
ＤＴ ドレイン電極
ＳＴ ソース電極
２０ アドレス信号配線
２１ 第１領域
２２ 第２領域
２３ Ｑ３、Ｑ２、ＩＶの形成領域
２４ 救済制御回路
２６ 昇圧電源回路
【発明の属する技術分野】
本発明は、メモリの欠陥救済技術に係り、特に、素子構造の異なる２種類の記憶素子を用いて半導体装置のプローブテスト段階及び組立て後の双方で欠陥の救済を施すことが可能な半導体装置に関し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどのメモリの製造工程では、ウェーハプローブテスト時に不良ビットの救済を行っているが、その後のエージング若しくは組立て工程で新たに不良を生ずることがあり、また、救済処理が不適当な為に不良ビットが残ってしまうことがあり、組立て後にも救済を可能にすることが検討されている。この観点に立脚した発明を開示する文献として、特開平８−２５５４９８、特開平８−３１１９６、特開平１１−１６３８５、特開平８−３３５６７４の各号公報がある。それらには、２種類のヒューズを搭載し、その内の１種類については組み立て後に救済可能な電気ヒューズを使用することが提案されている。２種類のヒューズとして、切断型のレーザヒューズと、ＥＰＲＯＭ記憶セルのような電気的にプログラム可能な記憶素子（電気ヒューズ）とが挙げられる。
【０００３】
【発明が解決しようとする課題】
本発明者は欠陥救済の為に電気ヒューズを半導体装置に搭載することについて検討した。これによれば、電気ヒューズとこれに付随するラッチ回路等によるチップ占有面積は切断型レーザヒューズとそれに付随するラッチ回路によるチップ占有面積よりも格段に大きくなり、全てを電気ヒューズで構成すると面積ペナルティーが大きくなり過ぎる。そこで、切断型ヒューズと電気ヒューズを組み合わせて利用しようとするとき、夫々のヒューズに付随するラッチ回路以降の、論理回路部分を夫々のヒューズに専用化して付随させれば、やはり、面積ペナルティーが大きくなり過ぎるということが明らかにされた。さらに、切断型ヒューズと電気ヒューズを組み合わせて利用する場合、夫々のヒューズにアドレス情報を供給するアドレス配線や比較結果の伝達信号線によるチップ占有面積を極力小さくする必要のあることが本発明者によって見出された。
【０００４】
前記公知文献には、電気ヒューズと切断型ヒューズとの双方を使用する場合のチップ占有面積の増大を極力減らすという観点については記載がない。
【０００５】
本発明の目的は、電気ヒューズと切断型ヒューズに代表されるように素子構造の異なる記憶素子を救済用のアドレス情報の保持に用いる場合に、それら記憶素子によるチップ占有面積の増大をレイアウトの観点より極力減らすことにある。
【０００６】
本発明の更に別の目的は電気的プログラムによって救済用のアドレス情報を保持する場合における長期に亘るデータ保持の信頼性を向上させることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕半導体装置は、正規のメモリセルが配置された第１メモリアレイ部及び冗長用のメモリセルが配置された第２メモリアレイ部を有する。前記第１メモリアレイ部において救済すべきメモリセルのアドレス情報は相互に素子構造の異なる複数個の第１記憶素子及び第２記憶素子に記憶される。前記第１記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報とは複数の第１比較回路にて比較され、前記第２記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報とは複数の第２比較回路にて比較される。前記第１比較回路及び第２比較回路による比較結果の一致に係る第１メモリアレイ部に対するアクセスを第２メモリアレイ部に対するアクセスに切換える制御は救済制御回路が行う。前記複数個の第１記憶素子及び第１比較回路はアドレス信号配線に沿って第１領域に形成され、前記第２記憶素子及び第２比較回路は前記第１領域に隣接する第２領域に形成される。
【００１０】
前記第１記憶素子は例えば切断の有無によって情報記憶を行う切断型ヒューズ素子（切断ヒューズ）であり、前記第２記憶素子は例えば閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な不揮発性メモリ素子（電気ヒューズ）である。
【００１１】
アドレス信号配線に沿って第１領域と第２領域が割当てられ、それらは隣接配置されるから、デバイス構造若しくは回路構成の異なる記憶素子を救済アドレス記憶用に併存させても、その構成の違いによるチップ占有面積の差をアドレス信号配線方向のサイズで調整でき、レイアウト的な観点より、チップ占有面積の増大を極力抑えることが可能になる。
【００１２】
望ましい形態として、前記第１比較回路及び第２比較回路にはアドレス信号配線を共有させるとよい。第１比較回路及び第２比較回路はアドレス信号配線沿って配置されているから別々にする必然性はなく、共有化がチップ占有面積の増大を抑える。
【００１３】
望ましい形態として、前記アドレス信号配線には前記第１領域と第２領域の隣接部分を直線で横断させるとよい。屈曲部が少なければそれだけアドレス信号配線の為の配線チャネル幅が小さくて済み、この点でもチップ占有面積の増大を抑える事ができる。
【００１４】
前記第２記憶素子が電気ヒューズであるとき、半導体装置がその閾値電圧をプログラムする為のプログラム電圧の発生回路を備えるなら、前記第２記憶素子は第１記憶素子よりも前記プログラム電圧の発生回路に接近配置するのがよい。プログラム電圧を第２記憶素子に伝達する電圧配線を短くでき、この点でもチップ占有面積の増大を抑える事ができる。
【００１５】
前記第１メモリアレイ部及び第２メモリアレイ部に対して複数メモリバンク構成を想定する。このとき、前記第１メモリアレイ部及び第２メモリアレイ部は前記第１領域及び第２領域を挟んで両側に配置される。換言すれば、前記第１領域及び第２領域を挟んで両側にメモリバンクが配置される。比較的回路規模の大きな電気ヒューズのような第２記憶素子が配置される第２領域には両側のメモリバンクの各側のメモリバンクに固有の第２記憶素子を２段で離間配置する。これに対し、比較的回路規模の小さな切断ヒューズのような第１記憶素子が配置される第１領域には両側のメモリバンクの各側のメモリバンクに固有の第１記憶素子を３段で離間配置する。回路規模の小さな切断ヒューズのような第１記憶素子の配置を３段配置で高密度化すれば、この点でも、チップ占有面積の増大を抑える事ができる。
【００１６】
救済回路による救済可能な上限に対し、上限一杯の欠陥が最初に生じている場合には、それを救済した後に発生する新たな欠陥の救済は不可能になる。最初の欠陥が救済可能な上限よりも少なければ、それを救済した後に発生する新たな欠陥の救済が可能である。前者における救済処理の効率化を考えた場合、最初の欠陥が上限一杯でもそうでなくても同じ手順で救済処理を施すことができるようにするのが効率的である。すなわち、前記第１記憶素子によって記憶可能なアドレス数は、前記第２メモリアレイ部によって救済可能な救済アドレス数の上限に等しくされていればよい。例えばそのためには、少なくとも前記第１記憶素子の個数は第２記憶素子の個数よりも多く、前記第１及び第２記憶素子によって記憶可能なアドレス数は、前記第２メモリアレイ部によって救済可能な救済アドレス数の上限よりも多くされ、一部の第１比較回路の比較結果と第２比較回路の比較結果を選択する選択手段を備えればよい。
【００１７】
〔２〕救済アドレス情報を保持する電気ヒューズのような第２記憶素子は長期に亘る情報保持性能に高い信頼性を持つことが望ましい。この観点による第２記憶素子には、第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つことが可能な不揮発性記憶トランジスタ素子と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタ素子を設け、前記読み出しトランジスタ素子の相互コンダクタンスに応じて発生される信号を伝達手段に伝達するように構成すればよい。
【００１８】
上記において、例えば、前記不揮発性記憶トランジスタ素子の一つの閾値電圧を相対的に高い閾値電圧（例えばフローティングゲートに電子が注入された書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧（例えばフローティングゲートから電子が放出されら消去状態の閾値電圧）とするとき、高閾値電圧状態において前記読み出しトランジスタ素子はカットオフ状態、低閾値電圧状態において読み出しトランジスタ素子はオン状態にされるものとする（トランジスタ素子の導電型によっては当然逆の場合もある）。不揮発性記憶トランジスタ素子に対する消去状態は、例えば不揮発性記憶トランジスタ素子の第１ドレイン電極とコントロールゲート電極を回路の接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子の第１ソース電極を６Ｖとし、フローティングゲート電極からトンネル電流で電子を第１ソース電極に引き抜くことによって達成できる。前記書込み状態は、例えば不揮発性記憶トランジスタ素子の第１ドレイン電極とコントロールゲート電極を５Ｖ、不揮発性記憶トランジスタ素子の第１ソース電極を回路の接地電圧のような０Ｖとし、第１ドレイン電極で発生したホットエレクトロンをフローティングゲートに注入することによって達成することができる。
【００１９】
不揮発性記憶トランジスタ素子のフローティングゲート電極は前記読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採り、これに応じた電流を前記伝達手段に流すことができる。上記より、読み出し動作では、不揮発性記憶トランジスタ素子の閾値電圧に応じて当該トランジスタにチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶トランジスタ素子のソース電極及びドレイン電極を夫々０Ｖのような回路の接地電位にしてもよい。よって、第１ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。したがって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００２０】
前記第２記憶素子としての電気ヒューズはフローティングゲートとコントロールゲートを縦積みにしたスタック構造のフラッシュメモリセルで構成してもよいが、ＣＭＯＳプロセスなどに比べて製造プロセスが複雑になる。上記救済手段をＣＭＯＳプロセスで製造されるＤＲＡＭ等の半導体装置に適用することを考慮すれば、前記電気ヒューズのような第２記憶素子はＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスで製造可能であればなおよい。例えば、前記不揮発性記憶トランジスタ素子は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子と、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタとを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極として機能されるように構成すればよい。
【００２１】
これにより、前記電気ヒューズのような第２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００２２】
〔３〕本発明による別の観点の半導体装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルにおいて救済すべきメモリセルのアドレス情報を記憶する複数の第１記憶素子を含む第１救済アドレス記憶回路と、前記メモリセルにおいて救済すべきメモリセルのアドレス情報を記憶する複数の第２記憶素子を含む第２救済アドレス記憶回路と、前記第１救済アドレス記憶回路及び第２救済アドレス記憶回路に夫々の記憶アドレス情報と比較されるべきアドレス情報を共通に伝達するアドレス信号配線とを含む。そして、前記第１記憶素子と第２記憶素子は異なる素子構造を有し、前記第１救済アドレス記憶回路は前記アドレス信号配線に沿って第１領域に形成され、前記第２救済アドレス記憶回路は前記第１領域に隣接する第２領域に形成される。
【００２３】
本発明による更に別の観点の半導体装置は、複数のメモリセルを有し一部のメモリセルは他のメモリセルを代替する冗長用のメモリセルとされるメモリセルアレイと、前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報を記憶する複数の第１記憶素子と第１比較回路を含む第１救済アドレス記憶回路と、前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報を記憶する複数の第２記憶素子と第２比較回路を含む第２救済アドレス記憶回路と、前記第１救済アドレス記憶回路及び第２救済アドレス記憶回路に夫々の記憶アドレス情報と比較されるべきアドレス情報を共通に伝達するアドレス信号配線とを含む。そして、前記第１記憶素子と第２記憶素子は異なる素子構造を有し、前記第１比較回路は前記第１記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第１選択信号を出力し、前記第２比較回路は前記第２記憶素子に記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第２選択信号を出力し、前記第１選択信号又は第２選択信号の一方を選択して前記冗長用のメモリセルの選択指示信号とする選択回路を有する。
【００２４】
【発明の実施の形態】
図２には本発明に係る半導体装置の一例であるＤＲＡＭが示される。同図に示されるＤＲＡＭは、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に公知のＣＭＯＳ半導体集積回路製造技術によって形成される。
【００２５】
ＤＲＡＭ１は４個のメモリバンクＢＮＫ１〜ＢＮＫ４を有する。各メモリバンクＢＮＫ１〜ＢＮＫ４は左右２マットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌに分割され、マット間にＸデコーダ（ロウアドレスデコーダ）ＸＤＥＣ１〜ＸＤＥＣ４が配置される。マット毎に、Ｙデコーダ（カラムアドレスデコーダ）ＹＤＥＣ１Ｒ，ＹＤＥＣ１Ｌ〜ＹＤＥＣ４Ｒ，ＹＤＥＣ４Ｌ、カラムスイッチ・メインアンプ回路ＳＷ・ＡＭＰ１Ｒ，ＳＷ・ＡＭＰ１Ｌ〜ＳＷ・ＡＭＰ４Ｒ，ＳＷ・ＡＭＰ４Ｌが配置される。
【００２６】
上下２段に配置されたメモリバンクＢＮＫ１、ＢＮＫ２とＢＮＫ３，ＢＮＫ４との間には、データ入出力バッファＤＢＵＦ、アドレス入力バッファＡＢＵＦ、メモリアクセス制御信号の入力バッファＣＢＵＦが配置され、その周辺には前記バッファＤＢＵＦ，ＡＢＵＦ，ＣＢＵＦに接続する図示を省略するボンディングパッド等の外部接続電極が配置される。
【００２７】
前記メモリマットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌは、特に制限されないが、メモリマットＭＡＴ１Lに代表的に図示されるように、センスアンプＳＡを中心とした折り返し交点方式のビット線ＢＬにデータ入出力端子が結合されると共に選択端子がワード線ＷＬに接続されたダイナミックメモリセルＭＣを多数有する。折り返し交点方式に代えて１交点方式を採用してもよい。ワード線ＷＬの選択はＸＤＥＣ１に代表されるXデコーダで行い、選択されたメモリセルＭＣから相補ビット線ＢＬ，ＢＬに読み出された記憶情報はセンスアンプＳＡで増幅される。相補ビット線ＢＬ，ＢＬの選択はＹＤＥＣ１Ｌで代表されるＹデコーダからの選択信号により、ＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・アンプ回路のカラムスイッチで行なわれる。データ読み出し動作であれば、メモリセルの読み出しデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・メインアンプ回路のメインアンプで増幅され、データ入出力バッファＤＢＵＦから外部に出力される。データ書き込み動作であれば、データ入出力バッファＤＢＵＦから入力された書込みデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッチ・メインアンプ回路のメインアンプで増幅されて相補ビット線に与えられる。特に詳細な説明は省略するが、ＤＲＡＭは所要のリフレッシュインターバルでメモリセルの記憶情報に対するリフレッシュ動作を行うようになっている。
【００２８】
前記各メモリマットＭＡＴ１Ｌ、ＭＡＴ１Ｒ〜ＭＡＴ４Ｌ，ＭＡＴ４Ｒは、正規アレイ（第１メモリアレイ）ＮＡＲＹと冗長アレイ（第２メモリアレイ）ＲＡＲＹに分けられ、各アレイＮＡＲＹ，ＲＡＲＹには前記メモリセルが配置されている。冗長アレイＲＡＲＹは正規アレイＮＡＲＹにおける欠陥の救済する為に利用される救済アレイとして位置付けられ、これに対して正規アレイＮＡＲＹは被救済アレイとして位置付けられる。
【００２９】
前記正規アレイＮＡＲＹの欠陥を前記冗長アレイＲＡＲＹのメモリセルで代替する為の救済アドレス情報の記憶、並びにアクセスアドレスと救済アドレス情報の比較等の、救済の為の動作を行う救済用回路２が、メモリバンク間の領域に設けられている。メモリの救済は、Ｘアドレス（ロウアドレス）、Ｙアドレス（カラムアドレス）の各々に対して可能とするのが一般的であるが、ここではＸアドレス救済を例に採って説明する。
【００３０】
図３には救済規模の概念を示す。特に制限されないが、救済規模はメモリバンク単位で２８ワード線分である。即ち、図２の例に従えば、一つのメモリバンクの正規アレイＮＡＲＹのワード線に対し、冗長アレイＲＡＲＹの一つの領域に２８ワード線分の冗長用のワード線が配置されている。冗長用のワード線をどの正規のワード線の代替に用いるかは、切断ヒューズブロックＬＦＢ、電気ヒューズセットＭＦＳに救済アドレスとして格納される。切断ヒューズブロックＬＦＢは８個の切断ヒューズセットＬＦＳ１〜ＬＦＳ８を有し、４個の切断ヒューズセットＬＦＳ１〜ＬＦＳ４は夫々レーザヒューズによる救済アドレスの切断記憶回路（第１救済アドレス記憶回路）ＬＦＡを４個有し、４個の切断ヒューズセットＬＦＳ５〜ＬＦＳ８は夫々レーザヒューズによる救済アドレスの切断記憶回路ＬＦＡを３個有する。レーザヒューズ（第１記憶素子）は切断の有無に応じて記憶情報の論理値が決定される。図３の例では、一つの救済アドレス（ここでは１本のワード線のアドレス）は１０ビットのアドレス信号で特定でき、救済アドレスの記憶はその相補アドレス信号で行うため、一つの救済アドレスの切断記憶回路ＬＦＡには２０個のレーザヒューズが配置されている。
【００３１】
前記電気ヒューズセットＭＦＳは電気ヒューズによる救済アドレスの電気的記憶回路（第２救済アドレス記憶回路）ＭＦＡを４個有する。電気ヒューズ（第２記憶素子）は、閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な不揮発性メモリ素子を用いた構成を有する。構成それ自体の詳細は後述する。
【００３２】
図４には一つのメモリバンクに対する救済方式の概念が示される。図３の説明から明らかなように、一つのメモリバンクで２８ワード線分の冗長ワード線を救済に割当て可能なとき、救済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵する２８個設けられ、その上更に、救済アドレスの電気的記憶回路ＭＦＡが４個設けられている。要するに、２８本の冗長ワード線の内４本はレーザヒューズでも電気ヒューズでも救済アドレスの設定が可能になる。このときの救済方式の概念を示す図４において、ＲＷＬ０〜ＲＷＬ２７は冗長ワード線、ＲＷＤＲＶは冗長ワード線を駆動する冗長ワードドライバを意味する。救済アドレスの切断記憶回路ＬＦＡは夫々固有の冗長ワード線の選択に割当てられる。図４において３で示されるものは冗長ワード線の選択信号を総称する。そのうち、冗長ワード線ＲＷＬ２４〜ＲＷＬ２７の選択は、＃３、＃７、＃１１、＃１５の番号の切断記憶回路ＬＦＡ又は＃１，＃２，＃３，＃４の電気的記憶回路ＭＦＡの何れによっても可能にされる。何れの出力を対応する冗長ワード線の選択に利用するかはセレクタＳＥＬ１〜ＳＥＬ４で選択する。その選択は、同じく閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な電気ヒューズ回路４でプログラマブルに決定することができる。尚、セレクタＳＥＬ１〜ＳＥＬ４によって選択可能な構成に限定されず、電気ヒューズセットＭＦＡをそれ専用の冗長ワード線の救済に割当てるようにしてもよい。
【００３３】
救済アドレスの切断記憶回路ＬＦＡ、及び電気的記憶回路ＭＦＡには被救済回路としての正規アレイＮＡＲＹにおいて救済すべきワード線のアドレス、換言すればそのワード線に選択端子が接続するメモリセルに共通のロウアドレスが設定される。ウェーハ段階での救済は切断記憶回路ＬＦＡのレーザヒューズをレーザで切断して行なわれる。組立て後に新たな欠陥が発生し、或いはウェーハ段階の救済が不完全であった場合、最早レーザヒューズの切断は不可能であるから、電気的記憶回路ＭＦＡを電気的にプログラムして新たな救済アドレスの記憶を行う。救済が施されたＤＲＡＭにおいて、切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡは、夫々に救済アドレスとアクセスアドレスとを比較し、一致したとき対応する冗長ワード線の選択信号３を選択レベルにする。切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡに記憶された何れか一つの救済アドレスがアクセスアドレスに一致（救済ヒット）されると、そのアクセスアドレスによる正規アレイＮＡＲＹに対するアドレシング動作は抑止され、これに代えて、救済ヒットされた冗長ワード線がアドレシングされてメモリ動作が行われる。
【００３４】
前述の如く、一つのメモリバンクで２８ワード線分の冗長ワード線を救済に割当て可能なとき、救済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵する２８個設けられ、その上更に、救済アドレスの電気的記憶回路ＭＦＡが４個設けられていて、２８本の冗長ワード線の内４本はレーザヒューズでも電気ヒューズでも救済アドレスの設定が可能になっている。救済回路による救済可能な上限に対し、上限一杯の欠陥が最初に生じている場合には、それを救済した後に発生する新たな欠陥の救済は不可能になる。最初の欠陥が救済可能な上限よりも少なければ、それを救済した後に発生する新たな欠陥の救済が可能である。前者における救済処理の効率化を考えた場合、最初の欠陥が上限一杯でもそうでなくても同じ同じ手順で救済処理を施すことができるようにするのが効率的である。これを考慮して、前記レーザヒューズによって記憶可能なアドレス数は、前記冗長ワード線によって救済可能な救済アドレス数の上限に等しくされている。
【００３５】
図５には切断記憶回路ＬＦＡの具体例が示される。ＲＡＴＴ＜ｉ＞（ｉ＝３〜１２）はロウアドレス信号の非反転ロウアドレス配線、ＲＡＢＴ＜ｉ＞はロウアドレス信号の反転ロウアドレス配線である。それらを内部相補ロウアドレス信号配線と総称し、ここでは１０ビットのアドレス信号Ａ３〜Ａ１２の相補アドレス信号に対応する２０本とされる。夫々の内部相補ロウアドレス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞にｎチャネル型のスイッチＭＯＳトランジスタＱ１のゲートが接続され、ＭＯＳトランジスタＱ１のソースと回路の接地端子Ｖｓｓの間にレーザヒューズ５が配置され、ＭＯＳトランジスタＱ１のドレインはセンス線６に共通接続される。センス線６には、ｐチャネル型プリチャージＭＯＳトランジスタＱ３が接続されると共に、ｐチャンネル型ＭＯＳトランジスタＱ２とインバータＩＶから成るクランプ回路が接続される。前記ＭＯＳトランジスタＱ１は第１の比較回路の一例とされる。
【００３６】
レーザヒューズ５は初期状態において接続状態であり、救済アドレスのプログラムは、救済アドレスＡ１２〜Ａ３の相補信号が救済アドレス相補ロウアドレス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞に入力されたとき、ハイレベルの信号配線、換言すればオン状態にされるＭＯＳトランジスタ側のヒューズを切断する。例えば救済アドレスＡ１２〜Ａ３が“０００１０１０１０１”のとき、＃２０、＃１９、＃１８、＃７、＃１６、＃５、＃１４、＃３、＃１２、＃１の番号のレーザヒューズを切断することによって救済アドレスが設定される。これより明らかなように、設定された救済アドレスのアドレス信号が入力されると、これによってオン状態にされるＭＯＳトランジスタＱ１に接続するヒューズは全て接地端子Ｖｓｓから分断されているから、センス線６はディスチャージされない。設定された救済アドレス以外のアドレスが入力されたときはセンス線６は必ずディスチャージする。このように、センス線６がディスチャージするか否かによって救済ヒットか否かを判定できる。例えば、プリチャージＭＯＳトランジスタＱ３はメモリアクセスサイクル毎にセンス線６をハイレベル（電源電圧Ｖｄｄ）にプリチャージし、その状態でクランプ回路Ｑ２，ＩＶがクランプ状態にされ、信号３がハイレベルに初期化する。救済ヒットであればクランプ回路Ｑ２，ＩＶのクランプ状態が維持される。
【００３７】
図６には電気的記憶回路ＭＦＡの具体例が示される。電気的記憶回路ＭＦＡはロウアドレス１ビット分の単位ユニットＵＮＩＴｂを１０セット有し、各単位ユニットＵＮＩＴｂの出力は図５と同様にセンス線６に共通接続され、センス線６にはプリチャージＭＯＳトランジスタＱ３と、クランプ用のＭＯＳトランジスタＱ２及びインバータＩＶが接続されている。図６の単位ユニットＵＮＩＴｂは図５のアドレス１ビット分の単位ユニットＵＮＩＴａの機能に対応される。
【００３８】
単位ユニットＵＮＩＴｂは電気ヒューズ部１０、ラッチ部１１、及び比較部１２を有する。前記ラッチ部１１及び比較部１２は第２の比較回路の一例とされる。
【００３９】
電気ヒューズ部１０は長期に亘る情報保持性能に高い信頼性を持つ構造を実現するものであり、ｎチャンネル型ＭＯＳトランジスタＱ１０、ｐチャンネル型のＭＯＳ容量素子Ｑ１１、ｎチャネル型読み出しＭＯＳトランジスタＱ１３から成る。前記ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１１は、第１ソース電極ＳＴ、第１ドレイン電極ＤＴ、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを構成し、異なる閾値電圧を持つことが可能な不揮発性記憶トランジスタ素子を実現する。ドレイン電極ＤＴにはｎチャンネル型ＭＯＳトランジスタＱ１２を介して電圧ＰＲＧが印加され、ソース電極ＳＴには電圧ＳＬＴが、コントロールゲート電極ＣＧには電圧ＣＧＴが印加される。
【００４０】
読み出しＭＯＳトランジスタＱ１３は前記フローティングゲート電極ＦＧをゲート電極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能にされる。読み出し用ＭＯＳトランジスタＱ１３の相互コンダクタンスに応じた電流の経路はｐチャネル型のプリチャージＭＯＳトランジスタＱ１５とｎチャンネル型のゲートＭＯＳトランジスタＱ１４の直列回路によって構成される。
【００４１】
上記電気ヒューズ部１０において、例えば、ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１１から成る不揮発性記憶トランジスタ素子の一つの閾値電圧を相対的に高い閾値電圧（例えばフローティングゲート（ＦＧ）に電子が注入された書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧（例えばフローティングゲートから電子が放出されら消去状態の閾値電圧）とするとき、高閾値電圧状態において前記読み出しＭＯＳトランジスタＱ１３はカットオフ状態、低閾値電圧状態において読み出しＭＯＳトランジスタＱ１３はオン状態にされる。不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）に対する消去状態は、例えば不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極（ＤＴ）とコントロールゲート電極（ＣＧＴ）を回路の接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を６Ｖとし、フローティングゲート電極（ＦＧ）からトンネル電流で電子を第１ソース電極（ＳＴ）に引き抜くことによって達成できる。不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）に対する書込み状態は、例えば不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極（ＤＴ）とコントロールゲート電極（ＣＧ）を５Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を回路の接地電圧Ｖｓｓのような０Ｖとし、第１ドレイン電極（ＤＴ）で発生したホットエレクトロンをフローティングゲート（ＦＧ）に注入することによって達成することができる。
【００４２】
不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）のフローティングゲート電極（ＦＧ）は前記読み出しＭＯＳトランジスタＱ１３のゲート電極になるから、読み出しＭＯＳトランジスタＱ１３は、フローティングゲート電極（ＦＧ）の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採り、これに応じた電流をゲートＭＯＳトランジスタＱ１４を介して流すことができる。上記より、読み出し動作では、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧に応じてＭＯＳトランジスタＱ１０にチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）のソース電極（ＳＴ）及びドレイン電極（ＤＴ）を夫々０Ｖのような回路の接地電圧Ｖｓｓにしてもよい。よって、第１ドレイン電極（ＤＴ）からフローティングゲート（ＦＧ）に弱いホットエレクトロン注入は生じない。この時コントロールゲート電極（ＣＧ）も回路の接地電位Ｖｓｓにされている場合にはトンネル電流も生じない。したがって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００４３】
前記ラッチ部１１はインバータＩＶ１，ＩＶ２が逆並列接続されたスタティックラッチにて構成される。
【００４４】
比較部１２はセンス線６と回路の接地端子Ｖｓｓとの間に、ｎチャンネル型ＭＯＳトランジスタＱ１６，Ｑ１７の直列経路と、ｎチャンネル型ＭＯＳトランジスタＱ１８，Ｑ１９の直列経路を有する。ＭＯＳトランジスタＱ１６のゲートにはインバータＩＶ１の出力が、ＭＯＳトランジスタＱ１８のゲートにはインバータＩＶ２の出力が結合される。ＭＯＳトランジスタＱ１７のゲートは前記ロウアドレス信号の反転ロウアドレス配線ＲＡＢＴ＜ｉ＞に、ＭＯＳトランジスタＱ１９のゲートは前記ロウアドレス信号の非反転ロウアドレス配線ＲＡＴＴ＜ｉ＞に接続される。
【００４５】
電気ヒューズ部１０に救済アドレスを記憶する場合、特に制限されないが、救済アドレスのアドレスビット“１”を書き込み対象とし、その他に対しては消去状態を維持させる。例えば、図６に例示される一つの電気ヒューズ部１０に対応される救済アドレスのアドレスビットが“１”であるなら、当該電気ヒューズ部１０に書き込みが行なわれ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧は高い閾値電圧状態にされ、前記読み出しＭＯＳトランジスタＱ１３はカットオフ状態にされる。その他に対する消去状態では低閾値電圧状態により読み出しＭＯＳトランジスタＱ１３はオン状態にされる。
【００４６】
電気ヒューズ部１０に対する読み出し動作は、特に制限されないが、電源投入時若しくはリセット時に行なわれ、動作電源が維持されている限り読み出しデータは前記ラッチ部１１に保持される。救済アドレスの論理値“１”に対応して書き込みされた電気ヒューズ部１０に対応するものはインバータＩＮ１の出力が“１”、インバータＩＶ２の出力が“０”にされる。従って、ＲＡＢＴ＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１７のスイッチ状態により対応アドレスビットが救済アドレスの対応ビットに一致するかを判定することができる。ＲＡＢＴ＜ｉ＞は対応するアクセスロウアドレスビットの反転レベルであるから、対応するアクセスロウアドレスビットが“１”であればＭＯＳトランジスタＱ１７のオフ状態且つセンス線６をハイレベルに維持する。救済アドレスの論理値“０”、非救済アドレスの論理値“１”、“０”に対応して消去状態にされている電気ヒューズ部１０に対応するものでは、前記とは逆にインバータＩＮ１の出力が“０”、インバータＩＶ２の出力が“１”にされる。従って、この場合にはＲＡＴＴ＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１９のスイッチ状態により対応アドレスビットが救済アドレスの対応ビットに一致するかを判定することができる。ＲＡＴＴ＜ｉ＞は対応するアクセスロウアドレスビットの非反転レベルであるから、対応するアクセスロウアドレスビットが“０”であればＭＯＳトランジスタＱ１７のオフ状態且つセンス線６をハイレベルに維持する。これより明らかなように、プログラムした救済アドレスに一致するアクセスロウアドレスが供給されたときはセンス線６をハイレベルに維持する。この関係は切断ヒューズによる切断記憶回路ＬＦＡの場合と同じである。
【００４７】
尚、全ビット“０”の非救済アドレスに対して救済ヒットを判定しないようにするために、特に図示はしないが、電気的記憶回路ＭＦＡは救済イネーブルビットを生成するための単位ユニットを有し、この単位ユニットは前記電気ヒューズ部１０及びラッチ部１１を含み、当該電気的記憶回路ＭＦＡで救済を行った場合には電気ヒューズ部１０に書き込みを行い、インバータＩＶ１の出力をセンス線６に結合し、救済に利用されていない電気的記憶回路ＭＦＡのセンス線６を接地電圧Ｖｓｓに強制するようになっている。
【００４８】
前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）はフローティングゲートとコントロールゲートを縦積みにしたスタック構造のフラッシュメモリセルで構成してもよいが、ＣＭＯＳプロセスなどに比べて製造プロセスが複雑になる。図６の救済手段をＣＭＯＳプロセスで製造されるＤＲＡＭ等の半導体装置に適用することを考慮すれば、前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）はＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスで製造可能であれば都合よい。例えば、特に図示はしないが、前記不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）は、コントロールゲート電極（ＣＧ）として機能されるｎ型ウェル領域（第１半導体領域）の上にゲート酸化膜のような絶縁層を介して容量電極（ＦＧ）が設けられたＭＩＳ容量素子Ｑ１１と、ｐ型ウェル領域（第２半導体領域）に形成された第１ソース電極（ＳＴ）及び第１ドレイン電極（ＤＴ）とゲート電極（ＦＧ）とを有するＭＩＳトランジスタＱ１０とを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極（ＦＧ）として機能されるように構成すればよい。
【００４９】
これにより、前記電気ヒューズのような第２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００５０】
図１には前記電気ヒューズセットを構成する救済アドレスの電気的記憶回路ＭＦＳと救済アドレスの切断記憶回路ＬＦＳのレイアウト構成が例示される。図５と図６を比較すれば明らかなようにロウアドレス１ビット分に単位ユニットＵＮＩＴａ，ＵＮＩＴｂの回路規模は格段に相違する。これに着目して、救済アドレスの電気的記憶回路ＭＦＳ及び切断記憶回路ＬＦＳにアドレス比較のためのロウアドレス信号を供給するアドレス信号配線２０を直線状に敷設し、そのアドレス信号配線２０に沿って前記救済アドレスの切断記憶回路ＬＦＳを第１領域２１に形成し、これに隣接する第２領域２２に前記救済アドレスの電気的記憶回路ＭＦＳを形成する。図１において電気的記憶回路ＭＦＳの単位ユニットＵＮＩＴｂにおいて、Ｅｂ１は電気ヒューズ部１０の形成領域、Ｅｂ２は第２の比較回路であるラッチ部１１及び比較部１２の形成領域である。切断記憶回路ＭＦＳの単位ユニットＵＮＩＴａにおいて、Ｅａ１はレーザヒューズ５の形成領域、Ｅａ２は第１の比較回路であるスイッチＭＯＳトランジスタＱ１の形成領域である。領域２３は前記プリチャージトランジスタＱ３及びクランプ回路（Ｑ２，ＩＶ）の形成領域である。領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力は図４の構成にしたがい冗長ワード線選択信号として冗長ワードドライバＲＷＤＲＶに向けて供給される。更に、領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力は救済制御回路２４に供給される。救済制御回路２４は、領域２３の各クランプ回路（Ｑ２，ＩＶ）の出力に基づいて一つでも救済ヒットを判定すると、正規メモリアレイ部ＮＡＲＹに対するアクセスを冗長メモリアレイ部ＲＡＲＹに対するアクセスに切換え制御するために、正規のワードドライバ及び正規のロウデコーダの動作を禁止するアクセス禁止信号２５を活性化する。
【００５１】
アドレス信号配線２０に沿って第１領域２１と第２領域２２が割当てられ、それらは隣接配置されるから、デバイス構造並びに回路規模の異なる電気ヒューズと切断ヒューズを救済アドレス記憶用に併存させても、その構成の違いによるチップ占有面積の差をアドレス信号配線２０方向のサイズで調整でき、レイアウト的な観点より、救済回路に電気ヒューズを併用したときチップ占有面積の増大を極力抑えることが可能になる。
【００５２】
第１領域２１と第２領域２２のアドレス比較回路はアドレス信号配線２０を共有している。第１領域２１と第２領域２２のはアドレス信号配線２０に沿って配置されているから別々にする必然性はなく、アドレス信号配線２０の共有化はチップ占有面積の増大を抑える様に作用する。この状態を模式的に示すと図７のように表現することができる。救済制御回路２４は電気的記憶回路（ＵＮＩＴｂ）と切断記憶回路（ＵＮＩＴａ）において共通化される。望ましい形態として、前記アドレス信号配線２０には前記第１領域２１と第２領域２２の隣接部分を直線で横断させてある。屈曲部が少なければそれだけアドレス信号配線２０の為の配線チャネル幅が小さくて済み、この点でもチップ占有面積の増大を抑える事ができる。
【００５３】
電気ヒューズに対する電気的な書き込みに高電圧を要する場合、図８に例示されるように、電気ヒューズの閾値電圧をプログラムする為のプログラム電圧の発生回路である昇圧電源回路２６に対し、電気ヒューズは切断ヒューズよりも前記昇圧電源回路２６に接近配置するのがよい。これにより、プログラム電圧を電気ヒューズに伝達する電圧配線を短くでき、この点でもチップ占有面積の増大を抑える事ができる。
【００５４】
前記第１領域２１及び第２領域２２を挟んで両側にメモリバンクが配置された構成を考慮すると、図９に例示されるように、比較的回路規模の大きな電気ヒューズが配置される第２領域２２には両側のメモリバンクの各側のメモリバンクに固有の電気ヒューズを２段で離間配置する。これに対し、比較的回路規模の小さな切断ヒューズが配置される第１領域２１には両側のメモリバンクの各側のメモリバンクに固有の切断ヒューズを併せて３段で離間配置することができる。回路規模の小さな切断ヒューズの配置を３段配置で高密度化すれば、この点においても、チップ占有面積の増大を抑える事ができる。図１０には前記切断ヒューズの３段離間配置状態がＤＲＡＭ１の全体で示される。図１１には前記切断ヒューズの３段離間配置状態が更に詳細に例示される。図１１において３０はレーザヒューズ５のアレイ、３１はＭＯＳトランジスタＱ１のアレイ、３２はセンス線６などを現す。
【００５５】
図１２には救済回路の配置を変えた例が示される。図２で説明したメモリバンクの構成を図１２のように構成し、ＸデコーダＸＤＥＣの間に救済回路２ａ〜２ｄを配置するようにしてもよい。救済回路２ａ〜２ｄは前記救済回路２と同様の構成を有する。ＸＤＥＣはロウデコーダ、ＹＤＥＣはカラムデコーダ、ＳＷ・ＡＭＰはカラムスイッチ・メインアンプ回路である。救済回路２ａはメモリマットＭＡＴ１Ｕ，ＭＡＴ２Ｕに割当てられ、救済回路２ｂはメモリマットＭＡＴ１Ｌ，ＭＡＴ２Ｌに割当てられ、救済回路２ｃはメモリマットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられ、救済回路２ｄはメモリマットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、メモリバンクとメモリマットの数は図２などで説明した構成に限定されず適宜増減可能である。また、電気ヒューズの回路構成も適宜変更可能である。例えば、図６のＱ１０，Ｑ１１、Ｑ１３を複数組設け、各組のＱ１３を直列接続すれば、救済情報の長期保持に対する信頼性は更に向上する。また、Ｘアドレス救済に限定されず、Ｙアドレス救済又はＸ、Ｙアドレス双方を救済可能にしてよい。また、電気ヒューズと切断ヒューズの段数は、２段と３段に限定されず、適宜の段数に変更可能である。また、本発明はＤＲＡＭに限定されず、シンクロナスＤＲＡＭ、スタティックＲＡＭ、そのようなメモリと一緒に中央処理装置（ＣＰＵ）などを搭載したシステムＬＳＩなどの半導体装置に広く適用する事が可能である。
【００５８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】
すなわち、電気ヒューズと切断型ヒューズに代表されるように素子構造の異なる記憶素子を救済用のアドレス情報の保持に用いる場合に、それら記憶素子によるチップ占有面積の増大をレイアウトの観点より極力減らすことができる。
【００６０】
電気的プログラムによって救済用のアドレス情報を保持する場合における長期に亘るデータ保持の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】電気ヒューズセットを構成する救済アドレスの電気的記憶回路と救済アドレスの切断記憶回路のレイアウト構成を例示する説明図である。
【図２】本発明に係る半導体装置の一例であるＤＲＡＭを示すブロック図である。
【図３】図２のＤＲＡＭにおける救済規模の概念を例示する説明図である。
【図４】図２のＤＲＡＭにおける一つのメモリバンクに対する救済方式の概念を例示する説明図である。
【図５】切断記憶回路の具体例を新す回路図である。
【図６】電気的記憶回路の具体例を示す回路図である。
【図７】第１領域と第２領域によるアドレス信号配線の共有化の状態を模式的に示して説明図である。
【図８】電気ヒューズの閾値電圧をプログラムする為のプログラム電圧の発生回路に対する電気ヒューズと切断ヒューズの配置例を示す説明図である。
【図９】回路規模の小さな切断ヒューズの配置を３段配置で高密度化した例を示す説明図である。
【図１０】切断ヒューズの３段離間配置状態をＤＲＡＭの全体で示すブロック図である。
【図１１】切断ヒューズの３段離間配置状態を詳細に例示する回路図である。
【図１２】救済回路及びメモリバンクの配置が異なった別のＤＲＡＭのブロック図である。
【符号の説明】
１ ＤＲＡＭ
ＢＮＫ１〜ＢＮＫ４ メモリバンク
ＭＡＴ１Ｒ，ＭＡＲ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌ メモリマット
ＭＣ メモリセル
ＮＡＲＹ 正規アレイ（第１メモリアレイ）
ＲＡＲＹ 冗長アレイ（第２メモリアレイ）
２ 救済用回路
ＬＦＢ 切断ヒューズブロック
ＬＦＳ１〜ＬＦＳ８ 切断ヒューズセット
ＭＦＳ 電気ヒューズセット
ＬＦＡ 救済アドレスの切断記憶回路（第１救済アドレス記憶回路）
ＭＦＡ 救済アドレスの電気的記憶回路（第２救済アドレス記憶回路）
ＵＮＩＴａ 切断記憶回路の単位ユニット
ＵＮＩＴｂ 電気的記憶回路の単位ユニット
ＲＷＬ０〜ＲＷＬ２７ 冗長ワード線
ＲＷＤＲＶ 冗長ワードドライバ
ＲＡＴＴ＜ｉ＞ 非反転ロウアドレス配線
ＲＡＢＴ＜ｉ＞ 反転ロウアドレス配線
３ 冗長ワード線選択信号
ＳＥＬ１〜ＳＥＬ３ セレクタ
５ レーザヒューズ
６ センス線
Ｑ１ スイッチＭＯＳトランジスタ
Ｑ２，ＩＶ クランプ回路構成素子
Ｑ３ プリチャージＭＯＳトランジスタ
１０ 電気ヒューズ部１０
１１ ラッチ部
１２ 比較部
Ｑ１０，Ｑ１１ 不揮発性トランジスタ素子構成用ＭＯＳトランジスタ
Ｑ１３ 読み出しＭＯＳトランジスタ
ＦＧ フローティングゲート電極
ＣＧ コントロールゲート電極
ＤＴ ドレイン電極
ＳＴ ソース電極
２０ アドレス信号配線
２１ 第１領域
２２ 第２領域
２３ Ｑ３、Ｑ２、ＩＶの形成領域
２４ 救済制御回路
２６ 昇圧電源回路
Claims (7)
- 複数のメモリセルを有し一部のメモリセルは他のメモリセルを代替する冗長用のメモリセルとされるメモリセルアレイと、
前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報をヒューズの切断の有無によって記憶する複数のレーザーヒューズと第１比較回路を含む第１救済アドレス記憶回路と、
前記冗長用のメモリセルで救済すべきメモリセルのアドレス情報をトランジスタの閾値電圧の相違によって記憶して組み立て後の救済を可能にする複数の電気ヒューズと第２比較回路を含む第２救済アドレス記憶回路と、
前記第１救済アドレス記憶回路及び第２救済アドレス記憶回路に夫々の記憶アドレス情報と比較されるべきアドレス情報を共通に伝達するアドレス信号配線と、を含み、
前記第１比較回路は前記レーザーヒューズに記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第１選択信号を出力し、
前記第２比較回路は前記組み立て後の救済を可能にする電気ヒューズに記憶されたアドレス情報とアドレス信号配線上の信号情報との比較結果が一致したとき第２選択信号を出力し、
前記第１選択信号又は第２選択信号の一方を選択して前記冗長用のメモリセルの選択指示信号とする選択回路を有して成るものであって、
前記アドレス信号配線は、第１の方向に延在しており、前記複数のレーザーヒューズが設けられた第１の領域及び前記組み立て後の救済を可能にする複数の電気ヒューズが設けられた第２の領域は、前記アドレス信号線に沿って前記第１の方向に互いに隣接して設けられることを特徴とする半導体装置。 - 前記組み立て後の救済を可能にする電気ヒューズは閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な不揮発性メモリ素子であることを特徴とする請求項１記載の半導体装置。
- 前記組み立て後の救済を可能にする電気ヒューズのプログラムに利用されるプログラム電圧の発生回路を有し、前記組み立て後の救済を可能にする電気ヒューズは前記レーザーヒューズよりも前記プログラム電圧の発生回路に接近配置されて成るものであることを特徴とする請求項２記載の半導体装置。
- 前記レーザーヒューズの個数は組み立て後の救済を可能にする電気ヒューズの個数よりも多く、前記レーザーヒューズ及び組み立て後の救済を可能にする電気ヒューズによって記憶可能なアドレス数は、前記冗長用のメモリセルによって救済可能な救済アドレス数の上限よりも多いことを特徴とする請求項２記載の半導体装置。
- 前記レーザーヒューズによって記憶可能なアドレス数は、前記冗長用のメモリセルによって救済可能な救済アドレス数の上限に等しくされて成るものであることを特徴とする請求項４記載の半導体装置。
- 前記組み立て後の救済を可能にする電気ヒューズは、第１のソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つことが可能な不揮発性記憶トランジスタ素子と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし、前記不揮発性記憶トランジスタ素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタ素子と、前記読み出しトランジスタ素子の相互コンダクタンスに応じて発生される信号の伝達手段と、を含んで成るものであることを特徴とする請求項２記載の半導体装置。
- 前記不揮発性記憶トランジスタ素子は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子と、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタとを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極として機能されて成るものであることを特徴とする請求項６項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212162A JP4600792B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置 |
| TW090115002A TW514930B (en) | 2000-07-13 | 2001-06-20 | Semiconductor device |
| KR1020010041481A KR100873381B1 (ko) | 2000-07-13 | 2001-07-11 | 반도체장치 |
| US09/903,509 US6388941B2 (en) | 2000-07-13 | 2001-07-13 | Semiconductor device |
| US10/134,521 US6563750B2 (en) | 2000-07-13 | 2002-04-30 | Semiconductor memory including a circuit for selecting redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212162A JP4600792B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025289A JP2002025289A (ja) | 2002-01-25 |
| JP4600792B2 true JP4600792B2 (ja) | 2010-12-15 |
Family
ID=18708115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000212162A Expired - Fee Related JP4600792B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6388941B2 (ja) |
| JP (1) | JP4600792B2 (ja) |
| KR (1) | KR100873381B1 (ja) |
| TW (1) | TW514930B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4530464B2 (ja) * | 2000-03-09 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4600792B2 (ja) * | 2000-07-13 | 2010-12-15 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2002208294A (ja) * | 2001-01-12 | 2002-07-26 | Toshiba Corp | リダンダンシーシステムを有する半導体記憶装置 |
| JP2003007081A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4217388B2 (ja) * | 2001-06-26 | 2009-01-28 | 株式会社東芝 | 半導体チップ及び半導体モジュール |
| JP2003077291A (ja) * | 2001-09-03 | 2003-03-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6906969B2 (en) * | 2002-09-24 | 2005-06-14 | Infineon Technologies Aktiengesellschaft | Hybrid fuses for redundancy |
| JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
| WO2004095471A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
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| KR100587076B1 (ko) * | 2004-04-28 | 2006-06-08 | 주식회사 하이닉스반도체 | 메모리 장치 |
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| KR20130098681A (ko) | 2012-02-28 | 2013-09-05 | 삼성전자주식회사 | 반도체 메모리 장치 |
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-
2000
- 2000-07-13 JP JP2000212162A patent/JP4600792B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-20 TW TW090115002A patent/TW514930B/zh not_active IP Right Cessation
- 2001-07-11 KR KR1020010041481A patent/KR100873381B1/ko active IP Right Grant
- 2001-07-13 US US09/903,509 patent/US6388941B2/en not_active Expired - Lifetime
-
2002
- 2002-04-30 US US10/134,521 patent/US6563750B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068645A (ja) * | 1999-08-27 | 2001-03-16 | Toshiba Corp | リダンダンシーシステムを搭載した半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002025289A (ja) | 2002-01-25 |
| US20020006062A1 (en) | 2002-01-17 |
| US6388941B2 (en) | 2002-05-14 |
| US6563750B2 (en) | 2003-05-13 |
| TW514930B (en) | 2002-12-21 |
| KR100873381B1 (ko) | 2008-12-10 |
| KR20020007170A (ko) | 2002-01-26 |
| US20020118587A1 (en) | 2002-08-29 |
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| JPH09147589A (ja) | 不揮発性記憶装置 | |
| JPH02210698A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060711 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061211 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100329 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100908 |
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