KR20160042221A - 리페어 회로 및 이를 이용한 반도체 장치 - Google Patents

리페어 회로 및 이를 이용한 반도체 장치 Download PDF

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Abstract

본 기술은 복수의 퓨즈 셋 래치를 포함하며, 퓨즈 래치 선택 신호에 응답하여 상기 복수의 퓨즈 셋 래치 중에서 선택된 타겟 퓨즈 래치에 퓨즈 정보를 저장하도록 구성된 퓨즈 셋 래치 어레이; 붓업 모드 영역 선택 정보를 구역 판별 신호에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호를 이용하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 퓨즈 정보 제어부; 및 외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 노멀 메모리 셀 또는 리던던트 메모리 셀을 억세스하도록 구성된 리페어 처리부를 포함할 수 있다.

Description

리페어 회로 및 이를 이용한 반도체 장치{REPAIR CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리페어 회로 및 이를 이용한 반도체 장치에 관한 것이다.
반도체 장치는 결함이 발생한 메모리 셀(이하, 결함 셀)을 테스트를 통해 검출할 수 있다.
반도체 회로의 동작 시 외부에서 제공된 어드레스가 결함 셀을 억세스(access) 하기 위한 어드레스일 경우, 결함 셀 대신에 결함 셀에 할당된 리던던트(Redundant) 메모리 셀(이하, 리던던트 셀)을 억세스하게 되며, 이를 리페어 동작이라 칭할 수 있다.
결함 셀을 억세스 하기 위한 어드레스 정보를 결함 어드레스 정보라 칭할 수 있다.
결함 어드레스 정보는 퓨즈 셋(Fuse Set)에 저장될 수 있다.
퓨즈 정보 즉, 퓨즈 셋에 저장된 결함 어드레스 정보를 리페어 동작에 사용할 수 있도록 처리하기 위한 회로 설계 및 결함 어드레스 정보 처리에 소요되는 시간이 반도체 장치의 동작 성능을 좌우하는 중요한 요소로 작용할 수 있다.
본 발명의 실시예는 리페어 동작을 효율적으로 처리할 수 있는 리페어 회로 및 이를 이용한 반도체 장치를 제공한다.
본 발명의 실시예는 복수의 퓨즈 셋 래치를 포함하며, 퓨즈 래치 선택 신호에 응답하여 상기 복수의 퓨즈 셋 래치 중에서 선택된 타겟 퓨즈 래치에 퓨즈 정보를 저장하도록 구성된 퓨즈 셋 래치 어레이; 붓업 모드 영역 선택 정보를 구역 판별 신호에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호를 이용하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 퓨즈 정보 제어부; 및 외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 노멀 메모리 셀 또는 리던던트 메모리 셀을 억세스하도록 구성된 리페어 처리부를 포함할 수 있다.
본 발명의 실시예는 붓업 모드 시 퓨즈 정보를 출력하도록 구성된 퓨즈 셋 어레이; 상기 퓨즈 정보를 퓨즈 래치 선택 신호에 응답하여 저장하도록 구성된 퓨즈 셋 래치 어레이를 각각 포함하는 복수의 메모리 블록; 및 붓업 모드 영역 선택 정보를 구역 판별 신호에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호를 이용하여 상기 퓨즈 래치 선택 신호를 생성하고, 외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 상기 복수의 메모리 블록의 노멀 메모리 셀 또는 리던던트 메모리 셀을 억세스하도록 구성된 리페어 회로를 포함할 수 있다.
본 기술은 효율적인 리페어 동작이 가능하고, 리페어 동작을 위한 회로 구성을 간소화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 퓨즈 정보 제어부(200)의 구성 예를 나타낸 도면,
도 3은 도 1의 퓨즈 정보 제어부(200)의 다른 구성 예를 나타낸 도면,
도 4는 도 3의 인코더(610)의 구성을 나타낸 도면,
도 5는 도 3의 제 1 다중화기(620)의 설계 원리를 설명하기 위한 논리 테이블,
도 6은 도 5에 따른 제 1 다중화기(620)의 구성을 나타낸 도면,
도 7은 도 3의 구역 판별부(630)의 구성을 나타낸 도면이고,
도 8은 도 3의 제 2 다중화기(640)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 퓨즈 셋 어레이(101), 붓업 카운터(102) 및 코어 블록(103)을 포함할 수 있다.
퓨즈 셋 어레이(101)는 다수의 퓨즈 셋을 포함하며, 퓨즈 셋으로서 어레이 전자 퓨즈 셋(ARE: Array E-fuse set)을 사용할 수 있다.
퓨즈 셋 어레이(101)는 붓업(Boot-up) 모드 시, 퓨즈 리드 클럭 신호(FZYCLK), 붓업 모드 활성화 신호(FZYEN) 및 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 출력하도록 구성될 수 있다.
붓업 모드 활성화 신호(FZYEN)는 붓업 모드의 활성화를 정의하는 신호일 수 있다.
퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>) 중에서 FZYDATA<0:7>는 컬럼 결함 어드레스 정보, FZXDATA<0:12>는 로우 결함 어드레스 정보일 수 있다.
반도체 장치(100)의 테스트 과정에서 결함이 발생한 메모리 셀(이하, 결함 셀)들이 검출되고, 결함 셀들을 억세스(access) 하기 위한 컬럼 어드레스 정보와 로우 어드레스 정보가 럽쳐(Rupture) 동작을 통해 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)로서 퓨즈 셋 어레이(101)에 저장될 수 있다.
붓업 카운터(102)는 붓업 모드 활성화 신호(FZYEN)가 활성화된 경우, 퓨즈 리드 클럭 신호(FZYCLK)에 응답하여 붓업 모드 영역 선택 정보(ATROWB<0:15>)의 값을 조정하도록 구성될 수 있다.
코어 블록(103)은 복수의 메모리 블록 및 리페어 회로(110, 200, 210)를 포함할 수 있다.
복수의 메모리 블록은 제 1 내지 제 4 뱅크(Bank)(BK0 - BK3)를 포함할 수 있다.
이때 설명의 편의상 제 1 내지 제 4 뱅크(BK0 - BK3)를 도시하였으나, 실질적으로 메모리 용량에 따라 그 이상의 뱅크를 포함할 수 있다.
리페어 회로(110, 200, 210)는 퓨즈 셋 래치 어레이(FL)(110), 퓨즈 정보 제어부(200) 및 리페어 처리부(210)를 포함할 수 있다.
퓨즈 셋 래치 어레이(110)는 하나 또는 그 이상이 제 1 내지 제 4 뱅크(BK0 - BK3) 각각에 포함될 수 있다.
퓨즈 셋 래치 어레이(110)는 퓨즈 셋 어레이(101)에 대응되는 구조로서, 붓업 모드에서 퓨즈 셋 어레이(101)가 출력한 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 저장하도록 구성될 수 있다.
추후 도 2를 참조한 설명에 앞서, 퓨즈 셋 래치 어레이(110)는 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)에 응답하여 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 저장하도록 구성될 수 있다.
퓨즈 셋 래치 어레이(110)는 복수의 퓨즈 셋 래치를 포함할 수 있다.
퓨즈 셋 래치 어레이(110)는 컴퓨터의 버퍼 메모리와 같은 역할 즉, 반도체 회로 동작 시, 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 퓨즈 셋 어레이(101)에서 읽어오는 것에 비해 빠른 시간에 읽어올 수 있도록 구성된 것이다.
퓨즈 정보 제어부(200)는 퓨즈 셋 래치 어레이(110)의 퓨즈 셋 래치들 중에서 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)가 저장되어야 할 퓨즈 래치를 노멀 모드 영역 선택 정보(XMATDE<0:3>, XMATYF<0:4>, XMAT_EV) 및 붓업 모드 영역 선택 정보(ATROWB<0:15>)에 따라 선택하도록 구성될 수 있다.
이하, 퓨즈 셋 래치 어레이(110)의 퓨즈 셋 래치들 중에서 현재의 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)가 저장되어야 할 퓨즈 래치를 타겟 퓨즈 래치라 칭하기로 한다.
퓨즈 정보 제어부(200)는 노멀 모드 시, 타겟 퓨즈 래치를 노멀 모드 영역 선택 정보(XMATDE<0:3>, XMATYF<0:4>, XMAT_EV)에 따라 선택하도록 구성될 수 있다.
이때 제 1 내지 제 4 뱅크(Bank)(BK0 - BK3) 각각은 복수의 단위 블록 예를 들어, 4개의 매트(Mat)을 포함할 수 있다.
각 매트는 5개의 단위 블록을 포함할 수 있다.
5개의 단위 블록 각각은 이븐(even) 블록과 오드(odd) 블록으로 구분될 수 있다.
노멀 모드 영역 선택 정보(XMATDE<0:3>, XMATYF<0:4>, XMAT_EV) 중에서 XMATDE<0:3>은 4개의 매트(Mat)에 대응되는 퓨즈 셋 래치들을 지정하기 위한 신호이고, XMATYF<0:4>은 각 매트의 5개의 단위 블록에 대응되는 퓨즈 셋 래치들을 지정하기 위한 신호이며, XMAT_EV은 각 매트의 5개의 단위 블록 각각의 이븐 블록과 오드 블록 중에서 하나를 지정하기 위한 신호일 수 있다.
퓨즈 정보 제어부(200)는 붓업 모드 시, 타겟 퓨즈 래치를 붓업 모드 영역 선택 정보(ATROWB<0:15>)에 따라 선택하도록 구성될 수 있다.
리페어 처리부(210)는 외부에서 입력된 어드레스(이하, 외부 어드레스)와 퓨즈 셋 래치 어레이(110)에 저장된 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 비교하여 상기 외부 어드레스에 대응되는 노멀 셀(결함이 발생하지 않은 메모리 셀) 또는 리던던트 셀(결함 셀을 대체한 메모리 셀)을 억세스하도록 구성될 수 있다.
리페어 처리부(210)는 외부 어드레스가 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)에 포함되지 않은 어드레스이면 외부 어드레스에 해당하는 노멀 셀을 억세스하도록 구성될 수 있다.
리페어 처리부(210)는 외부 어드레스가 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)에 포함된 어드레스이면 리던던트 셀을 억세스하도록 구성될 수 있다.
이때 도 1은 제 1 내지 제 4 뱅크(BK0 - BK3) 각각은 2개의 영역(설명의 편의상 좌 영역/우 영역)으로 구분될 수 있으며(도시 생략), 좌 영역과 우 영역 각각에 대해 1개씩의 퓨즈 셋 래치 어레이(110)가 구성된 예를 든 것이다.
따라서 제 1 내지 제 4 뱅크(BK0 - BK3) 각각에 대해 2개씩의 퓨즈 셋 래치 어레이(110)가 구성될 수 있다.
이후, 제 1 내지 제 4 뱅크(BK0 - BK3) 각각의 좌 영역은 BK0L, BK1L, BK2L, BK3L과 같이, 제 1 내지 제 4 뱅크(BK0 - BK3) 각각의 우 영역은 BK0R, BK1R, BK2R, BK3R과 같이 표기할 수도 있다.
상술한 반도체 장치(100)는 노멀 동작에 앞서, 붓업 모드에서 퓨즈 셋 어레이(101)에 저장된 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 퓨즈 셋 래치 어레이(110)에 미리 저장하는 동작이 선행될 수 있다.
붓업 모드에서 퓨즈 셋 어레이(101)는 붓업 모드 활성화 신호(FZYEN) 및 퓨즈 리드 클럭 신호(FZYCLK)를 붓업 카운터(102)에 제공하고, 붓업 모드 활성화 신호(FZYEN) 및 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 퓨즈 셋 래치 어레이(110)에 제공한다.
퓨즈 셋 어레이(101)는 퓨즈 리드 클럭 신호(FZYCLK)에 따라 자신의 퓨즈 셋들을 순차적으로 선택하여 해당 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)를 출력한다.
붓업 카운터(102)는 퓨즈 리드 클럭 신호(FZYCLK)에 따라 현재의 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)에 대응되는 타겟 퓨즈 래치가 선택되도록 붓업 모드 영역 선택 정보(ATROWB<0:15>)의 값을 순차적으로 가변시킨다.
퓨즈 정보 제어부(200)는 붓업 모드 시, 붓업 모드 영역 선택 정보(ATROWB<0:15>)에 따라 타겟 퓨즈 래치를 순차적으로 선택함으로써 타겟 퓨즈 래치에 정확한 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)가 저장될 수 있다.
도 2에 도시된 바와 같이, 퓨즈 정보 제어부(200)는 노멀 퓨즈 정보 디코딩부(300), 제 1 붓업 퓨즈 정보 디코딩부(400) 및 제 2 붓업 퓨즈 정보 디코딩부(500)를 포함할 수 있다.
노멀 퓨즈 정보 디코딩부(300)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 특정 비트(ATROWB<15>)에 따라 노멀 모드 영역 선택 정보(XMATDE<0:3>, XMATYF<0:4>, XMAT_EV)를 디코딩하여 노멀 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)를 생성하도록 구성될 수 있다.
노멀 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>) 중에서 XMATYF_BKOL<0:39>는 제 1 뱅크(BK0)의 좌 영역에 대응되는 신호이고,
XMATYF_BKOR<0:39>는 제 1 뱅크(BK0)의 우 영역에 대응되는 신호이며,
XMATYF_BK1L<0:39>는 제 2 뱅크(BK1)의 좌 영역에 대응되는 신호이고,
XMATYF_BK1R<0:39>)는 제 2 뱅크(BK1)의 우 영역에 대응되는 신호이다.
노멀 퓨즈 정보 디코딩부(300)는 제 1 디코더(310) 및 제 2 디코더(320)를 포함할 수 있다.
제 1 디코더(310) 및 제 2 디코더(320)는 노멀 모드 영역 선택 정보(XMATDE<0:3>, XMATYF<0:4>, XMAT_EV)를 공유하며, 특정 비트(ATROWB<15>)에 따라 어느 하나가 활성화되어 디코딩 동작을 수행하도록 구성될 수 있다.
제 1 붓업 퓨즈 정보 디코딩부(400)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 비트(ATROWB<3, 4, 5, 12, 1, 13>)를 디코딩하여 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOL<0:39>, XMATYF_BU_BKOR<0:39>)를 생성하며, 붓업 모드 활성화 신호(FZYEN)에 따라 노멀 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>) 또는 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOL<0:39>, XMATYF_BU_BKOR<0:39>)를 선택하여 출력 신호(XMATYF_BKOLD<0:39>, XMATYF_BKORD<0:39>)를 생성하도록 구성될 수 있다.
제 1 붓업 퓨즈 정보 디코딩부(400)는 제 1 디코더(410), 제 1 다중화기(420), 제 2 디코더(430) 및 제 2 다중화기(440)를 포함할 수 있다.
제 1 디코더(410)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 비트(ATROWB<3, 4, 5, 12, 1, 13>)를 디코딩하여 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOL<0:39>)를 생성하도록 구성될 수 있다.
제 1 다중화기(420)는 붓업 모드 활성화 신호(FZYEN)에 따라 노멀 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>) 또는 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOL<0:39>)를 선택하여 출력 신호(XMATYF_BKOLD<0:39>)를 생성하도록 구성될 수 있다.
제 1 다중화기(420)는 붓업 모드 활성화 신호(FZYEN)가 활성화되면 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOL<0:39>)를 선택하여 출력 신호(XMATYF_BKOLD<0:39>)를 생성하도록 구성될 수 있다.
제 2 디코더(430)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 비트(ATROWB<3, 4, 5, 12, 1, 13>)를 디코딩하여 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOR<0:39>)를 생성하도록 구성될 수 있다.
제 2 다중화기(440)는 붓업 모드 활성화 신호(FZYEN)에 따라 노멀 퓨즈 래치 선택 신호(XMATYF_BKOR<0:39>) 또는 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOR<0:39>)를 선택하여 출력 신호(XMATYF_BKORD<0:39>)를 생성하도록 구성될 수 있다.
제 2 다중화기(440)는 붓업 모드 활성화 신호(FZYEN)가 활성화되면 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BKOR<0:39>)를 선택하여 출력 신호(XMATYF_BKORD<0:39>)를 생성하도록 구성될 수 있다.
제 2 붓업 퓨즈 정보 디코딩부(500)는 제 1 디코더(510), 제 1 다중화기(520), 제 2 디코더(530) 및 제 2 다중화기(540)를 포함할 수 있다.
제 1 디코더(510)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 비트(ATROWB<3, 4, 5, 12, 1, 13>)를 디코딩하여 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1L<0:39>)를 생성하도록 구성될 수 있다.
제 1 다중화기(520)는 붓업 모드 활성화 신호(FZYEN)에 따라 노멀 퓨즈 래치 선택 신호(XMATYF_BK1L<0:39>) 또는 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1L<0:39>)를 선택하여 출력 신호(XMATYF_BK1LD<0:39>)를 생성하도록 구성될 수 있다.
제 1 다중화기(520)는 붓업 모드 활성화 신호(FZYEN)가 활성화되면 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1L<0:39>)를 선택하여 출력 신호(XMATYF_BK1LD<0:39>)를 생성하도록 구성될 수 있다.
제 2 디코더(530)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 비트(ATROWB<3, 4, 5, 12, 1, 13>)를 디코딩하여 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1R<0:39>)를 생성하도록 구성될 수 있다.
제 2 다중화기(540)는 붓업 모드 활성화 신호(FZYEN)에 따라 노멀 퓨즈 래치 선택 신호(XMATYF_BK1R<0:39>) 또는 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1R<0:39>)를 선택하여 출력 신호(XMATYF_BK1RD<0:39>)를 생성하도록 구성될 수 있다.
제 2 다중화기(540)는 붓업 모드 활성화 신호(FZYEN)가 활성화되면 붓업 퓨즈 래치 선택 신호(XMATYF_BU_BK1R<0:39>)를 선택하여 출력 신호(XMATYF_BK1RD<0:39>)를 생성하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 퓨즈 정보 제어부(200)의 다른 구성 예는 제어부(600) 및 디코딩부(700, 800)를 포함할 수 있다.
제어부(600)는 노멀 모드 영역 선택 정보(XMATDE<1:3>, XMATYF<0:4>, XMAT_EV)를 인코딩한 노멀 소스 신호(MATSEL<0:5>), 그리고 붓업 모드 영역 선택 정보(ATROWB<0:15>)를 구역 판별 신호(SEGFZ)에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호(MATSEL_BU<0:5>) 중에서 하나를 붓업 모드 활성화 신호(FZYEN)에 따라 선택하여 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>)를 생성하도록 구성될 수 있다.
제어부(600)는 인코딩부(610), 제 1 다중화부(620), 구역 판별부(630) 및 제 2 다중화부(640)를 포함할 수 있다.
인코딩부(610)는 노멀 모드 영역 선택 정보(XMATDE<1:3>, XMATYF<0:4>, XMAT_EV)를 인코딩하여 노멀 소스 신호(MATSEL<0:5>)를 생성하도록 구성될 수 있다.
제 1 다중화부(620)는 구역 판별 신호(SEGFZ) 및 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<1, 3, 4, 5, 12>)을 이용하여 붓업 소스 신호(MATSEL_BU<0:5>)를 생성하도록 구성될 수 있다.
제 1 다중화부(620)는 구역 판별 신호(SEGFZ)에 따라 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<1, 12>)을 조합하여 붓업 소스 신호(MATSEL_BU<0:5>) 중에서 일부 신호 비트들(MATSEL_BU<3:5>)을 생성할 수 있다.
붓업 소스 신호(MATSEL_BU<0:5>) 중에서 다른 신호 비트들(MATSEL_BU<0:2>)로서 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 다른 신호 비트들(ATROWB<3:5>)이 사용될 수 있다.
구역 판별부(630)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<13, 14>)에 응답하여 구역 판별 신호(SEGFZ)를 생성하도록 구성될 수 있다.
이때 퓨즈 셋 어레이(101)는 코어 블록(103)의 뱅크(BK)와 유사한 구조를 가질 수 있다.
퓨즈 셋 어레이(101)는 매트(MAT) 단위로 구분될 수 있으며, 면적 및 배선 효율을 증가시키기 위하여 스페어 컬럼 라인들(SYi)을 비대칭 적으로 배치할 수 있다.
예를 들어, 스페어 컬럼 라인들(SYi)을 제 1 구역(MAT0 - 31)과 제 2 구역(MAT32 - 39)으로 나누어 배치할 수 있다.
노멀 모드와 붓업 모드에서 제 1 구역(MAT0 - 31)과 제 2 구역(MAT32 - 39)을 선택하기 위해 사용되는 붓업 모드 영역 선택 정보(ATROWB<0:15>)가 다를 수 있다.
따라서 본 발명은 제 1 구역(MAT0 - 31)과 제 2 구역(MAT32 - 39)의 구분에 관련된 신호 비트들(ATROWB<13, 14>)을 이용하여 생성한 구역 판별 신호(SEGFZ)에 따라 현재 선택된 영역이 제 1 구역(MAT0 - 31)인지 아니면 제 2 구역(MAT32 - 39)인지를 구분할 수 있도록 하였다.
제 2 다중화부(640)는 노멀 소스 신호(MATSEL<0:5>), 붓업 소스 신호(MATSEL_BU<0:5>), 붓업 모드 활성화 신호(FZYEN) 및 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<0, 9, 15>)에 응답하여 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>)를 생성하도록 구성될 수 있다.
제 2 다중화부(640)는 노멀 소스 신호(MATSEL<0:5>)와 붓업 소스 신호(MATSEL_BU<0:5>) 중에서 하나를 붓업 모드 활성화 신호(FZYEN)에 따라 선택할 수 있다.
제 2 다중화부(640)는 붓업 모드 활성화 신호(FZYEN)가 활성화되면 붓업 소스 신호(MATSEL_BU<0:5>)를 선택하고, 붓업 모드 활성화 신호(FZYEN)가 비 활성화되면 노멀 소스 신호(MATSEL<0:5>)를 선택할 수 있다.
제 2 다중화부(640)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<0, 9, 15>)에 따라 노멀 소스 신호(MATSEL<0:5>) 또는 붓업 소스 신호(MATSEL_BU<0:5>)가 제공될 메모리 블록(BK0L, BK0R, BK1L, BK1R)을 선택할 수 있다.
즉, 제 2 다중화부(640)는 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<0, 9, 15>)에 따라 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>) 중에서 하나의 세트를 선택적으로 활성화시킬 수 있다.
디코딩부(700, 800)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>)를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)를 생성하도록 구성될 수 있다.
퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)에 따라 타겟 퓨즈 래치가 선택될 수 있다.
디코딩부(700, 800)는 제 1 디코딩부(700) 및 제 2 디코딩부(800)를 포함할 수 있다.
제 1 디코딩부(700)는 제 1 디코더(710) 및 제 2 디코더(720)를 포함할 수 있다.
제 1 디코더(710)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>)를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>)를 생성하도록 구성될 수 있다.
제 2 디코더(720)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOR<0:5>)를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BKOR<0:39>)를 생성하도록 구성될 수 있다.
제 2 디코딩부(800)는 제 1 디코더(810) 및 제 2 디코더(820)를 포함할 수 있다.
제 1 디코더(810)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BK1L<0:5>)를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BK1L<0:39>)를 생성하도록 구성될 수 있다.
제 2 디코더(820)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BK1R<0:5>)를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BK1R<0:39>)를 생성하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 인코딩부(610)는 제 1 내지 제 6 로직 유닛들(611 - 616)을 포함할 수 있다.
제 1 로직 유닛(611)은 XMAT_EV를 반전시켜 MATSEL<0>를 생성하도록 구성될 수 있다.
제 2 로직 유닛(612)은 XMATYF<1>과 XMATYF<3>을 논리합하여 MATSEL<1>을 생성하도록 구성될 수 있다.
제 3 로직 유닛(613)은 XMATYF<2>와 XMATYF<3>을 논리합하여 MATSEL<2>를 생성하도록 구성될 수 있다.
제 4 로직 유닛(614)는 XMATYF<4>를 버퍼링하여 MATSEL<3>으로서 출력하도록 구성될 수 있다.
제 5 로직 유닛(615)은 XMATDE<1>과 XMATDE<3>을 논리합하여 MATSEL<4>를 생성하도록 구성될 수 있다.
제 6 로직 유닛(616)은 XMATDE<2>와 XMATDE<3>을 논리합하여 MATSEL<5>를 생성하도록 구성될 수 있다.
도 3의 제 1 다중화부(620)의 설계 원리를 도 5의 상부의 표를 참조하여 설명하기로 한다.
도 5의 상부의 표를 참조하면, 붓업 소스 신호(MATSEL_BU<0:5>)와 퓨즈 셋 어레이(101)는 제 1 구역(MAT0 - 31)과 제 2 구역(MAT32 - 39) 중에서 선택된 구역을 판별하기 위한 구역 판별 신호(SEGFZ)의 관계를 알 수 있다.
신호 비트들(ATROWB<13, 14>)이 모두 로직 로우인 경우, 제 2 구역(MAT32 - 39)이 선택된 것을 의미하며, 구역 판별 신호(SEGFZ)는 로직 하이 값을 가질 수 있다.
신호 비트들(ATROWB<13, 14>) 중에서 어느 하나라도 로직 하이인 경우, 제 1 구역(MAT0 - 31)이 선택된 것을 의미하며, 구역 판별 신호(SEGFZ)는 로직 로우 값을 가질 수 있다.
도 5에 도시된 바와 같이, 붓업 소스 신호(MATSEL_BU<0:5>) 중에서 MATSEL_BU<0:2>는 ATROWB<3:5>에 따라 정해질 수 있다.
MATSEL_BU<3:5>는 구역 판별 신호(SEGFZ)가 로직 로우인 경우, ATROWB<12>, ATROWB<1>, 로직 로우(VSS)가 될 수 있다.
MATSEL_BU<3:5>는 구역 판별 신호(SEGFZ)가 로직 하이인 경우, 로직 로우(VSS), 로직 로우(VSS), 로직 하이(VDD)로 고정될 수 있다.
본 발명은 상술한 MATSEL_BU<3:5> 값을 구역 판별 신호(SEGFZ)와 ATROWB<1, 12>의 조합을 이용하여 도 5의 하부의 표와 같이 생성할 수 있다.
도 5의 하부의 표를 참조하면, MATSEL_BU<5>로서 SEGFZ를 사용하고, MATSEL_BU<4>로서 SEGFZB와 ATROWB<1>의 논리곱 결과를 사용하며, MATSEL_BU<3>으로서 SEGFZB와 ATROWB<12>의 논리곱 결과를 사용한다.
이때 SEGFZB는 SEGFZ를 반전시킨 신호이다.
도 6은 상술한 도 5의 하부의 표를 로직 형태로 구현한 제 1 다중화부(620)의 구성이다.
도 6에 도시된 바와 같이, 제 1 다중화부(620)는 제 1 내지 제 4 로직 유닛(621 - 624)을 포함할 수 있다.
제 1 로직 유닛(621)은 SEGFZ를 반전시켜 SEGFZB를 생성하도록 구성될 수 있다.
제 2 로직 유닛(622)은 ATROWB<12>와 SEGFZB를 논리곱하여 MATSEL_BU<3>을 생성하도록 구성될 수 있다.
제 3 로직 유닛(623)은 ATROWB<1>과 SEGFZB를 논리곱하여 MATSEL_BU<4>를 생성하도록 구성될 수 있다.
제 4 로직 유닛(624)는 SEGFZ를 버퍼링하여 MATSEL_BU<5>로서 출력하도록 구성될 수 있다.
도 7에 도시된 바와 같이, 구역 판별부(630)는 로직 유닛(631)을 포함할 수 있다.
로직 유닛(631)은 ATROWB<13>과 ATROWB<14>를 부정 논리합하여 구역 판별 신호(SEGFZ)를 생성하도록 구성될 수 있다.
도 8에 도시된 바와 같이, 제 2 다중화부(640)는 제 1 내지 제 10 로직 유닛(641 - 650)을 포함할 수 있다.
제 1 로직 유닛(641)은 ATROWB<15>를 반전시켜 ATROWD<15>를 생성하도록 구성될 수 있다.
제 2 로직 유닛(642)는 ATROWB<0>과 ATROWD<15>를 부정 논리합하여 BK0L를 생성하도록 구성될 수 있다.
제 3 로직 유닛(643)은 ATROWB<0>과 ATROWB<15>를 부정 논리합하여 BK0R를 생성하도록 구성될 수 있다.
제 4 로직 유닛(644)는 ATROWB<9>와 ATROWD<15>를 부정 논리합하여 BK1L를 생성하도록 구성될 수 있다.
제 5 로직 유닛(645)는 ATROWB<9>와 ATROWB<15>를 부정 논리합하여 BK1R를 생성하도록 구성될 수 있다.
이때 BK0L, BK0R, BK1L, BK1R은 두 뱅크(BK0, BK1) 각각의 좌 영역/우 영역을 구분하기 위한 뱅크 구분 신호로서 사용될 수 있다.
즉, BK0L은 뱅크(BK0)의 좌 영역, BK0R은 뱅크(BK0)의 우 영역, BK1L은 뱅크(BK1)의 좌 영역, BK1R은 뱅크(BK1)의 우 영역을 구분하기 위한 신호로 사용될 수 있다.
제 6 로직 유닛(646)은 붓업 모드 활성화 신호(FZYEN)에 따라 붓업 소스 신호(MATSEL_BU<0:5>) 또는 노멀 소스 신호(MATSEL<0:5>)를 선택하여 출력 신호(XMATYFPRE<0:5>)를 생성하도록 구성될 수 있다.
제 6 로직 유닛(646)은 붓업 모드 활성화 신호(FZYEN)가 활성화 레벨(예를 들어, 로직 하이)이면 붓업 소스 신호(MATSEL_BU<0:5>)를 선택하여 출력 신호(XMATYFPRE<0:5>)를 생성할 수 있다.
제 6 로직 유닛(646)은 붓업 모드 활성화 신호(FZYEN)가 비 활성화 레벨(로직 로우)이면 노멀 소스 신호(MATSEL<0:5>)를 선택하여 출력 신호(XMATYFPRE<0:5>)를 생성할 수 있다.
제 7 내지 제 10 로직 유닛들(647 - 650)은 뱅크 구분 신호(BK0L, BK0R, BK1L, BK1R) 각각과 제 6 로직 유닛(646)의 출력 신호(XMATYFPRE<0:5>)를 논리곱하여 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>)를 생성하도록 구성될 수 있다.
이와 같이 구성된 도 3의 퓨즈 정보 제어부(200)의 동작을 설명하면 다음과 같다.
붓업 모드에 진입하면, 구역 판별부(630)는 붓업 모드 영역 선택 정보(ATROWB<0:15>)에서 특정 신호 비트들 ATROWB<13:14>에 따라 상술한 퓨즈 셋 어레이(101)의 제 1 구역(MAT0 - 31)과 제 2 구역(MAT32 - 39) 중에서 어느 영역이 선택되었는지 판단하여 구역 판별 신호(SEGFZ)를 생성한다.
제 1 다중화부(620)는 구역 판별 신호(SEGFZ)의 레벨(로직 하이/로직 로우)에 따라 서로 다른 값으로 조합된 붓업 소스 신호(MATSEL_BU<0:5>)를 생성한다.
붓업 모드에서 붓업 모드 활성화 신호(FZYEN)는 로직 하이이므로 제 2 다중화부(640)는 붓업 소스 신호(MATSEL_BU<0:5>)를 선택한다.
또한 제 2 다중화부(640)는 붓업 소스 신호(MATSEL_BU<0:5>) 및 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<0, 9, 15>)를 이용하여 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>) 중에서 하나의 신호 세트를 활성화시킨다.
디코딩부(700, 800)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>) 중에서 활성화된 하나의 신호 세트를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>) 중에서 하나의 신호 세트를 활성화시킨다.
이후, 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)에 따라 선택된 타겟 퓨즈 래치에 퓨즈 셋 어레이(101)로부터 제공된 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)가 저장될 수 있다.
한편, 노멀 모드에서는 인코딩부(610)가 노멀 모드 영역 선택 정보(XMATDE<1:3>, XMATYF<0:4>, XMAT_EV)를 인코딩하여 노멀 소스 신호(MATSEL<0:5>)를 생성한다.
노멀 모드에서 붓업 모드 활성화 신호(FZYEN)는 로직 로우이므로 제 2 다중화부(640)는 노멀 소스 신호(MATSEL<0:5>)를 선택한다.
또한 제 2 다중화부(640)는 노멀 소스 신호(MATSEL<0:5>) 및 붓업 모드 영역 선택 정보(ATROWB<0:15>) 중에서 일부 신호 비트들(ATROWB<0, 9, 15>)를 이용하여 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>) 중에서 하나의 신호 세트를 활성화시킨다.
디코딩부(700, 800)는 퓨즈 래치 선택 예비 신호(XMATYFPRE_BKOL<0:5>, XMATYFPRE_BKOR<0:5>, XMATYFPRE_BK1L<0:5>, XMATYFPRE_BK1R<0:5>) 중에서 활성화된 하나의 신호 세트를 디코딩하여 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>) 중에서 하나의 신호 세트를 활성화시킨다.
이후, 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)에 따라 선택된 타겟 퓨즈 래치에 저장된 퓨즈 정보(FZYDATA<0:7>, FZXDATA<0:12>)가 리페어 처리부(210)에 제공되고, 그에 따라 리페어 처리부(210)는 리페어 동작을 수행할 수 있다.
상술한 바와 같이, 도 3의 퓨즈 정보 제어부(200)는 제어부(600)가 노멀 모드와 붓업 모드를 구분하고, 붓업 모드에서는 선택 영역을 다시 구분함으로써 퓨즈 셋 래치 어레이(110)의 영역 구분을 위한 최소의 정보만을 디코딩부(700, 800)로 전송하고, 디코딩부(700, 800)에서 이를 디코딩하여 최종적인 퓨즈 래치 선택 신호(XMATYF_BKOL<0:39>, XMATYF_BKOR<0:39>, XMATYF_BK1L<0:39>, XMATYF_BK1R<0:39>)를 생성할 수 있으므로 회로 면적 및 배선을 최소할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 복수의 퓨즈 셋 래치를 포함하며, 퓨즈 래치 선택 신호에 응답하여 상기 복수의 퓨즈 셋 래치 중에서 선택된 타겟 퓨즈 래치에 퓨즈 정보를 저장하도록 구성된 퓨즈 셋 래치 어레이;
    붓업 모드 영역 선택 정보를 구역 판별 신호에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호를 이용하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 퓨즈 정보 제어부; 및
    외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 노멀 메모리 셀 또는 리던던트 메모리 셀을 억세스하도록 구성된 리페어 처리부를 포함하는 리페어 회로.
  2. 제 1 항에 있어서,
    붓업 모드 시 상기 퓨즈 정보를 출력하도록 구성된 퓨즈 셋 어레이를 더 포함하는 리페어 회로.
  3. 제 2 항에 있어서,
    상기 퓨즈 셋 어레이의 저장 영역들은 제 1 구역과 제 2 구역으로 구분될 수 있으며,
    상기 구역 판별 신호는
    상기 퓨즈 셋 어레이의 상기 저장 영역들 중에서 상기 퓨즈 정보가 출력되는 영역이 상기 제 1 구역인지 아니면 상기 제 2 구역인지를 정의하는 신호인 리페어 회로.
  4. 제 2 항에 있어서,
    상기 퓨즈 셋 어레이는
    상기 붓업 모드 시 퓨즈 리드 클럭 신호를 생성하도록 구성되는 리페어 회로.
  5. 제 4 항에 있어서,
    상기 퓨즈 리드 클럭 신호에 응답하여 상기 붓업 모드 영역 선택 정보의 값을 가변시키도록 구성된 붓업 카운터를 더 포함하는 리페어 회로.
  6. 제 1 항에 있어서,
    상기 퓨즈 정보 제어부는
    노멀 모드 영역 선택 정보를 인코딩한 노멀 소스 신호, 그리고 상기 붓업 소스 신호 중에서 하나를 붓업 모드 활성화 신호에 따라 선택하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 리페어 회로.
  7. 제 6 항에 있어서,
    상기 퓨즈 정보 제어부는
    상기 노멀 소스 신호 및 상기 붓업 소스 신호 중에서 하나를 상기 붓업 모드 활성화 신호에 따라 선택하여 퓨즈 래치 선택 예비 신호를 생성하도록 구성된 제어부, 및
    상기 퓨즈 래치 선택 예비 신호를 디코딩하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 디코더를 포함하는 리페어 회로.
  8. 제 7 항에 있어서,
    상기 제어부는
    상기 노멀 모드 영역 선택 정보를 인코딩하여 상기 노멀 소스 신호를 생성하도록 구성된 인코딩부,
    상기 구역 판별 신호 및 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들을 이용하여 상기 붓업 소스 신호를 생성하도록 구성된 제 1 다중화부,
    상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들에 응답하여 상기 구역 판별 신호를 생성하도록 구성된 구역 판별부, 및
    상기 노멀 소스 신호, 상기 붓업 소스 신호, 상기 붓업 모드 활성화 신호 및 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들에 응답하여 상기 퓨즈 래치 선택 예비 신호를 생성하도록 구성된 제 2 다중화부를 포함하는 리페어 회로.
  9. 제 8 항에 있어서,
    상기 제 1 다중화부는
    상기 구역 판별 신호에 따라 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들을 조합하여 상기 붓업 소스 신호 중에서 일부 신호 비트들을 생성하도록 구성되는 리페어 회로.
  10. 붓업 모드 시 퓨즈 정보를 출력하도록 구성된 퓨즈 셋 어레이;
    상기 퓨즈 정보를 퓨즈 래치 선택 신호에 응답하여 저장하도록 구성된 퓨즈 셋 래치 어레이를 각각 포함하는 복수의 메모리 블록; 및
    붓업 모드 영역 선택 정보를 구역 판별 신호에 따라 서로 다르게 조합하여 생성한 붓업 소스 신호를 이용하여 상기 퓨즈 래치 선택 신호를 생성하고, 외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 상기 복수의 메모리 블록의 노멀 메모리 셀 또는 리던던트 메모리 셀을 억세스하도록 구성된 리페어 회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 퓨즈 셋 어레이의 저장 영역들은 제 1 구역과 제 2 구역으로 구분될 수 있으며,
    상기 구역 판별 신호에 의해
    상기 퓨즈 셋 어레이의 상기 저장 영역들 중에서 상기 퓨즈 정보가 출력되는 영역이 상기 제 1 구역과 상기 제 2 구역 중에서 어디에 포함되는지 정의되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 퓨즈 셋 어레이는
    상기 붓업 모드 시 퓨즈 리드 클럭 신호를 생성하도록 구성되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 퓨즈 리드 클럭 신호에 응답하여 상기 붓업 모드 영역 선택 정보의 값을 가변시키도록 구성된 붓업 카운터를 더 포함하는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 리페어 회로는
    노멀 모드 영역 선택 정보를 인코딩한 노멀 소스 신호, 그리고 상기 붓업 소스 신호 중에서 하나를 붓업 모드 활성화 신호에 따라 선택하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 반도체 장치.
  15. 제 14 항에 있어서,
    상기 리페어 회로는
    상기 노멀 소스 신호 및 상기 붓업 소스 신호 중에서 하나를 상기 붓업 모드 활성화 신호에 따라 선택하여 퓨즈 래치 선택 예비 신호를 생성하도록 구성된 제어부,
    상기 퓨즈 래치 선택 예비 신호를 디코딩하여 상기 퓨즈 래치 선택 신호를 생성하도록 구성된 디코더, 및
    상기 외부에서 입력된 어드레스와 상기 퓨즈 정보를 비교하여 상기 외부 어드레스에 대응되는 상기 노멀 메모리 셀 또는 상기 리던던트 메모리 셀을 억세스하도록 구성된 리페어 처리부를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제어부는
    상기 노멀 모드 영역 선택 정보를 인코딩하여 상기 노멀 소스 신호를 생성하도록 구성된 인코딩부,
    상기 구역 판별 신호 및 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들을 이용하여 상기 붓업 소스 신호를 생성하도록 구성된 제 1 다중화부,
    상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들에 응답하여 상기 구역 판별 신호를 생성하도록 구성된 구역 판별부, 및
    상기 노멀 소스 신호, 상기 붓업 소스 신호, 상기 붓업 모드 활성화 신호 및 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들에 응답하여 상기 퓨즈 래치 선택 예비 신호를 생성하도록 구성된 제 2 다중화부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 다중화부는
    상기 구역 판별 신호에 따라 상기 붓업 모드 영역 선택 정보 중에서 일부 신호 비트들을 조합하여 상기 붓업 소스 신호 중에서 일부 신호 비트들을 생성하도록 구성되는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074444B2 (en) 2015-09-18 2018-09-11 SK Hynix Inc. Repair circuit, semiconductor apparatus and semiconductor system using the same
CN112309483A (zh) * 2019-07-25 2021-02-02 美光科技公司 存储器验证

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160106319A (ko) * 2015-03-02 2016-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102498208B1 (ko) * 2016-06-07 2023-02-10 삼성전자주식회사 여분의 용량을 포함하는 메모리 장치 및 이를 포함하는 적층 메모리 장치
US10600498B1 (en) * 2019-02-27 2020-03-24 Micron Technology, Inc. Reduced footprint fuse circuit
US11244741B1 (en) 2020-11-04 2022-02-08 Micron Technology, Inc. Selectable fuse sets, and related methods, devices, and systems
US11894091B2 (en) * 2022-03-23 2024-02-06 International Business Machines Corporation Synchronized memory repair system (SRS)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3803477B2 (ja) * 1997-10-31 2006-08-02 株式会社東芝 半導体メモリ装置
JP4600792B2 (ja) * 2000-07-13 2010-12-15 エルピーダメモリ株式会社 半導体装置
TW594775B (en) * 2001-06-04 2004-06-21 Toshiba Corp Semiconductor memory device
US7123512B2 (en) * 2002-07-19 2006-10-17 Micron Technology, Inc. Contiguous block addressing scheme
JP4128965B2 (ja) * 2004-02-26 2008-07-30 株式会社東芝 半導体装置
KR100618830B1 (ko) 2004-06-07 2006-08-31 삼성전자주식회사 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법
KR20110073953A (ko) * 2009-12-24 2011-06-30 주식회사 하이닉스반도체 반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로
US8885424B2 (en) 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
KR101937232B1 (ko) * 2012-12-21 2019-01-11 에스케이하이닉스 주식회사 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074444B2 (en) 2015-09-18 2018-09-11 SK Hynix Inc. Repair circuit, semiconductor apparatus and semiconductor system using the same
CN112309483A (zh) * 2019-07-25 2021-02-02 美光科技公司 存储器验证

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