KR20110073953A - 반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로 - Google Patents

반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로 Download PDF

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Abstract

반도체 메모리의 퓨즈 셋은 컬럼 리던던시 어드레스를 각각 지정하도록 구성된 제 1 퓨즈 어레이 및 제 2 퓨즈 어레이를 포함하며, 로우 어드레스에 따라 제 1 퓨즈 어레이와 제 2 퓨즈 어레이 중에서 하나를 선택할 수 있도록 구성된 단위 퓨즈 회로를 포함한다.
퓨즈, 컬럼

Description

반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로{FUSE SET OF SEMICONDUCTOR MEMORY AND REPAIR DETERMINATION CIRCUIT USING THE SAME}
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로에 관한 것이다.
일반적으로 반도체 메모리는 공정상의 문제로 패일(Fail) 즉, 불량 처리된 메모리 셀, 비트 라인 또는 워드 라인을 리패어하기 위한 리던던시(Redundancy) 셀, 리던던시 비트 라인 또는 리던던시 워드 라인 등을 구비하고 있다.
또한 리패어된 어드레스 정보를 저장하고, 외부에서 지정한 어드레스가 리패어 되어야 할 어드레스인지 판단하여 그 결과를 알리기 위한 리패어 판단 회로가 구비된다.
반도체 메모리는 메모리 영역을 구분하는 단위로서 사용되는 메모리 뱅크(Bank)를 다수의 영역으로 구분하여 제어한다.
예를 들어, 도 1에 도시된 바와 같이, 하나의 메모리 뱅크(1)를 총 8개의 메모리 블록 즉, 각각 2개의 메모리 블록으로 구분된 제 1 내지 제 4 쿼터 블록(Quarter Block)(Q0_U/Q0_D ~ Q3_U/Q3_D)으로 구분할 수 있다.
제 1 내지 제 4 쿼터 블록(Quarter Block)(Q0_U/Q0_D ~ Q3_U/Q3_D)은 하나의 메모리 뱅크(1)를 컬럼 방향을 기준으로 4개의 블록으로 구분하고, 4개의 블록 각각을 로우 방향을 기준으로 상부 블록과 하부 블록으로 구분한 것이다.
또한 도시되어 있지는 않지만, 제 1 내지 제 4 쿼터 블록(Quarter Block)(Q0_U/Q0_D ~ Q3_U/Q3_D)의 상부 블록들(Q0_U ~ Q3_U)과 하부 블록들(Q0_D ~ Q3_D)은 각각 컬럼 방향을 기준으로 N개의 소 영역을 포함한다.
도 1과 같은 구조의 메모리 뱅크를 기준으로 종래 기술에 따른 리패어 판단회로(10)는 도 2와 같이 구성된다.
즉, 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)에 대하여 퓨즈 셋 그룹(FSG_Q0 ~ FSG_Q3)들이 배치된다.
이때 제 1 쿼터 블록(Q0_U/Q0_D)의 상부 블록이 N개의 소 영역을 포함하고 하부 블록이 N의 소 영역을 포함하므로 제 1 쿼터 블록(Q0_U/Q0_D)은 총 2N개의 소 영역을 포함한다. 따라서 2N개의 소 영역 각각에 대한 리패어 판단이 가능하도록 퓨즈 셋 그룹(FSG_Q0)은 2N개의 퓨즈 셋(FUSESET<0:N>_U, FUSESET<0:N>_D)을 구비한다.
결국, 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D) 전체에 대응하기 위해서는 8N개의 퓨즈 셋(4*FUSESET<0:N>_U, 4*FUSESET<0:N>_D)이 필요하게 된다.
퓨즈 셋 그룹(FSG_Q0 ~ FSG_Q3)들은 각각에 지정된 컬럼 리던던시 어드레스와 컬럼 어드레스를 비교하여 리패어 판단 신호들(YRB_U<0:N>, YRB_D<0:N>)을 출력한다.
리패어 판단 신호들(YRB_U<0:N>, YRB_D<0:N>)은 동일 순번의 상부 쿼터에 따른 신호 하나와 하부 쿼터에 따른 신호 하나씩 노아 게이트 어레이(11)를 통해 조합되어 최종적인 리패어 판단 신호들(YRB_Q<0:3><0:N>)로서 출력된다.
상술한 바와 같이, 종래의 기술에 따른 리패어 판단 회로(10)는 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)에 대하여 8N개의 퓨즈 셋이 구비되므로 많은 면적을 차지하며, 전류 소비도 크다.
본 발명의 실시예는 컬럼 리던던시 어드레스를 각각 지정하도록 구성된 제 1 퓨즈 어레이 및 제 2 퓨즈 어레이를 포함하며, 로우 어드레스에 따라 제 1 퓨즈 어레이와 제 2 퓨즈 어레이 중에서 하나를 선택할 수 있도록 구성된 단위 퓨즈 회로를 포함함을 특징으로 한다.
본 발명의 실시예는 복수의 메모리 블록에 대응되어 리패어 여부를 판단하도록 구성된 하나 또는 그 이상의 퓨즈 셋을 포함하고, 퓨즈 셋이 복수의 메모리 블록 중에서 두 블록에 의해 공유되도록 구성됨을 다른 특징으로 한다.
본 발명의 실시예는 컬럼 방향을 기준으로 제 1 내지 제 4 쿼터 블록으로 구분되고, 제 1 내지 제 4 쿼터 블록이 로우 방향을 기준으로 상부 블록들과 하부 블록들로 구분되는 복수의 메모리 블록에 대응되어 리패어 여부를 판단하도록 구성된 복수의 퓨즈 셋을 포함하고, 퓨즈 셋이 복수의 메모리 블록 중에서 동일 순번의 상부 블록 하나와 하부 블록 하나에 의해 공유됨을 또 다른 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 메모리의 리패어 판단 회로(100)는 도 1의 메모리 뱅크 구조를 기준으로 구성한 예를 든 것이다.
즉, 제 1 내지 제 4 쿼터 블록(Quarter Block)(Q0_U/Q0_D ~ Q3_U/Q3_D)은 하나의 메모리 뱅크(1)를 컬럼 방향을 기준으로 4개의 블록으로 구분하고, 4개의 블 록 각각을 로우 방향을 기준으로 상부 블록과 하부 블록으로 구분한 것이다.
또한 도시되어 있지는 않지만, 제 1 내지 제 4 쿼터 블록(Quarter Block)(Q0_U/Q0_D ~ Q3_U/Q3_D)의 상부 블록들(Q0_U ~ Q3_U)과 하부 블록들(Q0_D ~ Q3_D)은 각각 컬럼 방향을 기준으로 N개의 소 영역을 포함한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 리패어 판단 회로(100)는 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)에 대하여 퓨즈 셋 그룹(FSGC_Q0 ~ FSGC_Q3)들이 배치된다.
제 1 쿼터 블록(Q0_U/Q0_D)에 대하여 퓨즈 셋 그룹(FSGC_Q0)이 배치되고, 제 2 쿼터 블록(Q1_U/Q1_D)에 대하여 퓨즈 셋 그룹(FSGC_Q1)이 배치되고, 제 3 쿼터 블록(Q2_U/Q2_D)에 대하여 퓨즈 셋 그룹(FSGC_Q2)이 배치되며, 제 4 쿼터 블록(Q3_U/Q3_D)에 대하여 퓨즈 셋 그룹(FSGC_Q3)이 배치된다.
제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)이 각각 2N개의 소 영역(상부 블록에 대하여 N개 그리고 하부 블록에 대하여 N개)을 포함하며 퓨즈 셋 그룹(FSGC_Q0 ~ FSGC_Q3)들은 각각 N개의 퓨즈 셋(FUSESET<0:N>)을 구비한다.
본 발명의 실시예에 따르면, 하나의 메모리 뱅크 즉, 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)에 대하여 4N개의 퓨즈 셋(4*FUSESET<0:N>)을 구비한다. 종래의 기술에 따르면(도 2 참조), 하나의 메모리 뱅크에 대하여 8N개의 퓨즈 셋(4*FUSESET<0:N>_U, 4*FUSESET<0:N>_D)이 필요하였다.
결국, 본 발명의 실시예에 따른 리패어 판단 회로(100)는 하나의 메모리 뱅크를 기준으로 종래의 기술에 비해 절반에 해당하는 수만큼 배치된다.
따라서 리패어 판단 회로(100)가 차지하는 면적을 줄일 수 있으며, 전류 소비 또한 줄일 수 있다.
본 발명의 실시예에 따른 리패어 판단 회로(100)는 하나의 퓨즈 셋 그룹을 하나의 쿼터 블록에 포함된 상부 블록과 하부 블록이 공유할 수 있도록 하였다. 즉, 하나의 퓨즈 셋을 상부 블록의 소 영역 하나와 하부 블록의 소 영역 하나가 공유할 수 있도록 하고, 로우 어드레스를 이용하여 상부 블록과 하부 블록을 구분할 수 있도록 하였다. 따라서 퓨즈 셋의 수를 종래의 기술에 비해 절반으로 줄일 수 있으며, 이를 설명하기로 한다.
N개의 퓨즈 셋(FUSESET<0:N>)은 서로 동일하게 구성할 수 있다. 그 중 하나의 퓨즈 셋(FUSESET<N>)은 도 4에 도시된 바와 같이, 복수의 단위 퓨즈 회로(210, 220), 복수의 어드레스 비교부(230) 및 판단부(240)를 포함한다.
단위 퓨즈 회로(210)는 퓨즈 셋 회로의 사용 여부를 알리기 위한 퓨즈 셋 인에이브 신호(YREN)를 출력하도록 구성된다.
복수의 단위 퓨즈 회로(220)는 로우 어드레스(RA)에 응답하여 제 1 및 제 2 메모리 영역 중 어느 하나의 컬럼 리던던시 어드레스(Column Redundancy Address)(YRA<0:N>)를 출력하도록 구성된다.
이때 로우 어드레스(RA)는 전체 로우 어드레스 비트들 중에서 제 1 내지 제 4 쿼터 블록(Q0_U/Q0_D ~ Q3_U/Q3_D)을 상부 블록과 하부 블록으로 구분할 수 있는 어드레스 비트를 사용할 수 있다.
복수의 어드레스 비교부(230)는 컬럼 리던던시 어드레스(YRA<0:N>)와 컬럼 어드레스(CA<0:N>)를 비교하여 비교 신호(HIT<0:N>)를 출력하도록 구성된다.
판단부(240)는 퓨즈 셋 인에이브 신호(YREN)와 비교 신호(HIT<0:N>)에 따라 리패어 판단 신호(YRB_Q3<N>)를 출력하도록 구성된다.
복수의 단위 퓨즈 회로(210, 220)는 서로 동일하게 구성할 수 있다.
단위 퓨즈 회로(220)는 도 5에 도시된 바와 같이, 퓨즈 어레이부(221), 선택부(222), 활성화부(223) 및 초기화 및 래치부(224)를 포함한다.
퓨즈 어레이부(221)는 쿼터 블록에 포함된 상부 블록의 소 영역 하나와 하부 블록의 소 영역 하나 각각에 대응되는 제 1 퓨즈 어레이(FU) 및 제 2 퓨즈 어레이(FD)를 포함한다.
예를 들어, 제 1 퓨즈 어레이(FU)는 제 1 쿼터 블록의 상부 블록(Q0_U)의 N번째 소 영역에 대응되고, 제 2 퓨즈 어레이(FD)는 제 1 쿼터 블록의 하부 블록(Q0_D)의 N번째 소 영역에 대응될 수 있다.
선택부(222)는 로우 어드레스(RA)에 따라 제 1 퓨즈 어레이(FU) 또는 제 2 퓨즈 어레이(FD) 중에서 하나를 선택하도록 구성된다.
선택부(222)는 인버터(IV1)와 제 1 트랜지스터 그룹(MU) 및 제 2 트랜지스터 그룹(MD)을 포함한다.
이때 선택부(22)는 로우 어드레스(RA)가 로우 레벨인 경우 제 1 트랜지스터그룹(MU)이 턴 온 되고, 로우 어드레스(RA)가 하이 레벨인 경우 제 2 트랜지스터 그룹(MD)이 턴 온 되도록 회로를 구성하였다.
즉, 로우 어드레스(RA)가 로우 레벨인 경우 쿼터 블록에 포함된 상부 블록의 소 영역의 리패어를 판단할 수 있도록 하고, 로우 어드레스(RA)가 하이 레벨인 경우 하부 블록의 소 영역의 리패어를 판단할 수 있도록 한 것이다.
활성화부(223)는 액티브 신호(XMAT<0:N>)에 따라 제 1 트랜지스터 그룹(MU) 또는 제 2 트랜지스터 그룹(MD)을 접지단과 연결시킴으로써 단위 퓨즈 회로(220)를 활성화시키도록 구성된다. 활성화부(223)는 액티브 신호(XMAT<0:N>)에 따라 턴 온 되는 복수의 트랜지스터를 구비한다.
이때 액티브 신호(XMAT<0:N>)는 로우(Row) 방향으로 구분된 유닛 셀 어레이 즉, 셀 매트의 액티브 정보를 포함하는 신호이다.
초기화 및 래치부(224)는 트랜지스터(M1) 및 복수의 인버터(IV2 ~ IV4)로 이루어진 래치(LT)를 포함한다.
초기화 및 래치부(224)는 트랜지스터(M1)가 뱅크 액티브 정보 신호(RYFEI)에 따라 컬럼 리던던시 어드레스(YRA<i>)를 하이 레벨로 초기화시키고, 컬럼 리던던시 어드레스(YRA<i>)가 래치(LT)를 통해 출력되도록 구성된다. 이때 뱅크 액티브 정보 신호(RYFEI)는 뱅크 액티브 동작시 하이 레벨이 되고, 프리차지(Precharge) 동작시 로우 레벨이 되는 신호이다.
초기화 및 래치부(224)는 뱅크 액티브 정보 신호(RYFEI)가 하이 레벨인 구간 동안 퓨즈 어레이부(221)의 퓨즈 컷팅 상태에 따라 컬럼 리던던시 어드레스(YRA<i>)를 출력한다.
복수의 어드레스 비교부(230)는 서로 동일하게 구성할 수 있다.
도 6에 도시된 바와 같이, 어드레스 비교부(230)는 인버터(IV11), 트랜스미 션 게이트(PG11) 및 복수의 트랜지스터(M11 ~ M14)를 포함한다.
어드레스 비교부(230)는 컬럼 어드레스(CA<i>)와 컬럼 리던던시 어드레스(YRA<i>)가 일치하면 비교 신호(HIT<i>)를 하이 레벨로 출력한다.
도 7에 도시된 바와 같이, 판단부(240)는 복수의 낸드 게이트(ND1 ~ NDm), 노아 게이트(NR1) 및 인버터(IV21)를 포함한다.
판단부(240)는 퓨즈 셋 인에이브 신호(YREN)와 모든 비교 신호(HIT<0:N>)가 하이 레벨이면 리패어 판단 신호(YRB_Q3<N>)를 로우 레벨로 출력한다.
판단부(240)는 비교 신호(HIT<0:N>) 중에서 어느 하나라도 로우 레벨이면 리패어 판단 신호(YRB_Q3<N>)를 하이 레벨로 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리의 리패어 판단 회로(100)의 동작을 설명하면 다음과 같다.
반도체 메모리의 테스트 과정에서 컬럼 패일(Column Fail)이 발생되면 해당 컬럼 어드레스에 맞도록 퓨즈를 컷팅하는 과정을 수행한다.
예를 들어, 제 1 쿼터 블록의 상부 블록(Q0_U)의 O번째 소 영역의 컬럼에 패일(Fail)이 발생한 것으로 가정한다.
이때 제 1 쿼터 블록의 상부 블록(Q0_U)의 O번째 소 영역에 해당하는 컬럼 어드레스를 제 1 컬럼 어드레스라 칭한다.
따라서 상부 블록(Q0_U)의 0번째 소 영역에 할당된 퓨즈 셋 그룹(FSGC_Q0)의 퓨즈 셋(FUSESET<0>)의 퓨즈를 제 1 컬럼 어드레스에 맞도록 컷팅한다.
즉, 도 5를 참조하면, 퓨즈 셋 그룹(FSGC_Q0)의 퓨즈 셋(FUSESET<0>)의 단위 퓨즈 회로(220)들의 제 1 퓨즈 어레이(FU)를 제 1 컬럼 어드레스에 맞도록 컷팅한다.
또한 퓨즈 셋 인에이브 신호(YREN)가 활성화될 수 있도록 단위 퓨즈 회로(210)의 퓨즈 또한 컷팅 한다.
다른 예를 들어, 동일한 순번의 쿼터 블록 즉, 제 1 쿼터 블록의 상부 블록(Q0_U)의 O번째 소 영역과 하부 블록(Q0_D)의 0번째 소 영역 각각의 컬럼에 패일이 발생한 것으로 가정한다.
이때 제 1 쿼터 블록의 상부 블록(Q0_U)의 O번째 소 영역과 하부 블록(Q0_D)의 0번째 소 영역 각각의 컬럼에 해당하는 컬럼 어드레스를 제 1 컬럼 어드레스와 제 2 컬럼 어드레스라 칭한다.
따라서 상부 블록(Q0_U)의 0번째 소 영역에 할당된 퓨즈 셋 그룹(FSGC_Q0)의 퓨즈 셋(FUSESET<0>)의 퓨즈와, 하부 블록(Q0_D)의 0번째 소 영역 에 할당된 퓨즈 셋 그룹(FSGC_Q0)의 퓨즈 셋(FUSESET<0>)의 퓨즈를 제 1 컬럼 어드레스와 제 2 컬럼 어드레스에 맞도록 컷팅한다.
즉, 도 5를 참조하면, 퓨즈 셋 그룹(FSGC_Q0)의 퓨즈 셋(FUSESET<0>)의 단위 퓨즈 회로(220)들의 제 1 퓨즈 어레이(FU)와 제 2 퓨즈 어레이(FD)를 각각 제 1 컬럼 어드레스와 제 2 컬럼 어드레스에 맞도록 컷팅한다.
또한 퓨즈 셋 인에이브 신호(YREN)가 활성화될 수 있도록 단위 퓨즈 회로(210)의 퓨즈 또한 컷팅 한다.
이와 같이 퓨즈 컷팅이 완료된 상태에서, 도 5를 참조하면, 로우 어드레 스(RA)에 의해 제 1 퓨즈 어레이(FU) 또는 제 2 퓨즈 어레이(FD)가 선택된다.
즉, 로우 어드레스(RA)가 로우 레벨이면 선택부(222)의 복수의 트랜지스터(MU)가 턴 온 됨으로써 제 1 퓨즈 어레이(FU)가 선택되며, 로우 어드레스(RA)가 하이 레벨이면 선택부(222)의 복수의 트랜지스터(MD)가 턴 온 됨으로써 제 2 퓨즈 어레이(FD)가 선택된다.
이때 제 1 퓨즈 어레이(FU)가 선택된 것으로 가정하면, 액티브 신호(XMAT<0:N>)에 상응하는 제 1 퓨즈 어레이(FU)의 퓨즈 컷팅 상태에 따라 컬럼 리던던시 어드레스(YRA<0:N>)가 출력된다.
액티브 신호(XMAT<0:N>)에 상응하는 제 1 퓨즈 어레이(FU)의 퓨즈가 컷팅된 경우 컬럼 리던던시 어드레스(YRA<0:N>)는 초기 레벨 즉, 하이 레벨로 유지되고, 퓨즈가 컷팅되지 않은 경우 컬럼 리던던시 어드레스(YRA<0:N>)는 로우 레벨로 천이된다.
어드레스 비교부(230)는 컬럼 리던던시 어드레스(YRA<0:N>)와 컬럼 어드레스(CA<0:N>)가 일치하면 비교 신호(HIT<0:N>)를 하이 레벨로 활성화시킨다.
판단부(240)는 비교 신호(HIT<0:N>)와 퓨즈 셋 인에이브 신호(YREN)가 모두 하이 레벨이면 리패어 판단 신호(YRB_Q3<N>)를 로우 레벨로 활성화시킨다.
리패어 판단 신호(YRB_Q3<N>)가 활성화되면 컬럼 어드레스에 해당하는 컬럼 라인이 리던던시 컬럼 라인으로 대체된다.
상술한 바와 같이, 본 발명의 실시예는 로우 어드레스(RA)를 이용하여 하나의 퓨즈 셋을 서로 다른 메모리 영역 즉, 쿼터 블록의 상부 블록과 하부 블록이 공 유할 수 있도록 하였다.
상술한 본 발명의 실시예는 메모리 뱅크가 쿼터 블록으로 이루어진 경우를 기준으로 한 것이지만, 메모리 뱅크가 하프 블록으로 이루어진 경우에도 동일하게 적용할 수 있다.
즉, 쿼터 블록의 경우, 퓨즈 셋 그룹(FSGC_Q0 ~ FSGC_Q3)의 수 또한 4개 였지만, 하프 블록의 경우, 퓨즈 셋 그룹의 수만 2개로 감소할 뿐, 퓨즈 셋 자체의 회로 구성은 도 4 내지 도 7의 구성을 그대로 사용할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 메모리 뱅크(1)의 구조를 나타낸 블록도,
도 2는 종래의 기술에 따른 퓨즈 셋 회로(10)의 블록도,
도 3은 본 발명의 실시예에 따른 리패어 판단 회로(100)의 블록도,
도 4는 도 3의 퓨즈 셋(200)의 내부 구성을 나타낸 블록도,
도 5는 도 4의 단위 퓨즈 회로(220)의 회로도,
도 6은 도 4의 어드레스 비교부(230)의 회로도,
도 7은 도 4의 판단부(240)의 회로도이다.

Claims (18)

  1. 컬럼 리던던시 어드레스를 각각 지정하도록 구성된 제 1 퓨즈 어레이 및 제 2 퓨즈 어레이를 포함하며,
    로우 어드레스에 따라 상기 제 1 퓨즈 어레이와 상기 제 2 퓨즈 어레이 중에서 하나를 선택할 수 있도록 구성된 단위 퓨즈 회로를 포함하는 반도체 메모리의 퓨즈 셋.
  2. 제 1 항에 있어서,
    상기 단위 퓨즈 회로는
    상기 제 1 퓨즈 어레이와 연결되며, 반전된 상기 로우 어드레스에 따라 동작하도록 구성된 제 1 트랜지스터 그룹, 및
    상기 제 2 퓨즈 어레이와 연결되며, 상기 로우 어드레스에 따라 동작하도록 구성된 제 2 트랜지스터 그룹을 포함하는 반도체 메모리의 퓨즈 셋.
  3. 제 2 항에 있어서,
    액티브 신호에 응답하여 상기 제 1 트랜지스터 그룹 또는 상기 제 2 트랜지스터 그룹을 접지단과 연결시킴으로써 상기 단위 퓨즈 회로를 활성화시키도록 구성된 활성화부를 더 포함하는 반도체 메모리의 퓨즈 셋.
  4. 제 1 항에 있어서,
    상기 퓨즈 셋은
    상기 컬럼 리던던시 어드레스와 각각의 컬럼 어드레스를 비교하여 각각의 비교 신호를 출력하도록 구성된 복수의 어드레스 비교부, 및
    상기 복수의 어드레스 비교부에서 출력된 비교 신호들에 따라 리패어 판단 신호를 출력하도록 구성된 판단부를 더 포함하는 반도체 메모리의 퓨즈 셋.
  5. 제 4 항에 있어서,
    상기 어드레스 비교부는
    상기 컬럼 리던던시 어드레스와 상기 각각의 컬럼 어드레스가 일치하면 상기 비교 신호를 활성화시키도록 구성되는 반도체 메모리의 퓨즈 셋.
  6. 제 4 항에 있어서,
    상기 판단부는
    상기 비교 신호들이 모두 활성화된 경우, 상기 리패어 판단 신호를 활성화시키도록 구성되는 반도체 메모리의 퓨즈 셋.
  7. 복수의 메모리 블록에 대응되어 리패어 여부를 판단하도록 구성된 하나 또는 그 이상의 퓨즈 셋을 포함하고,
    상기 퓨즈 셋이 상기 복수의 메모리 블록 중에서 두 블록에 의해 공유되도록 구성되는 반도체 메모리의 리패어 판단 회로.
  8. 제 7 항에 있어서,
    상기 복수의 메모리 블록은
    컬럼 방향을 기준으로 둘 또는 그 이상으로 구분되고, 컬럼 방향으로 구분된 메모리 블록들은 로우 방향을 기준으로 상부 블록들과 하부 블록들로 구분되는 반도체 메모리의 리패어 판단 회로.
  9. 제 8 항에 있어서,
    상기 퓨즈 셋은
    상기 상부 블록들과 상기 하부 블록들 중에서 동일 순번의 상부 블록 하나와 하부 블록 하나에 의해 공유되도록 구성되는 반도체 메모리의 리패어 판단 회로.
  10. 제 7 항에 있어서,
    상기 퓨즈 셋은
    로우 어드레스에 따라 제 1 퓨즈 어레이와 제 2 퓨즈 어레이 중에서 하나를 선택할 수 있도록 구성된 단위 퓨즈 회로,
    상기 제 1 퓨즈 어레이와 상기 제 2 퓨즈 어레이 각각에 지정된 컬럼 리던던시 어드레스 중 하나와 각각의 컬럼 어드레스를 비교하여 각각의 비교 신호를 출력하도록 구성된 복수의 어드레스 비교부, 및
    상기 복수의 어드레스 비교부에서 출력된 비교 신호들에 따라 리패어 판단 신호를 출력하도록 구성된 판단부를 포함하는 반도체 메모리의 리패어 판단 회로.
  11. 제 10 항에 있어서,
    상기 단위 퓨즈 회로는
    상기 제 1 퓨즈 어레이와 연결되며, 반전된 상기 로우 어드레스에 따라 동작하도록 구성된 제 1 트랜지스터 그룹,
    상기 제 2 퓨즈 어레이와 연결되며, 상기 로우 어드레스에 따라 동작하도록 구성된 제 2 트랜지스터 그룹, 및
    액티브 신호에 응답하여 상기 제 1 트랜지스터 그룹 또는 상기 제 2 트랜지스터 그룹을 접지단과 연결시킴으로써 상기 단위 퓨즈 회로를 활성화시키도록 구성된 활성화부를 포함하는 반도체 메모리의 리패어 판단 회로.
  12. 제 10 항에 있어서,
    상기 어드레스 비교부는
    상기 컬럼 리던던시 어드레스와 상기 각각의 컬럼 어드레스가 일치하면 상기 비교 신호를 활성화시키도록 구성되는 반도체 메모리의 리패어 판단 회로.
  13. 제 10 항에 있어서,
    상기 판단부는
    상기 비교 신호들이 모두 활성화된 경우, 상기 리패어 판단 신호를 활성화시키도록 구성되는 반도체 메모리의 리패어 판단 회로.
  14. 컬럼 방향을 기준으로 제 1 내지 제 4 쿼터 블록으로 구분되고, 상기 제 1 내지 제 4 쿼터 블록이 로우 방향을 기준으로 상부 블록들과 하부 블록들로 구분되는 복수의 메모리 블록에 대응되어 리패어 여부를 판단하도록 구성된 복수의 퓨즈 셋을 포함하고,
    상기 퓨즈 셋이 상기 복수의 메모리 블록 중에서 동일 순번의 상부 블록 하나와 하부 블록 하나에 의해 공유되는 반도체 메모리의 리패어 판단 회로.
  15. 제 14 항에 있어서,
    상기 퓨즈 셋은
    로우 어드레스에 따라 제 1 퓨즈 어레이와 제 2 퓨즈 어레이 중에서 하나를 선택할 수 있도록 구성된 단위 퓨즈 회로,
    상기 제 1 퓨즈 어레이와 상기 제 2 퓨즈 어레이 각각에 지정된 컬럼 리던던시 어드레스 중 하나와 각각의 컬럼 어드레스를 비교하여 각각의 비교 신호를 출력하도록 구성된 복수의 어드레스 비교부, 및
    상기 복수의 어드레스 비교부에서 출력된 비교 신호들에 따라 리패어 판단 신호를 출력하도록 구성된 판단부를 포함하는 반도체 메모리의 리패어 판단 회로.
  16. 제 15 항에 있어서,
    상기 단위 퓨즈 회로는
    상기 제 1 퓨즈 어레이와 연결되며, 반전된 상기 로우 어드레스에 따라 동작하도록 구성된 제 1 트랜지스터 그룹,
    상기 제 2 퓨즈 어레이와 연결되며, 상기 로우 어드레스에 따라 동작하도록 구성된 제 2 트랜지스터 그룹, 및
    액티브 신호에 응답하여 상기 제 1 트랜지스터 그룹 또는 상기 제 2 트랜지스터 그룹을 접지단과 연결시킴으로써 상기 단위 퓨즈 회로를 활성화시키도록 구성된 활성화부를 포함하는 반도체 메모리의 리패어 판단 회로.
  17. 제 15 항에 있어서,
    상기 어드레스 비교부는
    상기 컬럼 리던던시 어드레스와 상기 각각의 컬럼 어드레스가 일치하면 상기 비교 신호를 활성화시키도록 구성되는 반도체 메모리의 리패어 판단 회로.
  18. 제 15 항에 있어서,
    상기 판단부는
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130132048A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 컬럼 리페어 회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042221A (ko) * 2014-10-07 2016-04-19 에스케이하이닉스 주식회사 리페어 회로 및 이를 이용한 반도체 장치
KR102239755B1 (ko) * 2014-12-05 2021-04-14 에스케이하이닉스 주식회사 리페어 정보 저장 회로 및 이를 포함하는 반도체 장치
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
US6070256A (en) * 1997-05-29 2000-05-30 Nortel Networks Corporation Method and apparatus for self-testing multi-port RAMs
US6360344B1 (en) * 1998-12-31 2002-03-19 Synopsys, Inc. Built in self test algorithm that efficiently detects address related faults of a multiport memory without detailed placement and routing information
US6681358B1 (en) * 2000-02-22 2004-01-20 Lsi Logic Corporation Parallel testing of a multiport memory
JP2002208294A (ja) * 2001-01-12 2002-07-26 Toshiba Corp リダンダンシーシステムを有する半導体記憶装置
US6674290B2 (en) * 2002-01-22 2004-01-06 Chroma Ate Inc. Method and system for multi-port synchronous high voltage testing
KR100609038B1 (ko) * 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
US7362629B2 (en) * 2005-09-29 2008-04-22 Hynix Semiconductor, Inc. Redundant circuit for semiconductor memory device
KR101009337B1 (ko) * 2008-12-30 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130132048A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 컬럼 리페어 회로

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