KR101009337B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 메모리 셀에 대응하는 어드레스 정보에 응답하여 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하고, 상기 다수의 퓨즈의 프로그래밍 상태에 대응하는 리던던시 어드레스를 출력하기 위한 퓨즈 세트, 및 검출신호에 따라 상기 전류 경로를 통해 흐르는 구동전류를 조절하기 위한 전류조절수단을 구비하는 반도체 메모리 장치를 제공한다.
Figure R1020080137385
퓨즈, 리던던시 회로, 전류제어

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리페어 대상 메모리 셀의 액세스(access) 동작에 대응하여 리던던시 어드레스(redundancy address)를 출력하는 퓨즈 세트(fuse set)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 된다. 하지만, 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같이 소량의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
한편, 반도체 메모리 장치 내에는 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍(programing)하기 위한 퓨즈 세트(fuse set)를 구비하고 있다. 여기서, 프로그래맹은 리페어 대상 메모리 셀에 대응하는 어드레스를 퓨즈 세트에 저장하기 위한 일련의 동작을 의미하며, 퓨즈 세트는 프로그래밍된 어드레스를 리던던시 어드레스로 출력한다. 그래서, 반도체 메모리 장치는 리페어 대상 메모리 셀이 액세스(access) 되는 경우, 리페어 대상 메모리 셀에 대응하여 입력된 어드레스와 퓨즈 세트에서 출력되는 리던던시 어드레스를 비교하여 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다.
위에서 설명한 다수의 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 메모리 뱅크(110)와, 컬럼 디코더(130), 및 다수의 퓨즈 세트(150)를 구비한다.
메모리 뱅크(110)는 무수히 많은 메모리 셀을 그룹 지은 제1 내지 제n(여기서, n 은 자연수) 메모리 셀 어레이를 구비한다. 그리고, 제1 내지 제n 메모리 셀 어레이(111, 112, 113) 각각은 노말 메모리 셀 어레이와 리던던시 메모리 셀 어레이를 구비하고 있다. 컬럼 디코더(130)는 외부에서 인가되는 컬럼 어드레스(column address)를 디코딩(decoding)하여 해당하는 메모리 셀을 선택한다. 퓨즈 세트(150)는 리페어 대상 메모리 셀에 대응하여 프로그래밍된 컬럼 어드레스를 리던던시 어드레스로 출력한다.
이하, 반도체 메모리 장치가 리페어 대상 메모리 셀을 액세스하는 경우를 살펴보기로 한다.
반도체 메모리 장치는 로우 어드레스를 디코딩하여 해당하는 워드 라인(word line)을 활성화한다. 이후, 다수의 퓨즈 세트(150)는 활성화된 워드 라인을 포함하는 메모리 셀 어레이 정보인 셀어레이 활성화신호(MATY<1:n>, 도 2 참조)에 응답하여 프로그래밍된 어드레스 정보를 리던던시 어드레스(YRA<3:9>, 도 2 참조)로 출력한다. 컬럼 디코더(130)는 리페어 대상 메모리 셀에 대응하여 입력되는 어드레스와 리던던시 어드레스(YRA<3:9>)를 비교하여 리던던시 메모리 셀을 액세스하기 위한 선택신호를 출력한다. 이와 같은 일련의 동작을 통해 반도체 메모리 장치는 읽기 및 쓰기 동작시 정상적으로 동작하는 리던던시 메모리 셀에 대한 액세스 동작을 보장받을 수 있다.
도 2 는 도 1 의 다수의 퓨즈 세트(150)를 설명하기 위한 회로도로서, 설명의 편의를 위하여 다수의 퓨즈 세트 중 제3 리던던시 어드레스(YRA<3>)를 출력하는 퓨즈 세트를 대표로 설명하기로 한다.
도 2 을 참조하면, 퓨즈 세트는 다수의 퓨즈(210)와, 다수의 선택부(230), 래칭부(250)와, 프리차징부(270), 및 출력부(290)를 구비한다.
다수의 퓨즈(210)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, A 노드와 다수의 선택부(230) 각각에 연결된 제1 내지 제n 퓨즈(F1, F2, … , Fn)를 구비한다.
다수의 선택부(230)는 제1 내지 제n 퓨즈(F1, F2, … , Fn) 각각과 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고, 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)를 게이트로 입력받는 제1 내지 제n NMOS 트랜지스터(N1, N2, … , Nn)를 구비한다. 여기서, 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)는 제1 내지 제N 메모리 셀 어드레이(111, 112, 113, 도 1 참조) 중 활성화된 워드 라인을 포함하는 메모리 셀 어레이에 대응하는 신호이다.
래칭부(250)는 다수의 퓨즈(210) 중 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)에 응답하여 선택된 퓨즈의 프로그래밍 상태에 따른 논리 레벨 값을 래칭(latching)하기 위한 것으로, 제1 및 제2 인버터(INV1, INV2)를 구비한다.
프리차징부(270)는 래칭부(250)를 초기화시켜주기 위한 것으로, 외부 전원전압(VDD)단과 래칭부(250)의 입력단인 A 노드 사이에 소오스-드레인 경로가 형성되고, 리셋신호(RST)를 게이트로 입력받는 제1 PMOS 트랜지스터(P1)를 구비한다. 여 기서, 리셋신호(RST)는 반도체 메모리 장치의 액티브(active) 동작시 논리'로우(low)'에서 논리'하이(high)'로 천이하는 신호로서 제1 PMOS 트랜지스터(P1)는 액티브 동작 이전에 턴 온(turn on)되어 A 노드를 외부 전원전압(VDD)으로 구동한다. 리셋신호(RST)에 대한 설명은 도 3 에서 다시 하기로 한다.
출력부(290)는 래칭부(250)의 출력신호를 입력받아 제3 리던던시 어드레스(YRA<3>)를 출력하기 위한 것으로, 래칭부(250)의 출력신호를 입력받는 제3 인버터(INV3)를 구비한다.
한편, 다수의 퓨즈 세트(150) 각각은 위에서 설명한 구성을 동일하게 구비하고 있으며, 각각 해당하는 리던던시 어드레스를 출력한다. 즉, 다수의 퓨즈 세트(150)는 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)에 응답하여 각각의 퓨즈에 프로그래밍된 어드레스를 제3 내지 제9 리던던시 어드레스(YRA<3:9>)로 출력한다. 반도체 메모리 장치는 이렇게 출력된 제3 내지 제9 리던던시 어드레스(YRA<3:9>)를 이용하여 리던던시 메모리 셀의 액세스 동작을 수행한다.
도 3 은 도 2 의 다수의 퓨즈 세트(150)의 회로 동작을 설명하기 위한 타이밍도로서, 설명의 편의를 위하여 다수의 퓨즈 세트(150) 중 제3 리던던시 어드레스(YRA<3>)를 출력하는 퓨즈 세트를 대표로 설명하기로 한다. 또한 다수의 퓨즈(210) 중 제1 퓨즈(F1)를 일례로 설명하기로 한다. 즉, 제1 퓨즈(F1)를 컷팅한 상태와 제1 퓨즈(F1)를 컷팅하지 않은 상태에서의 회로 동작을 살펴보기로 한다.
우선, 제1 퓨즈(F1)를 컷팅한 상태에서의 회로 동작을 살펴보기로 한다.
도 2 와 도3 을 참조하면, 리셋신호(RST)는 프리차징 명령(PRC)에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 때문에, 제1 PMOS 트랜지스터(PM1)가 턴 온되어 A 노드를 외부 전원전압(VDD)으로 구동하고, 이에 따라 래칭부(250)는 논리'하이'로 초기화된다. 이어서, 액티브 명령(ACT)이 인가되면 리셋신호(RST)는 논리'로우'에서 논리'하이'로 천이한다. 이때 제1 PMOS 트랜지스터(PM1)는 턴 오프(turn off)되며, A 노드는 래칭부(250)의 제2 인버터(INV2)에 의하여 논리'하이'를 유지한다. 한편, 제1 셀어레이 활성화신호(MATY<1>)는 액티브 명령(ACT)에 응답하여 논리'로우'에서 논리'하이'로 활성화된다. 이때, 제1 NMOS 트랜지스터(NM1)는 턴 온 되지만 제1 퓨즈(F1)가 컷팅되어 있기 때문에, A 노드는 논리'하이'를 유지한다.
다음으로, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서의 회로 동작을 살펴보기로 한다. 액티브 명령(ACT) 이전까지의 회로 동작은 제1 퓨즈(F1)가 컷팅된 상태와 동일하기 때문에 설명을 생략하기로 한다. 이어서, 제1 셀어레이 활성화신호(MATY<1>)는 액티브 명령(ACT)에 응답하여 논리'로우'에서 논리'하이'로 활성화된다. 이때, 제1 NMOS 트랜지스터(NM1)는 턴 온되며 제1 퓨즈(F1)가 컷팅되어 있지 않기 때문에, A 노드는 논리'하이'에서 논리'로우'로 천이한다.
도 3 은 퓨즈 세트가 정상적인 회로 동작을 수행하는 경우로서, 제1 퓨즈(F1)의 컷팅 여부에 따라 제3 리던던시 어드레스(YRA<3>)의 논리 레벨이 결정된다. 즉, 제1 퓨즈(F1)를 컷팅한 상태에서 제3 리던던시 어드레스(YRA<3>)는 논리'하이'가 되고, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서 제3 리던던시 어드레스(YRA<3>)는 논리'로우'가 된다. 이렇게 출력된 제3 리던던시 어드레스(YRA<3>)는 읽기 명령(RD)에 대응하여 인가되는 어드레스와 비교되며, 반도체 메모리 장치는 비교 결과에 따라 리던던시 메모리 셀에 대한 액세스 여부를 결정한다.
한편, 제1 퓨즈(F1)를 컷팅한 상태에서는 A 노드와 외부 전원전압(VDD)단 사이에 제2 인버터(INV2)의 제2 PMOS 트랜지스터(PM2)에 의한 전류 경로(이하, '풀업 전류 경로'라 칭함)가 형성된다. 즉, A 노드는 풀업 전류 경로를 통해 흐르는 풀업 구동전류(I_PU)로 구동되기 때문에, A 노드는 논리'하이'를 유지하게 된다. 이어서, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서는 풀업 전류 경로뿐 아니라, A 노드와 접지 전원전압(VSS)단 사이에 제1 퓨즈(F1)와 제1 NMOS 트랜지스터(NM1)에 의한 전류 경로(이하, '풀다운 전류 경로'라 칭함)가 형성된다. 즉, A 노드는 풀다운 전류 경로를 통해 흐르는 풀다운 구동전류(I_PD)와 풀업 구동전류(I_PU)의 경합(fighting)에 의한 전류로 구동된다. 이상적인 경우에 풀다운 구동전류(I_PD)가 풀업 구동전류(I_PU)보다 크기 때문에, A 노드는 논리'로우'로 천이한다.
한편, 반도체 메모리 장치의 공정 기술이 점점 발달함에 따라 요즈음에는 반도체 메모리 장치의 내부 회로를 설계하는데 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있다. 이러한 상황은 반도체 메모리 장치의 고집적화를 현실화시켜 줌으로써, 칩(chip) 크기를 획기적으로 줄여 주었다. 하지만, 극 미세화된 소자들은 그만큼 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 동작 상태가 달라지기 때문에, 요즈음에는 이에 대한 문제점들이 제기되고 있다.
도 4 는 도 2 의 다수의 퓨즈 세트(150)의 오동작을 설명하기 위한 타이밍도 로서, 설명의 편의를 위하여 도 4 에서는 도 3 에 도시된 신호들과 동일한 신호들을 대표로 설명하기로 한다.
도 2 내지 도 4 를 참조하면, 반도체 메모리 장치는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 동작 상태가 달라지며, 이에 따라 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PU)가 달라질 수 있다. 다시 말하면, 제1 퓨즈(F1)가 컷팅되지 않은 상태에서 제1 셀어레이 활성화신호(MATY<1>)가 활성화되면, 도 3 과 같이 A 노드는 풀다운 구동전류(I_PU)가 커짐에 따라 접지 전원전압(VSS)으로 구동된다. 하지만, 도 4 에서는 풀다운 구동전류(I_PU)가 풀업 구동전류(I_PU)보다 충분히 크지 않게 되거나, 풀업 구동전류(I_PU)가 과도하게 커질 수 있기 때문에, A 노드는 접지 전원전압(VSS)으로 구동되지 못한다. 즉, A 노드는 불분명한 전압 레벨을 가지게 된다. 결국, A 노드의 불분명한 전압 레벨은 제1 인버터(INV1)의 문턱전압에 따라 예정되지 않은 전혀 다른 제3 리던던시 어드레스(YRA<3>)를 출력하며, 이렇게 잘못된 제3 리던던시 어드레스(YRA<3>)는 노말 메모리 셀에 대응하는 어드레스를 리페어 대상 메모리 셀로 오인하거나 리페어 대상 메모리 셀을 노말 메모리 셀로 오인하는 문제점을 야기한다.
지금까지 설명한 바와 같이, 다수의 퓨즈 세트(150, 도 1 참조)는 제0 내지 제n 셀어레이 활성화신호(MATY<1:n>)에 따라 해당하는 퓨즈를 포함하는 풀업 구동 경로와 풀다운 구동 경로를 형성하고, 이 경로를 통해 흐르는 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PU)를 통해 제3 내지 제9 리던던시 어드레스(YRA<3:9>)를 생성한다. 하지만, 공정 기술이 발달함에 따라 극 미세화된 소자들은 공정 특성에 따 라, 전원전압에 따라, 온도 변화에 따라 동작 상태가 달라지고, 이는 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PU)를 변화시키는 요인으로 작용한다. 이러한 변화를 가지는 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PU)는 다수의 퓨즈 세트(150)로 하여금 원하는 제3 내지 제9 리던던시 어드레스(YRA<3:9>)를 출력하지 못하는 문제점을 가진다.
한편, 요즈음 반도체 메모리 장치는 대용량화에 대한 소비자의 요구에 따라 메모리 뱅크의 개수가 늘어나는 추세이다. 그래서, 반도체 메모리 장치가 도 1 과 같이 메모리 뱅크 각각에 대응하여 다수의 퓨즈 세트를 구비하는 경우 메모리 뱅크의 개수 증가는 다수의 퓨즈 세트의 개수 증가로 연결된다. 결국, 이렇게 늘어난 다수의 퓨즈 세트에 대응하여 소모되는 전력의 양은 늘어난다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 퓨즈를 포함하는 전류 경로의 구동전류를 조절할 수 있는 반도체 메모리 장치에 관한 것이다.
또한, 본 발명은 메모리 뱅크 각각에 대응하여 구비되는 다수의 퓨즈 세트를 선택적으로 활성화할 수 있는 반도체 메모리 장치에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 셀에 대응하는 어드레스 정보에 응답하여 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하고, 상기 다수의 퓨즈의 프로그래밍 상태에 대응하는 리던던시 어드레스를 출력하기 위한 퓨즈 세트; 및 검출신호에 따라 상기 전류 경로를 통해 흐르는 구동전류를 조절하기 위한 전류조절수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 뱅크에 각각에 대응하며, 각 메모리 뱅크 내의 다수의 메모리 셀에 대응하는 어드레스 정보에 응답하여 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 의 프로그 래밍 상태에 따른 다수의 리던던시 어드레스를 출력하기 위한 다수의 퓨즈 세트; 및 상기 메모리 뱅크에 대응하는 선택신호에 응답하여 상기 다수의 퓨즈 세트의 활성화 여부를 제어하기 위한 활성화 제어수단을 구비한다.
본 발명은 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 다수의 퓨즈 세트의 전류 경로에 흐르는 구동 전류를 조절하고 이를 이용하여 퓨즈의 프로그래밍 상태에 따른 예정된 리던던시 어드레스를 출력함으로써, 반도체 메모리 장치의 신뢰성을 개선하는 것이 가능하다. 또한, 본 발명은 다수의 메모리 뱅크 각각에 구비되는 다수의 퓨즈 세트를 메모리 뱅크에 따라 활성화됨으로써, 효율적인 전력 소모가 가능하다.
본 발명은 공정 특성이나 전원전압이나 온도 변화가 발생하더라도 퓨즈의 프로그래밍 상태에 따른 예정된 리던던시 어드레스를 출력함으로써, 반도체 메모리 장치의 신뢰성을 개선할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 다수의 메모리 뱅크에 따라 각각에 구비되는 다수의 퓨즈 세트의 활성화 여부를 제어하여 다수의 퓨즈 세트가 효율적인 전력 소모를 함으로써, 반도체 메모리 장치에서 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명에 따른 다수의 퓨즈 세트(150, 도 1 참조)를 설명하기 위한 회로도로서, 설명의 편의를 위하여 다수의 퓨즈 세트 중 제3 리던던시 어드레스(YRA<3>)를 출력하는 퓨즈 세트를 대표로 설명하기로 한다.
도 5 를 참조하면, 퓨즈 세트는 다수의 퓨즈(510)와, 다수의 선택부(520)와, 래칭부(530)와, 프리차징부(540)와, 출력부(550), 및 활성화 제어부(560)을 구비할 수 있다.
다수의 퓨즈(510)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, A 노드와 다수의 선택부(520) 각각에 연결된 제1 내지 제n 퓨즈(F1, F2, … , Fn)을 구비할 수 있다.
다수의 선택부(520)는 제1 내지 제n 퓨즈(F1, F2, … , Fn) 각각과 활성화 제어부(560) 사이에 소오스-드레인 경로가 형성되고, 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)를 게이트로 입력받는 제1 내지 제n NMOS 트랜지스터(N1, N2, … , Nn)를 구비할 수 있다. 여기서, 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)는 제1 내지 제N 메모리 셀 어드레이(111, 112, 113, 도 1 참조) 중 활성화된 워드 라인을 포함하는 메모리 셀 어레이에 대응하는 신호로서, 입력되는 어드레스 정보에 대응하여 선택될 수 있다.
래칭부(530)는 다수의 퓨즈(510) 중 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)에 응답하여 선택된 퓨즈의 프로그래밍 상태에 따른 논리 레벨 값을 래칭하기 위한 것으로, 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다.
프리차징부(540)는 래칭부(530)를 초기화시켜주기 위한 것으로, 외부 전원전압(VDD)단과 래칭부(530)의 입력단인 A 노드 사이에 소오스-드레인 경로가 형성되고, 리셋신호(RST)를 게이트로 입력받는 제1 PMOS 트랜지스터(P1)를 구비할 수 있다. 여기서, 리셋신호(RST)는 반도체 메모리 장치의 액티브(active) 동작시 논리'로우'에서 논리'하이'로 천이하는 신호로서, 제1 PMOS 트랜지스터(P1)는 액티브 동작 이전에 턴 온되어 A 노드를 외부 전원전압(VDD)으로 구동할 수 있다.
출력부(550)는 래칭부(530)의 출력신호를 입력받아 제3 리던던시 어드레스(YRA<3>)를 출력하기 위한 것으로, 래칭부(530)의 출력신호를 입력받는 제3 인버터(INV3)를 구비할 수 있다.
활성화 제어부(560)는 퓨즈 세트와 접지 전원전압(VSS)단 사이에 연결되고, 활성화 선택신호(SEL_EN)와 제1 및 제2 검출신호(DET1, DET2)에 응답하여 해당 퓨즈 세트의 활성화 여부 및 구동 전류를 조절하기 위한 것으로, 활성화부(562)와 전류조절부(564)를 구비할 수 있다. 여기서, 활성화 제어부(560)는 퓨즈 세트 각각에 대응하여 다수 개가 배치될 수 있으며 또한, 다수의 퓨즈 세트를 그룹핑(grouping)하고 이에 대응하여 한 개가 배치될 수 있다.
활성화부(562)는 활성화 선택신호(SEL_EN)에 응답하여 해당 퓨즈 세트를 활성화시켜 주기 위한 것으로, 다수의 전달부(520)와 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 활성화 선택신호(SEL_EN)를 게이트로 입력받는 활성화 트랜지스터(TR_EN)를 구비할 수 있다. 여기서, 활성화 선택신호(SEL_EN)는 반도체 메모리 장치 동작시 활성화되는 메모리 뱅크에 대응하는 신호일 수 있다. 본 발명에 따른 활성화부(562)는 메모리 뱅크 각각에 대응하는 다수의 퓨즈 세트 중 해당 퓨즈 세트의 활성화 여부를 제어할 수 있다. 이는 반도체 메모리 장치가 메모리 뱅크 각각에 대응하는 다수의 퓨즈 세트에서 소모되는 전력을 효율적으로 제어할 수 있음을 의미한다.
전류조절부(564)는 제1 및 제2 검출신호(DET1, DET2)에 응답하여 해당 퓨즈 세트에 형성된 전류 경로를 통해 흐르는 구동 전류를 조절하기 위한 것으로, 제1 전류조절부(564_1)와 제2 전류조절부(564_2)를 구비할 수 있다. 여기서, 제1 전류조절부(564_1)는 활성화 트랜지스터(TR_EN)와 병렬 연결되고 제1 검출신호(DET1)를 게이트로 입력받는 제1 전류제어 트랜지스터(TR_C1)와, 활성화 트랜지스터(TR_EN)와 병렬 연결되고 제2 검출신호(DET2)를 게이트로 입력받는 제2 전류제어 트랜지스터(TR_C2)를 구비할 수 있다.
본 발명에 따른 전류조절부(564)는 활성화된 퓨즈 세트에 흐르는 구동 전류를 제1 및 제2 검출신호(DET1, DET2)에 응답하여 조절하는 것이 가능할 수 있다. 이를 위하여, 제1 및 제2 검출신호(DET1, DET2)는 공정 특성에 따라, 전원전압에 따라, 온도 변화를 검출한 신호가 될 수 있으며, 도면에는 도시되지 않았지만 공정 특성에 따라, 전원전압에 따라 온도 변화를 검출하여 제1 및 제2 검출신호(DET1, DET2)를 생성하기 위한 검출회로가 더 구비되는 것이 바람직하다. 이어서, 위에서 설명한 바와 같이 다수의 메모리 뱅크 각각에 대응하는 다수의 퓨즈 세트 중 해당 퓨즈 세트의 활성화 여부가 제어되는 경우, 제1 및 제2 검출신호(DET1, DET2)의 활성화 구간은 활성화 선택신호(SEL_EN)의 활성화 구간 내에 포함되는 것이 바람직하다.
한편, 본 발명에 따른 반도체 메모리 장치의 다수의 퓨즈 세트는 제1 내지 제n 셀어레이 활성화신호(MATY<1:n>)에 응답하여 각각의 퓨즈에 프로그래밍된 어드레스를 제3 내지 제9 리던던시 어드레스(YRA<3:9>)로 출력할 수 있으며, 반도체 메모리 장치는 이렇게 출력된 제3 내지 제9 리던던시 어드레스(YRA<3:9>)를 이용하여 리던던시 메모리 셀의 액세스 동작을 수행할 수 있다.
이하, 다시 도 3 을 참조하여, 도 5 의 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 제3 리던던시 어드레스(YRA<3>)를 출력하는 퓨즈 세트를 대표로 설명하기로 한다. 또한 다수의 퓨즈(510) 중 제1 퓨즈(F1)를 일례로 설명하기로 한다. 즉, 제1 퓨즈(F1)를 컷팅한 상태와 제1 퓨즈(F2)를 컷팅하지 않은 상태에서의 회로 동작을 살펴보기로 한다.
설명에 앞서, 도 3 은 기존의 반도체 메모리 장치가 이상적으로 동작하는 경우의 회로 동작을 설명하기 위한 타이밍도이다. 위에서 설명하였듯이, 기존의 반도체 메모리 장치는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PD)가 바뀔 수 있다. 즉, 기존의 반도체 메모리 장치는 도 4 와 같은 타이밍도가 적용되며 오동작을 수행한다. 하지만, 본 발명에 따른 반도체 메모리 장치는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PD)를 조절하는 것이 가능하기 때문에 도 3 과 같은 타이밍도가 적용될 수 있다.
우선, 제1 퓨즈(F1)를 컷팅한 상태에서의 회로 동작을 살펴보기로 한다.
도 3 과 도 5 를 참조하면, 리셋신호(RST)는 프리차징 명령(PRC)에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 때문에, 제1 PMOS 트랜지스터(PM1)가 턴 온되어 A 노드를 외부 전원전압(VDD)으로 구동하고, 이에 따라 래칭부(250)는 논리'하이'로 초기화된다. 이어서, 액티브 명령(ACT)이 인가되면 리셋신호(RST)는 논리'로우'에서 논리'하이'로 천이한다. 이때 제1 PMOS 트랜지스터(PM1)는 턴 오프되며, A 노드는 래칭부(530)의 제2 인버터(INV2)에 의하여 논리'하이'를 유지할 수 있다. 한편, 제1 셀어레이 활성화신호(MATY<1>)는 액티브 명령(ACT)에 응답하여 논리'로우'에서 논리'하이'로 활성화된다. 이때, 제1 NMOS 트랜지스터(NM1)는 턴 온 되지만 제1 퓨즈(F1)가 컷팅되어 있기 때문에, A 노드는 논리'하이'를 유지할 수 있다.
다음으로, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서의 회로 동작을 살펴보기로 한다. 액티브 명령(ACT) 이전까지의 회로 동작은 제1 퓨즈(F1)가 컷팅된 상태와 동일하기 때문에 설명을 생략하기로 한다. 이어서, 제1 셀어레이 활성화신호(MATY<1>)는 액티브 명령(ACT)에 응답하여 논리'로우'에서 논리'하이'로 활성화된다. 이때, 제1 NMOS 트랜지스터(NM1)는 턴 온되며 제1 퓨즈(F1)가 컷팅되어 있지 않기 때문에, A 노드는 논리'하이'에서 논리'로우'로 천이할 수 있다.
도 3 은 본 발명에 따른 퓨즈 세트의 회로 동작을 설명한 것으로서, 제1 퓨 즈(F1)의 컷팅 여부에 따라 제3 리던던시 어드레스(YRA<3>)의 논리 레벨을 결정할 수 있다. 즉, 제1 퓨즈(F1)를 컷팅한 상태에서 제3 리던던시 어드레스(YRA<3>)는 논리'하이'가 되고, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서 제3 리던던시 어드레스(YRA<3>)는 논리'로우'가 된다. 이렇게 출력된 제3 리던던시 어드레스(YRA<3>)는 읽기 명령(RD)에 대응하여 인가되는 어드레스와 비교되며, 반도체 메모리 장치는 이 비교 결과에 따라 리던던시 메모리 셀에 대한 액세스 여부를 결정하기 위한 정보를 제공한다.
한편, 제1 퓨즈(F1)를 컷팅한 상태에서 A 노드는 논리'하이'를 유지하게 된다. 이어서, 제1 퓨즈(F1)를 컷팅하지 않은 상태에서 A 노드는 풀업 전류 경로뿐 아니라, 풀다운 전류 경로가 형성된다. 즉, A 노드는 풀다운 전류 경로를 통해 흐르는 풀다운 구동전류(I_PD)와 풀업 구동전류의 경합에 의하여 논리'로우'를 유지하게 된다. 이때, 풀업 구동전류(I_PU)와 풀다운 구동전류(I_PD)는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 전류가 변하게 되지만, 본 발명에서는 전류조절부(564)가 이에 대한 변화를 보완해 줄 수 있다.
설명의 편의를 위하여, 활성화 선택신호(SEL_EN)에 의한 활성화 트랜지스터(TR_EN)가 턴 온된 상태를 가정하기로 한다. 이때, 다른 메모리 뱅크에 대응하는 퓨즈 세트는 비활성화될 수 있다. 이러한 상황에서 만약, 풀업 구동전류(I_PU)가 과도하게 흐르는 경우 제1 및 제2 검출신호(DET1, DET2)가 활성화되고 제1 및 제2 전류조절 트랜지스터(TR_C1, TR_C2)가 턴 온 되어 과도하게 흐르는 풀업 구동전류(I_PU) 만큼 풀다운 구동전류(I_PD)를 더 크게 할 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 풀업 구동전류(I_PU)가 과도하게 흐르는 상황에서 제1 및 제2 검출신호(DET1, DET2)를 이용하여 풀다운 구동전류(I_PD)를 더 크게 제어하는 것이 가능하며, 이로 인하여 A 노드를 접지 전원전압(VSS)으로 구동하는 것이 가능하다. 이렇게 접지 전원전압(VSS)으로 구동된 A 노드로 인하여 제3 리던던시 어드레스(YRA<3>)는 논리'로우'가 될 수 있다.
만약, 풀업 구동전류(I_PU)가 점점 작아지는 상황이라면, 제1 및 제2 검출신호(DET1, DET2)에 따라 제1 및 제2 전류조절 트랜지스터(TR_C1, TR_C2)의 활성화를 제어하여 줄어든 풀업 구동전류(I_PU) 만큼 풀다운 구동전류(I_PD)를 줄여주는 것이 가능하다. 여기서, 제1 및 제2 전류조절 트랜지스터(TR_C1, TR_C2)의 개수는 설계에 따라 달라질 수 있으며, 이를 제어하는 검출신호의 개수 역시 설계에 따라 달라질 수 있다. 또한, 제1 및 제2 검출신호(DET1, DET2)는 논리'레벨' 뿐 아니라 아날로그(analog) 값을 가질 수 있으며, 이 경우 제1 및 제2 전류조절 트랜지스터(TR_C1, TR_C2)는 그 개수와 형태가 아날로그 값을 가지는 제1 및 제2 검출신호(DET1, DET2)에 대응하여 설계되는 것이 바람직하다.
기존의 반도체 메모리 장치의 경우 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 전류 경로를 통해 흐르는 구동 전류가 비정상적인 상태를 가지기 때문에 출력되는 리던던시 어드레스는 퓨즈의 프로그래밍 상태를 제대로 반영하지 못하였다. 하지만, 본 발명에 따른 반도체 메모리 장치는 공정 특성에 따라, 전원전압에 따라, 온도 변화에 따라 전류 경로를 통해 흐르는 구동 전류를 조절할 수 있기 때문에 퓨즈의 프로그래밍 상태에 따른 원하는 리던던시 어드레스를 출력하는 것이 가능하다.
전술한 바와 같이, 본 발명은 다수의 메모리 뱅크에 따라 각각에 구비되는 다수의 퓨즈 세트의 활성화 여부를 제어하여 다수의 퓨즈 세트가 효율적으로 전력을 소모함으로써, 반도체 메모리 장치에서 소모되는 전력을 최소화할 수 있다. 또한, 본 발명은 퓨즈의 프로그래밍 상태에 대응하는 리던던시 어드레스를 출력하여 리페어 대상 메모리 셀에 액세스가 이루어지는 경우 리페어 대상 메모리 셀 대신에 리던던시 메모리 셀에 대한 안정적인 액세스 동작을 수행할 수 있음으로써, 반도체 메모리 장치의 신뢰성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 다수의 메모리 뱅크 각각에 대응하는 다수의 퓨즈 세트를 구비하는 경우를 일례로 설명하였으나, 본 발명은 동일한 메모리 뱅크에 대응되더라도 동작 타이밍이 서로 다른 다수의 퓨즈 세트에 대하여 활성화 여부를 제어하는 경우에도 적용할 수 있다. 또한, 전술한 실시 예에서는 활성화 제어부(560)가 접지 전원전압(VSS)단에 연결되어 동작하는 경우를 일례로 설명하였으 나, 본 발명은 활성화 제어부(560)가 외부 전원전압(VDD) 또는 다른 전원전압에 연결되어 동작하는 경우에도 적용할 수 있다. 또한, 전술한 실시 예에서는 컬럼 어드레스에 대한 리던던시 동작 및 회로 구성을 설명하였으나, 본 발명은 로우 어드레스에(row address)에도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 다수의 퓨즈 세트(150)를 설명하기 위한 회로도.
도 3 은 도 2 의 다수의 퓨즈 세트(150)의 회로 동작을 설명하기 위한 타이밍도.
도 4 는 도 2 의 다수의 퓨즈 세트(150)의 오동작을 설명하기 위한 타이밍도.
도 5 는 본 발명에 따른 다수의 퓨즈 세트(150, 도 1 참조)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 다수의 퓨즈 520 : 다수의 선택부
530 : 래칭부 550 : 출력부
560 : 활성화 제어부

Claims (16)

  1. 다수의 메모리 셀에 대응하는 어드레스 정보에 응답하여 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하고, 상기 다수의 퓨즈의 프로그래밍 상태에 대응하는 리던던시 어드레스를 출력하기 위한 퓨즈 세트; 및
    검출신호에 따라 상기 전류 경로를 통해 흐르는 구동전류의 크기를 조절하기 위한 전류조절수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 검출신호는 공정 특성, 전압전압, 온도 변화에 대응하여 예정된 제어 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 검출신호는 다수 개의 검출신호를 포함하며,
    상기 전류조절수단은,
    상기 다수 개의 검출신호에 응답하여 활성화되는 다수 개의 전류조절부를 구 비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 전류조절수단은 상기 퓨즈 세트와 전원전압단 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 퓨즈 세트는,
    상기 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈;
    활성화신호에 응답하여 상기 다수의 퓨즈를 선택하기 위한 다수의 선택부;
    상기 선택된 퓨즈의 프로그래밍 상태에 대응하여 출력되는 상리 리던던시 어드레스를 래칭하기 위한 래칭부; 및
    상기 래칭부를 초기화시켜 주기 위한 프리차징부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 활성화신호는 상기 다수의 메모리 셀을 포함하는 메모리 셀 어레이에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    공정 특성, 전압전압, 온도 변화에 응답하여 상기 검출신호를 생성하기 위한 검출수단을 더 구비하는 반도체 메모리 장치.
  8. 다수의 메모리 뱅크에 각각에 대응하며, 각 메모리 뱅크 내의 다수의 메모리 셀에 대응하는 어드레스 정보에 응답하여 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 의 프로그래밍 상태에 따른 다수의 리던던시 어드레스를 출력하기 위한 다수의 퓨즈 세트; 및
    상기 메모리 뱅크에 대응하는 선택신호에 응답하여 상기 다수의 퓨즈 세트의 활성화 여부를 제어하기 위한 활성화 제어수단을 구비하되,
    상기 활성화 제어수단은 그룹핑된 다수의 퓨즈 세트 또는 각각의 퓨즈 세트에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 다수의 퓨즈 세트 각각은,
    상기 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈;
    활성화신호에 응답하여 상기 다수의 퓨즈 중 어느 하나를 포함하는 전류 경로를 형성하기 위한 다수의 선택부;
    상기 선택된 퓨즈의 프로그래밍 상태에 대응하여 출력되는 상기 리던던시 어드레스를 래칭하기 위한 래칭부; 및
    상기 래칭부를 초기화시켜 주기 위한 프리차징부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 활성화신호는 상기 다수의 메모리 셀을 포함하는 메모리 셀 어레이에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 활성화 제어수단은,
    상기 선택신호에 응답하여 해당 퓨즈 세트를 활성화시키기 위한 활성화부; 및
    검출신호에 따라 상기 전류 경로를 통해 흐르는 구동전류를 조절하기 위한 전류조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제11항에 있어서,
    상기 전류조절부는 상기 다수의 퓨즈 세트와 전워전압단 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 검출신호는 공정 특성, 전원전압, 온도 변화에 대응하여 예정된 제어 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 검출신호는 다수 개의 검출신호를 포함하며,
    상기 전류조절부는,
    상기 다수 개의 검출신호에 응답하여 활성화되는 다수 개의 전류조절부를 구 비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    공정 특성, 전압전압, 온도 변화에 응답하여 상기 검출신호를 생성하기 위한 검출수단을 더 구비하는 반도체 메모리 장치.
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