JP4566621B2 - 半導体メモリ - Google Patents
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Description
しアドレスの冗長判定は、リフレッシュ動作後に行われている。
路は、プログラムされたアドレスがアドレス切替回路から出力されるアドレスに一致したときにヒット信号を出力する。保持回路は、ヒット信号を内部アクセス動作および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号をメモリコアに出力する。このため、冗長判定回路が、外部アドレスの冗長判定を内部アクセス動作中に実行し、ヒット信号を出力しても、そのヒット信号は、外部アクセス動作が開始されるまで保持回路に保持される。したがって、メモリコアは、誤動作することなく、保持回路から出力されるヒット信号に応答して、通常メモリセルのアクセスを禁止し、冗長メモリセルをアクセスできる。
に書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
シュ要求に応じてリフレッシュタイミング信号REFPZを出力する。
作のいずれかを実行した後、ビット線リセット信号BRSに応答してビット線BL、/BLを所定の電圧にプリチャージするプリチャージ動作を実行する。
Cの間には、制御回路部CONTが配置されている。
る冗長ワード線RWLを示す冗長アドレス信号REDADXを活性化する。なお、ジャッジヒューズ36aおよびヒューズ38bは、ポリシリコン、プラグまたは不揮発性メモリセル等で形成されている。
SWを高レベルに活性化する(図6(n))。アドレス切替回路16は、読み書きスイッチ信号RWSWの活性化に応答して、ロウアドレス信号RADを内部ロウアドレス信号IRAD(AD1;読み出しアドレス)として出力する(図6(o))。すなわち、アドレス切替回路16は、裁定回路22がリフレッシュ要求を読み出し要求より優先させるときに、リフレッシュ動作が開始されるまでリフレッシュアドレス信号REFADを選択し、リフレッシュ動作の開始に応答してロウアドレス信号RADを選択し、選択したアドレスを出力する。このため、冗長判定回路28は、リフレッシュ動作中にロウアドレス信号RAD(外部アドレス)の冗長判定を容易に開始できる。プリデコーダ26は、内部ロウアドレス信号IRADをプリデコードし、プリデコードアドレス信号RAZ(AD1)を出力する(図6(p))。
活性化する(図8(g))。プリデコーダ26は、リフレッシュアドレス信号REFAD(RA1)を内部ロウアドレス信号IRADとして受け、プリデコードアドレス信号RAZを出力する(図8(h))。そして、冗長判定回路28によりリフレッシュアドレス信号RA1の冗長判定が行われる。この例では、プリデコードアドレス信号RAZ(RA1)が、不良のワード線WLを示すため、ヒット信号HITZおよび冗長アドレス信号REDADXが活性化される(図8(i))。そして、読み出し動作の完了後、冗長ワード線RWL0−15のいずれかが活性化され、リフレッシュ動作が実行される(図8(j))。
給されるロウアドレス信号RADをリフレッシュ動作中に冗長判定回路28に向けて出力できる。この結果、冗長判定回路28は、リフレッシュ動作中にロウアドレス信号RAD(外部アドレス)の冗長判定を開始できる。
12 リフレッシュタイマ
14 リフレッシュカウンタ
16 アドレス切替回路
18 アドレス入力回路
20 データ入出力回路
22 裁定回路
24 コア制御回路
26 プリデコーダ
28 冗長判定回路
30 遅延回路
32 ラッチ回路
34 メモリコア
36 冗長判定回路
38 アドレス書き込み回路
40 AND回路
42 OR回路
44 ロウブロック選択回路
46 ワード線選択回路
48 冗長ワード線選択回路
ACTZ 活性化信号
AD アドレス信号
ARY メモリアレイ
BL、/BL ビット線
CAD コラムアドレス信号
CBLK コラムブロック
CDEC コラムデコーダ部
CL コラム選択信号線
CMD コマンド端子
DQ データ端子
DRAZ 遅延プリデコードアドレス信号
HITZ、LHITZ ヒット信号
IREFZ 内部リフレッシュ要求信号
LATPZ ラッチパルス信号
MC メモリセル
PRE プリチャージ部
RACTZ 冗長活性化信号
RAD ロウアドレス信号
RAZ、LRAZ プリデコードアドレス信号
RBLK ロウブロック
RBLKSELZ ロウブロック選択信号
RDPZ 読み出しタイミング信号
RDZ 読み出し制御信号
REDADX、LREDADX 冗長アドレス信号
REFAD リフレッシュアドレス信号
REFPZ リフレッシュタイミング信号
RFSW リフレッシュスイッチ信号
RWL 冗長ワード線
RWSW 読み書きスイッチ信号
SA センスアンプ部
SB センスバッファ部
WA ライトアンプ部
WDEC ワードデコーダ部
WL ワード線
WRPZ 書き込みタイミング信号
WRZ 書き込み制御信号
Claims (5)
- 複数の通常メモリセルおよび不良の通常メモリセルを救済するための複数の冗長メモリセルを有するメモリコアと、
内部アクセス要求を周期的に発生する内部要求発生回路と、
外部端子を介して供給される外部アクセス要求を受けるコマンド入力回路と、
前記内部アクセス要求および前記外部アクセス要求が競合するときに、どちらを優先させるかを判定する裁定回路と、
前記内部アクセス要求および前記外部アクセス要求にそれぞれ応答して前記メモリコアに内部アクセス動作および外部アクセス動作を実行させるコア制御回路と、
複数の前記冗長メモリセルに対応してそれぞれ形成され、不良の通常メモリセルを示すアドレスをプログラムする複数のプログラム回路を備え、前記内部アクセス要求および前記外部アクセス要求にそれぞれ対応して前記通常メモリセルまたは前記冗長メモリセルの何れをアクセスするかを判定する冗長判定を、前記裁定回路が判定した優先順で実行するとともに、前記裁定回路が前記内部アクセス要求を前記外部アクセス要求より優先させたときに、前記内部アクセス要求に応答する前記内部アクセス動作中に前記外部アクセス要求に対応する冗長判定を実行する冗長判定回路と、
前記内部および外部アクセス動作の開始にそれぞれ同期して、前記冗長判定回路による判定結果を保持し、保持している判定結果を前記メモリコアに出力する保持回路と、
前記内部アクセス要求によりアクセスされる前記通常メモリセルを示す内部アドレスを生成する内部アドレス生成回路と、
前記外部アクセス要求によりアクセスされる前記通常メモリセルを示す外部アドレスを外部端子を介して受信するアドレス入力回路と、
前記裁定回路が前記内部アクセス要求を前記外部アクセス要求より優先させるときに、前記内部アクセス動作が開始されるまで前記内部アドレスを選択し、前記内部アクセス動作の開始に応答して前記外部アドレスを選択し、選択したアドレスを出力するアドレス切替回路とを備え、
前記冗長判定回路は、前記アドレス切替回路から出力されるアドレスに応じて前記冗長判定を実行し、
前記プログラム回路は、プログラムされたアドレスが前記アドレス切替回路から出力されるアドレスに一致したときに、ヒット信号を出力するとともに、対応する冗長メモリセルを示すプリデコード信号を出力し、
前記保持回路は、前記ヒット信号および前記プリデコード信号を前記内部および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号およびプリデコード信号を前記メモリコアに出力し、
前記メモリコアは、前記保持回路から出力される前記ヒット信号に応答して、前記通常メモリセルのアクセスを禁止し、前記プリデコード信号に対応する冗長メモリセルをアクセスすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記アドレス切替回路から出力されるアドレスをプリデコードするプリデコーダを備え、
前記冗長判定回路は、プリデコーダから出力されるプリデコードアドレスに応じて前記冗長判定を実行することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記プログラム回路は、プログラムされたアドレスが前記アドレス切替回路から出力されるアドレスに一致したときにヒット信号を出力し、
前記保持回路は、前記ヒット信号を前記内部および外部アクセス動作の開始にそれぞれ同期して保持し、保持しているヒット信号を前記メモリコアに出力し、
前記メモリコアは、前記保持回路から出力される前記ヒット信号に応答して、前記通常メモリセルのアクセスを禁止し、前記冗長メモリセルをアクセスすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリコアは、
前記通常メモリセルおよび前記冗長メモリセルを含む複数のメモリブロックと、
前記保持回路を介して供給される前記ヒット信号および前記プリデコード信号に応答して、前記プリデコード信号に対応する冗長メモリセルを含むメモリブロックを選択するデコード回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記内部アクセス動作に必要な時間および前記外部アクセス動作に必要な時間の合計は、前記外部アクセス要求の最小供給間隔である外部サイクル時間と同じか、外部サイクル時間より短いことを特徴とする半導体メモリ。
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