KR100894099B1 - 워드라인 블럭 선택 회로 - Google Patents

워드라인 블럭 선택 회로 Download PDF

Info

Publication number
KR100894099B1
KR100894099B1 KR1020070063935A KR20070063935A KR100894099B1 KR 100894099 B1 KR100894099 B1 KR 100894099B1 KR 1020070063935 A KR1020070063935 A KR 1020070063935A KR 20070063935 A KR20070063935 A KR 20070063935A KR 100894099 B1 KR100894099 B1 KR 100894099B1
Authority
KR
South Korea
Prior art keywords
word line
signal
response
line block
block selection
Prior art date
Application number
KR1020070063935A
Other languages
English (en)
Other versions
KR20080114409A (ko
Inventor
유성녀
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070063935A priority Critical patent/KR100894099B1/ko
Priority to US12/012,931 priority patent/US7916573B2/en
Publication of KR20080114409A publication Critical patent/KR20080114409A/ko
Application granted granted Critical
Publication of KR100894099B1 publication Critical patent/KR100894099B1/ko
Priority to US13/036,398 priority patent/US8194494B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 리페어 어드레스 판단부의 로직을 더미 로직으로 구현하여 제1신호를 출력하는 더미 리페어 로직부와, 상기 제1신호와 액티브 명령 신호에 응답하여 워드라인을 활성화하는 워드라인 활성화부;를 포함하는 워드라인 블럭 선택 회로에 관한 것이다.
워드라인, 리페어 어드레스, 액티브 명령 신호

Description

워드라인 블럭 선택 회로{WORD LING BLOCK SELECT CIRCUIT}
도 1 은 종래 기술에 의한 워드라인 블럭 선택 회로도이다.
도 2 는 본 발명의 일 실시예에 따른 워드라인 블럭 선택 회로를 설명하기 위한 블럭도이다.
도 3 은 본 발명의 다른 실시예에 따른 워드라인 블럭 선택 회로를 설명하기 위한 블럭도이다.
도 4 은 도 3 의 워드라인 블럭 선택부의 회로도이다.
도 5 는 도 2 의 더미 리페어 로직부의 회로도이다.
도 6 은 본 발명에 의한 워드라인 블럭 선택부의 동작 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 리페어 어드레스 판단부
2 : 워드라인 블럭 선택부
3 : 노멀 워드라인 디코더
4 : 리던던시 워드라인 디코더
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 워드라인 블럭 선택 회로에 관한 것이다.
일반적으로 tRCD를 측정함에 있어 액티브 명령어가 입력되고 워드라인이 활성화될 때까지의 과정에서 리던던시(redundancy) 워드 라인을 액티브 할 것인지 노멀(normal) 워드라인을 액티브 할것인지의 판단하기 위해 상당한 딜레이를 필요로 하게 된다.
그에 따라 이후에도 tRCD 개선을 위해 적용되어 있는 딜레이 튜닝에 따른 시간 손실 및 여러 변수로부터 어려움이 있다. 그에 따라 마진을 두어야 하고 이는 tRCD 손해로 이어질 수밖에 없다.
도 1 은 종래 기술에 의한 워드라인 블럭 선택 회로도이다.
도 1 에 도시한 바와 같이, 종래 기술에 의한 워드라인 블럭 선택 회로는 입력되는 액티브 커맨드 신호(act)와 리페어 어드레스 판단부의 출력신호(repair_sum)에 응답하여 워드라인 선택 신호(bs)를 출력한다. 즉, 상기 워드라인 선택 신호(bs)에 의해 리던던시 워드 라인을 액티브 할 것인지 노멀 워드라인을 액티브 할 것인지가 결정된다.
여기서, 리던던시 워드라인은 디램의 불량 셀을 대체하기 위한 대체 셀과 연결되어 있는데, 액티브된 어드레스가 불량 셀에 해당되는 어드레스 인지 정상적인 셀에 해당되는 어드레스인지를 판단하는 것이 바로 상기 리페어 어드레스 판단부이다.
도 1 에서 딜레이 체인(101)은 리페어 어드레스 판단부에서 소요되는 시간을 보상하기 위한 딜레이이다.
리페어 어드레스 판단부에서의 딜레이는 환경적인 여러 변수로부터 그 시간이 변하기 때문에 이를 보상하기 의한 딜레이 체인(101) 역시 그 변수를 보상할 수 있도록 메탈 옵션으로 여분의 딜레이 체인을 두어야 한다.
도 1 에서 연산부(102)는 상기 딜레이가 보상된 신호(act_d)와 리페어 어드레스 판단부의 출력신호(repair_sum)를 논리 연산하여 리던던시 워드라인을 띄워야 하는 경우 노멀 워드라인을 띄우기 위한 경로를 차단하는 신호(bs)를 출력한다.
그런데, 이러한 종래 기술에 의한 워드라인 블럭 선택 회로의 문제점은 리페어 어드레스 판단부의 처리 시간이 여러 변수로부터 달라지기 때문에 이를 보상하기 위한 노멀 워드라인을 띄우기 위한 경로에 딜레이 체인(101)으로 구성해야 하고, 나노세크(nano sec) 이상의 마진을 가져가야 한다.
또한, 이러한 마진이 부족하여 리던던시 워드라인과 노멀 워드라인이 동시에 뜨는 심각한 불량에 대비하여 메탈 옵션 수정의 과정이 필요하게 된다.
즉, 종래 기술에 의한 워드라인 블럭 선택 회로는 안정적인 동작을 위한 마진에서 오는 tRCD 열화 및 메탈 옵션 수정을 통한 시간 손실 등의 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 리페어 어드레스 판단부에서 소요되는 시간에 대한 보상으로 tRCD에 직접적인 영향을 주는 딜레이 요소를 보다 안정적인 로직으로 구현함으로써 회로 동작의 안정화 및 메탈 옵션 수정에 따른 시간 손실을 줄이고 보다 개선된 tRCD를 기대할 수 있는 워드라인 블럭 선택 회로를 제시한다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 워드라인 블럭 선택 회로는 리페어 어드레스 판단부의 로직을 더미 로직으로 구현하여 제1신호를 출력하는 더미 리페어 로직부와; 상기 제1신호와 액티브 명령 신호에 응답하여 워드라인을 활성화하는 워드라인 활성화부;를 포함한다.
본 발명에서, 상기 제1신호는 리페어 어드레스 판단부의 출력신호가 활성화될 때 활성화되는 신호이다.
본 발명에서, 상기 더미 리페어 로직부는 상기 리페어 어드레스 판단부의 지연 경로와 동일한 로직을 갖는 것을 특징으로 한다.
그리고, 본 발명의 다른 실시예에 따른 워드라인 블럭 선택 회로는 리페어 어드레스 판단부의 로직을 더미 로직으로 구현하여 제1신호를 출력하는 더미 리페어 로직부와; 입력되는 어드레스가 리페어 어드레스인지 여부를 판단하는 리페어 어드레스 판단부와; 액티브 명령 신호와 제1신호 및 상기 리페어 어드레스 판단부의 출력신호에 응답하여 워드라인 블럭 선택 신호를 출력하는 워드라인 블럭 선택부와; 상기 워드라인 블럭 선택부의 출력신호에 응답하여 노멀 워드라인을 구동하기 위한 디코딩 신호를 출력하는 노멀 워드라인 디코더와; 상기 리페어 어드레스 판단부의 출력신호에 응답하여 리던던시 워드라인을 구동하기 위한 디코딩 신호를 출력하는 리던던시 워드라인 디코더;를 포함한다.
본 발명에서, 상기 제1신호는 리페어 어드레스 판단부의 출력신호가 활성화될 때 활성화되는 신호이다.
본 발명에서, 상기 더미 리페어 로직부는 상기 리페어 어드레스 판단부의 지연 경로와 동일한 로직을 갖는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명하면 다음과 같다.
먼저, 본 발명은 리페어 어드레스 판단부에서 소요되는 시간에 대한 보상으로 tRCD에 직접적인 영향을 주는 딜레이 요소를 보다 안정적인 로직으로 구현함으로써 회로 동작의 안정화 및 메탈 옵션 수정에 따른 시간 손실을 줄이고 보다 개선된 tRCD를 기대할 수 있는 워드라인 블럭 선택 회로를 제공한다.
도 2 와 도 3 은 본 발명에 의한 워드라인 블럭 선택 회로를 설명하기 위한 블럭도이고, 도 4 는 도 3 의 워드라인 블럭 선택부의 회로도이며, 도 5 는 도 2와 도 3 의 더미 리페어 로직부의 회로도이다.
도 2 내지 도 5 에 도시한 바와 같이, 본 발명은 입력되는 어드레스가 리페어 어드레스인지 여부를 판단하는 리페어 어드레스 판단부(1)와, 액티브 명령 신호(act)와 제1신호(dummy_repair_sum) 및 상기 리페어 어드레스 판단부(1)의 출력신호(repair_sum)에 응답하여 워드라인 블럭 선택 신호(bs)를 출력하는 워드라인 블럭 선택부(2)와, 상기 워드라인 블럭 선택부(2)의 출력신호(bs)에 응답하여 노멀 워드라인을 구동하기 위한 디코딩 신호를 출력하는 노멀 워드라인 디코더(3)와, 상기 리페어 어드레스 판단부(1)의 출력신호에 응답하여 리던던시 워드라인을 구동하기 위한 디코딩 신호를 출력하는 리던던시 워드라인 디코더(4)를 포함한다.
상기 리페어 어드레스 판단부(1)는 액티브된 어드레스가 불량 셀에 해당되는 어드레스 인지 정상적인 셀에 해당되는 어드레스인지를 판단하는 신호(repair_sum)를 상기 워드라인 블럭 선택부(2)로 제공한다.
도 4 에 도시한 바와 같이, 상기 워드라인 블럭 선택부(2)는 액티브 명령 신호(act)와 상기 제1신호(dummy_repair_sum)에 응답하여 구동하는 제어부(21)와, 상기 제어부(21)의 출력신호와 리페어 어드레스 판단부(1)의 출력신호(repair_sum)에 응답하여 논리 연산하는 연산부(22)를 포함한다.
상기 제어부(21)는 액티브 명령 신호(act)에 응답하여 풀-업 구동하는 제1구동부(PM1,NM1)와, 상기 제1신호(dummy_repair_sum)에 응답하여 풀-다운 구동하는 제2구동부(NM2)를 포함한다.
상기 연산부(22)는 상기 제어부(21)의 출력신호(act_d)와 리페어 어드레스 판단부(1)의 출력신호(repair_sum)에 응답하여 부정 논리곱 연산하는 논리소자를 포함한다.
상기 워드라인 블럭 선택부(2)는 상기 제어부(21)의 출력신호를 래치하는 래 치부(23)와, 상기 연산부(22)의 출력신호를 버퍼링하는 버퍼부(24)를 더 포함한다.
그리고, 도 5 에 도시한 바와 같이, 상기 제1신호(dummy_repair_sum)를 만들기 위한 더미 리페어 로직부(10)는 실제의 리페어 어드레스 판단부(1)의 모든 로직을 그대로 반영한 것은 아니며 레이아웃 부담을 고려하여 지연경로가 동일 하도록 최소화하여 구현한다.
즉, 상기 더미 리페어 로직부(10)의 지연 경로는 상기 리페어 어드레스 판단부(1)의 지연 경로와 동일하므로, 상기 더미 리페어 로직부(10)로부터 출력되는 상기 제1신호(dummy_repair_sum)는 리페어 어드레스 판단부(1)의 출력신호(repair_sum)가 활성화활 될 때 활성화된다.
도 4 의 동작을 보다 상세히 설명하자면, 로우 액티브 명령이 입력되면 액티브 신호(act)가 하이가 되고, 함께 입력된 어드레스가 상기 더미 리페어 로직부(10)를 거친 신호(dummy_repair_sum)가 하이가 됐을 때 제1구동부(NM1)와 제2구동부(NM2)가 턴-온 되어 신호(act_d)가 하이가 되는 것이다.
이때, 이 두 신호(act_d, repair_sum)의 지연 경로는 같기 때문에 별도의 마진을 위한 딜레이 체인이 불필요하게 된다.
또한, 두 신호(act_d, repair_sum)의 지연 경로가 같기 때문에 환경적인 여러 변수(공정변수, 전원, 온도)로부터 안정적인 회로 동작뿐 아니라 도 5 의 시뮬레이션 결과에서 볼 수 있듯이 직접적인 tRCD개선 효과로 연결되어 진다.
이와 같이 본 발명은 리페어 어드레스 판단부(1)에서 소요되는 시간을 보상하기 위한 종래 기술의 딜레이 체인(101, 도1 참조) 대신에 리페어 어드레스 판단 부(1)의 로직을 더미(dummy) 로직으로 구현하여 노멀 워드라인을 활성화하기 위한 경로를 제어함으로써 여러 환경적인 변수로부터 보다 안정적인 동작을 기대할 수 있고 기존의 딜레이 체인을 조정하기 위한 시간 손실을 줄일 수 있다.
또한, 본 발명은 서로 다른 로직을 거치는 신호(act_d, repair_sum)를 비교하는 과정에서 안정적인 동작을 위해 필요한 마진을 두지 않아도 됨으로 직접적으로 tRCD개선 효과로 연결될 수 있다.
상술한 바와 같이, 본 발명은 액티브된 어드레스가 노멀 어드레스인지 리던던시 어드레스인지 판단하는데 소요되는 시간에 대한 보상으로 tRCD에 직접적인 영향을 주는 딜레이 요소를 보다 안정적인 로직으로 구현함으로써 회로 동작의 안정화 및 메탈 옵션 수정에 따른 시간 손실을 줄이고 보다 개선된 tRCD를 기대할 수 있다.

Claims (21)

  1. 리페어 어드레스 판단부의 로직을 더미 로직으로 구현하여 제1신호를 출력하는 더미 리페어 로직부와;
    상기 제1신호와 액티브 명령 신호에 응답하여 워드라인을 활성화하는 워드라인 활성화부;
    를 포함하는 워드라인 블럭 선택 회로.
  2. 제 1 항에 있어서,
    상기 제1신호는 리페어 어드레스 판단부의 출력신호가 활성화될 때 활성화되는 신호인 워드라인 블럭 선택 회로.
  3. 제 1 항에 있어서,
    상기 더미 리페어 로직부는 상기 리페어 어드레스 판단부의 지연 경로와 동일하도록 구성함을 특징으로 하는 워드라인 블럭 선택 회로.
  4. 제 1 항에 있어서,
    상기 워드라인 활성화부는
    입력되는 어드레스가 리페어 어드레스인지 여부를 판단하는 리페어 어드레스 판단부와;
    액티브 명령 신호와 제1신호 및 상기 리페어 어드레스 판단부의 출력신호에 응답하여 워드라인 블럭 선택 신호를 출력하는 워드라인 블럭 선택부와;
    상기 워드라인 블럭 선택부의 출력신호에 응답하여 노멀 워드라인을 구동하기 위한 디코딩 신호를 출력하는 노멀 워드라인 디코더와;
    상기 리페어 어드레스 판단부의 출력신호에 응답하여 리던던시 워드라인을 구동하기 위한 디코딩 신호를 출력하는 리던던시 워드라인 디코더;
    를 포함하는 워드라인 블럭 선택 회로.
  5. 제 4 항에 있어서,
    상기 워드라인 블럭 선택부는 액티브 명령 신호와 제1신호에 응답하여 구동하는 제어부와;
    상기 제어부의 출력신호와 리페어 어드레스 판단부의 출력신호에 응답하여 논리 연산하는 연산부;
    를 포함하는 워드라인 블럭 선택 회로.
  6. 제 5 항에 있어서,
    상기 제어부는 액티브 명령 신호에 응답하여 구동하는 제1구동부와;
    상기 제1신호에 응답하여 구동하는 제2구동부;
    를 포함하는 워드라인 블럭 선택 회로.
  7. 제 6 항에 있어서,
    상기 제1구동부는 상기 액티브 명령 신호에 응답하여 풀-업 구동하는 풀-업부와;
    상기 액티브 명령 신호에 응답하여 풀-다운 구동하는 풀-다운부;
    를 포함하는 워드라인 블럭 선택 회로.
  8. 제 6 항에 있어서,
    상기 제2구동부는 상기 제1신호에 응답하여 풀-다운 구동하는 풀-다운부;
    를 포함하는 워드라인 블럭 선택 회로.
  9. 제 5 항에 있어서,
    상기 연산부는 상기 제어부의 출력신호와 리페어 어드레스 판단부의 출력신호에 응답하여 부정 논리곱 연산하는 논리소자;를 포함하는 워드라인 블럭 선택 회로.
  10. 제 5 항에 있어서,
    상기 워드라인 블럭 선택 회로는 상기 제어부의 출력신호를 래치하는 래치부;
    를 더 포함하는 워드라인 블럭 선택 회로.
  11. 제 5 항에 있어서,
    상기 워드라인 블럭 선택 회로는 상기 연산부의 출력신호를 버퍼링하는 버퍼부;
    를 더 포함하는 워드라인 블럭 선택 회로.
  12. 리페어 어드레스 판단부의 로직을 더미 로직으로 구현하여 제1신호를 출력하는 더미 리페어 로직부와;
    입력되는 어드레스가 리페어 어드레스인지 여부를 판단하는 리페어 어드레스 판단부와;
    액티브 명령 신호와 상기 제1신호 및 상기 리페어 어드레스 판단부의 출력신호에 응답하여 워드라인 블럭 선택 신호를 출력하는 워드라인 블럭 선택부와;
    상기 워드라인 블럭 선택부의 출력신호에 응답하여 노멀 워드라인을 구동하기 위한 디코딩 신호를 출력하는 노멀 워드라인 디코더와;
    상기 리페어 어드레스 판단부의 출력신호에 응답하여 리던던시 워드라인을 구동하기 위한 디코딩 신호를 출력하는 리던던시 워드라인 디코더;
    를 포함하는 워드라인 블럭 선택 회로.
  13. 제 12 항에 있어서,
    상기 제1신호는 리페어 어드레스 판단부의 출력신호가 활성화될 때 활성화되는 신호인 워드라인 블럭 선택 회로.
  14. 제 12 항에 있어서,
    상기 더미 리페어 로직부는 상기 리페어 어드레스 판단부의 지연 경로와 동일하도록 구성함을 특징으로 하는 워드라인 블럭 선택 회로.
  15. 제 12 항에 있어서,
    상기 워드라인 블럭 선택부는 액티브 명령 신호와 제1신호에 응답하여 구동하는 제어부와;
    상기 제어부의 출력신호와 리페어 어드레스 판단부의 출력신호에 응답하여 논리 연산하는 연산부;
    를 포함하는 워드라인 블럭 선택 회로.
  16. 제 15 항에 있어서,
    상기 제어부는 액티브 명령 신호에 응답하여 구동하는 제1구동부와;
    상기 제1신호에 응답하여 구동하는 제2구동부;
    를 포함하는 워드라인 블럭 선택 회로.
  17. 제 16 항에 있어서,
    상기 제1구동부는 상기 액티브 명령 신호에 응답하여 풀-업 구동하는 풀-업부와;
    상기 액티브 명령 신호에 응답하여 풀-다운 구동하는 풀-다운부;
    를 포함하는 워드라인 블럭 선택 회로.
  18. 제 16 항에 있어서,
    상기 제2구동부는 상기 제1신호에 응답하여 풀-다운 구동하는 풀-다운부;
    를 포함하는 워드라인 블럭 선택 회로.
  19. 제 15 항에 있어서,
    상기 연산부는 상기 제어부의 출력신호와 리페어 어드레스 판단부의 출력신호에 응답하여 부정 논리곱 연산하는 논리소자;를 포함하는 워드라인 블럭 선택 회로.
  20. 제 15 항에 있어서,
    상기 워드라인 블럭 선택부 상기 제어부의 출력신호를 래치하는 래치부;
    를 더 포함하는 워드라인 블럭 선택 회로.
  21. 제 15 항에 있어서,
    상기 워드라인 블럭 선택부 상기 연산부의 출력신호를 버퍼링하는 버퍼부;
    를 더 포함하는 워드라인 블럭 선택 회로.
KR1020070063935A 2007-06-27 2007-06-27 워드라인 블럭 선택 회로 KR100894099B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070063935A KR100894099B1 (ko) 2007-06-27 2007-06-27 워드라인 블럭 선택 회로
US12/012,931 US7916573B2 (en) 2007-06-27 2008-02-05 Word line block/select circuit with repair address decision unit
US13/036,398 US8194494B2 (en) 2007-06-27 2011-02-28 Word line block/select circuit with repair address decision unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063935A KR100894099B1 (ko) 2007-06-27 2007-06-27 워드라인 블럭 선택 회로

Publications (2)

Publication Number Publication Date
KR20080114409A KR20080114409A (ko) 2008-12-31
KR100894099B1 true KR100894099B1 (ko) 2009-04-20

Family

ID=40160268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063935A KR100894099B1 (ko) 2007-06-27 2007-06-27 워드라인 블럭 선택 회로

Country Status (2)

Country Link
US (2) US7916573B2 (ko)
KR (1) KR100894099B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142325B2 (en) 2013-10-08 2015-09-22 SK Hynix Inc. Semiconductor memory device for performing repair operation

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894099B1 (ko) * 2007-06-27 2009-04-20 주식회사 하이닉스반도체 워드라인 블럭 선택 회로
KR101409375B1 (ko) * 2008-01-31 2014-06-18 삼성전자주식회사 반도체 메모리장치의 블록 디코딩 회로
US8494608B2 (en) 2008-04-18 2013-07-23 Medtronic, Inc. Method and apparatus for mapping a structure
US20170230149A1 (en) * 2013-07-11 2017-08-10 InterDigital Pantent Holdings, Inc. Systems and methods for smart harq for wifi
KR20190001097A (ko) * 2017-06-26 2019-01-04 에스케이하이닉스 주식회사 어드레스 제어회로 및 이를 포함하는 반도체 장치
KR102389722B1 (ko) * 2017-11-29 2022-04-25 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010822A (ko) * 2000-07-31 2002-02-06 박종섭 반도체메모리장치의 로우 리던던시 회로
KR20050037144A (ko) * 2003-10-17 2005-04-21 주식회사 하이닉스반도체 메모리 장치의 컬럼 리페어 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4000242B2 (ja) * 2000-08-31 2007-10-31 富士通株式会社 半導体記憶装置
KR100582390B1 (ko) * 2004-01-09 2006-05-22 주식회사 하이닉스반도체 리페어 어드레스를 고속으로 감지할 수 있는 반도체메모리 장치
JP4566621B2 (ja) * 2004-05-14 2010-10-20 富士通セミコンダクター株式会社 半導体メモリ
US7116590B2 (en) * 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses
KR100894099B1 (ko) * 2007-06-27 2009-04-20 주식회사 하이닉스반도체 워드라인 블럭 선택 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010822A (ko) * 2000-07-31 2002-02-06 박종섭 반도체메모리장치의 로우 리던던시 회로
KR20050037144A (ko) * 2003-10-17 2005-04-21 주식회사 하이닉스반도체 메모리 장치의 컬럼 리페어 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142325B2 (en) 2013-10-08 2015-09-22 SK Hynix Inc. Semiconductor memory device for performing repair operation

Also Published As

Publication number Publication date
US20090003118A1 (en) 2009-01-01
US20110149664A1 (en) 2011-06-23
US7916573B2 (en) 2011-03-29
KR20080114409A (ko) 2008-12-31
US8194494B2 (en) 2012-06-05

Similar Documents

Publication Publication Date Title
KR100894099B1 (ko) 워드라인 블럭 선택 회로
US7327613B2 (en) Input circuit for a memory device
KR20090103328A (ko) 플래시 메모리 소자 및 그 블록 선택 회로
US8037372B2 (en) Apparatus and method for testing setup/hold time
KR19980075585A (ko) 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
US8588013B2 (en) Address decoding method and semiconductor memory device using the same
US20040190353A1 (en) Input buffer of semiconductor memory device
US20080042684A1 (en) Apparatus for controlling on-die termination of semiconductor memory and methods of controlling the same
US7154316B2 (en) Circuit for controlling pulse width
KR20080052047A (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
KR100853469B1 (ko) 반도체 메모리장치
KR100246318B1 (ko) 노이즈 특성을 개선한 반도체 메모리 소자
JP2008198309A (ja) 半導体メモリ集積回路
KR100818102B1 (ko) 컬럼 어드레스 선택 신호 발생 회로
KR100745053B1 (ko) 출력 구동 회로
US7012844B2 (en) Device information writing circuit
KR101013443B1 (ko) 테스트 회로를 포함하는 반도체 메모리 장치
KR20090063606A (ko) 어드레스 래치 클럭 제어장치
KR20140030529A (ko) 집적회로
KR100881134B1 (ko) 컬럼 엑세스 제어 장치
KR100949267B1 (ko) 반도체 메모리장치 및 제어방법
JP4751441B2 (ja) 半導体装置
JP5738450B2 (ja) 半導体メモリ集積回路
KR20060072527A (ko) 반도체 메모리 소자
KR20080034713A (ko) 컬럼선택신호의 펄스폭 조절 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee