KR20090063606A - 어드레스 래치 클럭 제어장치 - Google Patents

Abstract

본 발명은 고주파에서 동작시 소모되는 전류를 줄일 수 있는 어드레스 래치 클럭 제어장치에 관한 것이다. 본 발명은 MRS 커맨드가 입력된 후 규정된 클럭수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하기 위해서, 2 분주된 클럭으로 내부 생성된 MRS 펄스를 시프트하고, 따라서 종래 기술과 비교해서 상대적으로 시프트 레지스터의 개수가 절반으로 줄일 수 있는 효과를 얻는다. 더불어 본 발명은 메모리의 공간 활용도를 높이고 또한 전류 소모 측면에서도 이득을 볼 수 있는 효과를 얻는다.

메모리, MRS 커맨드, 어드레스 래치 클럭, 시프트 레지스터

Description

어드레스 래치 클럭 제어장치{ADRESS LATCH CLOCK CONTROL APPARATUS}

본 발명은 어드레스 래치 클럭 제어장치에 관한 것으로, 더욱 상세하게는 고주파에서 동작시 소모되는 전류를 줄일 수 있는 어드레스 래치 클럭 제어장치에 관한 것이다.

반도체 회로나 컴퓨터 시스템에 이용되어지는 반도체 메모리 소자는, MRS 동작을 제어하기 위해서 MRS 커맨드 입력 후 규정된 클럭 수 만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어한다.

도 1은 어드레스 블록 및 MRS 디코더의 배치도를 나타내고 있는 블록도이다. 도시하고 있는 바와 같이, 어드레스 버퍼(20)로부터 외부 어드레스 입력을 받아 MRS 디코더(30)에서 메모리의 동작을 규정하는 세팅을 하게 된다. 일 예로 메모리 컨트롤러(도시하지 않음)로부터 메모리의 초기화 과정 중의 하나로 MRS(Mode Register Set) 커맨드 입력시, 함께 입력되는 어드레스 정보에 따라 BL(Burst Length), CL(CAS Latency), WR(Write Register Cycle) 등등의 세팅을 수행하는 과 정이 수반된다.

한편, MRS 커맨드와 다음 MRS 커맨드의 시간간격은 메모리소자에 따라서 2클럭(2CLK) 또는 4 클럭으로 규정짓고 있다. 따라서 종래 기술에서는 스펙에 규정된 간격을 두고 어드래스 래치 클럭부(10)에 MRS 커맨드가 입력되면 입력된 MRS 커맨드를 시프트 레지스터에 필요한 클럭 수동안 저장하고, 이 레지스터의 출력을 이용하여 어드레스 래치 클럭을 제어하여, 규정된 클럭수 만큼 어드레스 래치 클럭(ACK)을 디스에이블 하도록 하였다.

도 2는 종래 기술에 따른 어드레스 래치 클럭 제어부(10)의 상세도를 도시하고 있고, 도 3은 도 2에 따른 동작 타이밍도를 나타내고 있다. 그리고 도시하고 있는 예시는 MRS 커맨드의 시간간격이 4 클럭인 경우이다.

도시하고 있는 바와 같이, 시프트 레지스터(40)에 첫번째 클럭 라이징 에지(1ST Clock Rising Edge)에 MRS 커맨드가 입력되면, 클럭으로 내부 생성된 MRS 펄스를 시프트하여 L10 신호로 출력한다. 그리고 상기 L10 신호를 입력한 두번째 시프트 레지스터(41)가 클럭으로 시프트하여 L20 신호를 출력한다.

그리고 상기 MRS 신호, 한번 시프트된 L10 신호, 두번 시프트된 L20 신호가 노아게이트(NOR1)에서 노아연산 후, 직렬 연결된 두개의 인버터(INV1,INV2)를 거쳐서 OR_OUTb신호를 출력한다. 그리고 낸드게이트(ND1)와 직렬 연결되고 있는 두개의 인버터(INV3,INV4)를 통해 CCKB신호와 앤드하여 ENAKB신호로 출력한다.

일 예로, 어드레스 래치 클럭으로 사용되는 ACK 신호가 로우 레벨일 경우, 외부에서 입력된 어드레스를 래치한다고 가정했을 때, ENACKB 신호를 인버팅하여 ACK 신호로 출력하게 되면, ACK 신호가 하이레벨인 구간에서는 어드레스가 토글하더라도 내부로 받아들이지 않게 된다.

이상의 설명은 MRS 커맨드의 시간간격이 4클럭인 경우를 가정하여 시프트 레지스터를 두개 구성하고 있다. 만약 MRS 커맨드의 시간간격이 N 클럭인 경우에, 상기 어드레스 래치 클럭 제어부는 도 4에 도시하고 있는 바와 같이, 시프트 레지스터의 개수가 증가되는 형태를 갖게 된다.

이와 같이 종래 어드레스 래치 클럭 제어장치는, 동기식 개념을 이용한 구조에서 규정된 클럭수만큼 어드레스 래치 클럭을 디스에이블하도록 한다면, 필요한 시프트 레스트터의 갯수는 MRS 커맨드의 시간간격의 값으로 정해지게 된다. 왜냐하면 외부 클럭신호에 동기하여 들어오는 MRS 커맨드의 클럭에 연동되어 정해지는 레이턴시(Latency) 만큼으로 어드레스 래치 클럭 디스에이블 타임을 정할 목적으로, 시프트 레지스터는 입력값인 커맨드를 외부 클럭의 라이징 에지에 동기하여 이동시키도록 했기 때문이다. 따라서 종래 어드레스 래치 클럭 제어장치는, 레이턴시가 큰 경우, 많은 갯수의 시프트 레지스터가 필요한 문제점이 있다. 이러한 문제는 나아가 메모리의 공간활용도 면에서도 불합리하고, 전류 소모 측면에서도 불리한 문제를 야기시킨다.

따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 MRS 동작시 외부 클럭이 아닌 분주된 클럭을 사용하여, 입력된 MRS 커맨드를 규정된 클럭 수만큼 어드레스 래치 클럭을 디스에이블 할 수 있는 어드레스 래치 클럭 제어장치를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 어드레스 래치 클럭 제어장치는, 외부 어드레스를 입력받는 어드레스 버퍼; 외부 어드레스 입력정보에 따라서 모드 레지스터 세트 커맨드를 디코딩하는 모드 레지스터 세트 디코더; 모드 레지스터 세트 커맨드 입력 후, 규정된 클럭 수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하여 상기 어드레스 버퍼에 인가하는 어드레스 래치 클럭 제어부를 포함하여 구성되고, 상기 어드레스 래치 클럭 제어부는, 클럭을 분주하여, 원하는 클럭수만큼 어드레스 래치 클럭을 제어하는 것을 특징으로 한다.

본 발명은 MRS 커맨드가 입력된 후 규정된 클럭수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하기 위해서, 2 분주된 클럭으로 내부 생성된 MRS 펄스를 시프트하고, 따라서 종래 기술과 비교해서 상대적으로 시프트 레지스터의 개수 가 절반으로 줄일 수 있는 효과를 얻는다. 더불어 본 발명은 메모리의 공간 활용도를 높이고 또한 전류 소모 측면에서도 이득을 볼 수 있는 효과를 얻는다.

이하 첨부한 도면을 참조하여 본 발명에 따른 어드레스 래치 클럭 제어장치에 대해서 자세하게 살펴보기로 한다.

도 5는 본 발명에 따른 어드레스 래치 클럭 제어장치의 상세 구성도를 도시하고 있다. 그리고 도 6은 본 발명에 따른 어드레스 래치 클럭 제어장치의 타이밍도를 도시하고 있다. 그리고 도시하고 있는 도 5는 MRS 커맨드 시간간격이 4 클럭인 경우를 나타낸다.

그리고 본 발명은 도 1에 도시하고 있는 바와 같이, 외부 어드레스 입력을 받아서 MRS 동작을 규정하기 위한 MRS 커맨드를 세팅할 때, 이용되는 어드레스 래치 클럭을 발생한다. 즉, 외부 어드레스를 입력받는 어드레스 버퍼와, 외부 어드레스 입력정보에 따라서 모드 레지스터 세트 커맨드를 디코딩하는 모드 레지스터 세트 디코더와, 그리고 모드 레지스터 세트 커맨드 입력 후, 규정된 클럭 수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하여 상기 어드레스 버퍼에 인가하는 어드레스 래치 클럭 제어부를 포함하여 구성되어진다. 특히, 본 발명에서 상기 어드레스 래치 클럭 제어부는, 클럭을 분주하여, 원하는 클럭수만큼 어드레스 래치 클럭을 제어한다.

본 발명은 MRS 커맨드가 입력된 후 규정된 클럭수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하기 위해서, 도시하고 있는 바와 같이, 본 발명은 클럭신호를 분주하기 위한 분주기(60)와, 상기 분주기(60)에서 분주된 클럭신호에 기초해서 MRS 신호를 시프트시키는 시프트 레지스터(70)를 포함한다.

그리고 본 발명은 상기 시프트 레지스터(70)에서 시프트된 출력신호(L20)와, 분주 클럭신호(CK')를 앤드 연산하는 앤드 연산기(AD11), 상기 앤드 연산기(AD11)의 출력신호와 상기 MRS 펄스를 노아 연산하는 노아 연산기(NOR11), 상기 노아 연산기(NOR11)의 출력을 인버팅하는 두개의 인버터(INV11,INV12)가 직렬 연결된다. 그리고 상기 인버터(INV12)의 출력신호(OR_OUTb)는 클럭신호(CCKB)와 낸드 연산기(ND12)에서 낸드 연산되고, 다시 직렬 연결되고 있는 두개의 인버터(INV13,INV14)를 통해서 어드레스 래치 클럭신호(ACK)를 출력한다.

즉, 본 발명은 도시하지는 않고 있지만, MRS 커맨드 생성하는 장치와 연결수단을 갖고 시스프 레지스터(70)와 연결된다. 또한, 외부 클럭과 연결수단을 갖고 분주기(60)와 연결되어진다. 이러한 구성으로 본 발명은, MRS 커맨드 신호와 연속적으로 연결되고 있는 시프트 레지스터 어레이의 각 출력을 오아(OR) 연산 처리하여 원하는 클럭수 만큼 어드레스 래치 클럭을 생성한다.

이와 같이 구성되는 본 발명의 구성에서 특징적인 것은, 외부 클럭신호를 입력한 분주기(60)가 일정량만큼 분주된 클럭을 출력하고, 이 분주된 클럭신호가 시프트 레지스터(70)에서 시프트되는 것이다.

따라서 상기 시프트 레지스터는 메모리소자의 규정된 클럭수에 따라서 구비 되는 수만큼, 연속적으로 구성되며, 각각의 시프트 레지스터는 클럭의 폴링 에지 또는 라이징 에지에 입력갑을 래치하여 다음 클럭의 라이징 에지 또는 폴링에지에 동기하여 신호를 출력한다. 이렇게 출력된 하나의 시프트 레지스터의 출력신호는 또 다른 시프트 레지스터의 입력신호로 연결되어 구성되어진다.

그리고 상기 앤드연산기 및 낸드 연산기 그리고 노아 연산기, 인버터들로 구성되는 연산기의 구성은, 시프트 레지스터의 출력들과 MRS 펄스신호를 오아 연산 처리하여 어드레스 래치 클럭을 제어하기 위한 신호를 발생하기 위한 구성이다. 따라서 상기 연산기의 구성은 원하는 클럭수를 발생시키기 위하여 다른 형태로 구현할 수 있음은 물론이다.

이와 같이 구성되어지는 본 발명에 따른 어드레스 래치 클럭 제어장치의 동작은 다음과 같이 이루어진다.

첫번째 클럭 라이징 에지에 MRS 커맨드가 시프트 레지스터(70)에 입력되면, 2분주된 클럭으로 내부 생성된 MRS 펄스를 시프트시켜서 L20 신호를 출력한다. 이때 생성되는 신호(L20)은, 타이밍도에서 나타나고 있는 바와 같이 2분주된 클럭에 기초해서 생성된다.

그리고 L20 신호와 2 분주된 클럭신호(CK')를 앤드 연산하고, 이 연산신호를 MRS 펄스와 다시 노아 연산해서, 두개의 인버터(INV11,INV12)를 거치면, OR_OUTb 신호가 출력된다. 상기 출력신호는 클럭신호(CCKB)와 앤드하여 ENACKB 신호를 출력한다.

따라서 본 발명은 어드레스 래치 클럭으로 사용되는 ACK 신호가 로우 레벨일 경우, 외부에서 입력된 어드레스를 래치한다고 가정했을 때, ENACKB 신호를 인버팅하여 ACK 신호로 출력하게 되면, ACK 신호가 하이레벨인 구간에서는 어드레스가 토글하더라도 내부로 받아들이지 않게 된다.

이상과 같이 동작하여 발생된 어드레스 래치 클럭신호(ACK)는 도 1에 도시되어진 어드레스 버퍼(20)에 입력되어져서 MRS 커맨드의 디코딩을 수행할 때 이용되어진다.

도시하고 있는 실시예는 MRS 커맨드의 시간간격이 4 클럭인 경우를 가정하여 시프트 레지스터를 구성하고 있다. 그리고 도 7은 본 발명의 다른 실시예로 MRS 커맨드의 시간간격이 8 클럭인 경우, 어드레스 래치 클럭 생성회로의 예시도이다. 따라서 본 발명은 분주기를 이용하여 칩 내부에서 분주된 클럭을 사용하므로서, 종래와 비교하여 시프트 레지스터의 개수를 절반으로 줄이게 된다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 분주기를 이용하여 MRS 동작 입력시 입력된 MRS 커맨드를 규정된 클럭수 만큼 어드레스 래치 클럭을 디스에이블 하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 일반적인 어드레스 버퍼 및 MRS 디코더 관계를 나타내는 블록도,

도 2는 종래 기술에 따른 어드레스 래치 클럭 제어 장치의 구성도,

도 3은 종래 어드레스 래치 클럭 제어에 따른 동작 타이밍도,

도 4는 종래 기술에 따른 어드레스 래치 클럭 제어 장치의 구성도,

도 5는 본 발명의 일 실시예에 따른 어드레스 래치 클럭 제어장치의 구성도,

도 6은 본 발명의 어드레스 래치 클럭 제어에 따른 동작 타이밍도,

도 7은 본 발명의 다른 실시예에 따른 어드레스 래치 클럭 제어장치의 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 어드레스 래치 클럭부 20 : 어드레스 버퍼

30 : 모드 레지스터 세트 디코더 60,80 : 분주기

70,90,91 : 시프트 레지스터

Claims (13)

1. 외부 어드레스를 입력받는 어드레스 버퍼;

   외부 어드레스 입력정보에 따라서 모드 레지스터 세트 커맨드를 디코딩하는 모드 레지스터 세트 디코더;

   모드 레지스터 세트 커맨드 입력 후, 규정된 클럭 수만큼 어드레스 래치 클럭의 인에이블/디스에이블을 제어하여 상기 어드레스 버퍼에 인가하는 어드레스 래치 클럭 제어부를 포함하여 구성되고,

   상기 어드레스 래치 클럭 제어부는, 클럭을 분주하여, 원하는 클럭수만큼 어드레스 래치 클럭을 제어하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
2. 제 1 항에 있어서,

   상기 어드레스 래치 클럭 제어부는, 상기 분주된 클럭으로 모드 레지스터 세트 커맨드 신호를 시프트 시키는 시프트 레지스터를 포함하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
3. 제 2 항에 있어서,

   상기 어드레스 래치 클럭 제어부는, 모드 레지스터 세트 커맨드가 동작하는 메모리소자의 규정된 클럭수에 따라서 상기 시프트 레지스터의 갯수가 변화하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
4. 제 3 항에 있어서,

   상기 모든 시프트 레지스터는 분주된 클럭에 의해서 제어되는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
5. 제 3 항에 있어서,

   상기 어드레스 래치 클럭 제어부는, 상기 시프트 레지스터의 출력들과 모드 레지스터 세트 펄스신호를 오아 연산하여 어드레스 래치 클럭신호를 발생하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
6. 제 1 항에 있어서,

   상기 어드레스 래치 클럭 제어부는, 모드 레지스터 세트 신호의 시간간격에 대해서 클럭의 분주비가 결정되는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
7. 제 1 항에 있어서,

   상기 어드레스 래치 클럭 제어부는, 외부 클럭신호를 분주하는 분주기;

   상기 분주된 클럭으로 모드 레지스터 세트(MRS) 커맨드 신호를 시프트 하는 시프트 레지스터;

   상기 시프트된 신호, 분주된 클럭신호, 그리고 모드 레지스터 세트 커맨드 신호를 연산하여, 원하는 클럭수 만큼 어드레스 래치 클럭 신호를 발생하는 연산부를 포함하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
8. 제 7 항에 있어서,

   상기 분주기는, 입력된 클럭신호를 2분주하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
9. 제 8 항에 있어서,

   상기 모드 레지스터 세트 커맨드 신호의 시간간격은, 4 클럭인 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
10. 제 9 항에 있어서,

    상기 시프트 레지스터는, 2분주된 클럭으로 모드 레지스터 세트 커맨드신호를 한번 시프트하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
11. 제 8 항에 있어서,

    상기 모드 레지스터 세트 커맨드 신호의 시간간격은, 8 클럭인 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
12. 제 11 항에 있어서,

    상기 시프트 레지스터는, 2분주된 클럭으로 모드 레지스터 세트 커맨드신호를 두번 시프트하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.
13. 제 8 항에 있어서,

    상기 연산부는, 2분주된 클럭신호와, 상기 시프트된 신호를 앤드 연산하는 앤드 연산기;

    상기 앤드 연산기의 출력과 상기 모드 레지스터 세트 커맨드신호를 노아 연산하는 노아 연산기;

    상기 노아 연산기의 출력을 두번 인버팅하는 두개의 인버터;

    상기 인버터의 출력과 클럭신호를 낸드 연산하는 낸드 연산기;

    상기 낸드 연산기의 출력을 두번 인버팅하는 두개의 인버터를 포함하는 것을 특징으로 하는 어드레스 래치 클럭 제어장치.

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