JP2003317477A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高速なランダムアクセスを実現しつつ、かつ
小面積化を実現することができる半導体記憶装置を提供
する。 【解決手段】 ２トランジスタ１キャパシタで構成され
たメモリセルと、１つのメモリセルの読み書きを制御す
る２つのワード線をそれぞれ交互に制御するために２系
統備えたワードドライバと、２系統備えたワードドライ
バを選択する第１のアドレス信号をラッチするために２
系統備えたワードドライバの前段にそれぞれ設けられた
２系統備えたアドレスラッチ回路とを備えた半導体記憶
装置であって、第２のアドレス信号をデコードして第１
のアドレス信号を生成するためのアドレスデコーダを１
系統具備し、かつアドレスデコーダが２系統備えたアド
レスラッチ回路の双方に対して第１のアドレス信号を供
給する。
小面積化を実現することができる半導体記憶装置を提供
する。 【解決手段】 ２トランジスタ１キャパシタで構成され
たメモリセルと、１つのメモリセルの読み書きを制御す
る２つのワード線をそれぞれ交互に制御するために２系
統備えたワードドライバと、２系統備えたワードドライ
バを選択する第１のアドレス信号をラッチするために２
系統備えたワードドライバの前段にそれぞれ設けられた
２系統備えたアドレスラッチ回路とを備えた半導体記憶
装置であって、第２のアドレス信号をデコードして第１
のアドレス信号を生成するためのアドレスデコーダを１
系統具備し、かつアドレスデコーダが２系統備えたアド
レスラッチ回路の双方に対して第１のアドレス信号を供
給する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体
記憶装置に関する。
ダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体
記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置、特に２つのトラ
ンジスタと１つのキャパシタで構成されたメモリセルを
有し、当該２つのトランジスタをインタリーブ動作で２
ポートアクセスすることで高速ランダム動作を実現して
いるＤＲＡＭ（ダイナミックランダムアクセスメモリ）
においては、アドレスのデコードが、アドレス信号をラ
ッチするアドレスラッチ回路とアドレスをデコードする
アドレスデコード回路アドレス信号を２ポートに分周す
る回路、及びそれらを制御する制御信号によって行われ
ている。かかる構成であることによって、ランダムアク
セスを高速化できないという欠点を有していた。以下、
従来の半導体記憶装置について詳細に説明する。
ンジスタと１つのキャパシタで構成されたメモリセルを
有し、当該２つのトランジスタをインタリーブ動作で２
ポートアクセスすることで高速ランダム動作を実現して
いるＤＲＡＭ（ダイナミックランダムアクセスメモリ）
においては、アドレスのデコードが、アドレス信号をラ
ッチするアドレスラッチ回路とアドレスをデコードする
アドレスデコード回路アドレス信号を２ポートに分周す
る回路、及びそれらを制御する制御信号によって行われ
ている。かかる構成であることによって、ランダムアク
セスを高速化できないという欠点を有していた。以下、
従来の半導体記憶装置について詳細に説明する。
【０００３】図１４は、従来の半導体記憶装置の主要構
成を示すブロック図である。図１４において、１６及び
１７は、外部アドレスＥＸＴＡＤＤとリフレッシュアド
レスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御
回路と、取り込んだアドレス信号をラッチするアドレス
ラッチ回路とで構成された、それぞれＡポート用アドレ
スラッチ回路及びＢポート用アドレスラッチ回路を示し
ている。
成を示すブロック図である。図１４において、１６及び
１７は、外部アドレスＥＸＴＡＤＤとリフレッシュアド
レスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御
回路と、取り込んだアドレス信号をラッチするアドレス
ラッチ回路とで構成された、それぞれＡポート用アドレ
スラッチ回路及びＢポート用アドレスラッチ回路を示し
ている。
【０００４】また、１８は当該アドレスラッチ回路１６
及び１７を制御する信号を発生する回路等を含む周辺回
路を、１９はメモリセルにアクセスするための２つのト
ランジスタを制御するＡポート用ワードドライバ及びＢ
ポート用ワードドライバを含むロウデコーダブロック
を、それぞれ示している。
及び１７を制御する信号を発生する回路等を含む周辺回
路を、１９はメモリセルにアクセスするための２つのト
ランジスタを制御するＡポート用ワードドライバ及びＢ
ポート用ワードドライバを含むロウデコーダブロック
を、それぞれ示している。
【０００５】また、９はコマンドバッファを、１０はコ
マンドをデコードするコマンドデコーダを、１１はコマ
ンドをデコードするタイミングを制御する分周クロック
を発生する分周クロック発生回路を、それぞれ示してい
る。
マンドをデコードするコマンドデコーダを、１１はコマ
ンドをデコードするタイミングを制御する分周クロック
を発生する分周クロック発生回路を、それぞれ示してい
る。
【０００６】以上のように構成された半導体記憶装置に
おけるアドレスデコード動作について、図１５に示すタ
イミングチャートを用いて説明する。
おけるアドレスデコード動作について、図１５に示すタ
イミングチャートを用いて説明する。
【０００７】図１５において、まずサイクルＡにおい
て、外部アクセスとして読み出し動作（コマンドＲＥＡ
Ｄ）があった場合、外部入力ＡＤＤから入力されたアド
レス信号Ａ０は、アドレスバッファ７内のラッチ回路で
外部クロック信号ＣＬＫに同期してラッチされ、内部ア
ドレス信号ＥＸＴＡＤＤ０としてＡポート用アドレスラ
ッチ回路１６に転送される。その間、外部入力ＣＭＤか
ら入力されたコマンドＲＥＡＤは、コマンドバッファ９
で外部クロック信号ＣＬＫに同期してラッチされた後、
コマンドデコーダ１０で内部信号にデコードされる。
て、外部アクセスとして読み出し動作（コマンドＲＥＡ
Ｄ）があった場合、外部入力ＡＤＤから入力されたアド
レス信号Ａ０は、アドレスバッファ７内のラッチ回路で
外部クロック信号ＣＬＫに同期してラッチされ、内部ア
ドレス信号ＥＸＴＡＤＤ０としてＡポート用アドレスラ
ッチ回路１６に転送される。その間、外部入力ＣＭＤか
ら入力されたコマンドＲＥＡＤは、コマンドバッファ９
で外部クロック信号ＣＬＫに同期してラッチされた後、
コマンドデコーダ１０で内部信号にデコードされる。
【０００８】そして、デコードされたコマンド信号と、
外部クロックＣＬＫから分周クロック発生回路１１で発
生された分周クロック信号ＡＣＬＫ／ＢＣＬＫによっ
て、分周されたコマンド制御信号ＡＣＴＡ／ＡＣＴＢが
生成される。この制御信号ＡＣＴＡ／ＡＣＴＢによっ
て、内部アドレス信号ＥＸＴＡＤＤ０は、Ａポート用ア
ドレスラッチ回路１６においてＡポート用アドレス信号
ＰＤＡに分周され、ロウアドレスデコーダ２０へと転送
される。
外部クロックＣＬＫから分周クロック発生回路１１で発
生された分周クロック信号ＡＣＬＫ／ＢＣＬＫによっ
て、分周されたコマンド制御信号ＡＣＴＡ／ＡＣＴＢが
生成される。この制御信号ＡＣＴＡ／ＡＣＴＢによっ
て、内部アドレス信号ＥＸＴＡＤＤ０は、Ａポート用ア
ドレスラッチ回路１６においてＡポート用アドレス信号
ＰＤＡに分周され、ロウアドレスデコーダ２０へと転送
される。
【０００９】その後、アドレス信号ＰＤＡは、ロウアド
レスデコーダ２０においてアドレスデコード信号ＰＤＤ
Ａとなり、所望のＡポート用ワードドライバ２２をデコ
ードし、所望のメモリセルキャパシタへアクセスするた
めに、Ａポート用メモリセルトランジスタを活性化する
ことになる。
レスデコーダ２０においてアドレスデコード信号ＰＤＤ
Ａとなり、所望のＡポート用ワードドライバ２２をデコ
ードし、所望のメモリセルキャパシタへアクセスするた
めに、Ａポート用メモリセルトランジスタを活性化する
ことになる。
【００１０】次に、サイクルＡのアドレスのリセットを
行う。具体的には、アドレスバッファ７及びＡポート用
アドレスラッチ回路１６を分周周期後リセットすること
によって、アドレス信号ＰＤＡ及びアドレスデコード信
号ＰＤＤＡがリセットされ、Ａポート用ワードドライバ
２２がリセットされる。
行う。具体的には、アドレスバッファ７及びＡポート用
アドレスラッチ回路１６を分周周期後リセットすること
によって、アドレス信号ＰＤＡ及びアドレスデコード信
号ＰＤＤＡがリセットされ、Ａポート用ワードドライバ
２２がリセットされる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
たような構成においては、アドレス信号のセット時に、
まずアドレスバッファ７を用いて、外部クロック信号Ｃ
ＬＫによってアドレス信号をラッチすることになる。ま
た、外部クロックＣＬＫより遅く起動する制御信号ＡＣ
ＴＡ／ＡＣＴＢによって、アドレス信号ＥＸＴＡＤＤを
一方の系統のラッチ回路に振り分けてラッチし、その後
デコードするという構成になっていることから、アドレ
ス信号をセットするまでの時間が長く、ランダムアクセ
スをこれ以上高速化できないという問題点があった。
たような構成においては、アドレス信号のセット時に、
まずアドレスバッファ７を用いて、外部クロック信号Ｃ
ＬＫによってアドレス信号をラッチすることになる。ま
た、外部クロックＣＬＫより遅く起動する制御信号ＡＣ
ＴＡ／ＡＣＴＢによって、アドレス信号ＥＸＴＡＤＤを
一方の系統のラッチ回路に振り分けてラッチし、その後
デコードするという構成になっていることから、アドレ
ス信号をセットするまでの時間が長く、ランダムアクセ
スをこれ以上高速化できないという問題点があった。
【００１２】また、Ａポート用アドレスラッチ回路１６
及びＢポート用アドレスラッチ回路１７以降、アドレス
信号が２系統になっていることから、それ以降の回路に
ついても２セット必要となる。したがって、回路面積の
増大やロウデコーダ上を配線されるアドレスバスの増大
という問題点も生じていた。
及びＢポート用アドレスラッチ回路１７以降、アドレス
信号が２系統になっていることから、それ以降の回路に
ついても２セット必要となる。したがって、回路面積の
増大やロウデコーダ上を配線されるアドレスバスの増大
という問題点も生じていた。
【００１３】さらに、アドレス信号のリセットは、Ａポ
ート用アドレスラッチ回路１６又はＢポート用アドレス
ラッチ回路１７がリセットされた後、ロウアドレスデコ
ーダ２０及び２１がリセットされ、ワードドライバ２２
及び２３がリセットされるようになっていることから、
特にロウアドレスデコーダ上に配線された長いアドレス
デコード信号ＰＤＤＡ／ＰＤＤＢについてはプリチャー
ジに時間がかかってしまい、ランダムサイクルを速くす
ることができないという問題点もあった。
ート用アドレスラッチ回路１６又はＢポート用アドレス
ラッチ回路１７がリセットされた後、ロウアドレスデコ
ーダ２０及び２１がリセットされ、ワードドライバ２２
及び２３がリセットされるようになっていることから、
特にロウアドレスデコーダ上に配線された長いアドレス
デコード信号ＰＤＤＡ／ＰＤＤＢについてはプリチャー
ジに時間がかかってしまい、ランダムサイクルを速くす
ることができないという問題点もあった。
【００１４】本発明は、上記問題点を解決するために、
高速なランダムアクセスを実現しつつ、かつ小面積化を
実現することができる半導体記憶装置を提供することを
目的とする。
高速なランダムアクセスを実現しつつ、かつ小面積化を
実現することができる半導体記憶装置を提供することを
目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体記憶装置は、２トランジスタ１
キャパシタで構成されたメモリセルと、１つのメモリセ
ルの読み書きを制御する２つのワード線をそれぞれ交互
に制御するために２系統備えたワードドライバと、２系
統備えたワードドライバを選択する第１のアドレス信号
をラッチするために２系統備えたワードドライバの前段
にそれぞれ設けられた２系統備えたアドレスラッチ回路
と、第２のアドレス信号をデコードして第１のアドレス
信号を生成するためのアドレスデコーダを１系統具備
し、かつアドレスデコーダが２系統備えたアドレスラッ
チ回路の双方に対して第１のアドレス信号を供給するこ
とを特徴とする。
に本発明にかかる半導体記憶装置は、２トランジスタ１
キャパシタで構成されたメモリセルと、１つのメモリセ
ルの読み書きを制御する２つのワード線をそれぞれ交互
に制御するために２系統備えたワードドライバと、２系
統備えたワードドライバを選択する第１のアドレス信号
をラッチするために２系統備えたワードドライバの前段
にそれぞれ設けられた２系統備えたアドレスラッチ回路
と、第２のアドレス信号をデコードして第１のアドレス
信号を生成するためのアドレスデコーダを１系統具備
し、かつアドレスデコーダが２系統備えたアドレスラッ
チ回路の双方に対して第１のアドレス信号を供給するこ
とを特徴とする。
【００１６】かかる構成により、アドレス信号のラッチ
が、外部入力され、デコードされるまで行われないこと
になる。すなわち、ラッチするための制御信号を内部で
発生している間に、アドレスのセットアップ時間を使っ
てデコードをしていることになるから、全体として、ア
ドレスセット時間の短縮を実現することが可能となる。
が、外部入力され、デコードされるまで行われないこと
になる。すなわち、ラッチするための制御信号を内部で
発生している間に、アドレスのセットアップ時間を使っ
てデコードをしていることになるから、全体として、ア
ドレスセット時間の短縮を実現することが可能となる。
【００１７】また、アドレスデコーダを1系統にして、
後段のアドレスラッチ回路で２系統に分周することで、
アドレスデコーダの数やアドレスバスの数を半減するこ
とができ、レイアウト面積を大幅に縮小することができ
る。
後段のアドレスラッチ回路で２系統に分周することで、
アドレスデコーダの数やアドレスバスの数を半減するこ
とができ、レイアウト面積を大幅に縮小することができ
る。
【００１８】また、本発明にかかる半導体記憶装置は、
２系統備えたアドレスラッチ回路が、メモリセルに対し
て一定の間隔で配置された２系統備えたワードドライバ
が配置されているロウデコーダブロック内に配置される
ことが好ましい。アドレスラッチ回路をワードドライバ
が配置されているロウデコーダ内に配置することによっ
て、ロウデコーダ上を配線された、長いアドレスバス数
を半減することができるので、レイアウト面積の縮小を
図ることができるからである。
２系統備えたアドレスラッチ回路が、メモリセルに対し
て一定の間隔で配置された２系統備えたワードドライバ
が配置されているロウデコーダブロック内に配置される
ことが好ましい。アドレスラッチ回路をワードドライバ
が配置されているロウデコーダ内に配置することによっ
て、ロウデコーダ上を配線された、長いアドレスバス数
を半減することができるので、レイアウト面積の縮小を
図ることができるからである。
【００１９】また、アドレスラッチ回路をロウデコーダ
内に配置し、かつアドレスラッチ回路を制御するラッチ
制御信号を、活性化されるワードドライバもしくはワー
ドドライバブロックのみ選択的に活性化させることで、
消費電力を抑制することも可能となる。
内に配置し、かつアドレスラッチ回路を制御するラッチ
制御信号を、活性化されるワードドライバもしくはワー
ドドライバブロックのみ選択的に活性化させることで、
消費電力を抑制することも可能となる。
【００２０】また、本発明にかかる半導体記憶装置は、
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、外部コマンドを実行するための内部信
号と、外部クロック信号から分周され、かつ１系統ずつ
交互に制御する制御信号との論理積として求められるこ
とが好ましい。外部コマンド要求がない場合に、アドレ
スバスを固定できることから、消費電力を抑制すること
ができるからである。
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、外部コマンドを実行するための内部信
号と、外部クロック信号から分周され、かつ１系統ずつ
交互に制御する制御信号との論理積として求められるこ
とが好ましい。外部コマンド要求がない場合に、アドレ
スバスを固定できることから、消費電力を抑制すること
ができるからである。
【００２１】また、本発明にかかる半導体記憶装置は、
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、外部コマンドを実行するための内部信
号と、外部クロック信号から分周され、かつ１系統ずつ
交互に制御する制御信号と、メモリセルアレイをデコー
ドする特定のアドレスデコード信号との論理積として求
められることが好ましい。論理積として出力信号を求め
ることにより、活性化されたアドレス信号のみが特定の
期間内だけレベルが遷移するため、後段の２系統備えた
アドレスラッチ回路の制御が容易となり、ラッチミスを
防ぐことができるからである。
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、外部コマンドを実行するための内部信
号と、外部クロック信号から分周され、かつ１系統ずつ
交互に制御する制御信号と、メモリセルアレイをデコー
ドする特定のアドレスデコード信号との論理積として求
められることが好ましい。論理積として出力信号を求め
ることにより、活性化されたアドレス信号のみが特定の
期間内だけレベルが遷移するため、後段の２系統備えた
アドレスラッチ回路の制御が容易となり、ラッチミスを
防ぐことができるからである。
【００２２】また、本発明にかかる半導体記憶装置は、
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、メモリセルブロックを決める特定のア
ドレスごとに分割されたアドレスラッチ回路に入力され
ていることが好ましい。ラッチ制御信号を特定のメモリ
セルブロックごとに入力できるよう配線することで、特
に大容量のメモリ構成の場合には、ラッチ制御信号の負
荷を低減でき、アドレスラッチの高速化に有効だからで
ある。
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号が、メモリセルブロックを決める特定のア
ドレスごとに分割されたアドレスラッチ回路に入力され
ていることが好ましい。ラッチ制御信号を特定のメモリ
セルブロックごとに入力できるよう配線することで、特
に大容量のメモリ構成の場合には、ラッチ制御信号の負
荷を低減でき、アドレスラッチの高速化に有効だからで
ある。
【００２３】また、本発明にかかる半導体記憶装置は、
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号に対して、メモリセルブロックの特定数ご
とに、アドレスラッチ回路が配置されているロウデコー
ダブロック内にタイミング調整回路を有することが好ま
しい。特定のメモリセルブロックごとにタイミング調整
回路を設けることによって、長いアドレスバスの干渉に
よるアドレス信号の遅延等によるロウデコーダ内のアド
レスラッチ回路でのラッチミスを防ぐことができるから
である。
２系統備えたアドレスラッチ回路のラッチの実行を制御
する制御信号に対して、メモリセルブロックの特定数ご
とに、アドレスラッチ回路が配置されているロウデコー
ダブロック内にタイミング調整回路を有することが好ま
しい。特定のメモリセルブロックごとにタイミング調整
回路を設けることによって、長いアドレスバスの干渉に
よるアドレス信号の遅延等によるロウデコーダ内のアド
レスラッチ回路でのラッチミスを防ぐことができるから
である。
【００２４】また、本発明にかかる半導体記憶装置は、
アドレスデコーダと２系統備えたアドレスラッチ回路の
間に、第１のアドレス信号を外部クロック信号がハイ状
態である期間のみラッチするラッチ回路を具備すること
が好ましい。特に動作周波数が高くなり、アドレスデー
タの確定時間（セットアップ時間＋ホールド時間）が短
くなった場合において、ラッチ回路によって外部クロッ
クのハイ状態である期間までアドレス信号を確定するこ
とができ、後段のアドレスラッチ回路におけるラッチミ
スを未然に防止することができるからである。
アドレスデコーダと２系統備えたアドレスラッチ回路の
間に、第１のアドレス信号を外部クロック信号がハイ状
態である期間のみラッチするラッチ回路を具備すること
が好ましい。特に動作周波数が高くなり、アドレスデー
タの確定時間（セットアップ時間＋ホールド時間）が短
くなった場合において、ラッチ回路によって外部クロッ
クのハイ状態である期間までアドレス信号を確定するこ
とができ、後段のアドレスラッチ回路におけるラッチミ
スを未然に防止することができるからである。
【００２５】また、本発明にかかる半導体記憶装置は、
ラッチ回路が、外部クロック信号がロー状態である期間
には第１のアドレス信号をリセットする機能をさらに備
えることが好ましい。ランダムサイクル時間の高速化、
あるいはアドレス信号の不定期間において、アドレスバ
スを固定することができることから、消費電力を抑制す
ることができるからである。
ラッチ回路が、外部クロック信号がロー状態である期間
には第１のアドレス信号をリセットする機能をさらに備
えることが好ましい。ランダムサイクル時間の高速化、
あるいはアドレス信号の不定期間において、アドレスバ
スを固定することができることから、消費電力を抑制す
ることができるからである。
【００２６】また、本発明にかかる半導体記憶装置は、
アドレスデコーダにおいて、アドレスデコード信号が、
アドレスラッチ回路のラッチを制御する制御信号との論
理積として求められることが好ましい。外部コマンド要
求がない場合に、アドレスバスを固定できることから、
消費電力を抑制することができるからである。
アドレスデコーダにおいて、アドレスデコード信号が、
アドレスラッチ回路のラッチを制御する制御信号との論
理積として求められることが好ましい。外部コマンド要
求がない場合に、アドレスバスを固定できることから、
消費電力を抑制することができるからである。
【００２７】また、本発明にかかる半導体記憶装置は、
アドレスデコーダにおいて、第１のアドレス信号は、外
部コマンドを実行するための内部信号との論理積として
求められ、アドレスラッチ回路のラッチの実行を制御す
る制御信号は、外部クロック信号から分周され、かつ１
系統ずつ交互に制御する制御信号との論理積として求め
られることが好ましい。
アドレスデコーダにおいて、第１のアドレス信号は、外
部コマンドを実行するための内部信号との論理積として
求められ、アドレスラッチ回路のラッチの実行を制御す
る制御信号は、外部クロック信号から分周され、かつ１
系統ずつ交互に制御する制御信号との論理積として求め
られることが好ましい。
【００２８】かかる構成により、アドレスラッチ回路で
ラッチするアドレスデコード信号は、外部コマンドが入
力されメモリセルにアクセスするための正規アドレスの
みとなり、また論理積として出力信号を求めることによ
り、活性化されたアドレス信号のみが特定の期間内だけ
レベルが遷移するため、後段の２系統備えたアドレスラ
ッチ回路の制御が容易となり、ラッチミスを防ぐことが
可能となる。また、アドレスバスのプリチャージ高速化
や消費電力の削減を図ることも可能となる。
ラッチするアドレスデコード信号は、外部コマンドが入
力されメモリセルにアクセスするための正規アドレスの
みとなり、また論理積として出力信号を求めることによ
り、活性化されたアドレス信号のみが特定の期間内だけ
レベルが遷移するため、後段の２系統備えたアドレスラ
ッチ回路の制御が容易となり、ラッチミスを防ぐことが
可能となる。また、アドレスバスのプリチャージ高速化
や消費電力の削減を図ることも可能となる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態にかか
る半導体記憶装置について、図面を参照しながら説明す
る。本実施の形態においては、２トランジスタ１キャパ
シタで構成されたメモリセルを持つＤＲＡＭ等の半導体
記憶装置を想定して説明する。
る半導体記憶装置について、図面を参照しながら説明す
る。本実施の形態においては、２トランジスタ１キャパ
シタで構成されたメモリセルを持つＤＲＡＭ等の半導体
記憶装置を想定して説明する。
【００３０】（実施の形態１）以下、本発明の実施の形
態１にかかる半導体装置について、図面を参照しながら
説明する。図１は、本発明の実施の形態１にかかる半導
体記憶装置の主要構成を示すブロック図である。図２
は、図１を実際のレイアウト構成に近い形で示したブロ
ック図である。
態１にかかる半導体装置について、図面を参照しながら
説明する。図１は、本発明の実施の形態１にかかる半導
体記憶装置の主要構成を示すブロック図である。図２
は、図１を実際のレイアウト構成に近い形で示したブロ
ック図である。
【００３１】図１においては、外部クロックに同期して
動作する半導体記憶装置を示しており、１はアドレスバ
ッファ７からの外部アドレスＥＸＴＡＤＤとリフレッシ
ュカウンタ８からのリフレッシュアドレスＩＮＴＡＤＤ
の取り込みを切り替えるアドレス制御回路を、２は取り
込んだロウアドレス信号をデコードするロウアドレスデ
コーダを、それぞれ示している。
動作する半導体記憶装置を示しており、１はアドレスバ
ッファ７からの外部アドレスＥＸＴＡＤＤとリフレッシ
ュカウンタ８からのリフレッシュアドレスＩＮＴＡＤＤ
の取り込みを切り替えるアドレス制御回路を、２は取り
込んだロウアドレス信号をデコードするロウアドレスデ
コーダを、それぞれ示している。
【００３２】また、３及び４は、ロウアドレスデコード
信号ＰＤをそれぞれ２系統でインタリーブ動作させるた
めに分周周期でラッチするためのＡポート用アドレスラ
ッチ回路及びＢポート用アドレスラッチ回路を、それぞ
れ示している。
信号ＰＤをそれぞれ２系統でインタリーブ動作させるた
めに分周周期でラッチするためのＡポート用アドレスラ
ッチ回路及びＢポート用アドレスラッチ回路を、それぞ
れ示している。
【００３３】さらに、図１及び図２において、５は図１
に示すロウアドレスデコーダ２やアドレスラッチ回路３
及び４を制御するための制御回路を含む周辺回路を、６
はアドレスラッチ回路３及び４と、２つのトランジスタ
と1つのキャパシタで構成されたメモリセルにおける当
該２つのトランジスタを制御するためのＡポート用ワー
ドドライバ及びＢポート用ワードドライバを含むロウデ
コーダブロックを、それぞれ示している。
に示すロウアドレスデコーダ２やアドレスラッチ回路３
及び４を制御するための制御回路を含む周辺回路を、６
はアドレスラッチ回路３及び４と、２つのトランジスタ
と1つのキャパシタで構成されたメモリセルにおける当
該２つのトランジスタを制御するためのＡポート用ワー
ドドライバ及びＢポート用ワードドライバを含むロウデ
コーダブロックを、それぞれ示している。
【００３４】また、９はコマンドバッファを、１０はコ
マンドをデコードするコマンドデコーダを、１１はコマ
ンドをデコードするタイミングを制御する分周クロック
を発生する分周クロック発生回路を、それぞれ示してい
る。
マンドをデコードするコマンドデコーダを、１１はコマ
ンドをデコードするタイミングを制御する分周クロック
を発生する分周クロック発生回路を、それぞれ示してい
る。
【００３５】以上のような構成における半導体記憶装置
の、主としてロウアドレスデコード動作について、図１
から３を参照しながら説明する。
の、主としてロウアドレスデコード動作について、図１
から３を参照しながら説明する。
【００３６】図３において、まずサイクルＡにおいて、
外部コマンドＲＥＡＤと外部アドレスＡ０が入力された
ことで、アドレスＡ０のデータ読み出しが行われてい
る。周知のとおり、２トランジスタ１キャパシタメモリ
セルを備えた半導体記憶装置では、内部回路を２ポート
化し、インタリーブ動作させることで高速動作を実現し
ている。このとき、内部２ポートを分周周期で制御する
基準信号が、分周クロック発生回路１１で発生するＡＣ
ＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬ
Ｋにより制御されている。
外部コマンドＲＥＡＤと外部アドレスＡ０が入力された
ことで、アドレスＡ０のデータ読み出しが行われてい
る。周知のとおり、２トランジスタ１キャパシタメモリ
セルを備えた半導体記憶装置では、内部回路を２ポート
化し、インタリーブ動作させることで高速動作を実現し
ている。このとき、内部２ポートを分周周期で制御する
基準信号が、分周クロック発生回路１１で発生するＡＣ
ＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬ
Ｋにより制御されている。
【００３７】ＡＣＬＫとコマンドデコーダでデコードさ
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路２においてアドレスをラッチするための
制御信号となる。
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路２においてアドレスをラッチするための
制御信号となる。
【００３８】次に、外部パッドＡＤＤから取り込まれた
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ２で内部アドレス
デコード信号ＰＤとなる。かかるアドレスデコード信号
ＰＤは、活性化されている制御信号ＡＣＴＡによって、
Ａポート用アドレスラッチ回路３で初めてラッチされ、
アドレスデコード信号ＰＤＷＡとなる。そして、所望の
Ａポート用ワードドライバを活性化することによって、
メモリセルからのデータの読み出しを行う。
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ２で内部アドレス
デコード信号ＰＤとなる。かかるアドレスデコード信号
ＰＤは、活性化されている制御信号ＡＣＴＡによって、
Ａポート用アドレスラッチ回路３で初めてラッチされ、
アドレスデコード信号ＰＤＷＡとなる。そして、所望の
Ａポート用ワードドライバを活性化することによって、
メモリセルからのデータの読み出しを行う。
【００３９】また、Ａポート用アドレスラッチ回路３で
ラッチされたアドレスラッチ信号ＰＤＷＡは、サイクル
Ｂまでの分周周期期間ラッチされる。当該アドレスラッ
チ信号ＰＤＷＡのラッチのリセットは、リセット信号Ｃ
ＬＲＡによって行われる。
ラッチされたアドレスラッチ信号ＰＤＷＡは、サイクル
Ｂまでの分周周期期間ラッチされる。当該アドレスラッ
チ信号ＰＤＷＡのラッチのリセットは、リセット信号Ｃ
ＬＲＡによって行われる。
【００４０】次に、サイクルＢでは、外部コマンドＲＥ
Ｆと内部リフレッシュアドレスＩＮＴＡＤＤによって、
リフレッシュ動作が行われる。このときの動作は、ＢＣ
ＬＫを基準信号とする分周周期動作となり、以下はサイ
クルＡと同様の動作となる。すなわち、アドレスデコー
ド信号ＰＤＷＢによって、所望のＢポート用ワードドラ
イバを活性化することによって、メモリセルのリフレッ
シュを行うことになる。
Ｆと内部リフレッシュアドレスＩＮＴＡＤＤによって、
リフレッシュ動作が行われる。このときの動作は、ＢＣ
ＬＫを基準信号とする分周周期動作となり、以下はサイ
クルＡと同様の動作となる。すなわち、アドレスデコー
ド信号ＰＤＷＢによって、所望のＢポート用ワードドラ
イバを活性化することによって、メモリセルのリフレッ
シュを行うことになる。
【００４１】サイクルＣ及びサイクルＤにおける書き込
み動作ＷＲＩＴについても、それぞれＡＣＬＫ及びＢＣ
ＬＫを基準とするインタリーブ動作によって、サイクル
Ａにおける読み出し動作と同様のワードドライバ活性化
動作を行う。
み動作ＷＲＩＴについても、それぞれＡＣＬＫ及びＢＣ
ＬＫを基準とするインタリーブ動作によって、サイクル
Ａにおける読み出し動作と同様のワードドライバ活性化
動作を行う。
【００４２】以上のように、コマンド入力からメモリセ
ルトランジスタの活性化までのロウアドレスデコード動
作において、アドレスのラッチを、アドレスのデコード
が行われるまでは行わない構成、すなわちアドレスラッ
チ回路３及び４をアドレスデコーダ２の後段に配置し、
アドレスラッチ回路３及び４の制御信号が発生すると同
時にアドレスのデコードを行うようにすることで、ラッ
チするための制御信号を発生している間にアドレスのセ
ットアップ時間を利用してアドレスのデコードを行うこ
とができることから、セットアップ時間分だけロウアド
レスデコード動作を高速化することが可能となる。事
実、０．１５μｍプロセスにおいて、この構成を用いる
ことで、３０％程度のランダムアクセスの高速化が実現
されている。
ルトランジスタの活性化までのロウアドレスデコード動
作において、アドレスのラッチを、アドレスのデコード
が行われるまでは行わない構成、すなわちアドレスラッ
チ回路３及び４をアドレスデコーダ２の後段に配置し、
アドレスラッチ回路３及び４の制御信号が発生すると同
時にアドレスのデコードを行うようにすることで、ラッ
チするための制御信号を発生している間にアドレスのセ
ットアップ時間を利用してアドレスのデコードを行うこ
とができることから、セットアップ時間分だけロウアド
レスデコード動作を高速化することが可能となる。事
実、０．１５μｍプロセスにおいて、この構成を用いる
ことで、３０％程度のランダムアクセスの高速化が実現
されている。
【００４３】また、ロウアドレスデコード信号ＰＤが１
系統であるために、ロウデコーダブロック６上のアドレ
スバス数を従来と比較して半減することができることか
ら、レイアウト面積の削減にも有効である。
系統であるために、ロウデコーダブロック６上のアドレ
スバス数を従来と比較して半減することができることか
ら、レイアウト面積の削減にも有効である。
【００４４】さらに、ロウアドレスデコーダ２自体も１
個設けておけば済むことから、これら回路を制御する制
御信号等も半減することができ、周辺回路５のレイアウ
ト面積も大幅に縮小することが可能となる。
個設けておけば済むことから、これら回路を制御する制
御信号等も半減することができ、周辺回路５のレイアウ
ト面積も大幅に縮小することが可能となる。
【００４５】また、アドレス信号の経路としてロウデコ
ーダブロック６上の配線において、特にメモリ容量が大
きい場合には、配線長が長くなるために伝送負荷が重く
なってしまう。しかしながら上述したような構成にする
ことで、ロウデコーダブロック６上のアドレスデコード
信号ＰＤは、アドレスラッチ回路３又は４でラッチされ
れば、アドレスバスをプリチャージ状態とすることがで
きる。したがって、負荷の重い信号線について高速に次
のサイクル動作に移行させることができ、この手段によ
って、ランダムサイクル動作の高速化を実現することが
できる。
ーダブロック６上の配線において、特にメモリ容量が大
きい場合には、配線長が長くなるために伝送負荷が重く
なってしまう。しかしながら上述したような構成にする
ことで、ロウデコーダブロック６上のアドレスデコード
信号ＰＤは、アドレスラッチ回路３又は４でラッチされ
れば、アドレスバスをプリチャージ状態とすることがで
きる。したがって、負荷の重い信号線について高速に次
のサイクル動作に移行させることができ、この手段によ
って、ランダムサイクル動作の高速化を実現することが
できる。
【００４６】なお、図４は、図１に示すアドレスラッチ
回路３又は４を構成する具体的な回路の例示図である。
図４に示すように、外部コマンド信号ＣＭＤと外部クロ
ック信号ＣＬＫの分周信号で合成された制御信号ＡＣＴ
が活性化されたとき、アドレスデコード信号ＰＤをラッ
チし、アドレスラッチ信号ＰＤＷが活性化される。ま
た、アドレスのリセットは、リセット信号ＣＬＲによっ
て行われる。
回路３又は４を構成する具体的な回路の例示図である。
図４に示すように、外部コマンド信号ＣＭＤと外部クロ
ック信号ＣＬＫの分周信号で合成された制御信号ＡＣＴ
が活性化されたとき、アドレスデコード信号ＰＤをラッ
チし、アドレスラッチ信号ＰＤＷが活性化される。ま
た、アドレスのリセットは、リセット信号ＣＬＲによっ
て行われる。
【００４７】したがって、ラッチ制御信号ＡＣＴを、外
部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周
信号で合成された制御信号とすることで、この回路以降
に位置する回路の動作を正しく２ポートインタリーブ動
作させることができる。
部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周
信号で合成された制御信号とすることで、この回路以降
に位置する回路の動作を正しく２ポートインタリーブ動
作させることができる。
【００４８】また、図５に示すように、ラッチ制御信号
ＡＣＴと、例えばメモリセルブロックを示すアドレス等
のアドレスデコード信号ＰＢＸ０あるいはＰＢＸ１との
論理積として求まる制御信号ＡＣＴ０あるいはＡＣＴ１
を用いて制御する構成を用いることも考えられる。この
ようにすることで、ラッチ制御信号を階層化することが
できるため、ラッチ制御信号の負荷を低減することがで
き、ロウアドレスデコード動作をより高速化することが
可能となる。
ＡＣＴと、例えばメモリセルブロックを示すアドレス等
のアドレスデコード信号ＰＢＸ０あるいはＰＢＸ１との
論理積として求まる制御信号ＡＣＴ０あるいはＡＣＴ１
を用いて制御する構成を用いることも考えられる。この
ようにすることで、ラッチ制御信号を階層化することが
できるため、ラッチ制御信号の負荷を低減することがで
き、ロウアドレスデコード動作をより高速化することが
可能となる。
【００４９】また、ラッチ制御信号ＡＣＴを、特定のメ
モリセルブロック単位に接続されているアドレスラッチ
回路ごとに入力するよう配線する構成も考えられる。こ
のようにすることで、特にメモリセル容量が大きくなっ
た場合において、ラッチ制御信号ＡＣＴの配線負荷及び
アドレスラッチ回路のゲート負荷が増大するのに対し
て、同一配線を最適に分割することができることから、
ロウアドレスデコード動作の高速化に有効な手段とな
る。
モリセルブロック単位に接続されているアドレスラッチ
回路ごとに入力するよう配線する構成も考えられる。こ
のようにすることで、特にメモリセル容量が大きくなっ
た場合において、ラッチ制御信号ＡＣＴの配線負荷及び
アドレスラッチ回路のゲート負荷が増大するのに対し
て、同一配線を最適に分割することができることから、
ロウアドレスデコード動作の高速化に有効な手段とな
る。
【００５０】次に図６は、ラッチ制御信号ＡＣＴに対し
て、特定のメモリセルブロックごとにタイミング調整回
路１２を設けた構成を示している。特に高速周波数動作
においては、メモリセル容量が大きくなった半導体記憶
装置では、ロウアドレス上を走るアドレスバスの干渉ノ
イズや配線負荷の問題でアドレス信号にスキューが生じ
る場合がある。これにより、アドレスラッチ回路３及び
４のラッチ制御信号ＡＣＴＡ及びＡＣＴＢとのタイミン
グにズレが生じ、アドレスラッチ回路３及び４でアドレ
スを正しくラッチできないという問題が生じていた。図
６に示すように、各メモリブロックに個別のタイミング
調整回路１２を配置することによって、上述したような
ラッチミスを防ぐことも可能となる。
て、特定のメモリセルブロックごとにタイミング調整回
路１２を設けた構成を示している。特に高速周波数動作
においては、メモリセル容量が大きくなった半導体記憶
装置では、ロウアドレス上を走るアドレスバスの干渉ノ
イズや配線負荷の問題でアドレス信号にスキューが生じ
る場合がある。これにより、アドレスラッチ回路３及び
４のラッチ制御信号ＡＣＴＡ及びＡＣＴＢとのタイミン
グにズレが生じ、アドレスラッチ回路３及び４でアドレ
スを正しくラッチできないという問題が生じていた。図
６に示すように、各メモリブロックに個別のタイミング
調整回路１２を配置することによって、上述したような
ラッチミスを防ぐことも可能となる。
【００５１】なお、上述したそれぞれの構成を組み合わ
せることによって、より大きな効果がえられることは言
うまでもない。
せることによって、より大きな効果がえられることは言
うまでもない。
【００５２】（実施の形態２）以下、本発明の実施の形
態２にかかる半導体装置について、図面を参照しながら
説明する。図７は、本発明の実施の形態２にかかる半導
体記憶装置の主要構成を示すブロック図である。図７に
おいて、１３はロウアドレスデコーダ２でデコードされ
たアドレスデコード信号ＰＤを外部クロック信号ＣＬＫ
に同期した信号でラッチするラッチ回路を示している。
態２にかかる半導体装置について、図面を参照しながら
説明する。図７は、本発明の実施の形態２にかかる半導
体記憶装置の主要構成を示すブロック図である。図７に
おいて、１３はロウアドレスデコーダ２でデコードされ
たアドレスデコード信号ＰＤを外部クロック信号ＣＬＫ
に同期した信号でラッチするラッチ回路を示している。
【００５３】以上のような構成を有する半導体記憶装置
の、主としてロウアドレスデコード動作について、図７
及び図８を参照しながら説明する。
の、主としてロウアドレスデコード動作について、図７
及び図８を参照しながら説明する。
【００５４】図８において、サイクルＡでは、外部コマ
ンドＲＥＡＤと外部アドレスＡ０が入力されたことで、
アドレスＡ０のデータ読み出しが行われている。このと
き、内部２ポートを分周周期で制御する基準信号は、分
周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬ
Ｋであり、サイクルＡはＡＣＬＫによって制御されるこ
とになる。
ンドＲＥＡＤと外部アドレスＡ０が入力されたことで、
アドレスＡ０のデータ読み出しが行われている。このと
き、内部２ポートを分周周期で制御する基準信号は、分
周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬ
Ｋであり、サイクルＡはＡＣＬＫによって制御されるこ
とになる。
【００５５】ＡＣＬＫとコマンドデコーダでデコードさ
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路３においてアドレスをラッチするための
制御信号となる。
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路３においてアドレスをラッチするための
制御信号となる。
【００５６】次に、外部パッドＡＤＤから取り込まれた
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ２で内部アドレス
デコード信号ＰＤとなる。かかるアドレスデコード信号
ＰＤは、後段のラッチ回路１２においてラッチされる。
このとき、ラッチ回路１２のアドレス保持期間を、外部
クロックＣＬＫがハイ状態である期間としているため、
アドレスラッチ信号ＰＤＬは外部クロックＣＬＫがハイ
状態である期間の確定信号となっている。
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ２で内部アドレス
デコード信号ＰＤとなる。かかるアドレスデコード信号
ＰＤは、後段のラッチ回路１２においてラッチされる。
このとき、ラッチ回路１２のアドレス保持期間を、外部
クロックＣＬＫがハイ状態である期間としているため、
アドレスラッチ信号ＰＤＬは外部クロックＣＬＫがハイ
状態である期間の確定信号となっている。
【００５７】以下、サイクルＢ、Ｃ、及びＤにおいて
も、同様のロウアドレスデコード動作が行われる。
も、同様のロウアドレスデコード動作が行われる。
【００５８】一般に、特に高周波数動作の半導体記憶装
置において、外部アドレスの確定時間（セットアップ＋
ホールド時間）が短い場合や、メモリセル容量が大きい
ためにロウデコーダ上を配線されたアドレスデコード信
号の負荷が重い場合、あるいは動作電源電圧が低い場合
等に、アドレスデコード信号の波形の乱れが生じる。以
上のように、ラッチ回路１２でアドレスデコード信号Ｐ
Ｄを外部クロックＣＬＫがハイ状態である期間保持する
ことによって、アドレスデコード信号の波形の乱れによ
って引き起こされるアドレスの確定時間の短縮、ひいて
はアドレスラッチ回路３及び４におけるラッチミスを、
アドレス確定時間を延ばすことで防ぐことが可能とな
る。
置において、外部アドレスの確定時間（セットアップ＋
ホールド時間）が短い場合や、メモリセル容量が大きい
ためにロウデコーダ上を配線されたアドレスデコード信
号の負荷が重い場合、あるいは動作電源電圧が低い場合
等に、アドレスデコード信号の波形の乱れが生じる。以
上のように、ラッチ回路１２でアドレスデコード信号Ｐ
Ｄを外部クロックＣＬＫがハイ状態である期間保持する
ことによって、アドレスデコード信号の波形の乱れによ
って引き起こされるアドレスの確定時間の短縮、ひいて
はアドレスラッチ回路３及び４におけるラッチミスを、
アドレス確定時間を延ばすことで防ぐことが可能とな
る。
【００５９】また、外部クロックＣＬＫに比べて、アド
レス信号ＡＤＤはセットアップ時間分早くアドレスを確
定するため、ラッチ回路１２をロウアドレスデコーダ１
の後段に配置することによって、ロウアドレスデコーダ
１でデコードされラッチ回路１２に伝送されるまでには
十分時間があり、アドレスセット動作を律速せず、高速
なロウアドレスデコード動作を可能としている。
レス信号ＡＤＤはセットアップ時間分早くアドレスを確
定するため、ラッチ回路１２をロウアドレスデコーダ１
の後段に配置することによって、ロウアドレスデコーダ
１でデコードされラッチ回路１２に伝送されるまでには
十分時間があり、アドレスセット動作を律速せず、高速
なロウアドレスデコード動作を可能としている。
【００６０】なお、本実施の形態２においては外部クロ
ック信号がハイ状態である期間としているが、アドレス
確定時間を確保すれば足りることから、１周期間でも良
いことは言うまでもない。
ック信号がハイ状態である期間としているが、アドレス
確定時間を確保すれば足りることから、１周期間でも良
いことは言うまでもない。
【００６１】なお図９に、図７に示すラッチ回路１２を
構成する具体的な回路の例示図を示す。図７に示すよう
に、外部クロック信号ＣＬＫがハイ状態である期間はア
ドレスデコード信号ＰＤが保持されており、アドレスラ
ッチ信号ＰＤＬとなり、外部クロック信号ＣＬＫがロー
状態である期間においては、アドレスラッチ信号ＰＤＬ
もロー状態となる。すなわち、外部クロック信号ＣＬＫ
がハイ状態である期間をアドレス確定期間とし、外部ク
ロック信号ＣＬＫがロー状態である期間がアドレス固定
期間（ロウデータ）となる。
構成する具体的な回路の例示図を示す。図７に示すよう
に、外部クロック信号ＣＬＫがハイ状態である期間はア
ドレスデコード信号ＰＤが保持されており、アドレスラ
ッチ信号ＰＤＬとなり、外部クロック信号ＣＬＫがロー
状態である期間においては、アドレスラッチ信号ＰＤＬ
もロー状態となる。すなわち、外部クロック信号ＣＬＫ
がハイ状態である期間をアドレス確定期間とし、外部ク
ロック信号ＣＬＫがロー状態である期間がアドレス固定
期間（ロウデータ）となる。
【００６２】また、上述したようなアドレス確定時間を
延ばすための有効な手段であるだけでなく、外部アドレ
スＡＤＤの不定期間のアドレス入力に対して、負荷の重
いアドレスバスＰＤＬを固定できるため、ロウデコーダ
上を配線された他の信号線への干渉等の影響を極力抑え
ることができ、さらにバス線の充放電の抑制による消費
電力の削減にも有効である。さらに、アドレス不定期間
のアドレスデータを固定することで、後段におけるアド
レスラッチ回路の制御も容易に行うことが可能となる。
延ばすための有効な手段であるだけでなく、外部アドレ
スＡＤＤの不定期間のアドレス入力に対して、負荷の重
いアドレスバスＰＤＬを固定できるため、ロウデコーダ
上を配線された他の信号線への干渉等の影響を極力抑え
ることができ、さらにバス線の充放電の抑制による消費
電力の削減にも有効である。さらに、アドレス不定期間
のアドレスデータを固定することで、後段におけるアド
レスラッチ回路の制御も容易に行うことが可能となる。
【００６３】次に図１０に示すように、ロウアドレスデ
コーダ２において、外部コマンドをデコードしたコマン
ドデコード信号ＡＣＴとロウアドレス信号との論理積と
して出力するよう構成されたロウアドレスデコーダ１３
に置換することも考えられる。
コーダ２において、外部コマンドをデコードしたコマン
ドデコード信号ＡＣＴとロウアドレス信号との論理積と
して出力するよう構成されたロウアドレスデコーダ１３
に置換することも考えられる。
【００６４】以上のように構成された半導体記憶装置に
ついて、以下、主にロウアドレスデコード動作について
図１１を参照しながら説明する。
ついて、以下、主にロウアドレスデコード動作について
図１１を参照しながら説明する。
【００６５】図１１において、サイクルＡでは、外部コ
マンドＲＥＡＤと外部アドレスＡ０が入力されたこと
で、アドレスＡ０のデータ読み出しが行われている。こ
のとき、内部２ポートを分周周期で制御する基準信号
が、分周クロック発生回路１１で発生するＡＣＬＫ及び
ＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより
制御されている。
マンドＲＥＡＤと外部アドレスＡ０が入力されたこと
で、アドレスＡ０のデータ読み出しが行われている。こ
のとき、内部２ポートを分周周期で制御する基準信号
が、分周クロック発生回路１１で発生するＡＣＬＫ及び
ＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより
制御されている。
【００６６】ＡＣＬＫとコマンドデコーダでデコードさ
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路３においてアドレスをラッチするための
制御信号となる。
れた読み出しコマンドＲＥＡＤを制御する制御信号はＡ
ＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アド
レスラッチ回路３においてアドレスをラッチするための
制御信号となる。
【００６７】次に、外部パッドＡＤＤから取り込まれた
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ１３でデコードさ
れる。このとき、アドレス信号は、コマンドデコーダで
発生された制御信号ＡＣＴＡとＡＣＴＢの論理和信号Ａ
ＣＴと論理積として求められる。これによって、アドレ
ス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤ
Ｄ０の確定期間と制御信号ＡＣＴの活性化期間の論理積
として求まる期間だけ、アドレスデコード信号ＰＤはハ
イ状態へと活性化される。
外部アドレス信号Ａ０は、アドレスバッファ７でバッフ
ァリングされ、ロウアドレスデコーダ１３でデコードさ
れる。このとき、アドレス信号は、コマンドデコーダで
発生された制御信号ＡＣＴＡとＡＣＴＢの論理和信号Ａ
ＣＴと論理積として求められる。これによって、アドレ
ス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤ
Ｄ０の確定期間と制御信号ＡＣＴの活性化期間の論理積
として求まる期間だけ、アドレスデコード信号ＰＤはハ
イ状態へと活性化される。
【００６８】次に、アドレスラッチ回路２で、制御信号
ＡＣＴＡによってラッチされアドレスラッチ信号ＰＤＷ
Ａとなり、所望のＡポートメモリセルトランジスタを活
性化する。
ＡＣＴＡによってラッチされアドレスラッチ信号ＰＤＷ
Ａとなり、所望のＡポートメモリセルトランジスタを活
性化する。
【００６９】以上のように本実施の形態２によれば、図
９で説明した有効な手段と比較して、回路規模の大きい
ラッチ回路１２を配置せずに、アドレスデコード信号Ｐ
Ｄをアドレス不定時間はロー状態に固定することができ
るため、レイアウト面積を縮小できる有効な手段であ
る。また、外部コマンド入力がない場合にはアドレスデ
コード信号ＰＤのプリチャージをロー状態に固定するこ
とができるため、スタンバイ時の消費電力も抑えること
が可能となる。
９で説明した有効な手段と比較して、回路規模の大きい
ラッチ回路１２を配置せずに、アドレスデコード信号Ｐ
Ｄをアドレス不定時間はロー状態に固定することができ
るため、レイアウト面積を縮小できる有効な手段であ
る。また、外部コマンド入力がない場合にはアドレスデ
コード信号ＰＤのプリチャージをロー状態に固定するこ
とができるため、スタンバイ時の消費電力も抑えること
が可能となる。
【００７０】（実施の形態３）以下、本発明の実施の形
態３にかかる半導体装置について、図面を参照しながら
説明する。図１２は、本発明の実施の形態３にかかる半
導体記憶装置の主要構成を示すブロック図である。以
下、主にロウアドレスデコード動作について図１３を参
照しながら説明する。
態３にかかる半導体装置について、図面を参照しながら
説明する。図１２は、本発明の実施の形態３にかかる半
導体記憶装置の主要構成を示すブロック図である。以
下、主にロウアドレスデコード動作について図１３を参
照しながら説明する。
【００７１】図１３において、サイクルＡでは、外部コ
マンドＲＥＡＤと外部アドレスＡ０が入力されたこと
で、アドレスＡ０のデータ読み出しが行われている。こ
のとき、内部２ポートを分周周期で制御する基準信号
は、分周クロック発生回路１１で発生するＡＣＫ及びＢ
ＣＫであり、サイクルＡではＡＣＫにより制御される。
このＡＣＫ信号がアドレスラッチ回路２のラッチ制御信
号となる。
マンドＲＥＡＤと外部アドレスＡ０が入力されたこと
で、アドレスＡ０のデータ読み出しが行われている。こ
のとき、内部２ポートを分周周期で制御する基準信号
は、分周クロック発生回路１１で発生するＡＣＫ及びＢ
ＣＫであり、サイクルＡではＡＣＫにより制御される。
このＡＣＫ信号がアドレスラッチ回路２のラッチ制御信
号となる。
【００７２】次に、外部パッドＡＤＤから取り込まれた
外部アドレス信号Ａ０はアドレスバッファ７でバッファ
リングされ、ロウアドレスデコーダ２においてデコード
される。このとき、アドレス信号は、コマンドデコーダ
で発生されたコマンドデコード信号ＡＣＴとの論理積と
して求められる。これによって、アドレス信号ＥＸＡＤ
Ｄ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間
とコマンドデコード信号ＡＣＴの活性化期間における両
信号の論理積がハイ状態である期間だけ、アドレスデコ
ード信号ＰＤはハイ状態へと活性化される。
外部アドレス信号Ａ０はアドレスバッファ７でバッファ
リングされ、ロウアドレスデコーダ２においてデコード
される。このとき、アドレス信号は、コマンドデコーダ
で発生されたコマンドデコード信号ＡＣＴとの論理積と
して求められる。これによって、アドレス信号ＥＸＡＤ
Ｄ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間
とコマンドデコード信号ＡＣＴの活性化期間における両
信号の論理積がハイ状態である期間だけ、アドレスデコ
ード信号ＰＤはハイ状態へと活性化される。
【００７３】次にアドレスラッチ回路３において、ＡＣ
Ｋ信号によってラッチされ、アドレスラッチ信号ＰＤＷ
Ａとなり、所望のＡポートメモリセルトランジスタを活
性化することになる。
Ｋ信号によってラッチされ、アドレスラッチ信号ＰＤＷ
Ａとなり、所望のＡポートメモリセルトランジスタを活
性化することになる。
【００７４】以下、サイクルＣ及びＤにおいても同様の
ロウアドレスデコード動作が行われる。
ロウアドレスデコード動作が行われる。
【００７５】以上のように、比較的タイミング遅延や干
渉の影響が少ないためにタイミングが合わせ易い周辺回
路内部において、コマンドデコード信号ＡＣＴとアドレ
ス信号による制御によって、活性化するアドレスを確定
させ、配線負荷や干渉ノイズの影響により信号伝達に遅
延や歪みを受けやすいロウデコーダ内にあるアドレスラ
ッチ回路３及び４におけるラッチ制御信号には、アドレ
ス確定時間を包含できる外部クロックの分周信号ＡＣＫ
及びＢＣＫの２系統に振り分けるためだけの信号を使用
することで、ラッチタイミングに余裕ができ、よりラッ
チミスの少ない回路にすることが可能となる。
渉の影響が少ないためにタイミングが合わせ易い周辺回
路内部において、コマンドデコード信号ＡＣＴとアドレ
ス信号による制御によって、活性化するアドレスを確定
させ、配線負荷や干渉ノイズの影響により信号伝達に遅
延や歪みを受けやすいロウデコーダ内にあるアドレスラ
ッチ回路３及び４におけるラッチ制御信号には、アドレ
ス確定時間を包含できる外部クロックの分周信号ＡＣＫ
及びＢＣＫの２系統に振り分けるためだけの信号を使用
することで、ラッチタイミングに余裕ができ、よりラッ
チミスの少ない回路にすることが可能となる。
【００７６】また、実施の形態１及び２と比較しても、
制御信号ＡＣＴＡ及びＡＣＴＢの発生が不要である等の
点において、回路動作の簡略化及びレイアウト面積の縮
小化を図ることが可能となる。
制御信号ＡＣＴＡ及びＡＣＴＢの発生が不要である等の
点において、回路動作の簡略化及びレイアウト面積の縮
小化を図ることが可能となる。
【００７７】
【発明の効果】以上のように本発明にかかる半導体記憶
装置によれば、２つのトランジスタと1つのキャパシタ
で構成されたメモリセルを有し、２つのトランジスタを
インタリーブ動作で２ポートアクセスすることで高速ラ
ンダム動作を実現する半導体記憶装置において、入力ア
ドレスをラッチするまでにアドレスのデコードを行い、
かつアドレスをラッチする段階で２ポートに分周するこ
とによって、ランダムアクセス動作を高速化し、またレ
イアウト面積の削減、消費電力の抑制を図ることが可能
となる。
装置によれば、２つのトランジスタと1つのキャパシタ
で構成されたメモリセルを有し、２つのトランジスタを
インタリーブ動作で２ポートアクセスすることで高速ラ
ンダム動作を実現する半導体記憶装置において、入力ア
ドレスをラッチするまでにアドレスのデコードを行い、
かつアドレスをラッチする段階で２ポートに分周するこ
とによって、ランダムアクセス動作を高速化し、またレ
イアウト面積の削減、消費電力の抑制を図ることが可能
となる。
【図１】 本発明の実施の形態１にかかる半導体記憶装
置の主要構成を示すブロック図
置の主要構成を示すブロック図
【図２】 本発明の実施の形態１にかかる半導体記憶装
置の主要構成を示すブロック図
置の主要構成を示すブロック図
【図３】 本発明の実施の形態１にかかる半導体記憶装
置の主要構成を示すタイミングチャート
置の主要構成を示すタイミングチャート
【図４】 本発明の実施の形態１にかかる半導体記憶装
置における回路ブロック図
置における回路ブロック図
【図５】 本発明の実施の形態１にかかる半導体記憶装
置のブロック図
置のブロック図
【図６】 本発明の実施の形態１にかかる半導体記憶装
置のブロック図
置のブロック図
【図７】 本発明の実施の形態２にかかる半導体記憶装
置の主要構成を示すブロック図
置の主要構成を示すブロック図
【図８】 本発明の実施の形態２にかかる半導体記憶装
置の主要構成を示すタイミングチャート
置の主要構成を示すタイミングチャート
【図９】 本発明の実施の形態２にかかる半導体記憶装
置における回路ブロック図
置における回路ブロック図
【図１０】 本発明の実施の形態２にかかる半導体記憶
装置の主要構成を示すブロック図
装置の主要構成を示すブロック図
【図１１】 本発明の実施の形態２にかかる半導体記憶
装置の主要構成を示すタイミングチャート
装置の主要構成を示すタイミングチャート
【図１２】 本発明の実施の形態３にかかる半導体記憶
装置の主要構成を示すブロック図
装置の主要構成を示すブロック図
【図１３】 本発明の実施の形態３にかかる半導体記憶
装置の主要構成を示すタイミングチャート
装置の主要構成を示すタイミングチャート
【図１４】 従来の半導体記憶装置の主要構成を示すブ
ロック図
ロック図
【図１５】 従来の半導体記憶装置の主要構成を示すタ
イミングチャート
イミングチャート
１ アドレス制御回路
２、１４、１５、２０、２１ ロウアドレスデコーダ
３、１６ Ａポート用アドレスラッチ回路
４、１７ Ｂポート用アドレスラッチ回路
５、１８ 周辺回路
６、１９ ロウデコーダブロック
７ アドレスバッファ
８ リフレッシュカウンタ
９ コマンドバッファ
１０ コマンドデコーダ
１１ 分周クロック発生回路
１２ ロウアドレスラッチ回路
１３ ラッチ回路
Claims (10)
- 【請求項１】 ２トランジスタ１キャパシタで構成され
たメモリセルと、 １つの前記メモリセルの読み書きを制御する２つのワー
ド線をそれぞれ交互に制御するために２系統備えたワー
ドドライバと、 ２系統備えた前記ワードドライバを選択する第１のアド
レス信号をラッチするために２系統備えた前記ワードド
ライバの前段にそれぞれ設けられた２系統備えたアドレ
スラッチ回路と、 第２のアドレス信号をデコードして前記第１のアドレス
信号を生成するためのアドレスデコーダを１系統具備
し、かつ前記アドレスデコーダが２系統備えた前記アド
レスラッチ回路の双方に対して前記第１のアドレス信号
を供給することを特徴とする半導体記憶装置。 - 【請求項２】 ２系統備えた前記アドレスラッチ回路
が、前記メモリセルに対して一定の間隔で配置された前
記２系統備えたワードドライバが配置されているロウデ
コーダブロック内に配置される請求項１に記載の半導体
記憶装置。 - 【請求項３】 ２系統備えた前記アドレスラッチ回路の
ラッチの実行を制御する制御信号が、外部コマンドを実
行するための内部信号と、外部クロック信号から分周さ
れ、かつ１系統ずつ交互に制御する制御信号との論理積
として求められる請求項２に記載の半導体記憶装置。 - 【請求項４】 ２系統備えた前記アドレスラッチ回路の
ラッチの実行を制御する制御信号が、外部コマンドを実
行するための内部信号と、外部クロック信号から分周さ
れ、かつ１系統ずつ交互に制御する制御信号と、前記メ
モリセルアレイをデコードする特定のアドレスデコード
信号との論理積として求められる請求項２に記載の半導
体記憶装置。 - 【請求項５】 ２系統備えた前記アドレスラッチ回路の
ラッチの実行を制御する制御信号が、メモリセルブロッ
クを決める特定のアドレスごとに分割された前記アドレ
スラッチ回路に入力されている請求項３又は４に記載の
半導体記憶装置。 - 【請求項６】 ２系統備えた前記アドレスラッチ回路の
ラッチの実行を制御する制御信号に対して、メモリセル
ブロックの特定数ごとに、前記アドレスラッチ回路が配
置されている前記ロウデコーダブロック内にタイミング
調整回路を有する請求項３又は４に記載の半導体記憶装
置。 - 【請求項７】 前記アドレスデコーダと２系統備えた前
記アドレスラッチ回路の間に、前記第１のアドレス信号
を外部クロック信号がハイ状態である期間のみラッチす
るラッチ回路を具備する請求項３又は４に記載の半導体
記憶装置。 - 【請求項８】 前記ラッチ回路が、外部クロック信号が
ロー状態である期間には前記第１のアドレス信号をリセ
ットする機能をさらに備える請求項７に記載の半導体記
憶装置。 - 【請求項９】 前記アドレスデコーダにおいて、アドレ
スデコード信号が、前記アドレスラッチ回路のラッチを
制御する制御信号との論理積として求められる請求項３
又は４に記載の半導体記憶装置。 - 【請求項１０】 前記アドレスデコーダにおいて、前記
第１のアドレス信号は、外部コマンドを実行するための
内部信号との論理積として求められ、前記アドレスラッ
チ回路のラッチの実行を制御する制御信号は、外部クロ
ック信号から分周され、かつ１系統ずつ交互に制御する
制御信号との論理積として求められる請求項２に記載の
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115354A JP4149729B2 (ja) | 2002-04-17 | 2002-04-17 | 半導体記憶装置 |
| TW092106288A TWI257097B (en) | 2002-04-17 | 2003-03-21 | Semiconductor memory device |
| US10/400,043 US6751154B2 (en) | 2002-04-17 | 2003-03-26 | Semiconductor memory device |
| CNB03122623XA CN100520961C (zh) | 2002-04-17 | 2003-04-16 | 半导体存储器件 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115354A JP4149729B2 (ja) | 2002-04-17 | 2002-04-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP4149729B2 JP4149729B2 (ja) | 2008-09-17 |
Family
ID=29207685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| JP (1) | JP4149729B2 (ja) |
| KR (1) | KR100525539B1 (ja) |
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| TW (1) | TWI257097B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077813A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
| US8890584B2 (en) | 2011-04-19 | 2014-11-18 | Ps4 Luxco S.A.R.L. | Semiconductor device having gear down mode, method of controlling same, and information processing system |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660892B1 (ko) * | 2005-11-21 | 2006-12-26 | 삼성전자주식회사 | 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 |
| JP2011008858A (ja) * | 2009-06-25 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
| KR101872778B1 (ko) * | 2011-12-21 | 2018-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| CN106297874B (zh) * | 2015-06-05 | 2019-06-21 | 台湾积体电路制造股份有限公司 | 时钟信号生成电路和方法、以及存储器 |
| US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
| JP7143463B2 (ja) * | 2021-02-26 | 2022-09-28 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置 |
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|---|---|---|---|---|
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| JP4031067B2 (ja) * | 1996-06-04 | 2008-01-09 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6151266A (en) * | 1997-10-03 | 2000-11-21 | International Business Machines Corporation | Asynchronous multiport register file with self resetting write operation |
| US6173356B1 (en) * | 1998-02-20 | 2001-01-09 | Silicon Aquarius, Inc. | Multi-port DRAM with integrated SRAM and systems and methods using the same |
| TW459229B (en) * | 1999-02-24 | 2001-10-11 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
-
2002
- 2002-04-17 JP JP2002115354A patent/JP4149729B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-21 TW TW092106288A patent/TWI257097B/zh not_active IP Right Cessation
- 2003-03-26 US US10/400,043 patent/US6751154B2/en not_active Expired - Fee Related
- 2003-04-16 CN CNB03122623XA patent/CN100520961C/zh not_active Expired - Fee Related
- 2003-04-17 KR KR10-2003-0024351A patent/KR100525539B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077813A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
| US8890584B2 (en) | 2011-04-19 | 2014-11-18 | Ps4 Luxco S.A.R.L. | Semiconductor device having gear down mode, method of controlling same, and information processing system |
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| Publication number | Publication date |
|---|---|
| KR100525539B1 (ko) | 2005-11-01 |
| JP4149729B2 (ja) | 2008-09-17 |
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| TWI257097B (en) | 2006-06-21 |
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| CN100520961C (zh) | 2009-07-29 |
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