JPH08115593A

JPH08115593A - 半導体記憶装置、及びデータ処理装置

Info

Publication number: JPH08115593A
Application number: JP6275864A
Authority: JP
Inventors: Hideo Omori; 秀雄大森
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1994-10-14
Filing date: 1994-10-14
Publication date: 1996-05-07

Abstract

(57)【要約】【目的】本発明の目的は、バーストカウンタのサイク
ル時間を短縮することによって、シンクロナスＤＲＡＭ
の動作速度の向上を図ることにある。【構成】カウンタセットイネーブル信号ＣＳＥ＊のア
サートタイミングに同期して歩進動作を開始し、設定さ
れたバースト長まで歩進動作することによって、上記バ
ーストカウンタのバースト動作終了指示のためのバース
トエンドを検出するためのバーストエンド検出用カウン
タ１１１を設け、バーストエンド検出のためのアドレス
比較を省略することで、アドレスセットサイクルでのタ
イミングマージンの拡大を図り、シンクロナスＤＲＡＭ
の動作速度の向上を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの動作速度の高速化技術に関し、例えばシンク
ロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
においては、ランダムアクセスが主体であり、アクセス
毎にロウアドレス、カラムアドレスの読み込みを順次行
うことにより、メモリセルが選択される。それに対し
て、近年、高速で大容量のメモリとしてシンクロナスＤ
ＲＡＭが注目され始めている。このシンクロナスＤＲＡ
Ｍは、従来のＤＲＡＭに比べ、クロックに同期してデー
タ、アドレス、制御信号を入出力できるため、ＤＲＡＭ
などと同様に大容量でありながら、その動作はＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）に匹敵
するほど高速である。そのようなシンクロナスＤＲＡＭ
は、選択された１本のワード線に対して幾つのデータを
アクセスするかを例えばバースト数（バースト長とも称
される）によって指定できるようになっており、バース
ト数がＮである場合には内蔵カラムアドレスカウンタに
よってカラム系の選択状態を順次切換えていってＮ個の
データを連続的にリード又はライトできるようになって
いる。

【０００３】尚、シンクロナスＤＲＡＭについて記載さ
れた文献の例としては、平成４年５月１１日に、日経Ｂ
Ｐ社から発行された「日経エレクトロニクスＮｏ．５５
３（第１４３頁〜第１４７頁）」がある。

【０００４】

【発明が解決しようとする課題】シンクロナスＤＲＡＭ
の動作速度をさらに向上させるため、カラムアドレスを
生成するためのバーストカウンタのサイクル時間の短縮
について本発明者が検討したところ、以下の理由によ
り、それが困難であることが見いだされた。

【０００５】ここで、先ず本発明の一実施例にかかるア
ドレスカウンタとの比較対象とされる回路構成について
簡説する。

【０００６】図５には上記カラムアドレスカウンタ５０
０の構成例が示される。カウンタユニット５０１は、入
力される初期（１ｓｔ）アドレスのビット構成に対応し
て複数設けられる。そのうちの一つの構成が代表的に示
されるように、歩進動作するバーストカウンタ５０８
や、バーストエンド検出用のエクスクルージブノア５０
９、及びその他の論理ゲートを含む。初期アドレスは双
方ゲート５０２を介してバーストカウンタ５０８に、ま
た、双方ゲート５０３を介してエクスクルージブノア５
０３に、それぞれ入力されるようになっている。制御信
号Ｓ１によって双方ゲート５０３を制御するため、制御
信号Ｓ１を反転するためのインバータ５０４が設けら
れ、同様に制御信号Ｓ２によって双方向ゲート５０３を
制御するため、制御信号Ｓ２を反転するためのインバー
タ５０５が設けられている。さらに、バーストカウンタ
５０８、エクスクルージブノア５０９の一方のノードを
グランドレベルに初期化するためのｎチャンネル型ＭＯ
Ｓトランジスタ５０６，５０９が設けられている。

【０００７】上記カウンタユニット５０１の外部には、
バーストカウンタ５０８の出力に基づいてカラム系選択
のためのカラムアドレスＣＡＢを生成するためのカラム
アドレスジェネレータ５１２が設けられ、そして、エク
スクルージブノア５０９の出力信号αをモニタしてバー
ストエンドを検出するためのバーストエンドモニタ５１
１や、このバーストエンド検出結果に基づいて上記バー
ストカウンタ５０８の動作を制御するためのカウンタ制
御回路５１０が設けられている。

【０００８】図６には上記カラムアドレスカウンタ５０
０の主要部動作タイミングが示される。

【０００９】制御信号Ｓ１，Ｓ２の制御によりバースト
カウンタ５０８が初期化された後に、制御信号Ｓ３，Ｓ
４の制御により、エクスクルージブノアの一方の入力ノ
ードに、初期アドレスが入力され、その状態で、バース
トカウンタ５０８の歩進動作が開始される。本回路構成
において、バーストエンドの検出は、バーストカウンタ
５０８の出力アドレスと、初期アドレスとを比較するこ
とによって可能とされる。すなわち、バーストエンドア
ドレスの次のアドレス（バーストエンドアドレス＋１）
が初期アドレスに等しくなることから、図５に示される
構成では、バーストカウンタ５０８の出力アドレスと、
初期アドレスとをエクスクルージブノア５０９で比較
し、この比較結果をバーストモニタ５１１でチェックす
ることによって、バーストエンド検出が行われる。

【００１０】しかしながら、本発明者の検討によれば、
上記のようにバーストカウンタ５０８の出力アドレス
と、初期アドレスとをエクスクルージブノア５０９で比
較し、この比較結果をバーストモニタ５１１でチェック
する方式では、バーストカウンタ５０８のキャリー伝達
が終了するまでは、バーストエンドを検出することがで
きないため、サイクル時間の短縮が困難であることが見
いだされた。すなわち、バーストカウンタ５０８のサイ
クル時間を考えた場合、図６に示されるように、アドレ
スセットサイクルでは内部クロックＩＣＬＫとカウンタ
セットイネーブル信号ＣＳＥ＊（＊はローアクティブ又
は信号反転を意味する）とのタイムラグＡと、バースト
カウンタ５０８のアドレスセット時間（キャリー伝搬時
間に等しい）Ｂと、エクスクルージブノア５０９でのア
ドレス比較に要する時間Ｃとが必要とされ、サイクル時
間を短くすると、タイミングマージンの減少により不所
望な誤動作を生ずる虞がある。そのため、バーストカウ
ンタ５０８のサイクル時間を短縮することができず、こ
のことが、シンクロナスＤＲＡＭの動作速度の向上を阻
害することが、本発明者によって明らかとされた。

【００１１】本発明の目的は、バーストカウンタのサイ
クル時間を短縮することによって、動作速度の向上を図
るための技術を提供することにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】すなわち、カウンタセットイネーブル信号
のアサートタイミングに同期して初期アドレスを基準と
する歩進動作を開始し、この歩進動作により上記初期ア
ドレスに続くカラムアドレスを生成するためのバースト
カウンタを含んで半導体記憶装置が構成されるとき、上
記カウンタセットイネーブル信号のアサートタイミング
に同期して歩進動作を開始し、設定されたバースト長ま
で歩進動作することによって、上記バーストカウンタの
バーストカウント動作終了指示のためのバーストエンド
を検出するためのバーストエンド検出用カウンタを、上
記バーストカウンタとは別個に設けるものである。この
とき、上記バーストエンド専用カウンタの出力に基づい
て上記バーストカウンタの動作を制御するためのカウン
タ制御回路を設けることができる。また、そのような半
導体記憶装置を含んでデータ処理装置を構成することが
できる。

【００１５】

【作用】上記した手段によれば、バーストエンド検出用
カウンタは、上記バーストカウンタの動作とは独立し
て、バーストカウンタのバーストカウント動作終了指示
のためのバーストエンドを検出する。このことが、バー
ストエンド検出のためのバーストカウンタの出力アドレ
スと初期アドレスとの比較を不要として、バーストカウ
ンタのサイクル時間の短縮化を達成する。

【００１６】

【実施例】図４には、本発明の一実施例であるデータ処
理装置が示される。

【００１７】この装置は、システムバス４００を介し
て、ＣＰＵ（中央処理装置）４００、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。

【００１８】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部４０３によって制御されるＤＲ
ＡＭ４０２や、ＳＲＡＭ４０６、このＳＲＡＭ４０６の
バックアップを制御するためのバックアップ制御部４０
４、ＲＯＭ４０５が設けられる。ＤＲＡＭ４０２やＳＲ
ＡＭ４０６には、ＣＰＵ４０１での計算や制御に必要な
プログラムやデータが格納される。ＲＯＭ４０５は、読
出し専用であるため、通常は変更を要しないプログラム
が格納される。上記周辺装置制御部４０７は、特に制限
されないが、磁気記憶装置を一例とする外部記憶装置４
０８や、キーボード４０９を一例とする入力装置などの
周辺装置のインタフェースとして機能する。上記表示系
４１０は、ＶＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）４１０Ａ、及びそれの制御回路を含み、システム
バス４００を介して転送された表示用データは、ＣＲＴ
ディスプレイ装置４１２に同期して当該ディスプレイ装
置４１２に出力される。また、電源供給部４１１が設け
られ、ここで生成された各種電圧が、本実施例装置の各
部に供給されるようになっている。

【００１９】このようなデータ処理装置において、上記
ＤＲＡＭ４０２は、本実施例システムのメインメモリと
して使用されるため、特に高速動作が要求される。その
ような意味で本実施例では、上記ＤＲＡＭ４０２とし
て、クロックに同期することにより、高速動作可能なシ
ンクロナスＤＲＡＭが適用される。

【００２０】図３には上記ＤＲＡＭ４０２として上記デ
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。

【００２１】図３に示されるように、このシンクロナス
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれダイナミッ
ク型メモリセルをアレイ状に配列して成る複数のメモリ
マットを有する。外部から取込まれたアドレスＡ０〜Ａ
１０がロウアドレスバッファ３１１を介してロウデコー
ダ３０８，３０９に伝達され、そこでデコードされるこ
とによって、それぞれメモリセルアレイ３１２，３１３
のワード線を選択的に駆動するための信号が生成される
ようになっている。

【００２２】また、外部から取込まれたアドレスＡ０〜
Ａ１０の一部（Ａ０〜Ａ８）が、カラムアドレスバッフ
ァ３１５を介してカラムアドレスカウンタ３１４に入力
されるようになっている。このカラムアドレスカウンタ
３１４は、入力アドレスを初期アドレスとしてそれに続
くカラムアドレスを歩進動作によって生成する。生成さ
れたカラムアドレスは、カラムデコーダ３０４，３０６
に伝達されるようになっている。このカラムデコーダ３
０４，３０５は、それぞれ入力アドレスをデコードする
ことによって、カラム選択回路の動作信号を生成する。
メモリセルアレイ３１２，３１３には、それぞれセンス
アンプ及びＩ／Ｏデータバス３０３，３０７が結合され
る。このセンスアンプ及びＩ／Ｏバスには、メモリセル
アレイ３１２，３１３のメモリセルに結合されたデータ
線の微弱な電位差（メモリセルデータ）を増幅するため
のセンスアンプや、コモンＩ／Ｏ線（Ｉ／Ｏバスとも称
される）、上記カラムデコーダ３０４，３０６からの制
御信号に基づいて上記データ線を選択的にコモンＩ／Ｏ
線に結合するためのカラム選択回路などが含まれる。

【００２３】カラムデコード出力に基づきカラム選択回
路が動作されることによって、データ線が選択的にコモ
ンＩ／Ｏ線に結合されると、メモリセルへのデータ書込
み、又は当該メモリセルからのデータ読出しが可能とさ
れる。上記センスアンプで増幅されたメモリセルデータ
は、メインアンプＭＡを介して、外部出力可能とされ
る。また、外部からの書込みデータは、ライトアンプＷ
Ａで増幅された後にコモンＩ／Ｏ線に伝達され、上記の
ようにカラムアドレスに基づいて選択されたデータ線を
介して、対応するメモリセルに伝達されることによっ
て、書込み可能とされる。上記メモリセルアレイ３１
２，３１３は、特に制限されないが、入力されるアドレ
スの一部を利用することによって、選択的にリード・ラ
イトに関与するため、上記ライトアンプＷＡやメインア
ンプＭＡ、及びデータバスＤＢＵＳは、上記メモリセル
アレイ３１２，３１３で共有されている。尚、ライトア
ンプＷＡやメインアンプＭＡのビット構成は、上記セン
スアンプ及びＩ／Ｏバスのビット構成に対応している。
例えば、上記コモンＩ／Ｏ線が、８ビット構成とされる
とき、上記ライトアンプＷＡやメインアンプＭＡも、そ
れに対応して８ビット構成とされる。

【００２４】さらに本実施例では、コントローラ３０５
が設けられ、このコントローラ３０５は、基本クロック
ＣＬＫ、チップセレクト信号ＣＳ＊（＊はローアクティ
ブ又は信号反転を意味する）、ロウアドレスストローブ
信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊など、外部から入力さ
れる各種信号に基づいて、本実施例シンクロナスＤＲＡ
Ｍにおける各部の動作制御信号を生成する。特に、この
シンクロナスＤＲＡＭの動作モードは、チップセレクト
信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、ラ
イトイネーブル信号ＷＥ＊の論理状態の組合せにによっ
て決定されるようになっている。

【００２５】図１には上記カラムアドレスカウンタ３１
４の主要部の構成例が示される。

【００２６】カウンタユニット１０１は、入力される初
期（１ｓｔ）アドレスのビット構成に対応して複数設け
られる。そのうちの一つの構成が代表的に示されるよう
に、歩進動作するバーストカウンタ１０８、及びこのバ
ーストカウンタ１０８への初期アドレス設定のための双
方向ゲート１０４、バーストカウンタ１０８を初期化す
るため、制御信号Ｓ２によって動作制御されるｎチャン
ネル型ＭＯＳトランジスタ１０６が設けられる。初期
（１ｓｔ）アドレスは双方ゲート１０２を介してバース
トカウンタ５０８に入力されるようになっている。制御
信号Ｓ１によって双方ゲート５０３を制御するため、制
御信号Ｓ１を反転するためのインバータ５０４が設けら
れる。

【００２７】バーストカウンタ５０８の出力に基づいて
カラム系選択のためのカラムアドレスＣＡＢを生成する
ためのカラムアドレスジェネレータ１１２が設けられ
る。このカラムアドレスジェネレータ１１２では、初期
アドレスについては双方向ゲート１０２を介して取込
み、第２番目（２ｎｄ）以降のアドレスについてはバー
ストカウンタ１０８の出力を取込むようになっている。
そして、本実施例では、バーストエンド検出のためのア
ドレス比較に代えて、バーストエンド検出専用のカウン
タを設け、この専用カウンタの歩進動作によってバース
トエンドを検出するようにしており、それが、本実施例
回路の特徴点の一つとされる。すなわち、カウンタセッ
トイネーブル信号のアサートタイミングに同期して歩進
動作を開始して、設定されたバースト長まで歩進動作す
ることによって、上記バーストカウンタ１０８のバース
トカウント動作終了指示のためのバーストエンドを検出
するためのバーストエンド検出用カウンタ１１１や、こ
のバーストエンド検出用カウンタ１１１の検出結果に基
づいて上記バーストカウンタ５０８の動作を制御するた
めのカウンタ制御回路１１０が設けられている。

【００２８】図６には上記カラムアドレスカウンタ１１
０の主要部動作タイミングが示される。

【００２９】上記バーストエンド検出用カウンタ１１１
は、カウンタセットイネーブル信号ＣＳＥ＊がローレベ
ルにアサートされることにより、それに同期してカウン
タの初期状態が設定される。この場合の初期状態は、全
ビット０（オール０）とされる。例えばバースト数が８
の場合のバーストエンドを検出するには、バーストカウ
ントが内部クロックＩＣＬＫに同期することから、バー
ストエンド検出用カウンタ１１１の出力値が、全ビット
０の初期状態からの歩進動作により、「８」に到達する
ことによって検出可能とされる。そのように、バースト
エンド検出用カウンタ１１１は、内部クロックＩＣＬＫ
に同期して歩進動作され、その計数値がが、予め設定さ
れたバースト長に達した時点で、カウンタオペレーショ
ンイネーブル信号ＣＯＥがローレベルにネゲートされ
る。このカウンタオペレーションイネーブル信号ＣＯＥ
のネゲートは、バーストエンドを意味するから、カウン
タ制御回路１１０は、それを受けて、バーストカウンタ
１０８の歩進動作を停止させる。また、カウンタオペレ
ーションイネーブル信号ＣＯＥのネゲートは、他の機能
ブロックにも伝達されことによって、バースト動作の終
了が示される。

【００３０】ここで、図５に示される回路構成に従え
ば、バーストカウンタ５０８の出力アドレスと、初期ア
ドレスとをエクスクルージブノア５０９で比較し、この
比較結果をバーストモニタ５１１でチェックすることに
よって、バーストエンド検出を行っていたため、バース
トカウンタ５０８のキャリー伝達が終了するまでは、バ
ーストエンドを検出することができず、そのためにサイ
クル時間の短縮が困難であるが、本実施例回路では、バ
ーストエンド検出用カウンタ１１１の歩進動作により、
バーストエンドが検出されるようになっているので、図
５に示される構成の場合のようにバーストエンド検出の
ためにバーストカウンタ５０８の出力アドレスと初期ア
ドレスとを比較する必要が無い。つまり、バーストエン
ド検出のためのアドレス比較が不要であり、その分、ア
ドレスセットサイクルでのタイミングマージンが拡大さ
れる。このことは、バーストカウンタのサイクル時間の
短縮が可能であることを意味する。つまり、図５に示さ
れる回路構成の場合に比して、バーストカウンタのサイ
クル時間を短縮したにもかかわらず、十分なタイミング
マージンを設けることができる。

【００３１】上記実施例によれば、以下の作用効果を得
ることができる。

【００３２】（１）カウンタセットイネーブル信号ＣＳ
Ｅ＊のアサートタイミングに同期して歩進動作を開始
し、設定されたバースト長まで歩進動作することによっ
て、上記バーストカウンタのバースト動作終了指示のた
めのバーストエンドを検出するためのバーストエンド検
出用カウンタ１１１が設けられることにより、バースト
エンド検出のためのアドレス比較が不要となるため、そ
の分、アドレスセットサイクルでのタイミングマージン
が拡大される。そのようにアドレスセットサイクルでの
タイミングマージンが拡大されるので、図５に示される
構成の場合に比して、アドレスセットサイクルを短縮す
ることができ、それにより、シンクロナスＤＲＡＭの動
作速度の向上を図ることができる。

【００３３】（２）カウンタセットイネーブル信号ＣＳ
Ｅ＊のアサートタイミングに同期して歩進動作を開始
し、設定されたバースト長まで歩進動作することによっ
て、上記バーストカウンタのバースト動作終了指示のた
めのバーストエンドを検出するためのバーストエンド検
出用カウンタ１１１と、バーストエンド検出用カウンタ
１１１の出力に基づいてバーストカウンタ１０８の動作
を制御するためのカウンタ制御回路１１０とを設けたこ
とにより、バーストエンド検出のためのアドレス比較が
不要となるため、その分、アドレスセットサイクルでの
タイミングマージンが拡大される。そのようにアドレス
セットサイクルでのタイミングマージンが拡大されるこ
とにより、図５に示される構成の場合に比して、アドレ
スセットサイクルを短縮することができ、それにより、
シンクロナスＤＲＡＭの動作速度の向上を図ることがで
きる。

【００３４】（３）上記のようにバーストエンド検出の
ためのアドレス比較が不要とされるので、図５に示され
るエクスクルージブノア５０９、双方向ゲート５０３、
ｎチャンネル型ＭＯＳトランジスタ５０９、及びインバ
ータ５０５に相当する論理ゲートが不要とされ、それに
より、カウンタユニット１０１の構成の簡略化を図るこ
とができる。

【００３５】（４）上記のように高速化が図られたシン
クロナスＤＲＡＭがメインメモリなどとして搭載された
データ処理装置においては、ＣＰＵ４０１によるメイン
メモリアクセス速度が高速化されるから、プログラムの
実行や、データのリード・ライトが高速化され、それに
より、システム全体としての処理の高速化を図ることが
できる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３７】例えば、上記実施例ではデータ処理装置の
メインメモリとしてダイナミックＤＲＡＭを適用した場
合について説明したが、キャッシュメモリや、ＶＲＡＭ
として、シンクロナスＤＲＡＭを適用することができ
る。また、上記実施例では、メモリセルアレイ３１２，
３１３をダイナミック型メモリセルにより形成したもの
について説明したが、複数のスタティック型メモリセル
をアレイ状に配列してメモリセルアレイを形成しても良
い。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデータ
処理装置に適用した場合について説明したが、クロック
に同期して高速にメモリをアクセスする高速画像処理シ
ステムなどに適用することができる。

【００３９】本発明は、少なくとも歩進動作により初期
アドレスに続くカラムアドレスを生成するためのカウン
タを含むことを条件に適用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４１】すなわち、バーストカウンタの動作とは独
立して、バーストカウンタのバーストカウント動作終了
指示のためのバーストエンドを検出することにより、バ
ーストエンド検出のためのアドレス比較が不要とされ、
その分、アドレスセットサイクルでのタイミングマージ
ンを拡大することができるので、バーストカウンタのサ
イクル時間の短縮化により、シンクロナスＤＲＡＭなど
の同期型半導体記憶装置の動作速度の向上を図ることが
できる。

【００４２】また、そのように高速化が図られた半導体
記憶装置を搭載するデータ処理装置においては、中央処
理装置によるメモリアクセス速度が高速化されるから、
データ処理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシンクロナスＤＲＡＭ
におけるカラムアドレスカウンタの主要部構成ブロック
図である。

【図２】上記カラムアドレスカウンタの動作タイミング
図である。

【図３】上記シンクロナスＤＲＡＭの全体的な構成ブロ
ック図である。

【図４】上記シンクロナスＤＲＡＭを含むデータ処理装
置の全体的な構成ブロック図である。

【図５】本発明の一実施例であるシンクロナスＤＲＡＭ
におけるカラムアドレスカウンタとの比較対象とされる
カウンタの構成ブロック図である。

【図６】図５に示されるカラムアドレスカウンタの動作
タイミング図である。

【符号の説明】

１０１カウンタユニット１０２双方向ゲート１０４インバータ１０６ｎチャンネル型ＭＯＳトランジスタ１０８バーストカウンタ１１０カウンタ制御回路１１１バーストエンド検出用カウンタ１１２カラムアドレスジェネレータ３０４カラムデコーダ３０５コントローラ３０６カラムデコーダ３０７センスアンプ、及びＩ／Ｏバス３０８，３０９ロウデコーダ３１１ロウアドレスバッファ３１２，３１３メモリセルアレイ３１４カラムアドレスカウンタ３１５カラムアドレスバッファＭＡメインアンプＷＡライトアンプ４０１ＣＰＵ４０２ＤＲＡＭ４０３ＤＲＡＭ制御部４０４バックアップ制御部４０５ＲＯＭ４０６ＳＲＡＭ４０７周辺装置制御部４０８外部記憶装置４０９キーボード４１０表示系４１０ＡＶＲＡＭ４１１電源供給部４１２ＣＲＴディスプレイ装置

Claims

【特許請求の範囲】

【請求項１】カウンタセットイネーブル信号のアサー
トタイミングに同期して初期アドレスを基準とする歩進
動作を開始し、この歩進動作により上記初期アドレスに
続くカラムアドレスを生成するためのバーストカウンタ
を含み、カラムアドレスに従ってカラム選択を行うよう
に構成された半導体記憶装置において、上記カウンタセ
ットイネーブル信号のアサートタイミングに同期して歩
進動作が開始され、計数値が、設定されたバースト数に
達することにより、上記バーストカウンタに対するバー
ストカウント動作終了指示のためのバーストエンドを検
出するためのバーストエンド検出用カウンタを含むこと
を特徴とする半導体記憶装置。
【請求項２】カウンタセットイネーブル信号のアサー
トタイミングに同期して初期アドレスを基準とする歩進
動作を開始し、この歩進動作により上記初期アドレスに
続くカラムアドレスを生成するためのバーストカウンタ
を含み、カラムアドレスに従ってカラム選択を行うよう
に構成された半導体記憶装置において、上記カウンタセ
ットイネーブル信号のアサートタイミングに同期して歩
進動作が開始され、計数値が、設定されたバースト数に
達することにより、上記バーストカウンタに対するバー
ストカウント動作終了指示のためのバーストエンドを検
出するためのバーストエンド検出用カウンタと、このバ
ーストエンド検出用カウンタの出力に基づいて上記バー
ストカウンタの動作を制御するためのカウンタ制御回路
をと含むことを特徴とする半導体記憶装置。
【請求項３】ダイナミック型メモリセルをアレイ状に
配列して成る複数のメモリマットを含む請求項１記載の
半導体記憶装置。
【請求項４】中央処理装置と、それによってアクセス
されるメモリとを含むデータ処理装置において、上記メ
モリとして、請求項１乃至５のいずれか１項に記載の半
導体記憶装置を適用して成ることを特徴とするデータ処
理装置。