JP3279787B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの動作速度の高速化技術に関し、例えばシンク
ロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭは、アドレスバッファ、デコー
ダ、センス増幅器などの周辺回路にはクロックに同期し
て動作するダイナミック型の回路が用いられ、消費電力
の低下が図られている。このため、１〜３相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなＤＲＡＭにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。

【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】ところで近年、ＭＰＵ
（マイクロ・プロセッシング・ユニット）の動作サイク
ルの向上により、それとＤＲＡＭとの動作時間差が問題
となっており、それの解決方法一つとして、ＭＰＵのク
ロックに同期してデータの書込み、読出しを行うように
したシンクロナスＤＲＡＭが提案されている。従来のＤ
ＲＡＭには、１本のワード線が選択レベルに駆動される
と、それにつながる全てのメモリセルが活性化されるの
を利用して、列デコーダのみの活性化により高速読出し
／書込みを可能とするページモードがあり、ＤＲＡＭの
バーストモードにおいて上記ページモードに相当するモ
ードを実現することにより、データ入出力の高速化が可
能とされる。

【０００５】図５にはシンクロナスＤＲＡＭの構成例が
示される。

【０００６】このシンクロナスＤＲＡＭは、メモリバン
ク１（Ｂａｎｋ１）と、メモリバンク０（Ｂａｎｋ０）
とを有する。このメモリバンク（以下、単に「バンク」
ともいう）１とメモリバンク０とは基本的には同一構成
とされ、それぞれ複数のメモリセルがアレイ状に配列さ
れて成るメモリマット５１１，５１２、５１３，５１４
を含む。また、カラムアドレスバッファ５１５、カラム
アドレスプリデコーダ５１７、カラムデコーダ５０１〜
５０８、冗長比較回路５１８、カラム系制御回路５１
６、メインアンプＭＡが設けられている。上記カラムア
ドレスバッファ５１５を介して取込まれたカラムアドレ
スは、上記カラムアドレスプリデコーダ５１７によって
プリデコードされる。このカラムアドレスプリデコーダ
５１７のプリデコード出力は、それぞれバンク０、バン
ク１に対応して形成されたカラムアドレスバスＹＢＵＳ
１、ＹＢＵＳ０を介して、カラムデコーダ５０１〜５０
４、及びカラムデコーダ５０５〜５０８へ伝達され、そ
こでデコードされることにより、各メモリマット５３１
〜５３８においてカラム選択スイッチを制御するための
データ線選択信号５１２が生成されるようになってい
る。つまり、カラムデコード結果に基づいて、対応する
データ線選択信号が５２１が選択レベルにアサートさ
れ、各メモリマット５３１〜５３８におけるデータ線が
選択的にコモンデータ線に結合されることによって、メ
モリセルデータの読出しが可能とされる。読出されたメ
モリセルデータは、対応するメインアンプＭＡを介して
外部出力可能とされる。また、カラムアドレスが冗長比
較回路５１８に入力されると、その入力アドレスと冗長
救済アドレスとが比較され、それらが一致した場合に
は、正規のカラムアドレスに代えて冗長救済アドレスが
選択されるようになっている。

【０００７】図５に示されるシンクロナスＤＲＡＭのよ
うに、複数のバンクを有する半導体メモリにおいて、カ
ラム系回路の高速動作を図るため、カラムデコーダ５０
１〜５０８の分散配置が必要不可欠とされるが、バンク
Ｂ０／１では、互いに独立して活性化マット選択が行わ
れるため、バンク別にカラムアドレス信号を供給する必
要がある。そのためにカラムアドレスプリデコーダ５１
８のプリデコード出力をカラムアドレスデコーダ５０１
〜５０８へ伝達するためのカラムアドレスバスＹＢＵＳ
１，ＹＢＵＳ０を、バンク１，バンク０に対応して形成
しなければならず、そのことが、半導体記憶装置のチッ
プ面積の縮小化を阻害する主たる要因とされるのが、本
発明者によって見いだされた。

【０００８】また、カラム系回路動作において、アドレ
スバッファ５１５からのアドレス出力と冗長救済アドレ
スとが、冗長比較回路５１８で比較され、その判定結果
により、カラムアドレスプリデコーダ５１７からノーマ
ルアドレス／冗長救済アドレスのいずれかのプリデコー
ド信号が出力されるようになっているため、プリデコー
ド対象とされるカラムアドレスがカラムアドレスプリデ
コーダ５１７に既に取込まれているにもかかわらず、冗
長比較回路５１８からアドレス比較結果が伝達されるま
ではプリデコード出力を行うことができない。そしてこ
のことが、カラム系アドレシングの高速化を妨げる主た
る要因とされるのが、本発明者によって明らかとされ
た。

【０００９】さらに、メインアンプＭＡを起動するため
の信号は、カラム系制御回路５１６からの遅延信号に基
づいて生成されるため、その生成において、データ線選
択信号５１２のばらつきを考慮する必要がある。つま
り、データ線選択信号５１２の生成系としての冗長比較
回路５１８や、カラムデコーダ５０１〜５０８の応答を
勘案して、上記メインアンプＭＡの起動信号の遅延量を
設定する必要がある。その場合、カラムアドレスの遅延
量のばらつきを見込んでタイミングマージンを大きくと
る必要があることから、そのことも、動作高速化の妨げ
になっている。

【００１０】本発明の目的は、半導体記憶装置のチップ
面積の低減化を図ることがある。また、本発明の別の目
的は、半導体記憶装置の動作の高速化を図ることにあ
る。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、カラムアドレスバスを複数のメ
モリバンク間で共有させ、当該カラムアドレスバスを介
して伝達されたカラムアドレスをカラムデコーダに選択
的に取込むための選択手段を設けて半導体記憶装置を構
成する。このとき、上記選択手段は、上記カラムデコー
ダ毎に、それの近傍に配置することができる。さらに、
入力されたカラムアドレスと、予め設定された冗長救済
アドレスとを比較するための比較手段と、この比較結果
に基づいて、上記カラムデコーダのデコード対象アドレ
スを冗長救済アドレスに置き代えるための冗長救済手段
とを含む場合において、この冗長救済手段を、対応する
カラムデコーダ毎に、それの近傍に配置することができ
る。

【００１４】

【作用】上記した手段によれば、カラムアドレスバスを
複数のメモリバンク間で共有させることは、メモリバン
ク毎に専用のカラムアドレスバスを設けるのに比べて、
カラムアドレスバスの占有面積を低減するように作用
し、このことが、チップ面積の低減化を達成する。

【００１５】また、上記選択手段を、対応するカラムデ
コーダ毎に、それの近傍に配置することは、カラムアド
レスバスと、上記カラムデコーダとの間の配線の適正化
を達成する。

【００１６】さらに、上記冗長救済手段を、上記カラム
デコーダ毎に、それの近傍に配置することは、入力アド
レスと冗長救済アドレスとの比較動作に要する時間を利
用して、カラムアドレスを全てのカラムデコーダの近傍
にまで伝達することを可能とする。このことが、メイン
アンプＭＡの起動信号の遅延量設定における動作タイミ
ングマージンの減少化を可能とし、カラムアドレシング
の高速化、ひいては半導体記憶装置の動作の高速化を達
成する。

【００１７】

【実施例】図４には本発明に係る半導体記憶装置の一実
施例であるシンクロナスＤＲＡＭの全体的な構成が機能
的に示される。同図に示されるシンクロナスＤＲＡＭ
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００１８】図４に示されるシンクロナスＤＲＡＭは、
特に制限されないが、外部から入力されるロウアドレス
の一部によって選択可能な二つのメモリバンク１（Ｂａ
ｎｋ１），メモリバンク０（Ｂａｎｋ０）を有する。バ
ンク１，０は、それぞれダイナミック型メモリセルをア
レイ状に配列して成る複数のメモリマットを有する。こ
のバンク選択回路４０５は、上記バンク１，０に対して
カラムアドレスを選択的に伝達させることによって、ア
クセス対象バンクを選択するためのバンク選択回路４０
５が設けられている。このバンク選択回路４０５は、後
に詳述するように、メモリマットに対応して配置された
複数のバンクセレクタを含む。

【００１９】ロウアドレスバッファ４１１が設けられ、
このロウアドレスバッファ４１１を介して取込まれたロ
ウアドレスが、後段のロウアドレスプリデコーダ４１０
によってプリデコードされた後に、ロウデコード回路４
０８，４０９に伝達されるようになっている。このロー
デコード回路４０８、４０９のデコード出力に基づい
て、上記バンク１，０に含まれるワード線の選択信号が
生成される。尚、ロウアドレス上位ビットは、バンク
１，０の選択ビットとして利用される。

【００２０】また、外部からカラムアドレスバッファ１
１５を介して入力されたカラムアドレスを初期アドレス
としてそれに続くカラムアドレスを生成するためのカラ
ムアドレスカウンタ４１４が設けられ、生成されたカラ
ムアドレスが、カラムアドレスプリデコーダ１１７に伝
達され、そこでプリデコードされた後に、上記バンク選
択回路４０５に伝達されるようになっている。

【００２１】ロウアドレスのデコード出力に基づいて一
つのワード線が選択レベルに駆動されると、それに結合
されたメモリセルが選択される。このとき、カラムアド
レスのデコードによって生成されたデータ線選択信号に
基づいてカラム選択スイッチが動作されることによっ
て、データ線が選択的にコモンデータ線に結合され、そ
れによって、上記メモリセルへのデータ書込み、又は当
該メモリセルからのデータ読出しが可能とされる。メモ
リセルデータの信号レベルは微弱であるため、それを増
幅するためのセンスアンプ４０３，４０７が設けられて
いる。このセンスアンプ４０３，４０７で増幅されたメ
モリセルデータは、それぞれ入出力回路４０１，４０２
に含まれるメインアンプＭＡを介して、外部出力可能と
される。また、外部からの書込みデータは、上記入出力
回路４０１に含まれるライトアンプＷＡで増幅された後
にコモンデータ線に伝達され、上記のようにカラムアド
レスに基づいて選択されたデータ線を介して、対応する
メモリセルに伝達されることによって、書込み可能とさ
れる。

【００２２】図１には上記シンクロナスＤＲＡＭにおけ
る主要部の構成例が、実際のレイアウトに近い形で示さ
れる。

【００２３】特に制限されないが、バンク１（Ｂａｎｋ
１）と、バンク０（Ｂａｎｋ０）は半導体チップにおい
て対応配置される。バンク１とバンク０とは、基本的に
同一構成とされ、それぞれ複数のメモリセルがアレイ状
に配列されて成るメモリマット１３１〜１３８を含む。
また、カラムアドレスバッファ１１５や、比較的大きな
レイアウト面積を占めるカラムアドレスプリデコーダ１
１７、冗長比較回路１１８、カラム系制御回路１１６
は、全てのメモリマットのアクセスパスが可能な限り短
くなるような位置に配置される。本実施例では、特に制
限されないが、バンク１において、メモリマット１３２
とメモリマット１３３との間に、カラムアドレスバッフ
ァ１１５や、カラムアドレスプリデコーダ１１７、冗長
比較回路１１８、カラム系制御回路１１６を配置するよ
うにしている。

【００２４】バンク１とバンク０との間に、プリデコー
ド信号を伝達するためのカラムアドレスバスＹＢＵＳが
設けられている。本実施例においては、チップ面積の低
減のため、カラムアドレスバスＹＢＵＳを一系統とし、
バンク１とバンク０とで当該一系統のカラムアドレスバ
スＹＢＵＳを共有している。そしてそのようにカラムア
ドレスバスが共有された場合において、カラムアドレス
伝達の適正化図るため、カラムアドレスデコーダ１０１
〜１０８に対応してバンクセレクタＢＳ１〜ＢＳ８が設
けられ、カラムアドレスバスＹＢＵＳに伝達されたカラ
ムアドレスが、バンクセレクタＢＳ１〜ＢＳ８によっ
て、対応するカラムデコーダ１０１〜１０８に選択的に
取込まれるようになっている。

【００２５】上記カラムアドレスバッファ１１５を介し
て取込まれたカラムアドレスが、上記カラムアドレスプ
リデコーダ１１７によってプリデコードされ、このプリ
デコード出力が、カラムデコーダ１０１〜１０８へ伝達
され、そこでデコードされることにより、カラム選択ス
イッチを選択的に制御するための制御信号が生成される
ようになっている。このカラムスイッチによってデータ
線が選択的にコモンデータ線に結合されることによっ
て、メモリセルデータの読出しが可能とされる。読出さ
れたメモリセルデータは、対応するメインアンプＭＡを
介して外部出力可能とされる。メモリセルからの読出し
データを外部出力可能とするためのメインアンプＭＡ
は、バンク１，０毎に、それぞれメモリマット１３１〜
１３８の近傍に複数配列される。

【００２６】また、カラムアドレスが冗長比較回路１１
８に入力されると、その入力アドレスと冗長救済アドレ
スとが比較され、それらが一致した場合には、正規のカ
ラムアドレスに代えて冗長救済アドレスが選択されるよ
うになっている。

【００２７】ここで、この冗長比較回路１１８が、本発
明における比較手段の一例とされる。

【００２８】そのような冗長比較回路１１８での比較結
果は上記バンクセレクタＢＳ１〜ＢＳ８に伝達される。
バンクセレクタＢＳ１〜ＢＳ８では、上記冗長比較回路
１１８から伝達されたアドレス比較結果に基づいて、カ
ラムデコーダへ出力すべきカラム冗長救済信号の論理状
態が決定される。このカラム冗長救済信号１２５は、特
に制限されないが、ハイアクティブの信号とされ、この
カラム冗長救済信号がハイレベルにアサートされた場合
に、カラムアドレスデコーダ１０１〜１０８においてカ
ラムアドレスの置換えが行われる。尚、カラム冗長救済
信号は２系統有する。つまり、本実施例においては、特
に制限されないが、冗長救済可能なアドレスが２種類用
意されている。

【００２９】上記カラム系制御回路１１６は、外部から
取込まれるクロック信号ＣＬＫや、ロウアドレスストロ
ーブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡ
Ｓ＊、ライトイネーブル信号ＷＥ＊等に応じて、上記カ
ラムアドレスプリデコーダ１１７や、冗長比較回路１１
８、バンクセレクタＢＳ１〜ＢＳ８を含むカラム系の動
作を制御する機能を有する。特に、上記バンクセレクタ
ＢＳ１〜ＢＳ８に対して２系統のカラム系起動信号１２
０が出力され、バンク１とバンク０とが個別的に制御さ
れるようになっている。すなわち、バンク１に対応する
バンクセレクタＢＳ１〜ＢＳ４に対してカラム系起動信
号１２０Ａを、また、バンク０に対応するバンクセレク
タＢＳ５〜ＢＳ８に対してカラム系起動信号１２０Ｂ
を、それぞれ出力するようになっている。この２系統の
カラム系起動信号１２０Ａ，１２０Ｂには、リード動作
を指示するためのリード起動信号や、ライト動作を起動
するためのライト起動信号とが含まれる。

【００３０】次に、バンクセレクタについて詳述する。

【００３１】図３には上記複数のバンクセレクタＢＳ１
〜ＢＳ８のうち、バンクセレクタＢＳ１について構成例
が代表的に示される。

【００３２】バンクセレクタＢＳ１は、特に制限されな
いが、図３に示されるようにインバータや、ナンド回
路、ＣＭＯＳトランスファゲートなどの論理回路の組合
わせによって構成される。

【００３３】特に制限されないが、カラムアドレスプリ
デコーダ１１７から図１に示されるカラムデコーダ１０
１に伝達されるべきプリデコード信号の通過を規制する
ための上位ゲート回路３０１、及び下位ゲート回路３０
２が設けられる。上位ゲート回路３０１は、上記カラム
アドレスプリデコーダ１１７から伝達されたプリデコー
ド信号のうち、上位１２ビットについての伝達を一定条
件下で制限するもので、特に制限されないが、入力初段
のインバータ３０３と、それの後段に配置されたＣＭＯ
Ｓトランスファゲート３０４と、このＣＭＯＳトランス
ファゲート３０４の出力論理を反転するためのインバー
タ３０５との結合回路が、１２組配置されて成る。ま
た、上記下位ゲート回路３０２は、上記カラムアドレス
プリデコーダ１１７から伝達されたプリデコード信号の
うち、下位８ビットについての伝達を一定条件下で制限
するもので、特に制限されないが、入力初段の３入力ナ
ンド回路３０６と、その論理出力を反転するためのイン
バータ３０７と、それの後段に配置されたＣＭＯＳトラ
ンスファゲート３０８と、このＣＭＯＳトランスファゲ
ート３０８の出力論理を反転するためのインバータ３０
９との結合回路が、８組配置されて成る。

【００３４】そして、上記冗長比較回路１１８からの２
系統の冗長救済信号１２５の伝達を一定条件下で制限す
るため、冗長救済信号１２５の構成に対応するカラム冗
長系ゲート回路３３０が設けられている。カラム冗長系
の第１ゲート回路は、入力初段のインバータ３１０と、
それの出力論理を反転するためのインバータ３１２と、
このインバータ３１２の後段に配置されたＣＭＯＳトラ
ンスファゲート３１３と、その出力論理を反転するため
のインバータ３１４とが結合されて成る。また、同様に
カラム冗長系の第２ゲート回路は、入力初段のインバー
タ３１５と、それの出力論理を反転するためのインバー
タ３１６と、このインバータ３１６の後段に配置された
ＣＭＯＳトランスファゲート３１７と、その出力論理を
反転するためのインバータ３１８とが結合されて成る。

【００３５】さらに、上位ゲート回路３０１，下位ゲー
ト回路３０３，及びカラム冗長系ゲート回路３３０に含
まれる全てのＭＯＳトランスファゲート３０４，３０
８，３１３，３１７の動作や、メインアンプＭＡ、ライ
トアンプＷＡ（図４参照）の動作を制御するため、制御
論理回路３３１が設けられている。この制御論理回路３
３１は、特に制限されないが、次のように構成される。

【００３６】カラム系起動信号１２０、すなわちリード
起動信号、及びライト起動信号と、マット活性化信号と
のナンド論理を得るため、２入力ナンド回路３１９，３
２０が設けられ、それの出力論理を反転するためのイン
バータ３２１，３２２が設けられる。そしてこのインバ
ータ３２１，３２２の論理出力のノア論理を得るための
２入力ノア回路３２３、及びその出力論理を反転するた
めのインバータ３２６が設けられる。このインバータ３
２６の論理出力は、上記ＣＭＯＳトランスファゲートを
制御するための信号とされる。また、上記ＣＭＯＳトラ
ンスファゲート３０４，３０８，３１３，３１７が、ｐ
チャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯ
Ｓトランジスタとを含み、それの動作制御のために相補
レベルの信号を供給する必要があることから、上記イン
バータ３２６の出力論理を反転するためのインバータ３
２９が設けられている。

【００３７】ここで、上記マット活性化信号は、図１に
示されるメモリマット１３１〜１３８を選択的に活性化
するための信号とされ、特に制限されないが、ロウアド
レス信号の上位ビットをデコードすることによって得ら
れる。例えば図３に示されるバンクセレクタＢＳ１は、
図１から明らかなように、メモリマット１３１に対応す
るものであるから、図３において示されるマット活性化
信号は、メモリマット１３１の活性化を指示するための
信号とされる。つまり、このマット活性化信号がハイレ
ベルにアサートされた場合には、制御論理回路３３１に
おけるナンド回路３１９，３２０の一方の入力端子がハ
イレベルとされるので、それぞれリード起動信号、及び
ライト信号の論理状態に応じて、上位ゲート回路３０
１，下位ゲート回路３０２，カラム冗長系ゲート回路３
３０に含まれる全てのＣＭＯＳトランスファゲート３０
４，３０８，３１４，３１７、そしてメインアンプＭＡ
及びライトアンプＷＡの動作制御が可能とされる。

【００３８】例えば、マット活性化信号がハイレベルに
アサートされた状態で、カラム系制御回路１１６によっ
てリード起動信号がハイレベルにアサートされた場合に
は、ナンド回路３１９の論理出力がローレベルとされる
から、上位ゲート回路３０１，下位ゲート回路３０２，
カラム冗長系ゲート回路３３０に含まれる全てのＣＭＯ
Ｓトランスファゲート３０４，３０８，３１４，３１７
がオン状態とされ、そのとき、カラムアドレスバスＹＢ
ＵＳを介してカラムアドレスプリデコーダ１１７から伝
達されたプリデコード信号が、図１に示されるカラムデ
コーダ１０１に伝達されるので、メモリマット１３１の
アクセスが可能とされる。つまり、カラムデコーダ１０
１にプリデコード信号が入力され、それがデコードされ
ることによって、当該メモリマットに含まれるカラム選
択スイッチが動作制御されることによって、メモリセル
データの読出しが可能とされる。そして、上記のように
リード起動信号がハイレベルとされることによってナン
ド回路の出力論理がローレベルとされた場合には、イン
バータ３２７の出力論理がハイレベルとされることによ
って、メインアンプ起動信号１２０がハイレベルにアサ
ートされるので、図１においてメモリマット１３１に対
応する４個のメインアンプＭＡが一斉に動作可能状態と
され、それによって、上記メモリセルデータの外部出力
が可能とされる。

【００３９】また、上記リードモードにおいて、上記メ
モリマット１３１において冗長救済がなされている場合
には、次のようにカラムアドレスの置換えが行われる。

【００４０】冗長比較回路１１８でのアドレス比較にお
いて、入力アドレスと冗長救済アドレスとが一致するこ
とによって、当該冗長救済回路１１８の２系統の冗長救
済信号１２５のうちの少なくとも一方がハイレベルとさ
れるので、下位ゲート回路３０２内の全てのナンド回路
３０６が非活性状態とされ、それにより、カラムアドレ
スバスＹＢＵＳを介して入力されたプリデコード信号の
うちの下位８ビットの出力が阻止される。このとき、下
位ゲート回路３０２内の全ての出力段インバータ３０９
の出力論理はハイレベルとされる。さらに、インバータ
３１４，３１８の少なくとも一方がローレベルとなるこ
とにより、図１に示されるカラムデコーダ５０１におい
ては、正規のカラムアドレスに代えて冗長救済アドレス
のデコードが行われる。つまり、冗長比較回路１１８の
比較結果である冗長救済信号１２５に応じて、複数の３
入力ナンド回路３０６の入力端子の論理が制御されるこ
とによって正規アドレスから冗長救済アドレスへの置換
えが可能とされる。そのような意味で、複数の３入力ナ
ンド回路３０６やカラム冗長系ゲート回路３３０を含む
論理回路が、本発明における冗長救済手段の一例とされ
る。

【００４１】一方、マット活性化信号がハイレベルにア
サートされた状態で、ライト起動信号がハイレベルにア
サートされた場合には、ナンド回路３２０の出力論理が
ハイレベルとされるので、上記の場合と同様に、上位ゲ
ート回路３０１，下位ゲート回路３０２，カラム冗長系
ゲート回路３３０に含まれる全てのＣＭＯＳトランスフ
ァゲート３０４，３０８，３１３，３１７がオン状態と
され、そのとき、カラムアドレスバスＹＢＵＳを介して
カラムアドレスプリデコーダ１１７から伝達されたプリ
デコード信号が、図１に示されるカラムデコーダ１０１
に伝達されるので、メモリマット１３１のアクセスが可
能とされる。つまり、カラムデコーダ１０１にプリデコ
ード信号が入力され、それがデコードされることによっ
て、当該メモリマットに含まれるカラム選択スイッチの
動作制御のためのデータ選択信号１２１が生成され、そ
れにより、データ線選択が行われるので、メモリセルデ
ータの読出しが可能とされる。そして、上記のようにラ
イト起動信号がハイレベルとされることによってナンド
回路３２０の出力論理がローレベルとされた場合には、
インバータ３２８の出力論理がハイレベルとされること
によって、ライトアンプ起動信号１２２がハイレベルに
アサートされるので、図１においてメモリマット１３１
に対応するライトアンプＷＡ（図４参照）がほぼ同時に
動作可能状態とされ、それによって、メモリセルへのデ
ータ書込みが可能とされる。

【００４２】また、上記ライトモードにおいても、上記
メモリマット１３１において冗長救済がなされている場
合には、次のようにカラムアドレスの置換えが行われ
る。

【００４３】冗長比較回路１１８でのアドレス比較にお
いて、入力アドレスと冗長救済アドレスとが一致するこ
とによって、当該冗長救済回路１１８の２系統の冗長救
済信号１２５のうちの少なくとも一方がハイレベルとさ
れ、下位ゲート回路３０２内の全てのナンド回路３０６
が非活性状態とされるので、カラムアドレスバスＹＢＵ
Ｓを介して入力されたプリデコード信号のうちの下位８
ビットの出力が阻止される。このとき、インバータ３１
４，３１８の少なくとも一方がローレベルとなることに
より、図１に示されるカラムデコーダ５０１において
は、正規のカラムアドレスに代えて冗長救済アドレスの
デコードが行われる。

【００４４】尚、シンクロナスＤＲＡＭの場合、図４に
示されるように、バンク１とバンク０とによって、デー
タ入出力ポートが共有されているので、上記のようにバ
ンク１におけるメモリマット１３１が活性化された状態
においては、データの衝突を避けるため、バンク０にお
けるメモリマットは活性化されるが、バンク０／１のリ
ード／ライト起動信号が同時にアサートされることはな
い。

【００４５】尚、他のバンクセレクタＢＳ２〜ＢＳ８に
ついても同様に構成される。

【００４６】図２には本実施例シンクロナスＤＲＡＭに
おける主要部の動作タイミングが示される。尚、比較の
ため図５に示される回路構成での動作タイミングが図６
に示される。

【００４７】例えば、図５に示される回路構成では、カ
ラム系回路動作において、アドレスバッファ５１５から
のアドレス出力と冗長救済アドレスとが、冗長比較回路
５１８で比較され、その判定結果により、カラムアドレ
スプリデコーダ５１７からノーマルアドレス／冗長救済
アドレスのいずれかのプリデコード信号が出力されるよ
うになっているため、プリデコード対象とされるカラム
アドレスがカラムアドレスプリデコーダ５１７に既に取
込まれているにもかかわらず、冗長比較回路５１８から
アドレス比較結果が伝達されるまではプリデコード出力
を行うことができない。また、カラムアドレスプリデコ
ーダ５１７側（近端側）に比してカラムデコーダ５０１
〜５０８側（遠端側）でのプリデコードアドレスが遅れ
る。そのため、読出しデータを的確にメインアンプＭＡ
に取込むためには、データ線選択信号５２１がアサート
されてから、メインアンプ起動信号５２０がアサートさ
れるまでの時間を比較的長くすることによって十分な長
さのタイミングマージンを確保する必要がある。

【００４８】それに対して、本実施例では、カラムアド
レスバスＹＢＵＳを複数のメモリバンク１，０間で共有
させ、バンクセレクタＢＳ１〜ＢＳ８によって、カラム
アドレスを選択的にカラムデコーダ１０１〜１０８に取
込むようにし、入力アドレスと冗長救済アドレスとの比
較動作に要する時間を利用して、カラムアドレスを全て
のカラムデコーダの近傍にまで伝達することが可能とな
るので、例えば図２に示されるように外部からのクロッ
クＣＬＫ、カラムアドレスストローブ信号ＣＡＳ＊等に
同期動作される場合において、上記冗長比較回路１１８
でのアドレス比較結果が出力される頃には、上記カラム
アドレスのプリデコード信号をバンクセレクタＢＳ１〜
ＢＳ８（遠端側）にまで伝達させることができる。その
ため、上記冗長比較回路１１８でのアドレス比較結果が
出力された後に速やかに正規のカラムアドレス、又は冗
長救済アドレスをカラムデコーダ１０１１０８へ選択的
に伝達することができる。それにより、各メモリマット
間で、データ線選択信号１２１の遅延量（発生タイミン
グ）のばらつきを大幅に低減することができるので、メ
インアンプ起動信号１２０の遅延量設定おいて動作タイ
ミングマージンを小さくすることができる。そのように
タイミングマージンを小さくできるので、カラムアドレ
シングの高速化が可能とされ、それによって半導体記憶
装置の高速動作を図ることができる。

【００４９】上記実施例によれば以下の作用効果が得ら
れる。

【００５０】（１）カラムアドレスバスＹＢＵＳを複数
のメモリバンク１，０間で共有させることことにより、
図５に示される構成のようにメモリバンク毎にカラムア
ドレスバスを設けるのに比べて、カラムアドレスバスの
占有面積を低減することができるので、メモリバンク１
とメモリバンク０との間隔を小さくでき、その分、半導
体チップ面積の低減化を図ることができる。

【００５１】（２）また、カラムアドレスをカラムデコ
ーダ５０１〜５０８に選択的に取込むための選択手段と
しての機能や、メインアンプ起動信号１２０の生成論
理，ライトアンプ起動信号の生成論理を備えたバンクセ
レクタＢＳ１〜ＢＳ８を、それぞれカラムデコーダ１０
１〜１０８毎に、且つ、対応するカラムデコーダの近傍
に配置することにより、カラムアドレスバスＹＢＵＳ
と、カラムデコーダ１０１〜１０８との間の配線の適正
化を図ることができる。換言すれば、無駄な配線の引き
回しを避けることができる。

【００５２】（３）冗長救済手段としての複数のナンド
回路３０６やカラム冗長系ゲート回路３３０が、対応す
るカラムデコーダ１０１〜１０８の近傍に配置されるこ
とにより、入力アドレスと冗長救済アドレスとの比較動
作に要する時間を利用して、カラムアドレスを全てのカ
ラムデコーダの近傍にまで伝達することが可能となる。
つまり、図５に示される構成では、アドレスバッファ５
１５からのアドレス出力と冗長救済アドレスとが冗長比
較回路５１８で比較され、その判定結果に基づいてカラ
ムアドレスプリデコーダ５１７からプリデコード信号が
出力されるようになっているが、本実施例では、冗長比
較回路１１８において、入力アドレスと冗長救済アドレ
スとの比較が行われている期間に、カラムアドレスプリ
デコーダ１１７からカラムアドレスバスＹＢＵＳにプリ
デコード信号を送出することにより、例えば、上記冗長
比較回路１１８でのアドレス比較結果が出力される頃に
は、上記カラムアドレスのプリデコード信号をバンクセ
レクタＢＳ１〜ＢＳ８にまで伝達させることができる。
そのため、本実施例では、各メモリマット間で、データ
線選択信号１２１の遅延量（発生タイミング）のばらつ
きを大幅に低減することができ、それにより、メインア
ンプＭＡの起動信号の遅延量設定において動作タイミン
グマージンを小さくすることができるので、カラムアド
レシングの高速化、ひいては半導体記憶装置の高速動作
を図ることができる。また、図５に示されるように、カ
ラム系制御回路５１６において、メインアンプやライト
アンプの制御信号を生成する場合には、当該信号の生成
手段であるカラム系制御回路５１６から各メインアンプ
及び各ライトアンプまでの距離が異ってしまうために、
そこでの信号遅延のばらつきがどうしても大きくなって
しまうが、上記実施例のように、メインアンプ起動信号
１２０やライトアンプ起動信号１２２を生成するための
論理を、バンクセレクタＢＳ１〜ＢＳ８内に形成するこ
とにより、つまり、起動信号１２０やライトアンプ起動
信号１２２の生成論理を、対応するカラムデータ毎に、
それの近傍に分散配置することにより、当該生成論理か
ら、対応するメインアンプやライトアンプまでの距離を
短く、しかも互いにほぼ等しくすることができるので、
図５に示される場合に比して信号遅延量及びそれのばら
つきを減少することができる。このことは、動作の高速
化を図る上で非常に有効とされる。

【００５３】（４）カラムデコーダのデコード対象アド
レスを冗長救済アドレスに置き代えるための冗長救済手
段として、インバータ３１０，３１５の論理出力によっ
て、活性、非活性状態が制御される複数の３入力ナンド
回路３０６や、カラム冗長系ゲート回路３３０が、複数
のバンクセレクタＢＳ１〜ＢＳ８内にそれぞれ設けられ
ることにより、論理回路の構成上の無駄を抑えることが
できる。

【００５４】図７には、本発明にかかる半導体記憶装置
を含むコンピュータシステムが示される。

【００５５】このシステムは、システムバス７００を介
して、ＣＰＵ（中央処理装置）７０１、ＤＲＡＭ制御部
７０３、ＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）７０６、ＲＯＭ（リード・オンリ・メモリ）
７０５、周辺装置制御部７０７、表示系７１０などが、
互いに信号のやり取り可能に結合されることによって、
予め定められたプログラムに従って所定のデータ処理を
行うコンピュータシステムとして構成される。

【００５６】上記ＣＰＵ７０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。

【００５７】内部記憶装置として、上記ＤＲＡＭ制御部
７０３によって制御されるＤＲＡＭ７０２や、ＳＲＡＭ
７０６、このＳＲＡＭ７０６のバックアップを制御する
ためのバックアップ制御部７０４、ＲＯＭ７０５が設け
られる。ＲＡＭ７０２やＳＲＡＭ７０６は、ＣＰＵ７０
１での計算や制御に必要なプログラムやデータが格納さ
れる。ＲＯＭ７０５には、読出し専用であるため、通常
は変更を要しないプログラムが可能される。

【００５８】上記周辺装置制御部７０７は、特に制限さ
れないが、磁気記憶装置を一例とする外部記憶装置７０
８や、キーボード（ＫＢ）７０９を一例とする入力装置
などの周辺装置のインタフェースとして機能する。

【００５９】上記表示系７１０は、ＶＲＡＭ（ビデオ・
ランダム・アクセス・メモリ）７１０Ａ、及びそれの制
御回路を含み、システムバス７００を介して転送された
表示用データは、ＣＲＴディスプレイ装置７１２に同期
して当該ディスプレイ装置７１２に出力される。また、
電源供給部７１１が設けられ、ここで生成された各種電
圧が、本システムの各部に供給されるようになってい
る。

【００６０】このようなコンピュータシステムにおい
て、上記ＤＲＡＭ７０２や、ＶＲＡＭ７１０Ａとして、
上記実施例にかかるシンクロナスＤＲＡＭを適用するこ
とができる。その場合において、上記ＤＲＡＭ７０２
や、ＶＲＡＭ７１０Ａの動作の高速化は、システム全体
の高速化のために重要とされるから、そのような上記Ｄ
ＲＡＭ７０２や、ＶＲＡＭ７１０Ａに、上記実施例にか
かるシンクロナスＤＲＡＭを適用することは、高速シス
テムを構築する上で、極めて有効とされる。

【００６１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６２】例えば、上記実施例では、冗長比較回路１
１８でのアドレス比較結果に基づいてカラムデコーダ１
０１〜１０８のデコード対象アドレスを冗長救済アドレ
スに置き代えるための冗長救済手段として、複数の３入
力ナンド回路３０６を設け、しかもこの３入力ナンド回
路３０６を、対応するカラムデコーダ１０１〜１０８の
近傍に配置するようにしたが、カラムアドレスバスＹＢ
ＵＳを複数のメモリバンク間で共有することによって、
単に半導体チップ面積の低減を図る限りにおいて、上記
冗長救済手段の形成や、それの配置箇所は限定されな
い。また、ＣＭＯＳトランスファゲート３０４，３０
８，３１３，３１７に代えて、クロックドインバータ、
さらにはアンド回路やナンド回路などの適宜のゲート回
路を適用することができる。そして、上記実施例では二
つのメモリバンクを有するものについて説明したが、さ
らに多くのメモリバンクを備えた場合においても、それ
ら間でカラムアドレスバスを共有することによって、上
記実施例の場合と同様の作用効果を得ることができる。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、通常のＤＲＡＭ
やスタティック形ＲＡＭなどの各種半導体記憶装置、さ
らにはそのような半導体記憶装置を含むマイクロコンピ
ュータなどの各種データ処理装置に広く適用することが
できる。

【００６４】本発明は、少なくとも複数のメモリバンク
を有することを条件に適用することができる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６６】すなわち、カラムアドレスバスを複数のメ
モリバンク間で共有させることことにより、メモリバン
ク毎にカラムアドレスバスを設けるのに比べて、カラム
アドレスバスの占有面積を低減することができるので、
半導体記憶装置のチップ面積の低減化を図ることができ
る。

【００６７】また、選択手段を、対応カラムデコーダ毎
に、それの近傍に配置することにより、カラムアドレス
バスと、上記カラムデコーダとの間の配線の適正化を図
ることができる。

【００６８】さらに、冗長救済手段を、対応するカラム
デコーダ毎に、それの近傍に配置することにより、入力
アドレスと冗長救済アドレスとの比較動作に要する時間
を利用して、カラムアドレスを全てのカラムデコーダの
近傍にまで伝達することが可能となるので、カラムアド
レシングの高速化、ひいては半導体記憶装置の高速動作
を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるシンクロナスＤＲＡ
Ｍの主要部構成ブロック図である。

【図２】上記シンクロナスＤＲＡＭの動作タイミング図
である。

【図３】上記シンクロナスＤＲＡＭに含まれるバンクセ
レクタの回路図である。

【図４】上記シンクロナスＤＲＡＭの全体的な構成ブロ
ック図である。

【図５】上記シンクロナスＤＲＡＭの比較対象とされる
シンクロナスＤＲＡＭの主要部構成ブロック図である。

【図６】図５に示されるシンクロナスＤＲＡＭの動作タ
イミング図である。

【図７】本発明に係るシンクロナスＤＲＡＭを含むコン
ピュータシステムの構成例ブロック図である。

【符号の説明】

１０１〜１０８ カラムデコーダ １１５ カラムアドレスバッファ １１６ カラム系制御回路 １１７ カラムアドレスプリデコーダ １１８ 冗長比較回路 １２０（１２０Ａ，１２０Ｂ） カラム系起動信号 １２５ 冗長救済信号 １３１〜１３８ メモリマット ３０１ 上位ゲート回路 ３０２ 下位ゲート回路 ３０６ ナンド回路 ３３０ カラム冗長系ゲート回路 ３３１ 制御論理回路 ＢＳ１〜ＢＳ８ バンクセレクタ Ｂａｎｋ１ バンク Ｂａｎｋ２ バンク ＭＡ メインアンプ ＹＢＵＳ カラムアドレスバス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−37889（ＪＰ，Ａ) 特開 平４−136783（ＪＰ，Ａ) 特開 平４−370595（ＪＰ，Ａ) 特開 平５−282894（ＪＰ，Ａ) 特開 平６−325575（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 - 11/4099 G11C 29/00

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 外部端子から入力されるカラムアドレス
   信号をデコードして、プリデコード信号を出力するため
   のカラムアドレスプリデコーダと、 複数の第１ビット線に接続された複数の第１メモリセル
   を含む第１メモリマットと、前記プリデコード信号に基
   づいて前記複数の第１ビット線に対する選択信号を生成
   するための第１カラムデコーダとを含む第１メモリバン
   クと、 複数の第２ビット線に接続された複数の第２メモリセル
   を含む第２メモリマットと、前記プリデコード信号に基
   づいて前記複数の第２ビット線に対する選択信号を生成
   するための第２カラムデコーダとを含む第２メモリバン
   クと、 前記第１メモリバンク及び前記第２メモリバンクで共有
   され、 前記プリデコード信号を伝達するためのカラムア
   ドレスバスと、前記カラムアドレスバスから前記第１カラムデコーダへ
   の前記プリデコード信号の供給を制御する第１バンクセ
   レクト手段と、 前記カラムアドレスバスから前記第２カラムデコーダへ
   の前記プリデコード信号の供給を制御する第２バンクセ
   レクト手段と、を有する ことを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記外部端子から入力される前記カラム
   アドレス信号を取り込んで前記カラムアドレスプリデコ
   ーダに供給するためのカラムアドレスバッファを含み、 前記カラムアドレスバッファから前記カラムアドレスプ
   リデコーダに至る信号配線の長さは、前記カラムアドレ
   スプリデコーダから前記第１バンクセレクト手段及び前
   記第２バンクセレクト手段に至るカラムアドレスパスの
   長さよりも短くされて成る 請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記第１バンクセレクト手段及び前記第
   ２バンクセレクト手段は、前記カラムアドレスバスを介
   して伝達された前記プリデコード信号を選択的に前記第
   １カラムデコーダ又は前記第２カラムデコーダに供給す
   る請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 前記複数の第１ビット線に関する不良が
   含まれる場合に、冗長回路に置き換える冗長救済信号を
   出力するための冗長比較回路を含み、 前記第１バンクセレクト手段は、前記冗長救済信号を受
   けて前記プリデコード信号の前記第１カラムデコーダへ
   の供給を制御する請求項１乃至３の何れか１項記載の半
   導体記憶装置。
5. 【請求項５】 前記複数の第１メモリセルから読み出さ
   れた情報を増幅するための第１メインアンプと、前記複
   数の第１メモリセルに情報を書き込むために外部端子か
   ら入力された情報を増幅するための第１ライトアンプと
   が前記第１メモリバンクに対応して配置され、 前記第１バンクセレクト手段は、前記第１メインアン及
   び前記第１ライトアンプの動作を制御するための制御信
   号を出力する請求項１乃至４の何れか１項記載の半導体
   記憶装置。
6. 【請求項６】 前記第１メモリバンクは、複数の第３ビ
   ット線に接続された複数の第３メモリセルを含む第３メ
   モリマットと、前記プリデコード信号に基づいて前記複
   数の第３ビット線に対する選択信号を生成するための第
   ３カラムデコーダと、を含み、 前記第１バンクセレクト手段は、前記第１メモリマット
   に対応して設けられた第１バンクセレクタと、前記第３
   メモリマットに対応して設けられた第２バンクセレクタ
   とを含み、 前記第１バンクセレクタ及び前記第２バンクセレクタ
   は、ロウアドレス信号に基づいて生成されたメモリマッ
   ト活性化信号を受けて、選択的に前記第１カラムデコー
   ダ又は前記第３カラムデコーダに前記プリデコード信号
   を供給する請求項１乃至５の何れか１項記載の半導体記
   憶装置。
7. 【請求項７】 外部から供給されたクロック信号に同期
   動作されるブロックを含んでシンクロナスＤＲＡＭとし
   て構成された請求項１乃至６の何れか１項記載の半導体
   記憶装置。