KR0186094B1 - 메모리 소자내의 메인앰프의 배치구조 - Google Patents

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Abstract

본 발명은 소자내의 메인앰프의 배치구조에 관한 것으로, 메인앰프들이 서로 다른 메모리 셀 어레이의 사이에 배치됨으로써, 선택된 컬럼 스위치로 부터 메인앰프까지의 데이터 라인이 짧아져서 상기 메인앰프들의 전력소모가 감소되도록 하는 것을 특징으로 한다.

Description

메모리 소자내의 메인앰프의 배치구조
제1도는 종래의 메모리 소자의 블록도.
제2도는 본 발명이 적용된 메모리 소자의 블록도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제어 및 어드레스 버퍼 90 : 로우 데코더
91 : 제1컬럼 디코더 92 : 제2컬럼 디코더
93 : 제1메모리 셀 어레이 94 : 제2메모리 셀 어레이
MO∼Mn : 메인앰프 SACSO∼SACS2n+1 : 센스앰프 및 컬림 스위치
본 발명은 메모리 소자내에 있는 메인앰프(main amplifier)의 배치구조에 관한 것으로, 특히 메인앰프들이 서로 다른 메모리 셀 어레이의 사이에 배치되어, 상기 메인앰프들의 전력 소모가 감소되도록 하는 데 적합한 메모리 소자내의 메인앰프 배치구조에 관한 것이다.
종래의 메모리 소자는 제1도에 도시된 바와 같이, 로우(row) 및 컬럼(column) 어드레스 스트로브(strobe) 신호,와 라이트(write) 인에이블신호 ()와 출력 인에이블와 어드레스 신호(ADS)가 메모리 소자의 외부로 부터 각각 입력되면, 로우 및 컬럼 어드레스 신호(RADS),(CADS)와 로우 디코더 인에이블 신호(REN)와, 제1부터 제4까지의 메인앰프 인에이블 신호(MENO∼MEN3)를 출력하는 제어 및 어드레스 버퍼부(10)와, 그 제어 및 어드레스 버퍼부(10)로 부터 출력되는 로우 디코더 인에이블 신호(REN) 및 로우 어드레스 신호(RADS)에 따라 워드 라인 선택 신호(WLO∼WLn)를 각각 출력하는 제1 및 제2로우 디코더(20),(30)와, 상기 제어 및 어드레스 신호(CADS)에 따라 비트 라인 선택 신호(BLO∼BLm)를 출력하는 컬럼 디코더(40)와, 그 컬럼 디코더(40)로 부터 출력되는 비트 라인 선택 신호(BLO∼BLm)와 상기 제1 및 제2로우 디코더(20),(30)로 부터 각각 출력되는 워드 라인 선택 신호(WLO∼WLn)에 따라 저장된 데이터를 출력하는 제1 및 제2메모리 셀 어레이(50),(60)와, 그 제1 및 제2메모리 셀 어레이(50),(60)로 부터 출력되는 데이터를 증폭하는 제1 및 제2센스앰프(51),(61)와, 그 제1 및 제2센스앰프(51),(61)에 의해 증폭된 데이타(CDO∼CD3),의 출력을 스위칭하는 제1 및 제2컬럼 스위치(52),(62)와, 그 제1 및 제2컬럼 스위치(52),(62)를 거쳐 출력되는 데이타(CDO∼CD3),를 각각 증폭하는 제1부터 제4까지의 메인앰프(71∼74)와, 그 메인앰프(71∼74)에 의해 증폭된 데이터를 버퍼링하여 그 버퍼링된 데이터(Dout)를 상기 메모리 소자의 외부로 출력하는 입출력 버퍼(80)로 구성된다.
여기서, 상기 제1 및 제2메모리 셀 어레이(50),(60)는 복수개의 셀들로 구성되고, 상기 메모리 소자의 구성은 4개의 메인앰프가 배치되는 경우에 대해서 일예로써 설명되었다.
이와 같이 구성되는 종래의 메모리 소자의 작용을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 메모리 소자의 리드(read) 동작시, 출력 인에이블가 액티브된다. 이어서, 로우 어드레스 스트로브 신호및 컬럼 어드레스 스트로브 신호가 각각 액티브됨에 따라, 로우 어드레스(RADS) 및 컬럼 어드레스(CADS)가 제어 및 어드레스 버퍼부(11)에 의해 각각 래치된다. 이에 따라, 제1로우 디코더(20) 및 제2로우 디코더(30)는 상기 제어 및 어드레스 버퍼부(10)로 부터 출력되는 로우 디코더 인에이블 신호(REN)에 의해 인에이블되어, 상기 제어 및 어드레스 버퍼부(10)에 의해 래치된 로우 어드레스(RADS)를 각각 디코딩하고, 워드 라인 선택 신호(WLO∼WLn)를 제1 및 제2메모리 셀 어레이(50),(60)로 각각 출력한다. 또한, 컬럼 디코더(40)는 컬럼 디코더 인에이블 신호(CEN)에 의해 인에이블되어, 상기 제어 및 어드레스 버퍼부(10)에 의해 래치된 컬럼 어드레스(CADS)를 디코딩하고, 비트 라인 선택 신소(BLO∼WLn)를 제1 및 제2 메모리 셀 어레이(50),(60)로 출력한다.
따라서, 상기 제1 및 제2 메모리 셀 어레이(50),(60)는 상기 워드라인 선택신호(WLO∼WLn)와 상기 비트 라인 선택 신호(BLO∼BLm)에 의해 지정된 셀에 저장된 데이터를 제1 및 제2센스앰프(51),(61)로 각각 출력하고, 그 제1 및 제2센스앰프(51),(61)는 입력된 데이터를 증폭하여, 그 증폭된 데이터를 제1 및 제2컬럼 스위치(52),(62)로 출력하며, 그 제1 및 제2컬럼 스위치(52),(62)는 상기 비트 라인 선택 데이타(CDO∼CD3),를 제1부터 제4까지의 메인앰프(71∼74)로 각각 출력한다.
이때, 상기 제1부터 제4까지의 메인앰프(71∼74) 중에서, 상기 메인앰프 인에이블 신호(MENO∼MEN3)에 의해 하나의 메인앰프가 인에이블되어, 입력된 데이터가 증폭되고, 그 증폭된 데이터가 입출력 데이터 라인(CDS),()을 거쳐 입출력 버퍼(80)로 출력된다. 이어서, 그 입출력 버퍼(80)는 입력된 데이터를 버퍼링하여, 그 버퍼링된 데이터(Dout)가 상기 메모리 소자의 외부로 출력된다.
한편, 메모리 소자의 라이트(write) 동작시, 라이트 인에이블신호()가 엑티브되고, 상기 메모리 소자의 외부로 부터 데이터(Din)가 상기 입출력 버퍼(80)로 입력된다. 이후, 입력된 데이터(Din)가 상기 제1 및 제2메모리 셀 어레이(50),(60)에 저장되는 과정은 리드 동작과 반대의 과정이므로, 그 이외의 동작에 관한 설명은 생략한다.
그러나, 이상에서 설명된 바와 같은 종래의 메모리 소자에 있어서, 컬럼 디코더에 의해 선택되는 비트 라인이 바뀌어지면, 그 바뀌어진 비트 라인에 해당하는 데이터 라인의 길이에 따라, 데이터가 각각의 메인앰프에 전달되는 시간이 달라지게 된다. 그래서, 그 메인앰프가 불필요하게 오랫동안 인에이블된 상태에 있게 되어, 전력 소모가 증가되는 단점이 있었다.
따라서, 본 발명의 목적은 메인앰프들이 서로 다른 메모리 셀 어레이의 사이에 배치되어, 메인앰프의 전력 소모가 감소되도록 하는 데 적합한 메모리 소자내의 메인앰프 배치구조를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에서는 복수개의 센스앰프 및 컬럼 스위치들을 각가 포함하는 제1 및 제2메모리 셀 어레이가 기준이될 때, 상기 제1 및 제2메모리 셀 어레이와 각기 연결된 제1 및 제2컬럼 디코더는 상기 제1 및 제2메모리 셀 어레이의 외부에 배치되고, 상기 센스앰프 및 컬럼 스위치들로 부터 출력되는 데이터를 증폭하는 메인앰프들은 상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이의 사이에 배치되어 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예를 제2도를 참조하여 설명하면 다음과 같다.
본 발명에 의한 메인앰프의 배치구조를 갖는 메모리 소자는 제2도에 도시된 바와 같이, 로우 및 컬럼 어드레스 스트로브 신호,와 라이트 인에이블 신호()와 출력 인에이블 신호와 어드레스 신호(ADS)가 메모리 소자의 외부로 부터 각각 입력되고, 로우 및 컬럼 어드레스 신호(RADS),(CADS)와 로우 및 컬럼 디코더 인에이블 신호(REN),(CEN)와 왼쪽 및 오른쪽 센스 신호(LS),(RS)와 단락 신호(SS)를 출력하는 제어 및 어드레스 버퍼부(11)와, 그 제어 및 어드레스 버퍼부(11)로 부터 출력되는 로우 디코더 인에이블 신호(REN) 및 로우 어드레스 신호(RADS)에 따라 워드 라인 선택 신호(WLO∼WLn)와 메인앰프 선택 신호(SO∼Sn)를 각각 출력하는 로우 디코더(90)와, 상기 제어 및 어드레스 버퍼부(11)로 부터 출력되는 컬럼 디코더 인에이블 신호(CEN)및 컬럼 어드레스 신호(CADS)에 따라 비트 라인 선택 신호(BLO∼BLm)를 각각 출력하는 제1 및 제2컬럼 디코더(91),(92)와, 그 제1 및 제2컬럼 디코더(91),(92)로 부터 출력되는 비트 라인 선택 신호(BLO∼BLn)와 상기 로우 디코더(90)로 출력되는 워드 라인 선택 신호(WLO∼WLn)에 따라 저장된 데이터를 출력하는 제1 및 제2 메모리 셀 어레이(93),(94)와, 그 제1 및 제2메모리 셀 어레이(93),(94)로 부터 출력되는 데이터를 증폭하고, 그 증폭된 데이터의 출력을 스위칭하는 제1부터 제2n+1까지의 센스앰프 및 컬럼 스위치(SACSO∼SACSn), (SACSn+1∼SACS2n+1)와, 상기 제어 및 어드레스 버퍼부(11)로부터 출력되는 왼쪽 및 오른쪽 센스 신호(LS),(RS)와 단락 신호(SS)에 따라 상기 센스앰프 컬럼 스위치(SASCO∼SASC2n+1)들로 부터 출력되는 데이터(CDO∼CD2n+1),를 증폭하는 제1부터 제n까지의 메인앰프(MO∼Mn)와, 그 메인앰프(MO∼Mn)들로 부터 출력되는 데이터(SIO),를 버퍼링하여 그 버퍼링된 데이터(Dout)를 상기 메모리 소자의 외부로 출력되는 입출력 버퍼(80)로 구성된다.
여기서, 상기 제1부터 제2n+1까지의 센스앰프 및 컬럼 스위치(SACSO∼SACS2n+1)는 센스 앰프들(미도시)과 컬럼 스위치들(미도시)로 구성된다.
이와 같이 구성되는 메모리 소자의 작용을 종래의 작용과 차이점을 위주로 설명하면 다음과 같다.
제2도에 도시된 바와 같이, 로우 디코더(90)로 부터 출력되는 메인앰프 선택 신호(SO∼Sn)에 의해 제1부터 제n까지의 메인앰프(MO∼Mn)들 중에서 하나의 메인앰프가 선택되고, 워드 라인 선택 신호(WLO∼WLn)와, 제1 및 제2컬럼 에 의해, 제1 및 제2메모리 셀 어레이(93),(94)의 특정 셀이 지정되어, 그 지정된 셀에 저장된 데이터가 제1부터 제2n+1까지의 센스앰프 및 컬럼 스위치(SACSO∼SACS2n+1)들을 거쳐, 상기 메인앰프 선택 신호(SO∼Sn)에 의해 선택된 메인앰프에 입력된다. 이어서, 그 선택된 메인앰프에 입력되는 데이터가 제1메모리 셀 어레이(93)로 부터 출력된 것이면, 그 입력되는 데이터는 왼쪽 센스 신호(LS)에 의해 감지되어 증폭되고, 제2메모리의 셀 어레이(94)로 부터 출력된 것이면, 오른쪽 센스 신호(RS)에 의해 감지되어 증폭된다. 그리고, 그 선택된 메인앰프외의 다른 메인앰프들에 입력되는 데이터(DCO∼CD2n+1)와, 그 반전된 데이타는 단락 신호(SS)에 의해 서로 동일하게 된다.
따라서, 상기 선택된 메인앰프에 의해 증폭된 데이터(SIO),가 입출력 버퍼(80)에 입력되고, 그 입력된 데이터가 버퍼링되어 데이터(Dout)가 메모리 소자의 외부로 출력된다.
이상에서 설명된 바와 같이, 본 발명에서는 메모리 소자내의 메인앰프들이 메모리 셀 어레이들의 사이에 배치됨으로써, 컬럼 스위치의 수가 종래와 동일할 때, 선택된 컬럼 스위치로 부터 메인앰프까지의 데이터 라인이 짧아져서 가장 짧은 데이터 라인과 가장 긴 데이터 라인의 길이의 차이가 감소하여, 메인앰프가 동작하는 시간이 감소하게 되고, 메인앰프의 전력 소모가 감소되는 효과가 있다.

Claims (2)

  1. (정정) 복수개의 센스앰프 및 컬럼 스위치들은 각각 포함하는 제1 및 제2메모리 셀 어레이가 기준이될 때, 상기 제1 및 제2메모리 셀 어레이와 각기 연결된 제1 및 제2컬럼 디코더는 상기 제1 및 제2메모리 셀 어레이의 외부에 배치되고, 상기 센스앰프 및 컬럼 스위치들로 부터 출력되는 데이터를 증폭하는 메인앰프들은 상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이의 사이에 배치되어 구성된 것을 특징으로 하는 메모리 소자내의 메인앰프의 배치구조.
  2. (정정) 제1항에 있어서, 상기 메인앰프들은 상기 제1 및 제2메모리 셀 어레이의 외부에 배치된 로우 디코더에 의해 각각 선택되고, 제어 및 어드레스 버퍼부로 부터 인가된 왼쪽 및 오른쪽 센스신호와 단락신호에 따라 상기 제1 및 제2메모리 셀 어레이로 부터 출력된 데이터를 센싱함과 아울러 증폭하게 구성된 것을 특징으로 하는 메모리 소자내의 메인앰프의 배치구조.
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