JP3291206B2 - 半導体記憶装置 - Google Patents
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- 238000000034 method Methods 0.000 claims description 7
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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Landscapes
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- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は一般にＤＲＡＭ（Dy
namic Random Access Memory）に関し、詳しくはＤＲＡ
Ｍのメモリコアのレイアウトに関する。
namic Random Access Memory）に関し、詳しくはＤＲＡ
Ｍのメモリコアのレイアウトに関する。
【０００２】
【従来の技術】図１１に、メモリコア周辺の構造を説明
するための従来のＤＲＡＭの構成図を示す。図１１のＤ
ＲＡＭは、メモリブロック３００、ローデコーダ（行デ
コーダ）３０１、コラムデコーダ（列デコーダ）３０
２、センスアンプ３０３、入出力ラッチ３０４、データ
バス３０５、センスアンプ領域３０６、ローカルワード
ドライバ領域３０７、セルブロック３０８、グローバル
データバス３１０、データバススイッチ３１１、ローカ
ルデータバス３１２、コラム選択線３１３、グローバル
ワード線３１４、入出力線３２０を含む。図１１のＤＲ
ＡＭは簡略化して示されたものであり、主に、読み出し
及び書き込みデータ伝送のためのデータ信号線の配置
と、メモリブロック３００内でのアドレス指定を行うア
ドレス信号線の配置を説明するためのものである。
するための従来のＤＲＡＭの構成図を示す。図１１のＤ
ＲＡＭは、メモリブロック３００、ローデコーダ（行デ
コーダ）３０１、コラムデコーダ（列デコーダ）３０
２、センスアンプ３０３、入出力ラッチ３０４、データ
バス３０５、センスアンプ領域３０６、ローカルワード
ドライバ領域３０７、セルブロック３０８、グローバル
データバス３１０、データバススイッチ３１１、ローカ
ルデータバス３１２、コラム選択線３１３、グローバル
ワード線３１４、入出力線３２０を含む。図１１のＤＲ
ＡＭは簡略化して示されたものであり、主に、読み出し
及び書き込みデータ伝送のためのデータ信号線の配置
と、メモリブロック３００内でのアドレス指定を行うア
ドレス信号線の配置を説明するためのものである。
【０００３】一つのメモリチップ内には図１１のメモリ
ブロック３００が複数個用意されている。そのメモリチ
ップに対してあるアドレスが指定されると、複数のメモ
リブロック３００のうちで一つのメモリブロックのみが
選択活性化され、更に選択されたメモリブロック３００
内の指定されたアドレスに対してアクセスが行われる。
メモリブロック３００には、縦横に配置された複数のセ
ルブロック（セルマトリックス）３０８が設けられてい
る。一つのセルブロック３０８は、縦横に配置された複
数のメモリセル（図示せず）を含み、各メモリセルが１
ビットのデータを保持する。メモリブロック３００内で
特定のアドレスのメモリセルをアクセスするために、ロ
ーデコーダ３０１及びコラムデコーダ３０２が用いられ
る。
ブロック３００が複数個用意されている。そのメモリチ
ップに対してあるアドレスが指定されると、複数のメモ
リブロック３００のうちで一つのメモリブロックのみが
選択活性化され、更に選択されたメモリブロック３００
内の指定されたアドレスに対してアクセスが行われる。
メモリブロック３００には、縦横に配置された複数のセ
ルブロック（セルマトリックス）３０８が設けられてい
る。一つのセルブロック３０８は、縦横に配置された複
数のメモリセル（図示せず）を含み、各メモリセルが１
ビットのデータを保持する。メモリブロック３００内で
特定のアドレスのメモリセルをアクセスするために、ロ
ーデコーダ３０１及びコラムデコーダ３０２が用いられ
る。
【０００４】ローデコーダ３０１は、メモリブロック３
００内の図面縦方向の位置選択を行う。まず複数のグロ
ーバルワード線３１４の内の一つを選択して（図には選
択されたグローバルワード線のみ示す）、縦横に配列さ
れたセルブロック３０８のうちの一行を選択する。この
選択されたグローバルワード線３１４は、複数ビットの
ワードアドレス信号を供給する。各列に於て、セルブロ
ック３０８間にはローカルワードドライバ領域３０７が
設けられ、この領域にはローカルワードドライバの列
（図示せず）が配置される。グローバルワード線３１４
のワードアドレス信号によって、一列のローカルワード
ドライバのうちから一つのローカルワードドライバを選
択し、そこに接続された一本のワード線を活性化する。
これによって、行に関してメモリセルの選択がなされ
る。
００内の図面縦方向の位置選択を行う。まず複数のグロ
ーバルワード線３１４の内の一つを選択して（図には選
択されたグローバルワード線のみ示す）、縦横に配列さ
れたセルブロック３０８のうちの一行を選択する。この
選択されたグローバルワード線３１４は、複数ビットの
ワードアドレス信号を供給する。各列に於て、セルブロ
ック３０８間にはローカルワードドライバ領域３０７が
設けられ、この領域にはローカルワードドライバの列
（図示せず）が配置される。グローバルワード線３１４
のワードアドレス信号によって、一列のローカルワード
ドライバのうちから一つのローカルワードドライバを選
択し、そこに接続された一本のワード線を活性化する。
これによって、行に関してメモリセルの選択がなされ
る。
【０００５】行に関してメモリセルの選択がなされる
と、選択されたメモリセルからデータが読み出される
（或いは書き込まれる）。データ読み出しを例にとって
説明すると、まず選択されたメモリセルのデータが、コ
ラム選択線３１３と平行に配置されたビット線（図示せ
ず）を介して、センスアンプ領域３０６に設けられたセ
ンスアンプ列（図示せず）に読み込まれる。このセンス
アンプ領域３０６は、メモリブロック３００内に縦横に
配置されたセルブロック３０８の各列に対して、各セル
ブロック３０８の間に設けられている。
と、選択されたメモリセルからデータが読み出される
（或いは書き込まれる）。データ読み出しを例にとって
説明すると、まず選択されたメモリセルのデータが、コ
ラム選択線３１３と平行に配置されたビット線（図示せ
ず）を介して、センスアンプ領域３０６に設けられたセ
ンスアンプ列（図示せず）に読み込まれる。このセンス
アンプ領域３０６は、メモリブロック３００内に縦横に
配置されたセルブロック３０８の各列に対して、各セル
ブロック３０８の間に設けられている。
【０００６】コラムデコーダ３０２は、メモリブロック
３００内の図面横方向の位置選択を行う。即ち、コラム
デコーダ３０２は、縦方向に延びる複数のコラム選択線
３１３のうちの一本を選択して、これを活性化すること
により列に関してメモリセルの選択を行う。実際には、
コラム選択線３１３はセンスアンプ領域のセンスアンプ
列に接続されており、活性化されたコラム選択線３１３
に対応するセンスアンプから、データがローカルデータ
バス３１２に読み出される。
３００内の図面横方向の位置選択を行う。即ち、コラム
デコーダ３０２は、縦方向に延びる複数のコラム選択線
３１３のうちの一本を選択して、これを活性化すること
により列に関してメモリセルの選択を行う。実際には、
コラム選択線３１３はセンスアンプ領域のセンスアンプ
列に接続されており、活性化されたコラム選択線３１３
に対応するセンスアンプから、データがローカルデータ
バス３１２に読み出される。
【０００７】ローカルデータバス３１２に読み出された
データは、セルブロック列間に設けられるデータバスス
イッチ３１１を介してグローバルデータバス３１０に伝
送される。グローバルデータバス３１０のデータは、セ
ンスアンプ３０３に読み込まれる。ここでデータバスス
イッチ３１１は、選択されていないローカルデータバス
３１２（ローカルデータバス３１２は、セルブロック３
０８内のメモリマトリックスの各行に対して設けられて
いる）の配線負荷を、グローバルデータバス３１０から
切り離すために用いられる。
データは、セルブロック列間に設けられるデータバスス
イッチ３１１を介してグローバルデータバス３１０に伝
送される。グローバルデータバス３１０のデータは、セ
ンスアンプ３０３に読み込まれる。ここでデータバスス
イッチ３１１は、選択されていないローカルデータバス
３１２（ローカルデータバス３１２は、セルブロック３
０８内のメモリマトリックスの各行に対して設けられて
いる）の配線負荷を、グローバルデータバス３１０から
切り離すために用いられる。
【０００８】図１１に於て、グローバルデータバス３１
０の各々は、例えば２ビットの情報を伝送する。この場
合４つのセンスアンプ３０３の各々が、一回のデータ読
み出しで、２ビットのデータを対応するセルブロック３
０８の列から受け取ることになる。即ち、メモリブロッ
ク３００からは、８ビットのデータが読み出されること
になる。この８ビットのデータが、メモリチップ内のデ
ータバス３０５に供給される。このデータバス３０５
は、メモリチップ内の複数のメモリブロック３００に共
通に配線されている。
０の各々は、例えば２ビットの情報を伝送する。この場
合４つのセンスアンプ３０３の各々が、一回のデータ読
み出しで、２ビットのデータを対応するセルブロック３
０８の列から受け取ることになる。即ち、メモリブロッ
ク３００からは、８ビットのデータが読み出されること
になる。この８ビットのデータが、メモリチップ内のデ
ータバス３０５に供給される。このデータバス３０５
は、メモリチップ内の複数のメモリブロック３００に共
通に配線されている。
【０００９】データバス３０５に供給されたデータは、
入出力ラッチ３０４に於てラッチされ、入出力線３２０
を介して外部に出力される。
入出力ラッチ３０４に於てラッチされ、入出力線３２０
を介して外部に出力される。
【００１０】
【発明が解決しようとする課題】ＤＲＡＭに於ては、そ
のデータ読み出し／書き込み能力を示す指標として、バ
ンド幅という概念がしばしば用いられる。バンド幅と
は、そのＤＲＡＭの動作周波数とメモリチップに対して
読み書きされるデータのビット数との積である。即ち、
動作周波数が高くデータビット数が多いほど、そのＤＲ
ＡＭのバンド幅は大きくなる。
のデータ読み出し／書き込み能力を示す指標として、バ
ンド幅という概念がしばしば用いられる。バンド幅と
は、そのＤＲＡＭの動作周波数とメモリチップに対して
読み書きされるデータのビット数との積である。即ち、
動作周波数が高くデータビット数が多いほど、そのＤＲ
ＡＭのバンド幅は大きくなる。
【００１１】動作周波数が一定という条件の下では、バ
ンド幅を大きくするするためにはデータビット数を多く
する必要がある。例えば、メモリチップ内の複数のメモ
リブロックのうちで、一つ以上のメモリブロックを選択
活性化してデータを読み出すようにすれば、データビッ
ト数を多くすることが出来る。図１１のように一つのメ
モリブロックから８ビットのデータが読み出し可能であ
るとすると、４つのメモリブロックを活性化すれば３２
ビットのデータが読み出し可能になる。しかしながら複
数のメモリブロックを選択活性化することは、消費電力
の増加につながるので好ましくない。従って、一つのメ
モリブロックでデータビット数を大きく出来ることが望
ましい。
ンド幅を大きくするするためにはデータビット数を多く
する必要がある。例えば、メモリチップ内の複数のメモ
リブロックのうちで、一つ以上のメモリブロックを選択
活性化してデータを読み出すようにすれば、データビッ
ト数を多くすることが出来る。図１１のように一つのメ
モリブロックから８ビットのデータが読み出し可能であ
るとすると、４つのメモリブロックを活性化すれば３２
ビットのデータが読み出し可能になる。しかしながら複
数のメモリブロックを選択活性化することは、消費電力
の増加につながるので好ましくない。従って、一つのメ
モリブロックでデータビット数を大きく出来ることが望
ましい。
【００１２】図１１のメモリブロックでデータビット数
を大きくしようとすると、グローバルデータバス３１０
に対して、バス自体の本数或いは各バスを構成する配線
の本数を増やす必要がある。しかしながら図１１のメモ
リブロックのレイアウトに於ては、グローバルデータバ
ス３１０がコラム選択線３１３に平行に延在するので、
グローバルデータバス３１０はローカルワードドライバ
領域３０７のスペース等に配置するしかない。即ちグロ
ーバルデータバス３１０は、コラム選択線３１３が占有
するスペース以外の余ったスペースを用いて配線するし
かない。この余ったスペースに配置できる信号線数には
限りがあり、信号線数を多くするためにはスペースを大
きくする必要があるが、これはチップ面積の増加につな
がり好ましくない。
を大きくしようとすると、グローバルデータバス３１０
に対して、バス自体の本数或いは各バスを構成する配線
の本数を増やす必要がある。しかしながら図１１のメモ
リブロックのレイアウトに於ては、グローバルデータバ
ス３１０がコラム選択線３１３に平行に延在するので、
グローバルデータバス３１０はローカルワードドライバ
領域３０７のスペース等に配置するしかない。即ちグロ
ーバルデータバス３１０は、コラム選択線３１３が占有
するスペース以外の余ったスペースを用いて配線するし
かない。この余ったスペースに配置できる信号線数には
限りがあり、信号線数を多くするためにはスペースを大
きくする必要があるが、これはチップ面積の増加につな
がり好ましくない。
【００１３】つまり、図１１のようなレイアウトでは、
バンド幅を大きくしようとするとチップ面積の増大を伴
うことになる。また逆に言えば、同一のバンド幅を保ち
ながらチップ面積を小さくすることは困難ということに
なる。またＤＲＡＭの消費電力削減ということを考える
と、メモリチップを分割するメモリブロック数を増やし
て、各メモリブロックの領域を小さくすることが好まし
い。各メモリブロックの領域を小さくすることが出来れ
ば、選択活性化される領域が小さくなり、消費電力削減
につながるからである。しかし上述のように、同一のバ
ンド幅を保ちながらメモリブロックのチップ面積を縮小
することは困難である。従って、同一のバンド幅を保っ
たままメモリチップを分割するメモリブロック数を増や
そうとすると、メモリチップ全体ではチップ面積が大き
くなってしまう。
バンド幅を大きくしようとするとチップ面積の増大を伴
うことになる。また逆に言えば、同一のバンド幅を保ち
ながらチップ面積を小さくすることは困難ということに
なる。またＤＲＡＭの消費電力削減ということを考える
と、メモリチップを分割するメモリブロック数を増やし
て、各メモリブロックの領域を小さくすることが好まし
い。各メモリブロックの領域を小さくすることが出来れ
ば、選択活性化される領域が小さくなり、消費電力削減
につながるからである。しかし上述のように、同一のバ
ンド幅を保ちながらメモリブロックのチップ面積を縮小
することは困難である。従って、同一のバンド幅を保っ
たままメモリチップを分割するメモリブロック数を増や
そうとすると、メモリチップ全体ではチップ面積が大き
くなってしまう。
【００１４】本発明は、チップ面積を増大することなく
バンド幅を増大することが可能なＤＲＡＭを提供するこ
とを目的とする。
バンド幅を増大することが可能なＤＲＡＭを提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】本発明に於ては、複数の
ビット線と、前記ビット線に接続される第１のセンスア
ンプと、前記第１のセンスアンプを介して前記ビット線
に接続され、該ビット線と平行に配置される第１のデー
タバスと、前記ビット線に直交して配置され、前記第１
のデータバス線と前記ビット線とを接続するための信号
を供給するコラム選択線と、前記ビット線と平行に配置
され、前記コラム選択線と接続部を介して接続されるグ
ローバルコラム選択線とを有することを特徴とする。
ビット線と、前記ビット線に接続される第１のセンスア
ンプと、前記第１のセンスアンプを介して前記ビット線
に接続され、該ビット線と平行に配置される第１のデー
タバスと、前記ビット線に直交して配置され、前記第１
のデータバス線と前記ビット線とを接続するための信号
を供給するコラム選択線と、前記ビット線と平行に配置
され、前記コラム選択線と接続部を介して接続されるグ
ローバルコラム選択線とを有することを特徴とする。
【００１６】上記発明に於ては、信号伝送用の第１のデ
ータバスがビット線に平行に配置され、コラムアドレス
選択用のコラム選択線がビット線に垂直に配置される。
このような構成とすることによって、従来のＤＲＡＭの
構成に於てコラム選択線が占有していたスペースを、信
号伝送用の第１のデータバスの配線に用いることが出来
る。従って、数多くの配線を信号伝送用として設けるこ
とが出来る。
ータバスがビット線に平行に配置され、コラムアドレス
選択用のコラム選択線がビット線に垂直に配置される。
このような構成とすることによって、従来のＤＲＡＭの
構成に於てコラム選択線が占有していたスペースを、信
号伝送用の第１のデータバスの配線に用いることが出来
る。従って、数多くの配線を信号伝送用として設けるこ
とが出来る。
【００１７】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１は、本発明の原理に基
づくＤＲＡＭのメモリコア周辺の構成を示す。本発明に
よれば、メモリブロック内でコラム選択線とデータバス
とを直交して配置することによって、充分なスペースを
データバス配線のために確保することが出来る。
付の図面を用いて説明する。図１は、本発明の原理に基
づくＤＲＡＭのメモリコア周辺の構成を示す。本発明に
よれば、メモリブロック内でコラム選択線とデータバス
とを直交して配置することによって、充分なスペースを
データバス配線のために確保することが出来る。
【００１８】図１のＤＲＡＭは、メモリブロック１０、
ローデコーダ１１、コラムデコーダ１２、データ伝送バ
ッファ１３、入出力ラッチ１４、第２データバス１５、
センスアンプ領域１６、ローカルワードドライバ領域１
７、セルブロック（セルマトリックス）１８、グローバ
ルコラム選択線２０、ローブロック選択部２１、コラム
選択線２２、ローブロック選択線２３、第１データバス
２４、グローバルワード線２５、入出力線３０を含む。
ローデコーダ１１、コラムデコーダ１２、データ伝送バ
ッファ１３、入出力ラッチ１４、第２データバス１５、
センスアンプ領域１６、ローカルワードドライバ領域１
７、セルブロック（セルマトリックス）１８、グローバ
ルコラム選択線２０、ローブロック選択部２１、コラム
選択線２２、ローブロック選択線２３、第１データバス
２４、グローバルワード線２５、入出力線３０を含む。
【００１９】一つのメモリチップ内には図１のメモリブ
ロック１０が複数個用意されている。そのメモリチップ
に対してあるアドレスが指定されると、複数のメモリブ
ロック１０のうちで一つのメモリブロックみが選択活性
化され、更に選択されたメモリブロック１０内の指定さ
れたアドレスに対してアクセスが行われる。メモリブロ
ック１０には、縦横に配置された複数のセルブロック
（セルマトリックス）１８が設けられている。一つのセ
ルブロック１８は、縦横に配置された複数のメモリセル
（図示せず）を含み、各メモリセルが１ビットのデータ
を保持する。メモリブロック１０内で特定のアドレスの
メモリセルをアクセスするために、ローデコーダ１１及
びコラムデコーダ１２が用いられる。
ロック１０が複数個用意されている。そのメモリチップ
に対してあるアドレスが指定されると、複数のメモリブ
ロック１０のうちで一つのメモリブロックみが選択活性
化され、更に選択されたメモリブロック１０内の指定さ
れたアドレスに対してアクセスが行われる。メモリブロ
ック１０には、縦横に配置された複数のセルブロック
（セルマトリックス）１８が設けられている。一つのセ
ルブロック１８は、縦横に配置された複数のメモリセル
（図示せず）を含み、各メモリセルが１ビットのデータ
を保持する。メモリブロック１０内で特定のアドレスの
メモリセルをアクセスするために、ローデコーダ１１及
びコラムデコーダ１２が用いられる。
【００２０】図１の本発明のＤＲＡＭに於て、グローバ
ルワード線及びローカルワードドライバ領域に配置され
たローカルワードドライバ列を用いて行選択を行うこと
は、図１１の従来技術のＤＲＡＭと同様である。即ちロ
ーデコーダ１１は、まず複数のグローバルワード線２５
の内の一つを選択して（図には選択されたグローバルワ
ード線のみ示す）、縦横に配列されたセルブロック１８
のうちの一行を選択する。この選択されたグローバルワ
ード線２５は、複数ビットのワードアドレス信号を供給
する。各列に於て、セルブロック１８間にはローカルワ
ードドライバ領域１７が設けられ、この領域にはローカ
ルワードドライバの列（図示せず）が配置される。グロ
ーバルワード線２５のワードアドレス信号によって、一
列のローカルワードドライバのうちから一つのローカル
ワードドライバを選択し、そこに接続された一本のワー
ド線を活性化する。これによって、行に関してメモリセ
ルの選択がなされる。
ルワード線及びローカルワードドライバ領域に配置され
たローカルワードドライバ列を用いて行選択を行うこと
は、図１１の従来技術のＤＲＡＭと同様である。即ちロ
ーデコーダ１１は、まず複数のグローバルワード線２５
の内の一つを選択して（図には選択されたグローバルワ
ード線のみ示す）、縦横に配列されたセルブロック１８
のうちの一行を選択する。この選択されたグローバルワ
ード線２５は、複数ビットのワードアドレス信号を供給
する。各列に於て、セルブロック１８間にはローカルワ
ードドライバ領域１７が設けられ、この領域にはローカ
ルワードドライバの列（図示せず）が配置される。グロ
ーバルワード線２５のワードアドレス信号によって、一
列のローカルワードドライバのうちから一つのローカル
ワードドライバを選択し、そこに接続された一本のワー
ド線を活性化する。これによって、行に関してメモリセ
ルの選択がなされる。
【００２１】セルブロック１８の各セルに接続されたビ
ット線は、第１データバス２４に平行に延在し、センス
アンプ領域１６のセンスアンプ列（図示せず）にゲート
（図示せず）を介して接続される。またコラムデコーダ
１２から第１データバス２４に平行に延びるグローバル
コラム選択線２０は、各セルブロック１８の間（ローカ
ルワードドライバ領域）に配置される。このグローバル
コラム選択線２０は、複数ビットのコラムアドレス信号
を供給する。ローデコーダ１１によって、アクセスする
セルブロック１８に対応するローブロック選択線２３が
選択され（図では選択されたローブロック選択線のみが
示される）、グローバルコラム選択線２０に直交するコ
ラム選択線２２に、ローブロック選択部２１を介して複
数ビットのコラムアドレス信号が供給される。コラム選
択線２２に供給されたコラムアドレス信号は、センスア
ンプ列に接続されたゲートを選択的に導通させることに
よって、選択されたセンスアンプを第１データバス２４
に接続する。これによって選択されたセンスアンプから
第１データバス２４にデータが読み出され、データ伝送
バッファ１３に供給される。データ書き込みの場合は逆
に、データ伝送バッファ１３から、第１データバス２４
を介して選択されたセンスアンプにデータが書き込まれ
る。
ット線は、第１データバス２４に平行に延在し、センス
アンプ領域１６のセンスアンプ列（図示せず）にゲート
（図示せず）を介して接続される。またコラムデコーダ
１２から第１データバス２４に平行に延びるグローバル
コラム選択線２０は、各セルブロック１８の間（ローカ
ルワードドライバ領域）に配置される。このグローバル
コラム選択線２０は、複数ビットのコラムアドレス信号
を供給する。ローデコーダ１１によって、アクセスする
セルブロック１８に対応するローブロック選択線２３が
選択され（図では選択されたローブロック選択線のみが
示される）、グローバルコラム選択線２０に直交するコ
ラム選択線２２に、ローブロック選択部２１を介して複
数ビットのコラムアドレス信号が供給される。コラム選
択線２２に供給されたコラムアドレス信号は、センスア
ンプ列に接続されたゲートを選択的に導通させることに
よって、選択されたセンスアンプを第１データバス２４
に接続する。これによって選択されたセンスアンプから
第１データバス２４にデータが読み出され、データ伝送
バッファ１３に供給される。データ書き込みの場合は逆
に、データ伝送バッファ１３から、第１データバス２４
を介して選択されたセンスアンプにデータが書き込まれ
る。
【００２２】データ読み出しの場合、データ伝送バッフ
ァ１３に供給されたデータは、第２データバス１５に出
力される。データバス１５上のデータは、入出力ラッチ
１４に於てラッチされ、入出力線３０を介して外部に出
力される。データ書き込みの場合は、入出力線３０から
入出力ラッチ１４に供給されたデータがデータバス１５
に出力され、データバス１５からデータ伝送バッファ１
３に書き込まれる。
ァ１３に供給されたデータは、第２データバス１５に出
力される。データバス１５上のデータは、入出力ラッチ
１４に於てラッチされ、入出力線３０を介して外部に出
力される。データ書き込みの場合は、入出力線３０から
入出力ラッチ１４に供給されたデータがデータバス１５
に出力され、データバス１５からデータ伝送バッファ１
３に書き込まれる。
【００２３】このように本発明の原理によるＤＲＡＭに
於ては、メモリブロック１０内で、信号伝送用の第１デ
ータバス２４がビット線に平行にかつセルブロック１８
上に配置され、コラムアドレス選択用のコラム選択線２
２がビット線に垂直に配置される。このような構成とす
ることによって、従来の図１１のＤＲＡＭの構成に於て
コラム選択線３１３が占有していたスペースを、信号伝
送用の第１データバス２４の配線に用いることが出来
る。従って、一列のセルブロック１８に対して数多くの
信号伝送用配線を設けることが出来る。
於ては、メモリブロック１０内で、信号伝送用の第１デ
ータバス２４がビット線に平行にかつセルブロック１８
上に配置され、コラムアドレス選択用のコラム選択線２
２がビット線に垂直に配置される。このような構成とす
ることによって、従来の図１１のＤＲＡＭの構成に於て
コラム選択線３１３が占有していたスペースを、信号伝
送用の第１データバス２４の配線に用いることが出来
る。従って、一列のセルブロック１８に対して数多くの
信号伝送用配線を設けることが出来る。
【００２４】なお図１の構成に於ては、一本のグローバ
ルコラム選択線２０は、その両サイドの２列のセルブロ
ック１８に対して、各列の半分ずつの第１データバス２
４を受け持つようになっている。しかしながらこれは本
質的な特徴ではなく、図１１の構成に類似して、一本の
グローバルコラム選択線２０が、その片側の一列のセル
ブロックに対して、セルブロック全体に対応する第１デ
ータバス２４を受け持つようにしてもよい。但し、図１
の様な構成とした場合には、コラム選択線２２がローブ
ロック選択部２１から延びる長さを、短く設定出来ると
いう特長がある。
ルコラム選択線２０は、その両サイドの２列のセルブロ
ック１８に対して、各列の半分ずつの第１データバス２
４を受け持つようになっている。しかしながらこれは本
質的な特徴ではなく、図１１の構成に類似して、一本の
グローバルコラム選択線２０が、その片側の一列のセル
ブロックに対して、セルブロック全体に対応する第１デ
ータバス２４を受け持つようにしてもよい。但し、図１
の様な構成とした場合には、コラム選択線２２がローブ
ロック選択部２１から延びる長さを、短く設定出来ると
いう特長がある。
【００２５】図２は、本発明の原理に基づくＤＲＡＭの
全体構成を示す概略図である。図２のＤＲＡＭに於て、
コマンド／アドレス入力端子３６とデータ入出力端子３
７は、ボンディングワイヤ等によってチップ３２のノー
ド３４に接続される。ノード３４のうちデータ入出力に
関するものは、図１の入出力ラッチ１４及び第２データ
バス１５を介して、データ伝送バッファ１３に接続され
る。なお入出力ラッチ１４及び第２データバス１５は、
図面の簡略化のため図２に於ては省略されている。ノー
ド３４のうちアドレス入力に関するものは、ローデコー
ダ１１及びコラムデコーダ１２に接続される。これらロ
ーデコーダ１１及びコラムデコーダ１２が、複数のセル
ブロック１８からなるメモリブロック１０のに対して行
及び列のアドレス選択を行うことは図１に参照して説明
したとおりである。
全体構成を示す概略図である。図２のＤＲＡＭに於て、
コマンド／アドレス入力端子３６とデータ入出力端子３
７は、ボンディングワイヤ等によってチップ３２のノー
ド３４に接続される。ノード３４のうちデータ入出力に
関するものは、図１の入出力ラッチ１４及び第２データ
バス１５を介して、データ伝送バッファ１３に接続され
る。なお入出力ラッチ１４及び第２データバス１５は、
図面の簡略化のため図２に於ては省略されている。ノー
ド３４のうちアドレス入力に関するものは、ローデコー
ダ１１及びコラムデコーダ１２に接続される。これらロ
ーデコーダ１１及びコラムデコーダ１２が、複数のセル
ブロック１８からなるメモリブロック１０のに対して行
及び列のアドレス選択を行うことは図１に参照して説明
したとおりである。
【００２６】図３は、図１のグローバルコラム選択線２
０、ローブロック選択部２１、コラム選択線２２、及び
ローブロック選択線２３の実施例を示す図である。図３
に於て、図１と同一の構成要素は同一の番号で参照され
る。また同一番号を有する複数の構成要素を区別するた
めに、括弧内の番号が用いられる。
０、ローブロック選択部２１、コラム選択線２２、及び
ローブロック選択線２３の実施例を示す図である。図３
に於て、図１と同一の構成要素は同一の番号で参照され
る。また同一番号を有する複数の構成要素を区別するた
めに、括弧内の番号が用いられる。
【００２７】図３に於て、縦に４つ並んで示されている
ローブロック選択部２１（１）乃至２１（４）のうち
で、ローブロック選択部２１（１）及び２１（２）が、
セルブロック１８（１）及び１８（２）に対するコラム
選択を行うためのものであり、ローブロック選択部２１
（３）及び２１（４）が、セルブロック１８（３）及び
１８（４）に対するコラム選択を行うためのものであ
る。従って例えば、同一行のセルブロック１８（１）及
び１８（２）を選択するときには、ローブロック選択線
２３（１）及び２３（２）の両者が選択されることにな
る。図１に於ては、セルブロック１８の一行を選択する
ために一本のローブロック選択線２３を用いるように示
したが、図３の実施例に於ては、ある行を挟む２本のロ
ーブロック選択線２３を選択することによりその行を選
択するように構成されている。
ローブロック選択部２１（１）乃至２１（４）のうち
で、ローブロック選択部２１（１）及び２１（２）が、
セルブロック１８（１）及び１８（２）に対するコラム
選択を行うためのものであり、ローブロック選択部２１
（３）及び２１（４）が、セルブロック１８（３）及び
１８（４）に対するコラム選択を行うためのものであ
る。従って例えば、同一行のセルブロック１８（１）及
び１８（２）を選択するときには、ローブロック選択線
２３（１）及び２３（２）の両者が選択されることにな
る。図１に於ては、セルブロック１８の一行を選択する
ために一本のローブロック選択線２３を用いるように示
したが、図３の実施例に於ては、ある行を挟む２本のロ
ーブロック選択線２３を選択することによりその行を選
択するように構成されている。
【００２８】コラムデコーダ１２は、ＮＡＮＤ回路４５
乃至５２を含む。ＮＡＮＤ回路４５乃至５２は、コラム
アドレスを示すY0、Y1、Y2、Y3、Y4、Y5の６ビットのう
ちの３ビットをデコードしたコラム選択信号Y0Y1Y2〜/Y
0/Y1/Y2 を一方の入力とし、セルブロック列選択信号を
もう一方の入力とする。従って、セルブロック列選択信
号がハイの時、コラム選択信号Y0Y1Y2〜/Y0/Y1/Y2 の反
転信号がグローバルコラム選択線２０に出力される。従
って、８本のグローバルコラム選択線２０のうちで、一
本だけがローになる。
乃至５２を含む。ＮＡＮＤ回路４５乃至５２は、コラム
アドレスを示すY0、Y1、Y2、Y3、Y4、Y5の６ビットのう
ちの３ビットをデコードしたコラム選択信号Y0Y1Y2〜/Y
0/Y1/Y2 を一方の入力とし、セルブロック列選択信号を
もう一方の入力とする。従って、セルブロック列選択信
号がハイの時、コラム選択信号Y0Y1Y2〜/Y0/Y1/Y2 の反
転信号がグローバルコラム選択線２０に出力される。従
って、８本のグローバルコラム選択線２０のうちで、一
本だけがローになる。
【００２９】例えば、ローブロック選択部２１（３）は
ＮＯＲ回路４１乃至４４を含み、ＮＯＲ回路４１乃至４
４は、ローブロック選択線２３（３）を一方の入力と
し、コラム選択信号Y0Y1Y2〜/Y0/Y1Y2に対応する４本の
グローバルコラム選択線２０を他方の入力とする。他の
ローブロック選択部２１（１）、２１（２）、及び２１
（４）も同様にＮＯＲ回路から構成される。
ＮＯＲ回路４１乃至４４を含み、ＮＯＲ回路４１乃至４
４は、ローブロック選択線２３（３）を一方の入力と
し、コラム選択信号Y0Y1Y2〜/Y0/Y1Y2に対応する４本の
グローバルコラム選択線２０を他方の入力とする。他の
ローブロック選択部２１（１）、２１（２）、及び２１
（４）も同様にＮＯＲ回路から構成される。
【００３０】以下、セルブロック１８（３）及び１８
（４）を選択する場合を例にとって説明する。セルブロ
ック１８（３）及び１８（４）を選択する場合、ローブ
ロック選択線２３（３）及び２３（４）の両者がローに
される。他のローブロック選択線２３はハイである。例
えば、コラム選択信号Y0Y1Y2に対応するグローバルコラ
ム選択線２０がローの場合、ＮＯＲ回路４１の２つの入
力は両方ともローである。従ってＮＯＲ回路４１の出力
はハイになる。他のＮＯＲ回路４２乃至４４の出力は、
ローである。従ってこの場合、４本のコラム選択線２２
（３）の一本だけがハイになることになる。他のコラム
選択線２２（１）、２２（２）、及び２２（４）は全て
ローである。
（４）を選択する場合を例にとって説明する。セルブロ
ック１８（３）及び１８（４）を選択する場合、ローブ
ロック選択線２３（３）及び２３（４）の両者がローに
される。他のローブロック選択線２３はハイである。例
えば、コラム選択信号Y0Y1Y2に対応するグローバルコラ
ム選択線２０がローの場合、ＮＯＲ回路４１の２つの入
力は両方ともローである。従ってＮＯＲ回路４１の出力
はハイになる。他のＮＯＲ回路４２乃至４４の出力は、
ローである。従ってこの場合、４本のコラム選択線２２
（３）の一本だけがハイになることになる。他のコラム
選択線２２（１）、２２（２）、及び２２（４）は全て
ローである。
【００３１】このようにして、コラムデコーダ１２から
出力されたコラム選択信号を、ローブロック選択線２３
によって選択されたコラム選択線２２に供給することが
出来る。即ち、選択された１行のセルブロック１８に対
応する８本のコラム選択線２２のうちで、１本のみを選
択してハイにすることが出来る。
出力されたコラム選択信号を、ローブロック選択線２３
によって選択されたコラム選択線２２に供給することが
出来る。即ち、選択された１行のセルブロック１８に対
応する８本のコラム選択線２２のうちで、１本のみを選
択してハイにすることが出来る。
【００３２】なお図３の例に於ては、グローバルコラム
選択線２０はデコードされたコラム選択信号Y0Y1Y2〜/Y
0/Y1/Y2 を伝送する８本の配線として示されたが、デコ
ード前のコラムアドレス信号Y0、Y1、及びY2を伝送する
３本の配線でもよい。この場合、ローブロック選択部２
１は、コラムアドレス信号Y0、Y1、及びY2をデコードす
るデコーダの機能を備えればよい。
選択線２０はデコードされたコラム選択信号Y0Y1Y2〜/Y
0/Y1/Y2 を伝送する８本の配線として示されたが、デコ
ード前のコラムアドレス信号Y0、Y1、及びY2を伝送する
３本の配線でもよい。この場合、ローブロック選択部２
１は、コラムアドレス信号Y0、Y1、及びY2をデコードす
るデコーダの機能を備えればよい。
【００３３】図１を参照して説明したように、コラム選
択線２２を介して供給されたコラムアドレス信号（コラ
ム選択信号）は、センスアンプ領域のセンスアンプ列に
接続されたゲートを選択的に導通させることによって、
選択されたセンスアンプを第１データバス２４に接続す
る。図３に於て、例えばデータ読み出し時には、第１デ
ータバス２４に読み出されたデータは、データ伝送バッ
ファ１３のセンスアンプ１３−１乃至１３−６４に供給
される。このようにこの例では、第１データバス２４は
６４ビットを伝送する（６４対の信号線よりなる）。
択線２２を介して供給されたコラムアドレス信号（コラ
ム選択信号）は、センスアンプ領域のセンスアンプ列に
接続されたゲートを選択的に導通させることによって、
選択されたセンスアンプを第１データバス２４に接続す
る。図３に於て、例えばデータ読み出し時には、第１デ
ータバス２４に読み出されたデータは、データ伝送バッ
ファ１３のセンスアンプ１３−１乃至１３−６４に供給
される。このようにこの例では、第１データバス２４は
６４ビットを伝送する（６４対の信号線よりなる）。
【００３４】以下、センスアンプ領域の選択されたセン
スアンプを、第１データバス２４に接続する回路につい
て説明する。図４は、センスアンプ領域のセンスアン
プ、コラム選択線２２、第１データバス２４の実施例を
示す図である。図４に示されるコラム選択線２２は、例
えば図３のコラム選択線２２（３）に対応する。即ち図
４は、例えば図３のセンスアンプ領域１６Ａの部分を示
すものであり、コラム選択線２２はコラム選択信号Y0Y1
Y2〜/Y0/Y1Y2を伝達する。なお図４に於ては、コラム選
択信号Y0Y1Y2*BLK〜/Y0/Y1Y2*BLKとして示されている
が、これはこのコラム選択信号がローブロック選択線２
３の信号ＢＬＫによって選択されたことを示す。
スアンプを、第１データバス２４に接続する回路につい
て説明する。図４は、センスアンプ領域のセンスアン
プ、コラム選択線２２、第１データバス２４の実施例を
示す図である。図４に示されるコラム選択線２２は、例
えば図３のコラム選択線２２（３）に対応する。即ち図
４は、例えば図３のセンスアンプ領域１６Ａの部分を示
すものであり、コラム選択線２２はコラム選択信号Y0Y1
Y2〜/Y0/Y1Y2を伝達する。なお図４に於ては、コラム選
択信号Y0Y1Y2*BLK〜/Y0/Y1Y2*BLKとして示されている
が、これはこのコラム選択信号がローブロック選択線２
３の信号ＢＬＫによって選択されたことを示す。
【００３５】図４に於て、センスアンプ領域のセンスア
ンプ列は、ＮＭＯＳトランジスタ６２−１乃至６２−１
６及びＰＭＯＳトランジスタ６３−１乃至６３−１６か
らなり、例えば、ＮＭＯＳトランジスタ６２−１及び６
２−２とＰＭＯＳトランジスタ６３−１及び６３−２が
一つのセンスアンプを構成する。また例えば、ＮＭＯＳ
トランジスタ６２−３及び６２−４とＰＭＯＳトランジ
スタ６３−３及び６３−４が一つのセンスアンプを構成
し、以下同様である。従って図４には、８つのセンスア
ンプが示されることになる。ＮＭＯＳトランジスタ６４
−１乃至６４−８はセンスアンプ列を駆動するトランジ
スタである。信号ＮＳＡ−ｄがハイの時に、これらのＮ
ＭＯＳトランジスタ６４−１乃至６４−８は導通とな
り、センスアンプに電流が流れる。またこの時信号ＰＳ
Ａ−ｄもハイとなり、センスアンプに流れる電流を供給
する。なおセンスアンプの電流は、低電位Ｖｓｓに向か
って流れる。
ンプ列は、ＮＭＯＳトランジスタ６２−１乃至６２−１
６及びＰＭＯＳトランジスタ６３−１乃至６３−１６か
らなり、例えば、ＮＭＯＳトランジスタ６２−１及び６
２−２とＰＭＯＳトランジスタ６３−１及び６３−２が
一つのセンスアンプを構成する。また例えば、ＮＭＯＳ
トランジスタ６２−３及び６２−４とＰＭＯＳトランジ
スタ６３−３及び６３−４が一つのセンスアンプを構成
し、以下同様である。従って図４には、８つのセンスア
ンプが示されることになる。ＮＭＯＳトランジスタ６４
−１乃至６４−８はセンスアンプ列を駆動するトランジ
スタである。信号ＮＳＡ−ｄがハイの時に、これらのＮ
ＭＯＳトランジスタ６４−１乃至６４−８は導通とな
り、センスアンプに電流が流れる。またこの時信号ＰＳ
Ａ−ｄもハイとなり、センスアンプに流れる電流を供給
する。なおセンスアンプの電流は、低電位Ｖｓｓに向か
って流れる。
【００３６】各センスアンプにはビット線のペアが接続
される。例えば、ビット線ＢＬ０及び／ＢＬ０のペア
は、ＮＭＯＳトランジスタ６２−１及び６２−２とＰＭ
ＯＳトランジスタ６３−１及び６３−２とからなるセン
スアンプに接続される。図４には、８ペアのビット線Ｂ
Ｌ０及び／ＢＬ０乃至ＢＬ７及び／ＢＬ７が示される。
これらの８ペアのビット線が、上記８つのセンスアンプ
に接続される。
される。例えば、ビット線ＢＬ０及び／ＢＬ０のペア
は、ＮＭＯＳトランジスタ６２−１及び６２−２とＰＭ
ＯＳトランジスタ６３−１及び６３−２とからなるセン
スアンプに接続される。図４には、８ペアのビット線Ｂ
Ｌ０及び／ＢＬ０乃至ＢＬ７及び／ＢＬ７が示される。
これらの８ペアのビット線が、上記８つのセンスアンプ
に接続される。
【００３７】ＮＭＯＳトランジスタ６１−１乃至６１−
２４は、ビット線をプリチャージ及びショートさせるた
めに設けられている。プリチャージ信号ＰＣ１がハイの
時、ＮＭＯＳトランジスタ６１−１乃至６１−２４は全
て導通となる。これにより全てのビット線ペアが電圧Ｖ
ｐｒの電位にされると共に、各ビット線ペアに於て互い
のビット線が短絡されて同電位になることを確実にす
る。例えば、プリチャージ信号ＰＣ１がハイの時、ＮＭ
ＯＳトランジスタ６１−１及び６１−３が導通となり、
ビット線ＢＬ０及び／ＢＬ０が電圧Ｖｐｒの電位にされ
ると共に、ＮＭＯＳトランジスタ６１−２が導通とな
り、ビット線ＢＬ０及び／ＢＬ０が互いに短絡されて同
電位になることを確実にする。
２４は、ビット線をプリチャージ及びショートさせるた
めに設けられている。プリチャージ信号ＰＣ１がハイの
時、ＮＭＯＳトランジスタ６１−１乃至６１−２４は全
て導通となる。これにより全てのビット線ペアが電圧Ｖ
ｐｒの電位にされると共に、各ビット線ペアに於て互い
のビット線が短絡されて同電位になることを確実にす
る。例えば、プリチャージ信号ＰＣ１がハイの時、ＮＭ
ＯＳトランジスタ６１−１及び６１−３が導通となり、
ビット線ＢＬ０及び／ＢＬ０が電圧Ｖｐｒの電位にされ
ると共に、ＮＭＯＳトランジスタ６１−２が導通とな
り、ビット線ＢＬ０及び／ＢＬ０が互いに短絡されて同
電位になることを確実にする。
【００３８】ＮＭＯＳトランジスタ６５−１乃至６５−
１６は、コラム選択線２２のコラム選択信号によって選
択されたセンスアンプを、第１データバス２４に接続す
るために設けられる。図４には、２対の第１データバス
ＤＢ０及び／ＤＢ０とＤＢ１及び／ＤＢ１とが示され
る。例えば、コラム選択信号Y0Y1Y2*BLKがハイの場合、
ＮＭＯＳトランジスタ６５−１及び６５−２が導通され
る。これによって、ビット線ＢＬ０が第１データバスＤ
Ｂ０に接続されると共に、ビット線／ＢＬ０が第１デー
タバス／ＤＢ０に接続される。従って、センスアンプに
よって増幅されたビット線ＢＬ０及び／ＢＬ０のデータ
が、第１データバスＤＢ０及び／ＤＢ０に供給されるこ
とになる。
１６は、コラム選択線２２のコラム選択信号によって選
択されたセンスアンプを、第１データバス２４に接続す
るために設けられる。図４には、２対の第１データバス
ＤＢ０及び／ＤＢ０とＤＢ１及び／ＤＢ１とが示され
る。例えば、コラム選択信号Y0Y1Y2*BLKがハイの場合、
ＮＭＯＳトランジスタ６５−１及び６５−２が導通され
る。これによって、ビット線ＢＬ０が第１データバスＤ
Ｂ０に接続されると共に、ビット線／ＢＬ０が第１デー
タバス／ＤＢ０に接続される。従って、センスアンプに
よって増幅されたビット線ＢＬ０及び／ＢＬ０のデータ
が、第１データバスＤＢ０及び／ＤＢ０に供給されるこ
とになる。
【００３９】このようにして、第１データバスＤＢ０及
び／ＤＢ０は、４ペアのビット線ＢＬ０及び／ＢＬ０乃
至ＢＬ３及び／ＢＬ３のうちの１ペアと接続される。ま
た第１データバスＤＢ１及び／ＤＢ１は、４ペアのビッ
ト線ＢＬ４及び／ＢＬ４乃至ＢＬ７及び／ＢＬ７のうち
の１ペアと接続される。このビット線ペアの選択は、上
述のようにコラム選択線２２のコラム選択信号Y0Y1Y2*B
LK〜/Y0/Y1Y2*BLKによって行われる。即ち図４に於て
は、４ペアのビット線から１ペアが選択されて、第１デ
ータバス２４へ接続されることになる。
び／ＤＢ０は、４ペアのビット線ＢＬ０及び／ＢＬ０乃
至ＢＬ３及び／ＢＬ３のうちの１ペアと接続される。ま
た第１データバスＤＢ１及び／ＤＢ１は、４ペアのビッ
ト線ＢＬ４及び／ＢＬ４乃至ＢＬ７及び／ＢＬ７のうち
の１ペアと接続される。このビット線ペアの選択は、上
述のようにコラム選択線２２のコラム選択信号Y0Y1Y2*B
LK〜/Y0/Y1Y2*BLKによって行われる。即ち図４に於て
は、４ペアのビット線から１ペアが選択されて、第１デ
ータバス２４へ接続されることになる。
【００４０】図４のセンスアンプ領域は、図３に示され
るセンスアンプ領域１６Ａに対応する。このセンスアン
プ領域１６Ａに供給されるコラム選択信号は、８ビット
のうちの４ビットである。残りの４ビットは、図３のセ
ンスアンプ領域１６Ｂに供給される。センスアンプ領域
１６Ｂに於てもセンスアンプ領域１６Ａと同様に、４ビ
ットのコラム選択信号のうち１ビットがハイになると、
４ペアのビット線から１ペアを選択して第１データバス
２４に接続する。但し選択対象となる４ペアのビット線
は、センスアンプ領域１６Ａとセンスアンプ領域１６Ｂ
とでは異なる。そして、この例では４ビットのコラム選
択線２２（３）のうち１ビットが選択されているとき、
４ビットのコラム選択線２２（４）は全て非選択であ
る。従って、図３及び図４の構成においては、８ペアの
ビット線から１ペアを選択して、第１データバス２４に
接続することになる。
るセンスアンプ領域１６Ａに対応する。このセンスアン
プ領域１６Ａに供給されるコラム選択信号は、８ビット
のうちの４ビットである。残りの４ビットは、図３のセ
ンスアンプ領域１６Ｂに供給される。センスアンプ領域
１６Ｂに於てもセンスアンプ領域１６Ａと同様に、４ビ
ットのコラム選択信号のうち１ビットがハイになると、
４ペアのビット線から１ペアを選択して第１データバス
２４に接続する。但し選択対象となる４ペアのビット線
は、センスアンプ領域１６Ａとセンスアンプ領域１６Ｂ
とでは異なる。そして、この例では４ビットのコラム選
択線２２（３）のうち１ビットが選択されているとき、
４ビットのコラム選択線２２（４）は全て非選択であ
る。従って、図３及び図４の構成においては、８ペアの
ビット線から１ペアを選択して、第１データバス２４に
接続することになる。
【００４１】また図４に於ては、第１データバス２４
（ＤＢ０及び／ＤＢ０とＤＢ１及び／ＤＢ１）に平行し
てシールド線ＳＨ１乃至ＳＨ３が設けられている。この
シールド線ＳＨ１乃至ＳＨ３は、電源電圧Ｖｓｓに接続
されている。これによって、第１データバス２４のペア
とペアとの間のクロストーク等の雑音を抑さえることが
出来る。
（ＤＢ０及び／ＤＢ０とＤＢ１及び／ＤＢ１）に平行し
てシールド線ＳＨ１乃至ＳＨ３が設けられている。この
シールド線ＳＨ１乃至ＳＨ３は、電源電圧Ｖｓｓに接続
されている。これによって、第１データバス２４のペア
とペアとの間のクロストーク等の雑音を抑さえることが
出来る。
【００４２】また図４に於ては、センスアンプを駆動す
るドライバトランジスタであるＮＭＯＳトランジスタ６
４−１乃至６４−８は、各センスアンプに対して設けら
れている。このドライバトランジスタは、幾つかのセン
スアンプに対して共通のものを設けてもよい。しかしな
がら例えば図４の全てのセンスアンプに対して一つのド
ライバトランジスタを設けて、例えば図４の電源Ｖｓｓ
の電源線の位置にドライバトランジスタと各センスアン
プとを接続する共通の配線を設けると、この配線が長く
なることによって配線抵抗が大きくなる。しかもこの配
線には大量の電流が流れることになるので、大きな配線
抵抗と大量の電流により、センスアンプの位置に於ける
電位が高くなってしまう。この現象を避けるために、一
つのドライバトランジスタに対しては、なるべく少ない
数のセンスアンプを接続するほうが好ましい。
るドライバトランジスタであるＮＭＯＳトランジスタ６
４−１乃至６４−８は、各センスアンプに対して設けら
れている。このドライバトランジスタは、幾つかのセン
スアンプに対して共通のものを設けてもよい。しかしな
がら例えば図４の全てのセンスアンプに対して一つのド
ライバトランジスタを設けて、例えば図４の電源Ｖｓｓ
の電源線の位置にドライバトランジスタと各センスアン
プとを接続する共通の配線を設けると、この配線が長く
なることによって配線抵抗が大きくなる。しかもこの配
線には大量の電流が流れることになるので、大きな配線
抵抗と大量の電流により、センスアンプの位置に於ける
電位が高くなってしまう。この現象を避けるために、一
つのドライバトランジスタに対しては、なるべく少ない
数のセンスアンプを接続するほうが好ましい。
【００４３】図５は、センスアンプ領域のセンスアン
プ、データ伝送バッファ１３のセンスアンプ、第２デー
タバス１５、入出力ラッチ１４、及びその周辺の実施例
を示す図である。図５に於て、図１、図３、及び図４と
同一の構成要素は同一の符号で参照され、その説明は省
略される。
プ、データ伝送バッファ１３のセンスアンプ、第２デー
タバス１５、入出力ラッチ１４、及びその周辺の実施例
を示す図である。図５に於て、図１、図３、及び図４と
同一の構成要素は同一の符号で参照され、その説明は省
略される。
【００４４】図５の上部には、図３のセンスアンプ領域
１６Ａの一部、即ち、図４の回路の第１データバス２４
の一対ＤＢ０及び／ＤＢ０、それに導通されるビット線
ＢＬ０及び／ＢＬ０、及びその周辺の回路が示される。
図５に於ては、図４のＰＭＯＳトランジスタ６３−１及
び６３−２とＮＭＯＳトランジスタ６２−１及び６２−
２により構成されるセンスアンプが、参照番号６０によ
って示される。
１６Ａの一部、即ち、図４の回路の第１データバス２４
の一対ＤＢ０及び／ＤＢ０、それに導通されるビット線
ＢＬ０及び／ＢＬ０、及びその周辺の回路が示される。
図５に於ては、図４のＰＭＯＳトランジスタ６３−１及
び６３−２とＮＭＯＳトランジスタ６２−１及び６２−
２により構成されるセンスアンプが、参照番号６０によ
って示される。
【００４５】ＰＭＯＳトランジスタ６６、ＮＭＯＳトラ
ンジスタ６７、インバータ６８及び６９よりなる回路
は、図４を参照して説明されたセンスアンプの駆動信号
ＰＳＡ−ｄ及びＮＳＡ−ｄを生成する。即ち、信号Ｓｅ
ｎｓｅＥｎａｂｌｅがハイの時、信号ＰＳＡ−ｄ及びＮ
ＳＡ−ｄは共にハイになる。
ンジスタ６７、インバータ６８及び６９よりなる回路
は、図４を参照して説明されたセンスアンプの駆動信号
ＰＳＡ−ｄ及びＮＳＡ−ｄを生成する。即ち、信号Ｓｅ
ｎｓｅＥｎａｂｌｅがハイの時、信号ＰＳＡ−ｄ及びＮ
ＳＡ−ｄは共にハイになる。
【００４６】センスアンプ領域１６Ａから延びる第１デ
ータバスの一対ＤＢ０及び／ＤＢ０は、図３のデータ伝
送バッファ１３のセンスアンプ１３−１に入力される。
図５に示されるように、センスアンプ１３−１は、ＮＭ
ＯＳトランジスタ９１乃至９３、読み出し用アンプ９
４、及び書き込み用アンプ９５を含む。ＮＭＯＳトラン
ジスタ９１乃至９３は、第１データバスの一対ＤＢ０及
び／ＤＢ０に対して、プリチャージ及びショート動作を
行うためのものである。即ち、プリチャージ信号ＰＣ２
がハイの時、ＮＭＯＳトランジスタ９１乃至９３が導通
され、ＤＢ０及び／ＤＢ０が電位Ｖｐｒにチャージされ
ると共に互いに短絡される。
ータバスの一対ＤＢ０及び／ＤＢ０は、図３のデータ伝
送バッファ１３のセンスアンプ１３−１に入力される。
図５に示されるように、センスアンプ１３−１は、ＮＭ
ＯＳトランジスタ９１乃至９３、読み出し用アンプ９
４、及び書き込み用アンプ９５を含む。ＮＭＯＳトラン
ジスタ９１乃至９３は、第１データバスの一対ＤＢ０及
び／ＤＢ０に対して、プリチャージ及びショート動作を
行うためのものである。即ち、プリチャージ信号ＰＣ２
がハイの時、ＮＭＯＳトランジスタ９１乃至９３が導通
され、ＤＢ０及び／ＤＢ０が電位Ｖｐｒにチャージされ
ると共に互いに短絡される。
【００４７】読み出し用アンプ９４にはアンプ駆動信号
Ｓ１及びＳ２が供給され、書き込み用アンプ９５にはア
ンプ駆動信号Ｓ３及びＳ４が供給される。これらアンプ
駆動信号Ｓ１乃至Ｓ４及び上記プリチャージ信号ＰＣ２
は、信号生成回路７０によって生成される。この信号生
成回路７０は、データ転送バッファ１３の複数のセンス
アンプ１３−１乃至１３−６４（図３）のうちでセンス
アンプ１３−１が選択された場合のみ動作する。
Ｓ１及びＳ２が供給され、書き込み用アンプ９５にはア
ンプ駆動信号Ｓ３及びＳ４が供給される。これらアンプ
駆動信号Ｓ１乃至Ｓ４及び上記プリチャージ信号ＰＣ２
は、信号生成回路７０によって生成される。この信号生
成回路７０は、データ転送バッファ１３の複数のセンス
アンプ１３−１乃至１３−６４（図３）のうちでセンス
アンプ１３−１が選択された場合のみ動作する。
【００４８】このセンスアンプの選択は、デコーダ１３
０によって行われる。デコーダ１３０は、ＮＡＮＤ回路
１３１及びインバータ１３２を含み、コラムアドレスを
示すY0、Y1、Y2、Y3、Y4、Y5の６ビットのうちのY3、Y
4、Y5の３ビットをデコードする。図５の例に於て、Y
3、Y4、Y5が共にハイの時（負論理でもかまわない）、
デコーダ１３０はハイを出力する。
０によって行われる。デコーダ１３０は、ＮＡＮＤ回路
１３１及びインバータ１３２を含み、コラムアドレスを
示すY0、Y1、Y2、Y3、Y4、Y5の６ビットのうちのY3、Y
4、Y5の３ビットをデコードする。図５の例に於て、Y
3、Y4、Y5が共にハイの時（負論理でもかまわない）、
デコーダ１３０はハイを出力する。
【００４９】読み出し動作の場合、デコーダ１３０の出
力信号及び読み出し信号Ｒｅａｄ−２が共にハイである
ので、ＮＡＮＤ回路１３４はローを出力し、インバータ
１３６の出力はハイになる。この時書き込み信号Ｗｒｉ
ｔｅ−２はローであるので、インバータ１３５の出力は
ローである。
力信号及び読み出し信号Ｒｅａｄ−２が共にハイである
ので、ＮＡＮＤ回路１３４はローを出力し、インバータ
１３６の出力はハイになる。この時書き込み信号Ｗｒｉ
ｔｅ−２はローであるので、インバータ１３５の出力は
ローである。
【００５０】書き込み動作の場合、デコーダ１３０の出
力信号及び読み出し信号Ｗｒｉｔｅ−２が共にハイであ
るので、ＮＡＮＤ回路１３３はローを出力し、インバー
タ１３５の出力はハイになる。この時書き込み信号Ｒｅ
ａｄ−２はローであるので、インバータ１３６の出力は
ローである。
力信号及び読み出し信号Ｗｒｉｔｅ−２が共にハイであ
るので、ＮＡＮＤ回路１３３はローを出力し、インバー
タ１３５の出力はハイになる。この時書き込み信号Ｒｅ
ａｄ−２はローであるので、インバータ１３６の出力は
ローである。
【００５１】プリチャージ動作の場合、書き込み信号Ｗ
ｒｉｔｅ−２及び読み出し信号Ｒｅａｄ−２が共にロー
であるので、インバータ１３５及び１３６の出力は共に
ローである。このインバータ１３５及び１３６の出力
が、アンプ駆動信号生成回路７０に供給される。アンプ
駆動信号生成回路７０は、ＮＭＯＳトランジスタ７１乃
至７７及びＰＭＯＳトランジスタ７８乃至８４を含む。
ｒｉｔｅ−２及び読み出し信号Ｒｅａｄ−２が共にロー
であるので、インバータ１３５及び１３６の出力は共に
ローである。このインバータ１３５及び１３６の出力
が、アンプ駆動信号生成回路７０に供給される。アンプ
駆動信号生成回路７０は、ＮＭＯＳトランジスタ７１乃
至７７及びＰＭＯＳトランジスタ７８乃至８４を含む。
【００５２】ＮＭＯＳトランジスタ７６及び７７とＰＭ
ＯＳトランジスタ８３及び８４よりなる回路は２段のイ
ンバータを構成し、インバータ１３５の出力がハイの時
に、アンプ駆動信号Ｓ３及びＳ４をハイにする。逆にイ
ンバータ１３５の出力がローの時には、アンプ駆動信号
Ｓ３及びＳ４をローにする。インバータ１３５の出力は
書き込み動作の場合のみハイになるので、アンプ駆動信
号Ｓ３及びＳ４は書き込み動作の場合のみハイになる。
ＯＳトランジスタ８３及び８４よりなる回路は２段のイ
ンバータを構成し、インバータ１３５の出力がハイの時
に、アンプ駆動信号Ｓ３及びＳ４をハイにする。逆にイ
ンバータ１３５の出力がローの時には、アンプ駆動信号
Ｓ３及びＳ４をローにする。インバータ１３５の出力は
書き込み動作の場合のみハイになるので、アンプ駆動信
号Ｓ３及びＳ４は書き込み動作の場合のみハイになる。
【００５３】ＮＭＯＳトランジスタ７４及び７５とＰＭ
ＯＳトランジスタ８１及び８２よりなる回路は２段のイ
ンバータを構成し、インバータ１３６の出力がハイの時
に、アンプ駆動信号Ｓ１及びＳ２をハイにする。逆にイ
ンバータ１３６の出力がローの時には、アンプ駆動信号
Ｓ１及びＳ２をローにする。インバータ１３６の出力は
読み出し動作の場合のみハイになるので、アンプ駆動信
号Ｓ１及びＳ２は読み出し動作の場合のみハイになる。
ＯＳトランジスタ８１及び８２よりなる回路は２段のイ
ンバータを構成し、インバータ１３６の出力がハイの時
に、アンプ駆動信号Ｓ１及びＳ２をハイにする。逆にイ
ンバータ１３６の出力がローの時には、アンプ駆動信号
Ｓ１及びＳ２をローにする。インバータ１３６の出力は
読み出し動作の場合のみハイになるので、アンプ駆動信
号Ｓ１及びＳ２は読み出し動作の場合のみハイになる。
【００５４】ＮＭＯＳトランジスタ７１乃至７３及びＰ
ＭＯＳトランジスタ７８乃至８０よりなる回路はＡＮＤ
回路（ＮＡＮＤ回路とインバータの直列接続）を構成
し、２つの入力がハイの時のみプリチャージ信号ＰＣ２
をハイにする。この２つの入力は、書き込み信号Ｗｒｉ
ｔｅ−２及び読み出し信号Ｒｅａｄ−２の反転信号であ
るので、プリチャージ信号ＰＣ２は書き込み動作でも読
み出し動作でもない場合にハイになる。
ＭＯＳトランジスタ７８乃至８０よりなる回路はＡＮＤ
回路（ＮＡＮＤ回路とインバータの直列接続）を構成
し、２つの入力がハイの時のみプリチャージ信号ＰＣ２
をハイにする。この２つの入力は、書き込み信号Ｗｒｉ
ｔｅ−２及び読み出し信号Ｒｅａｄ−２の反転信号であ
るので、プリチャージ信号ＰＣ２は書き込み動作でも読
み出し動作でもない場合にハイになる。
【００５５】読み出し用アンプ９４は、アンプ駆動信号
Ｓ１及びＳ２が共にハイの時に動作し、データバスＤＢ
０及び／ＤＢ０のデータを増幅して、第２データバス１
５に供給する。読み出し用アンプ９４は、ＮＭＯＳトラ
ンジスタ１０１乃至１０５とＰＭＯＳトランジスタ１０
６乃至１１１を含む。ここでＮＭＯＳトランジスタ１０
１はアンプ駆動用のトランジスタであり、アンプ駆動信
号Ｓ１がハイの時に導通してアンプを駆動する。またＰ
ＭＯＳトランジスタ１０８及び１０９は、アンプ駆動信
号Ｓ２がローの場合、即ち読み出し動作以外の時に、ア
ンプ出力を第２データバス１５に供給するＰＭＯＳトラ
ンジスタ１１０及び１１１をオフするために設けられて
いる。それ以外の構成は公知のアンプであるので説明を
省略する。
Ｓ１及びＳ２が共にハイの時に動作し、データバスＤＢ
０及び／ＤＢ０のデータを増幅して、第２データバス１
５に供給する。読み出し用アンプ９４は、ＮＭＯＳトラ
ンジスタ１０１乃至１０５とＰＭＯＳトランジスタ１０
６乃至１１１を含む。ここでＮＭＯＳトランジスタ１０
１はアンプ駆動用のトランジスタであり、アンプ駆動信
号Ｓ１がハイの時に導通してアンプを駆動する。またＰ
ＭＯＳトランジスタ１０８及び１０９は、アンプ駆動信
号Ｓ２がローの場合、即ち読み出し動作以外の時に、ア
ンプ出力を第２データバス１５に供給するＰＭＯＳトラ
ンジスタ１１０及び１１１をオフするために設けられて
いる。それ以外の構成は公知のアンプであるので説明を
省略する。
【００５６】書き込み用アンプ９５は、アンプ駆動信号
Ｓ３及びＳ４が共にハイの時に動作し、第２データバス
１５のデータを増幅して、データバスＤＢ０及び／ＤＢ
０に供給する。書き込み用アンプ９５は、読み出し用ア
ンプ９４のデータ出力用のＰＭＯＳトランジスタ１１０
及び１１１が、ＰＭＯＳトランジスタ１０２及び１１３
とＮＭＯＳトランジスタ１１４乃至１１７に置き換えら
れている以外は、読み出し用アンプ９４と同一であるの
で説明を省略する。
Ｓ３及びＳ４が共にハイの時に動作し、第２データバス
１５のデータを増幅して、データバスＤＢ０及び／ＤＢ
０に供給する。書き込み用アンプ９５は、読み出し用ア
ンプ９４のデータ出力用のＰＭＯＳトランジスタ１１０
及び１１１が、ＰＭＯＳトランジスタ１０２及び１１３
とＮＭＯＳトランジスタ１１４乃至１１７に置き換えら
れている以外は、読み出し用アンプ９４と同一であるの
で説明を省略する。
【００５７】図５に於て、入出力ラッチ１４は、入力ア
ンプ１４１、出力アンプ１４２、出力データラッチ回路
１４３、ＮＯＲ回路１４６、及びインバータ１４７を含
む。入力アンプ１４１は、データ入力端子Ｄｉｎ及び／
Ｄｉｎからデータを受け取り、これを増幅して第２デー
タバス１５に供給する。入力アンプ１４１の構成は読み
出し用アンプ９４の構成と同一であるので説明を省略す
る。
ンプ１４１、出力アンプ１４２、出力データラッチ回路
１４３、ＮＯＲ回路１４６、及びインバータ１４７を含
む。入力アンプ１４１は、データ入力端子Ｄｉｎ及び／
Ｄｉｎからデータを受け取り、これを増幅して第２デー
タバス１５に供給する。入力アンプ１４１の構成は読み
出し用アンプ９４の構成と同一であるので説明を省略す
る。
【００５８】出力アンプ１４２は、第２データバス１５
からデータを受け取り、これを増幅して出力データラッ
チ回路１４３に供給する。出力アンプ１４２は、公知の
アンプであるので説明を省略する。出力データラッチ回
路１４３は、ＮＡＮＤ回路１４４及び１４５を含み、フ
リップフロップを構成する。この出力データラッチ回路
１４３は、出力アンプ１４２から供給されたデータを保
持し、データ出力端子Ｄｏｕｔ及び／Ｄｏｕｔに供給す
る。
からデータを受け取り、これを増幅して出力データラッ
チ回路１４３に供給する。出力アンプ１４２は、公知の
アンプであるので説明を省略する。出力データラッチ回
路１４３は、ＮＡＮＤ回路１４４及び１４５を含み、フ
リップフロップを構成する。この出力データラッチ回路
１４３は、出力アンプ１４２から供給されたデータを保
持し、データ出力端子Ｄｏｕｔ及び／Ｄｏｕｔに供給す
る。
【００５９】上記入力アンプ１４１は、書き込み信号Ｗ
ｒｉｔｅ−１がハイの時に動作し、出力アンプ１４２
は、読み出し信号Ｒｅａｄ−１がハイの時に動作する。
また書き込み信号Ｗｒｉｔｅ−１及び読み出し信号Ｒｅ
ａｄ−１の論理和が、ＮＯＲ回路１４６及びインバータ
１４７によって求められ、プリチャージ回路１２０に供
給される。
ｒｉｔｅ−１がハイの時に動作し、出力アンプ１４２
は、読み出し信号Ｒｅａｄ−１がハイの時に動作する。
また書き込み信号Ｗｒｉｔｅ−１及び読み出し信号Ｒｅ
ａｄ−１の論理和が、ＮＯＲ回路１４６及びインバータ
１４７によって求められ、プリチャージ回路１２０に供
給される。
【００６０】プリチャージ回路１２０は、第２データバ
ス１５をプリチャージ及びショートするためのものであ
る。プリチャージ回路１２０はＰＭＯＳトランジスタ１
２１乃至１２３を含み、入出力ラッチ１４から供給され
る書き込み信号Ｗｒｉｔｅ−１及び読み出し信号Ｒｅａ
ｄ−１の論理和がローの時に、第２のデータバス１５を
プリチャージ及びショートする。即ち、書き込み動作で
も読み出し動作でもないときに、プリチャージ動作を行
うことになる。
ス１５をプリチャージ及びショートするためのものであ
る。プリチャージ回路１２０はＰＭＯＳトランジスタ１
２１乃至１２３を含み、入出力ラッチ１４から供給され
る書き込み信号Ｗｒｉｔｅ−１及び読み出し信号Ｒｅａ
ｄ−１の論理和がローの時に、第２のデータバス１５を
プリチャージ及びショートする。即ち、書き込み動作で
も読み出し動作でもないときに、プリチャージ動作を行
うことになる。
【００６１】このように、図３に示される構成によって
コラム選択線２２を選択し、図４に示される構成によっ
て選択されたコラムのビット線を第１データバス２４に
接続し、図５に示される構成によってデータ伝送バッフ
ァ１３のセンスアンプを選択して第１データバス２４の
選択されたものを第２データバス１５に接続する。これ
によって、ビット線から第２データバス１５にまでデー
タを読み出したり、第２データバス１５からビット線に
データを書き込んだりすることが可能になる。即ち、図
３、図４、及び図５の構成を用いれば、図１の本発明の
原理によるＤＲＡＭを実現することが出来る。
コラム選択線２２を選択し、図４に示される構成によっ
て選択されたコラムのビット線を第１データバス２４に
接続し、図５に示される構成によってデータ伝送バッフ
ァ１３のセンスアンプを選択して第１データバス２４の
選択されたものを第２データバス１５に接続する。これ
によって、ビット線から第２データバス１５にまでデー
タを読み出したり、第２データバス１５からビット線に
データを書き込んだりすることが可能になる。即ち、図
３、図４、及び図５の構成を用いれば、図１の本発明の
原理によるＤＲＡＭを実現することが出来る。
【００６２】上述の説明から分かるように、８対のビッ
ト線からコラムアドレスY0、Y1、Y2の３ビットによって
１対が選択され第１データバス２４に接続され、また８
対の第１データバス２４からコラムアドレスY3、Y4、Y5
の３ビットによって１対が選択され第２データバス１５
に接続される。従って、ビット線が２０４８ビットある
場合には、データ伝送バッファ１３からの出力は３２ビ
ット（２０４８／６４）となる。勿論第１データバス２
４は、２５６ビット（２０４８／８）分だけ用意されて
いるので、データ伝送バッファ１３に於けるセンスアン
プの選択率を調整すれば、２５６ビットまでのデータを
第２データバスに供給することが可能である。
ト線からコラムアドレスY0、Y1、Y2の３ビットによって
１対が選択され第１データバス２４に接続され、また８
対の第１データバス２４からコラムアドレスY3、Y4、Y5
の３ビットによって１対が選択され第２データバス１５
に接続される。従って、ビット線が２０４８ビットある
場合には、データ伝送バッファ１３からの出力は３２ビ
ット（２０４８／６４）となる。勿論第１データバス２
４は、２５６ビット（２０４８／８）分だけ用意されて
いるので、データ伝送バッファ１３に於けるセンスアン
プの選択率を調整すれば、２５６ビットまでのデータを
第２データバスに供給することが可能である。
【００６３】図６は、データ読み出し時にビット線から
第２データバスにデータが転送される様子を示すタイミ
ング図である。図６は、図３及び図５に対応して、セン
スアンプ駆動用の信号ＳｅｎｓｅＥｎａｂｌｅ、ビット
線信号、ローブロック選択線２３の信号、グローバルコ
ラム選択線２０の信号、第１データバス２４の信号、読
み出し信号Ｒｅａｄ−２、読み出し用アンプ９４の出力
信号、第２データバス１５の信号、読み出し信号Ｒｅａ
ｄ−１、及び出力アンプ１４２の出力信号を示す。
第２データバスにデータが転送される様子を示すタイミ
ング図である。図６は、図３及び図５に対応して、セン
スアンプ駆動用の信号ＳｅｎｓｅＥｎａｂｌｅ、ビット
線信号、ローブロック選択線２３の信号、グローバルコ
ラム選択線２０の信号、第１データバス２４の信号、読
み出し信号Ｒｅａｄ−２、読み出し用アンプ９４の出力
信号、第２データバス１５の信号、読み出し信号Ｒｅａ
ｄ−１、及び出力アンプ１４２の出力信号を示す。
【００６４】ローブロック選択線２３の信号、グローバ
ルコラム選択線２０の信号、第１データバス２４の信
号、及び第２データバス１５の信号には、選択されるコ
ラムによって若干の信号タイミング差が生じる。図６に
於て、信号立ち上がり及び立ち下がり部分に見られる複
数の線は、この信号のタイミング差を示したものであ
る。
ルコラム選択線２０の信号、第１データバス２４の信
号、及び第２データバス１５の信号には、選択されるコ
ラムによって若干の信号タイミング差が生じる。図６に
於て、信号立ち上がり及び立ち下がり部分に見られる複
数の線は、この信号のタイミング差を示したものであ
る。
【００６５】図６に示されるように、信号ＳｅｎｓｅＥ
ｎａｂｌｅによってセンスアンプ６０が駆動され、同時
にビット線に信号が現われる。次にローブロック選択線
２３とグローバルコラム選択線２０が同時に活性化さ
れ、選択されたビット線の信号が第１データバス２４に
データとして現われる。第１データバス２４のデータ
は、読み出し信号Ｒｅａｄ−２のタイミングで読み出し
用アンプ９４に供給される。これに反応して、読み出し
用アンプ９４の出力にデータが現われ、そのデータが第
２データバス１５に伝播される。第２データバス１５の
データは、読み出し信号Ｒｅａｄ−１のタイミングで出
力アンプ１４２に供給される。これに反応して、出力ア
ンプ１４２の出力にデータが現われる。
ｎａｂｌｅによってセンスアンプ６０が駆動され、同時
にビット線に信号が現われる。次にローブロック選択線
２３とグローバルコラム選択線２０が同時に活性化さ
れ、選択されたビット線の信号が第１データバス２４に
データとして現われる。第１データバス２４のデータ
は、読み出し信号Ｒｅａｄ−２のタイミングで読み出し
用アンプ９４に供給される。これに反応して、読み出し
用アンプ９４の出力にデータが現われ、そのデータが第
２データバス１５に伝播される。第２データバス１５の
データは、読み出し信号Ｒｅａｄ−１のタイミングで出
力アンプ１４２に供給される。これに反応して、出力ア
ンプ１４２の出力にデータが現われる。
【００６６】図７は、データ書き込み時に第２データバ
スからビット線にデータが転送される様子を示すタイミ
ング図である。図７は、図３及び図５に対応して、書き
込み信号Ｗｒｉｔｅ−１、第２データバス１５の信号、
書き込み用アンプ９５の入力信号、書き込み信号Ｗｒｉ
ｔｅ−２、グローバルコラム選択線２０の信号、ローブ
ロック選択線２３の信号、ビット線信号、及びセンスア
ンプ駆動用の信号ＳｅｎｓｅＥｎａｂｌｅを示す。
スからビット線にデータが転送される様子を示すタイミ
ング図である。図７は、図３及び図５に対応して、書き
込み信号Ｗｒｉｔｅ−１、第２データバス１５の信号、
書き込み用アンプ９５の入力信号、書き込み信号Ｗｒｉ
ｔｅ−２、グローバルコラム選択線２０の信号、ローブ
ロック選択線２３の信号、ビット線信号、及びセンスア
ンプ駆動用の信号ＳｅｎｓｅＥｎａｂｌｅを示す。
【００６７】図７に於ても図６と同様に、信号立ち上が
り及び立ち下がり部分に見られる複数の線は、信号のタ
イミング差を示したものである。図７に示されるよう
に、書き込み信号Ｗｒｉｔｅ−１のタイミングで第２デ
ータバス１５にデータが出力される。第２データバス１
５のデータは、書き込み用アンプ９５の入力信号とな
り、書き込み信号Ｗｒｉｔｅ−２のタイミングで書き込
み用アンプ９５が作動し、第１データバスにデータが出
力される。グローバルコラム選択線２０及びローブロッ
ク選択線２３が同時に活性化され、第１データバスのデ
ータは、選択されたビット線にビット線信号として現わ
れる。その後、信号ＳｅｎｓｅＥｎａｂｌｅによってセ
ンスアンプを駆動しビット線信号を増幅する。
り及び立ち下がり部分に見られる複数の線は、信号のタ
イミング差を示したものである。図７に示されるよう
に、書き込み信号Ｗｒｉｔｅ−１のタイミングで第２デ
ータバス１５にデータが出力される。第２データバス１
５のデータは、書き込み用アンプ９５の入力信号とな
り、書き込み信号Ｗｒｉｔｅ−２のタイミングで書き込
み用アンプ９５が作動し、第１データバスにデータが出
力される。グローバルコラム選択線２０及びローブロッ
ク選択線２３が同時に活性化され、第１データバスのデ
ータは、選択されたビット線にビット線信号として現わ
れる。その後、信号ＳｅｎｓｅＥｎａｂｌｅによってセ
ンスアンプを駆動しビット線信号を増幅する。
【００６８】上述の実施例に対しては、様々な変形が可
能である。例えば図５の構成では、多数ビットデータを
転送するための電力消費量が大きくなるので、第１デー
タバス２４及び／或いは第２データバス１５上のデータ
信号の振幅を抑制することによって、電力消費量を削減
することが考えられる。これを実現するためには、セン
スアンプ等からデータバスに信号を出力するトランジス
タに、ゲート幅の狭いものを用いればよい。具体的に
は、図５に於て、データ読み出し時に第１データバス２
４に信号を出力するＮＭＯＳトランジスタ６５−１及び
６５−２のゲート幅を狭くする。データ読み出し時に第
２データバス１５に信号を出力するＰＭＯＳトランジス
タ１１０及び１１１のゲート幅を狭くする。データ書き
込み時に第１データバス２４に信号を出力するＰＭＯＳ
トランジスタ１１２及び１１３とＮＭＯＳトランジスタ
１１４乃至１１７のうちで、直列に接続されている３つ
のトランジスタの少なくとも一つのゲート幅を狭くす
る。データ書き込み時に第２データバス１５に信号を出
力する出力アンプ１１１の出力用ＰＭＯＳトランジスタ
のゲート幅を狭くする。
能である。例えば図５の構成では、多数ビットデータを
転送するための電力消費量が大きくなるので、第１デー
タバス２４及び／或いは第２データバス１５上のデータ
信号の振幅を抑制することによって、電力消費量を削減
することが考えられる。これを実現するためには、セン
スアンプ等からデータバスに信号を出力するトランジス
タに、ゲート幅の狭いものを用いればよい。具体的に
は、図５に於て、データ読み出し時に第１データバス２
４に信号を出力するＮＭＯＳトランジスタ６５−１及び
６５−２のゲート幅を狭くする。データ読み出し時に第
２データバス１５に信号を出力するＰＭＯＳトランジス
タ１１０及び１１１のゲート幅を狭くする。データ書き
込み時に第１データバス２４に信号を出力するＰＭＯＳ
トランジスタ１１２及び１１３とＮＭＯＳトランジスタ
１１４乃至１１７のうちで、直列に接続されている３つ
のトランジスタの少なくとも一つのゲート幅を狭くす
る。データ書き込み時に第２データバス１５に信号を出
力する出力アンプ１１１の出力用ＰＭＯＳトランジスタ
のゲート幅を狭くする。
【００６９】このようにゲート幅を狭くすると、トラン
ジスタの出力電流及び出力電圧が急速には変化しなくな
る。クロックに同期した信号の変化が、トランジスタの
出力電流及び出力電圧の変化より相対的に高速であれ
ば、信号が最大振幅に到達する前にプリチャージ動作及
びショート動作が実行されるので、信号振幅は結果とし
て小さなものとなる。
ジスタの出力電流及び出力電圧が急速には変化しなくな
る。クロックに同期した信号の変化が、トランジスタの
出力電流及び出力電圧の変化より相対的に高速であれ
ば、信号が最大振幅に到達する前にプリチャージ動作及
びショート動作が実行されるので、信号振幅は結果とし
て小さなものとなる。
【００７０】データ読み出し時には、ビット線のペアの
配線間の電位差は200mV 程度である。通常はこれを増幅
してデータバスに供給するが、この変形例に於ては例え
ば、第１データバス２４のペアの配線間の電位差として
200mV 程度、第２データバス１５のペアの配線間の電位
差として400mV 程度を用いることが出来る。
配線間の電位差は200mV 程度である。通常はこれを増幅
してデータバスに供給するが、この変形例に於ては例え
ば、第１データバス２４のペアの配線間の電位差として
200mV 程度、第２データバス１５のペアの配線間の電位
差として400mV 程度を用いることが出来る。
【００７１】またデータ書き込み時には、入力アンプ１
４１への入力はペアの配線間の電位差を3.3V程度とし
て、例えば、第２データバス１５のペアの配線間の電位
差を400mV 程度、第１データバス２４のペアの配線間で
電位差を3.3Vに戻すといったことが可能である。或いは
第１データバス２４に於ても、データ書き込み時の信号
を抑制された信号振幅としてもよい。
４１への入力はペアの配線間の電位差を3.3V程度とし
て、例えば、第２データバス１５のペアの配線間の電位
差を400mV 程度、第１データバス２４のペアの配線間で
電位差を3.3Vに戻すといったことが可能である。或いは
第１データバス２４に於ても、データ書き込み時の信号
を抑制された信号振幅としてもよい。
【００７２】このようにＤＲＡＭの内部バスに於て小振
幅の信号を用いれば、数多くのデータバスをアクティブ
にして大量のビット数のデータを読み書きしても、必要
以上の電力消費を避けることが出来るので好ましい。ま
た他の変形例として、センスアンプ領域の回路（図４）
に於て、センスアンプを駆動するドライバトランジスタ
をコラム冗長の単位毎に設けることが出来る。コラム冗
長とは、データバス（第１データバス２４）のある一対
が製造不良により正常動作出来ない場合、製品出荷前に
フューズ等の切り換えによって、不良データバスペアの
アドレスに対して他のデータバス部分を割り当てること
を意味する。このコラム冗長を行うことによって、ユー
ザ側は全てのアドレスに対するアクセスを正常に行うこ
とが出来る。
幅の信号を用いれば、数多くのデータバスをアクティブ
にして大量のビット数のデータを読み書きしても、必要
以上の電力消費を避けることが出来るので好ましい。ま
た他の変形例として、センスアンプ領域の回路（図４）
に於て、センスアンプを駆動するドライバトランジスタ
をコラム冗長の単位毎に設けることが出来る。コラム冗
長とは、データバス（第１データバス２４）のある一対
が製造不良により正常動作出来ない場合、製品出荷前に
フューズ等の切り換えによって、不良データバスペアの
アドレスに対して他のデータバス部分を割り当てること
を意味する。このコラム冗長を行うことによって、ユー
ザ側は全てのアドレスに対するアクセスを正常に行うこ
とが出来る。
【００７３】図８は、センスアンプを駆動するドライバ
トランジスタをコラム冗長の単位毎に設けた回路の一例
を示す。図８に於て、図４と同一の構成要素は同一の符
号で参照され、その説明は省略される。図８に於ては、
ドライバトランジスタ６４Ａが、一対のデータバスＤＢ
０及び／ＤＢ０に接続されるセンスアンプに対して設け
られ、ドライバトランジスタ６４Ｂが、一対のデータバ
スＤＢ１及び／ＤＢ１に接続されるセンスアンプに対し
て設けられる。この例では、コラム冗長はデータバス一
対毎に行われる。
トランジスタをコラム冗長の単位毎に設けた回路の一例
を示す。図８に於て、図４と同一の構成要素は同一の符
号で参照され、その説明は省略される。図８に於ては、
ドライバトランジスタ６４Ａが、一対のデータバスＤＢ
０及び／ＤＢ０に接続されるセンスアンプに対して設け
られ、ドライバトランジスタ６４Ｂが、一対のデータバ
スＤＢ１及び／ＤＢ１に接続されるセンスアンプに対し
て設けられる。この例では、コラム冗長はデータバス一
対毎に行われる。
【００７４】このようにＤＲＡＭのコラム冗長を考える
と、ドライバトランジスタはコラム冗長の単位毎に設け
られることが望ましい。このようにすれば、不良部分を
他の部分で置き換える必要が生じたときに、不良部分の
ドライバトランジスタを切断し、置き換え部分のドライ
バトランジスタを接続する処置を容易に行うことが出来
る。またコラム冗長は、必ずしもデータバス一対の単位
で行う必要はなく、もっと大きな或いは小さな単位で行
ってもよい。その場合には、ドライバトランジスタもデ
ータバス一対に対してではなく、コラム冗長の単位毎に
割り当てられることが好ましい。
と、ドライバトランジスタはコラム冗長の単位毎に設け
られることが望ましい。このようにすれば、不良部分を
他の部分で置き換える必要が生じたときに、不良部分の
ドライバトランジスタを切断し、置き換え部分のドライ
バトランジスタを接続する処置を容易に行うことが出来
る。またコラム冗長は、必ずしもデータバス一対の単位
で行う必要はなく、もっと大きな或いは小さな単位で行
ってもよい。その場合には、ドライバトランジスタもデ
ータバス一対に対してではなく、コラム冗長の単位毎に
割り当てられることが好ましい。
【００７５】また他の変形例として、第２データバス１
５をデータ読み出し用とデータ書き込み用とに２系統設
けることが出来る。図９は、第２データバス１５を２系
統設けた場合のセンスアンプ領域のセンスアンプ、デー
タ伝送バッファ１３のセンスアンプ、第２データバス１
５、入出力ラッチ１４、及びその周辺を示す図である。
図９に於て、図５と同一の構成要素は同一の符号で参照
され、その説明は省略される。
５をデータ読み出し用とデータ書き込み用とに２系統設
けることが出来る。図９は、第２データバス１５を２系
統設けた場合のセンスアンプ領域のセンスアンプ、デー
タ伝送バッファ１３のセンスアンプ、第２データバス１
５、入出力ラッチ１４、及びその周辺を示す図である。
図９に於て、図５と同一の構成要素は同一の符号で参照
され、その説明は省略される。
【００７６】図９の第２データバス１５Ａは、読み第し
用バス１５Ａ−１及び書き込み用バス１５Ａ−２を含
む。読み出し用バス１５Ａ−１は、読み出し用アンプ９
４と出力アンプ１４２に接続され、書き込み用バス１５
Ａ−２は、入力アンプ１４１と書き込み用アンプ９５に
接続されている。読み第し用バス１５Ａ−１及び書き込
み用バス１５Ａ−２に別々に接続されている以外は、こ
れらのアンプ９４、９５、１４１、及び１４２は図５の
ものと同様である。
用バス１５Ａ−１及び書き込み用バス１５Ａ−２を含
む。読み出し用バス１５Ａ−１は、読み出し用アンプ９
４と出力アンプ１４２に接続され、書き込み用バス１５
Ａ−２は、入力アンプ１４１と書き込み用アンプ９５に
接続されている。読み第し用バス１５Ａ−１及び書き込
み用バス１５Ａ−２に別々に接続されている以外は、こ
れらのアンプ９４、９５、１４１、及び１４２は図５の
ものと同様である。
【００７７】このように読み出し用と書き込み用とで２
系統のバスを第２データバス１５Ａに設ければ、例えば
読み出し動作から書き込み動作に切り替える場合に、書
き込み用バス１５Ａ−２のプリチャージを読み出し動作
中に行って書き込みデータ転送の準備をしておくことに
よって、プリチャージ動作分の時間を短縮することが出
来る。従って、２系統のバスを設けることによって高速
なデータ転送が可能になる。また２系統のバスを第１デ
ータバスに設けることによって、同様に高速なデータ転
送が可能になることは言うまでもない。
系統のバスを第２データバス１５Ａに設ければ、例えば
読み出し動作から書き込み動作に切り替える場合に、書
き込み用バス１５Ａ−２のプリチャージを読み出し動作
中に行って書き込みデータ転送の準備をしておくことに
よって、プリチャージ動作分の時間を短縮することが出
来る。従って、２系統のバスを設けることによって高速
なデータ転送が可能になる。また２系統のバスを第１デ
ータバスに設けることによって、同様に高速なデータ転
送が可能になることは言うまでもない。
【００７８】上記実施例の説明に於ては、ローデコーダ
１１の動作及びローブロック選択線２３のローブロック
選択信号のタイミングについては特に言及しなかった。
このローブロック選択線２３は前述のように、グローバ
ルワード線２５がセルブロック１８の一行を選択した時
に、その行に対応するコラム選択線２２をグローバルコ
ラム選択線２０に接続するためのものである。従って、
従来のＤＲＡＭと同様のタイミングでデータ読み出しを
行うことも可能である。しかしながらローブロック選択
線２３によるローブロック（メモリセル１８の一行）選
択を、バンクを切り替えるバンクインターリーブ動作の
ように実行して、メモリ読み出し速度を向上することも
可能である。
１１の動作及びローブロック選択線２３のローブロック
選択信号のタイミングについては特に言及しなかった。
このローブロック選択線２３は前述のように、グローバ
ルワード線２５がセルブロック１８の一行を選択した時
に、その行に対応するコラム選択線２２をグローバルコ
ラム選択線２０に接続するためのものである。従って、
従来のＤＲＡＭと同様のタイミングでデータ読み出しを
行うことも可能である。しかしながらローブロック選択
線２３によるローブロック（メモリセル１８の一行）選
択を、バンクを切り替えるバンクインターリーブ動作の
ように実行して、メモリ読み出し速度を向上することも
可能である。
【００７９】図１０は、図１の本発明のＤＲＡＭに於
て、バンクインターリーブによってデータ読み出しを高
速に実行する動作を説明するタイミング図である。図１
０のタイミング図は、ワード線選択信号（グローバルワ
ード線２５の選択信号）、センスアンプ領域のセンスア
ンプを駆動する信号ＳｅｎｓｅＥｎａｂｌｅ、ローブロ
ック選択線２３のローブロック選択信号、グローバルコ
ラム選択線２０のコラム選択信号、及び第１データバス
２４のデータを示す。これらの信号を１セットとして、
順番にアクセスされるローブロックであるバンク１乃至
バンク５に対して、５セットの信号が示される。なお図
１０の上部には、クロック信号及びクロック信号に同期
して供給されるコマンド／アドレス信号を示し、図１０
の最下部には、バンク１乃至バンク５の５つのローブロ
ックから読み出された第１データバス２４上のデータを
示す。
て、バンクインターリーブによってデータ読み出しを高
速に実行する動作を説明するタイミング図である。図１
０のタイミング図は、ワード線選択信号（グローバルワ
ード線２５の選択信号）、センスアンプ領域のセンスア
ンプを駆動する信号ＳｅｎｓｅＥｎａｂｌｅ、ローブロ
ック選択線２３のローブロック選択信号、グローバルコ
ラム選択線２０のコラム選択信号、及び第１データバス
２４のデータを示す。これらの信号を１セットとして、
順番にアクセスされるローブロックであるバンク１乃至
バンク５に対して、５セットの信号が示される。なお図
１０の上部には、クロック信号及びクロック信号に同期
して供給されるコマンド／アドレス信号を示し、図１０
の最下部には、バンク１乃至バンク５の５つのローブロ
ックから読み出された第１データバス２４上のデータを
示す。
【００８０】図１０に於て、コマンド／アドレス入力の
アドレス入力Ａ、Ｂ、Ｃ、Ｄ、及びＥは各々、バンク１
乃至バンク５内のデータを読み出すためのアドレス入力
である。図に示されるように、アドレス入力は例えば、
クロック２サイクル毎に行われる。
アドレス入力Ａ、Ｂ、Ｃ、Ｄ、及びＥは各々、バンク１
乃至バンク５内のデータを読み出すためのアドレス入力
である。図に示されるように、アドレス入力は例えば、
クロック２サイクル毎に行われる。
【００８１】まずバンク１のアドレスＡが入力される
と、バンク１に対してワード線選択信号が供給されて、
ワード線が選択される。これにより選択されたワード線
に対応するメモリセルのデータが、ビット線に供給され
る。更にセンスアンプ駆動信号ＳｅｎｓｅＥｎａｂｌｅ
が供給されて、ビット線のデータがセンスアンプによっ
て増幅される。センスアンプによってビット線のデータ
が増幅されると、ローブロック選択線２３のローブロッ
ク選択信号がバンク１を選択すると同時に、グローバル
コラム選択線２０のコラム選択信号が供給される。これ
によって、ビット線のデータが第１データバス２４に転
送される。
と、バンク１に対してワード線選択信号が供給されて、
ワード線が選択される。これにより選択されたワード線
に対応するメモリセルのデータが、ビット線に供給され
る。更にセンスアンプ駆動信号ＳｅｎｓｅＥｎａｂｌｅ
が供給されて、ビット線のデータがセンスアンプによっ
て増幅される。センスアンプによってビット線のデータ
が増幅されると、ローブロック選択線２３のローブロッ
ク選択信号がバンク１を選択すると同時に、グローバル
コラム選択線２０のコラム選択信号が供給される。これ
によって、ビット線のデータが第１データバス２４に転
送される。
【００８２】まずバンク１のアドレスＢが入力される
と、バンク２に対してワード線選択信号が供給されて、
ワード線が選択される。これにより選択されたワード線
に対応するメモリセルのデータが、ビット線に供給され
る。更にセンスアンプ駆動信号ＳｅｎｓｅＥｎａｂｌｅ
が供給されて、ビット線のデータがセンスアンプによっ
て増幅される。センスアンプによってビット線のデータ
が増幅されると、ローブロック選択線２３のローブロッ
ク選択信号がバンク２を選択すると同時に、グローバル
コラム選択線２０のコラム選択信号が供給される。これ
によって、ビット線のデータが第１データバス２４に転
送される。
と、バンク２に対してワード線選択信号が供給されて、
ワード線が選択される。これにより選択されたワード線
に対応するメモリセルのデータが、ビット線に供給され
る。更にセンスアンプ駆動信号ＳｅｎｓｅＥｎａｂｌｅ
が供給されて、ビット線のデータがセンスアンプによっ
て増幅される。センスアンプによってビット線のデータ
が増幅されると、ローブロック選択線２３のローブロッ
ク選択信号がバンク２を選択すると同時に、グローバル
コラム選択線２０のコラム選択信号が供給される。これ
によって、ビット線のデータが第１データバス２４に転
送される。
【００８３】このバンク１に対する動作及びバンク２に
対する動作を比較すれば分かるように、ワード線選択信
号、センスアンプ駆動信号、及びビット線データは、バ
ンク１及びバンク２の間でタイミング的に前後が重なっ
ている。即ち、例えばバンク２のビット線データは、バ
ンク１のビット線データがアドレスＡのデータ読み出し
後プリチャージ動作に入る前に、既にプリチャージ動作
を終了してアドレスＢのデータ読み出しを行っている。
このように、バンク１及びバンク２の間でバンクインタ
ーリーブ動作を行うことによって、バンク１のアドレス
Ａ及びバンク２のアドレスＢのデータを、連続的に第１
データバス２４に転送することが出来る。
対する動作を比較すれば分かるように、ワード線選択信
号、センスアンプ駆動信号、及びビット線データは、バ
ンク１及びバンク２の間でタイミング的に前後が重なっ
ている。即ち、例えばバンク２のビット線データは、バ
ンク１のビット線データがアドレスＡのデータ読み出し
後プリチャージ動作に入る前に、既にプリチャージ動作
を終了してアドレスＢのデータ読み出しを行っている。
このように、バンク１及びバンク２の間でバンクインタ
ーリーブ動作を行うことによって、バンク１のアドレス
Ａ及びバンク２のアドレスＢのデータを、連続的に第１
データバス２４に転送することが出来る。
【００８４】同様に、バンク３のアドレスＣ、バンク４
のアドレスＤ、及びバンク５のアドレスＥが順次入力さ
れると、第１データバス２４上に各々のアドレスのデー
タが連続的に読み出される。従って、バンクインターリ
ーブ動作によって５つのバンクに連続的にアクセスした
場合には、第１データバス２４には、アドレスＡ乃至Ｅ
のデータが連続的に読み出される。
のアドレスＤ、及びバンク５のアドレスＥが順次入力さ
れると、第１データバス２４上に各々のアドレスのデー
タが連続的に読み出される。従って、バンクインターリ
ーブ動作によって５つのバンクに連続的にアクセスした
場合には、第１データバス２４には、アドレスＡ乃至Ｅ
のデータが連続的に読み出される。
【００８５】このように図１の本発明のＤＲＡＭに於て
は、各ローブロック（セルブロック１８の各行）に対す
るワード線選択とセンスアンプ駆動とを、タイミングを
重ね合わせて連続的に行い、更にローブロック選択線２
３によって各バンク（ローブロック）を選択してビット
線から第１データバス２４にデータを転送していくこと
によって、バンクインターリーブ動作を実現することが
出来る。これによって、高速なデータ読み出しが可能と
なる。またデータ書き込みの場合についても同様である
ことは明白である。
は、各ローブロック（セルブロック１８の各行）に対す
るワード線選択とセンスアンプ駆動とを、タイミングを
重ね合わせて連続的に行い、更にローブロック選択線２
３によって各バンク（ローブロック）を選択してビット
線から第１データバス２４にデータを転送していくこと
によって、バンクインターリーブ動作を実現することが
出来る。これによって、高速なデータ読み出しが可能と
なる。またデータ書き込みの場合についても同様である
ことは明白である。
【００８６】本発明は、実施例及び変形例を用いて説明
されたが、上述の実施例或いは変形例に限定されること
なく、特許請求の範囲内で、様々な修正及び変更が可能
である。
されたが、上述の実施例或いは変形例に限定されること
なく、特許請求の範囲内で、様々な修正及び変更が可能
である。
【００８７】
【発明の効果】本発明に於ては、信号伝送用の第１のデ
ータバスがビット線に平行に配置され、コラムアドレス
選択用のコラム選択線がビット線に垂直に配置される。
このような構成とすることによって、従来のＤＲＡＭの
構成に於てコラム選択線が占有していたスペースを、信
号伝送用の第１のデータバスの配線に用いることが出来
る。従って、数多くの配線を信号伝送用として設けるこ
とが出来る。
ータバスがビット線に平行に配置され、コラムアドレス
選択用のコラム選択線がビット線に垂直に配置される。
このような構成とすることによって、従来のＤＲＡＭの
構成に於てコラム選択線が占有していたスペースを、信
号伝送用の第１のデータバスの配線に用いることが出来
る。従って、数多くの配線を信号伝送用として設けるこ
とが出来る。
【００８８】また本発明に於ては、ビット線に平行して
配置されたグローバルコラム選択線を介して、コラムア
ドレス信号をコラム選択線に供給することが出来る。ま
た本発明に於ては、ローデコーダによってブロック選択
線の一つを選択することによってセルブロックの１行を
選択し、この１行に対応するコラム選択線を活性化する
ことが出来る。
配置されたグローバルコラム選択線を介して、コラムア
ドレス信号をコラム選択線に供給することが出来る。ま
た本発明に於ては、ローデコーダによってブロック選択
線の一つを選択することによってセルブロックの１行を
選択し、この１行に対応するコラム選択線を活性化する
ことが出来る。
【００８９】また本発明に於ては、センスアンプドライ
バを第１のセンスアンプの各々に対して一つずつ設ける
ことによって、数多くの第１のセンスアンプに対して共
通のセンスアンプドライバを設けた場合に生じるソース
電位の変動を抑さえることが出来る。
バを第１のセンスアンプの各々に対して一つずつ設ける
ことによって、数多くの第１のセンスアンプに対して共
通のセンスアンプドライバを設けた場合に生じるソース
電位の変動を抑さえることが出来る。
【００９０】また本発明に於ては、センスアンプのソー
ス電位の変動を抑さえることが出来ると共に、コラム冗
長により第１のデータバスの各対を置き換える際の処置
が簡略化される。また本発明に於ては、センスアンプの
ソース電位の変動を抑さえることが出来ると共に、コラ
ム冗長により第１のデータバスの各対を置き換える際の
処置が簡略化される。
ス電位の変動を抑さえることが出来ると共に、コラム冗
長により第１のデータバスの各対を置き換える際の処置
が簡略化される。また本発明に於ては、センスアンプの
ソース電位の変動を抑さえることが出来ると共に、コラ
ム冗長により第１のデータバスの各対を置き換える際の
処置が簡略化される。
【００９１】また本発明に於ては、第１のデータバスの
各対の間で、クロストーク雑音を低減することが出来
る。また本発明に於ては、第１のデータバスから第２の
データバスにデータを転送する際に、第１のデータバス
上のデータを選択してデータビット数を削減することが
出来る。従って、充分に多数のビットを取り出せるキャ
パシティーを第１のデータバスに用意しておくと共に、
第２のデータバスで必要なビット数に応じてビット数の
削減を行うことが出来る。
各対の間で、クロストーク雑音を低減することが出来
る。また本発明に於ては、第１のデータバスから第２の
データバスにデータを転送する際に、第１のデータバス
上のデータを選択してデータビット数を削減することが
出来る。従って、充分に多数のビットを取り出せるキャ
パシティーを第１のデータバスに用意しておくと共に、
第２のデータバスで必要なビット数に応じてビット数の
削減を行うことが出来る。
【００９２】また本発明に於ては、小振幅の信号を用い
ることによって消費電力の削減をはかることが出来る。
また本発明に於ては、小振幅の信号を用いることによっ
て消費電力の削減をはかることが出来る。
ることによって消費電力の削減をはかることが出来る。
また本発明に於ては、小振幅の信号を用いることによっ
て消費電力の削減をはかることが出来る。
【００９３】また本発明に於ては、データ読み出し用の
データバスとデータ書き込み用のデータバスとを別々に
設けることによって、読み出し／書き込みの切り替え間
でプリチャージ動作分の時間を短縮することが出来る。
データバスとデータ書き込み用のデータバスとを別々に
設けることによって、読み出し／書き込みの切り替え間
でプリチャージ動作分の時間を短縮することが出来る。
【図１】本発明の原理によるＤＲＡＭのレイアウトを示
す図である。
す図である。
【図２】本発明によるＤＲＡＭの全体構成を示す図であ
る。
る。
【図３】図１のグローバルコラム選択線、ローブロック
選択部、コラム選択線、及びローブロック選択線の実施
例を示す図である。
選択部、コラム選択線、及びローブロック選択線の実施
例を示す図である。
【図４】図１のセンスアンプ領域のセンスアンプ、コラ
ム選択線、及び第１データバスの実施例を示す図であ
る。
ム選択線、及び第１データバスの実施例を示す図であ
る。
【図５】図１のセンスアンプ領域のセンスアンプ、デー
タ伝送バッファのセンスアンプ、第２データバス、入出
力ラッチ、及びその周辺の実施例を示す図である。
タ伝送バッファのセンスアンプ、第２データバス、入出
力ラッチ、及びその周辺の実施例を示す図である。
【図６】データ読み出し時にビット線から第２データバ
スにデータが転送される様子を示すタイミング図であ
る。
スにデータが転送される様子を示すタイミング図であ
る。
【図７】データ書き込み時に第２データバスからビット
線にデータが転送される様子を示すタイミング図であ
る。
線にデータが転送される様子を示すタイミング図であ
る。
【図８】センスアンプを駆動するドライバトランジスタ
をコラム冗長の単位毎に設けた回路を示す図である。
をコラム冗長の単位毎に設けた回路を示す図である。
【図９】第２データバスを２系統設けた場合のセンスア
ンプ領域のセンスアンプ、データ伝送バッファのセンス
アンプ、第２データバス、入出力ラッチ、及びその周辺
を示す図である。
ンプ領域のセンスアンプ、データ伝送バッファのセンス
アンプ、第２データバス、入出力ラッチ、及びその周辺
を示す図である。
【図１０】図１のＤＲＡＭに於て、バンクインターリー
ブによってデータ読み出しを高速に実行する動作を説明
するタイミング図である。
ブによってデータ読み出しを高速に実行する動作を説明
するタイミング図である。
【図１１】従来のＤＲＡＭのレイアウトを示す図であ
る。
る。
１０ メモリブロック １１ ローデコーダ １２ コラムデコーダ １３ データ伝送バッファ １４ 入出力ラッチ １５、１５Ａ 第２データバス １６、１６Ａ、１６Ｂ センスアンプ領域 １７ ローカルワードドライバ領域 １８ セルブロック ２０ グローバルコラム選択線 ２１ ローブロック選択部 ２２ コラム選択線 ２３ ローブロック選択線 ２４ 第１データバス ２５ グローバルワード線 ３０ 入出力線 ６０ センスアンプ ７０ 信号生成回路 ９４ 読み出し用アンプ ９５ 書き込み用アンプ １３０ デコーダ １４１ 入力アンプ １４２ 出力アンプ １４３ 出力データラッチ回路 ３００ メモリブロック ３０１ ローデコーダ ３０２ コラムデコーダ ３０３ センスアンプ ３０４ 入出力ラッチ ３０５ データバス ３０６ センスアンプ領域 ３０７ ローカルワードドライバ領域 ３０８ セルブロック ３１０ グローバルデータバス ３１１ データバススイッチ ３１２ ローカルデータバス ３１３ コラム選択線 ３１４ グローバルワード線 ３２０ 入出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古賀 誠 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平７−320480（ＪＰ，Ａ) 特開 平６−36556（ＪＰ，Ａ) 特開 平８−139290（ＪＰ，Ａ) 特開 平３−225697（ＪＰ，Ａ) 特開 平８−106785（ＪＰ，Ａ) 特開 平８−212773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 G11C 11/41
Claims (12)
- 【請求項１】 セルブロック内に形成された複数のメモ
リセルと、 該複数のメモリセルと接続される複数のビット線と、 前記複数のビット線に接続される複数の第１のセンスア
ンプと、 前記ビット線と平行に配置される第１のデータバスと、 前記ビット線に直交して配置され、前記複数のビット線
の中から選択されたビット線を前記第１のデータバス線
に接続するための信号を供給するコラム選択線と、 を有し、前記第１のデータバスはセルブロック領域上に
延在し、さらに、前記セルブロックは、前記ビット線と
直交する方向に複数配置され、コラムデコーダから前記
ビット線と平行に伸び、接続部を介して前記コラム選択
線を制御するグローバルコラム選択線は、前記セルブロ
ックの間に配置されていることを特徴とする半導体記憶
装置。 - 【請求項２】 前記ビット線に直交して配置され、前記
ビット線と並行する方向に配置された前記複数のセルブ
ロックを選択するブロック選択線をさらに有することを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記接続部は、該グローバルコラム選択
線からの信号と前記ブロック選択線からの信号とに基づ
いて前記コラム選択線を選択することを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項４】 前記第１のセンスアンプに対応して設け
られ、該第１のセンスアンプを駆動するセンスアンプド
ライバを更に含むことを特徴とする請求項１乃至３のい
ずれかに記載の半導体記憶装置。 - 【請求項５】 前記第１のデータバス線の各対に対応し
て設けられ、前記第１のセンスアンプを駆動するセンス
アンプドライバを更に含むことを特徴とする請求項１乃
至３のいずれかに記載の半導体記憶装置。 - 【請求項６】 コラム冗長で切り替える単位毎に設けら
れ、前記第１のセンスアンプを駆動するセンスアンプド
ライバを更に含むことを特徴とする請求項１乃至３のい
ずれかに記載の半導体記憶装置。 - 【請求項７】 前記第１のデータバスに平行して配置さ
れ、該第１のデータ バスを互いにシールドする電源線を
更に含むことを特徴とする請求項１乃至３のいずれかに
記載の半導体記憶装置。 - 【請求項８】 前記第１のデータバスに接続される第２
のセンスアンプと、 前記第２のセンスアンプを介して前記第１のデータバス
に接続される第２のデータバスと、 前記第２のセンスアンプを選択的に駆動することにより
前記ビット線と直交する方向に配置された前記セルブロ
ックの少なくとも一つを選択することを特徴とする請求
項２又は３に記載の半導体記憶装置。 - 【請求項９】 前記第１のデータバスで伝送される信号
の振幅が、外部からデータ入出力端子に与えられる電圧
よりも小さいことを特徴とする請求項８に記載の半導体
記憶装置。 - 【請求項１０】 前記第２のデータバスで伝送される信
号の振幅が、外部からデータ入出力端子に与えられる電
圧よりも小さいことを特徴とする請求項８に記載の半導
体記憶装置。 - 【請求項１１】 前記第２のデータバスは、データ読み
出し用のデータバスとデータ書き込み用のデータバスと
を含むことを特徴とする請求項８に記載の半導体記憶装
置。 - 【請求項１２】 前記ビット線と並行する方向に配置さ
れた前記複数のセルブロックのうち２以上のセルブロッ
クの動作が重なり合うように、前記ブロック選択線を順
次選択するローデコーダを更に含むことを特徴とする請
求項２に記載の半導体記憶装置。
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