JP4326226B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ線対からなるデータバスの占有面積を小さくしてチップ面積を削減できる半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、このような半導体集積回路に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】
特開２００１−３４４９７６号公報
【０００４】
この特許文献１の半導体集積回路では、複数のメモリセルを有し、これらのメモリセルに対してデータの書き込み及び読み出しがそれぞれ行える複数のバンクと、パッド、入出力（以下「Ｉ／Ｏ」という。）バッファ、及びＩ／Ｏインターフェイス回路によりそれぞれ構成された複数のＩ／Ｏ回路とを備えている。複数のバンクはデータバスに接続され、このデータバスに、複数のＩ／Ｏ回路が接続されている。
【０００５】
この半導体集積回路では、あるバンク内のメモリセルから読み出されたデータは、データバスへ出力され、このデータバス上を伝送される。データバス上を伝送されたデータは、あるＩ／Ｏ回路に取り込まれ、外部に出力される。又、あるＩ／Ｏ回路から入力されたデータは、データバスへ入力され、このデータバス上を伝送されて、あるバンク内のメモリセルに書き込まれる。
【０００６】
【発明が解決しようとする課題】
従来の半導体集積回路において、バンク及びＩ／Ｏ回路で処理されたＩ／Ｏデータは、チップ内を長距離に渡って横断するデータバスを介してやり取りされる。このデータバスは、製品仕様のＩ／Ｏデータバス長に合わせてチップ内に配置される。
【０００７】
しかしながら、チップ内を長距離で横断するデータバスは、併走する配線や、データバスを構成する配線の下部の回路とのクロストーク（信号漏洩）の影響を避けるために、シールド線の挿入や、データバスを構成する配線層の下にノイズ源となりうる回路を配置しない等の対策が採用される。そのため、伝送するデータ量が増えてデータバスの配線数が増大すると、チップ面積が増大するという課題があった。
【０００８】
本発明は、前記従来技術が持っていた課題を解決し、データバス配線数の削減よってチップ面積を小さくできる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路では、複数のメモリセルを有し、前記複数のメモリセルに対してｎビット（但し、ｎ；正の整数）データの書き込み及び読み出しがそれぞれ行える複数のバンクと、外部から複数ビットのデータの入力及び前記外部への複数ビットのデータの出力をそれぞれ行う複数のＩ／Ｏ手段と、前記複数のバンクに沿って配置されたｎ／２ビットのデータバスとを備えている。
【００１０】
前記各バンクと前記データバスとの間には、それらの間のデータ伝送をそれぞれ行うｎビットの第１のデータ線対が配置されると共に、前記データバスと前記各Ｉ／Ｏ手段との間にも、それらの間のデータ伝送をそれぞれ行うｎ／２ビットの第２のデータ線対が配置されている。そして、前記各第１、第２のデータ線及び前記データバスの接続箇所には、それぞれ切換手段が設けられている。前記切換手段は、制御信号によって、前記第１のデータ線対と前記第２のデータ線対との間、前記第１のデータ線対と前記データバスとの間、あるいは前記データバスと前記第２のデータ線対との間の電気的な接続を切り換え制御するものである。
【００１１】
このような構成を採用したことにより、例えば、あるバンク内のメモリセルから読み出されたデータは、これに接続された第１のデータ線対へ出力される。このデータは、切換手段により、第２のデータ線対を介してあるＩ／Ｏ手段へ送られて外部へ出力される。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体集積回路の概略の構成図である。
【００１３】
この半導体集積回路は、同期型ダイナミック・ランダム・アクセス・メモリ（以下「ＳＤＲＡＭ」という。）の複数バンク構成（例えば、２バンク構成）を示すものであり、複数のメモリセルをそれぞれ有する２つのバンク１０−０，１０−１を備えている。
【００１４】
バンク１０−０内には、ｎビット（例えば、１６ビット）データの入力と出力を切り換えるためのＩ／Ｏ回路１４−０が設けられ、このＩ／Ｏ回路１４−０が、１６ビットの第１のデータ線対ＬＤＢ０〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ１５が、切換手段２０−０を介して、８ビットの第２のデータ線対ＲＤＢ０〜ＲＤＢ７と８ビットのデータバスＧＤＢ０〜ＧＤＢ７とに接続されている。データ線対ＲＤＢ０〜ＲＤＢ７は、８ビットのＩ／Ｏ手段（例えば、８ビットのＩ／ＯパッドＤＱを有するＩ／Ｏインターフェイス回路３０−０）に接続されている。
【００１５】
同様に、バンク１０−１内には、ｎビット（例えば、１６ビット）データの入力と出力を切り換えるためのＩ／Ｏ回路１４−１が設けられ、このＩ／Ｏ回路１４−１が、１６ビットの第１のデータ線対ＬＤＢ０〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ１５が、切換手段２０−１を介して、８ビットの第２のデータ線対ＲＤＢ０〜ＲＤＢ７と８ビットのデータバスＧＤＢ０〜ＧＤＢ７とに接続されている。データ線対ＲＤＢ０〜ＲＤＢ７は、８ビットのＩ／Ｏ手段（例えば、８ビットのＩ／ＯパッドＤＱを有するＩ／Ｏインターフェイス回路３０−１）に接続されている。
【００１６】
図２は、図１中のバンク１０−０，１０−１を示す概略の構成図である。
【００１７】
各バンク１０−０，１０−１は同一の構成であり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと、これと直交する複数のビット線ＢＬ対とを有し、それらの交差箇所にメモリセルがマトリクス状に配置されている。複数のワード線ＷＬには、行アドレスデコーダ１２が接続されている。行アドレスデコーダ１２は、入力されるＸアドレスをデコード（解読）して複数のワード線ＷＬ中の１本を選択して活性化（アクティブに）する回路である。
【００１８】
複数のビット線ＢＬ対には、センスアンプ１３を介してＩ／Ｏ回路１４（１４−０，１４−１）及び列アドレスデコーダ１５が接続されている。センスアンプ１３は、メモリセルから読み出されたビット線ＢＬ対上のデータを検知、増幅する回路である。列アドレスデコーダ１５は、入力されるＹアドレスをデコードしてビット線選択信号を出力する回路である。Ｉ／Ｏ回路１４は、ビット線選択信号に基づき、複数のビット線ＢＬ対と複数のデータ線対ＬＤＢ０〜ＬＤＢ１５との間を接続／遮断する回路である。これらのＩ／Ｏ回路１４及び列アドレスデコーダ１５におけるデータの入力や出力、チップ選択、プリチャージ等は、Ｉ／Ｏ制御回路１６によって制御される。
【００１９】
図３は、図１中のバンク１０−０側のＩ／Ｏ回路１４−０及びＩ／Ｏインターフェイス回路３０−０等のＩ／Ｏ接続図である。
【００２０】
バンク１０−０内に設けられたＩ／Ｏ回路１４−０は、１８個のＩ／Ｏブロック（以下「Ｉ／ＯＢＬＫ」という。）０〜１７で構成され、このＩ／ＯＢＬＫ０，２，４，６，８，９，１１，１３，１５，１７によってデータバスＧＤＢ７〜ＧＤＢ０のプルアップ／プルダウンが切り換えられ、Ｉ／ＯＢＬＫ１，３，５，７，１０，１２，１４，１６がデータ線対ＬＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９に接続されている。データ線対ＬＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９は、切換手段２０−０を構成する切換回路２１−０〜２１−１５により、データ線対ＲＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９、又は、データバスＧＤＢ７〜０のいずれか一方に切り換え接続されるようになっている。切換回路２１−０〜２１−１５を切り換えるための制御信号は、制御回路２２から与えられ、この制御回路２２が、例えば、データバスＧＤＢ０〜ＧＤＢ７の下に配設されている。
【００２１】
データ線対ＲＤＢ６／７，４／５，２／３，０／１が、Ｉ／Ｏインターフェイス回路３０−０に接続され、データ線対ＲＤＢ１４／１５，１２／１３，１０／１１，８／９が、Ｉ／Ｏインターフェイス回路３０−１に接続されている。各Ｉ／Ｏインターフェイス回路３０−０，３０−１は、各４個のブロック（以下「ＤＱＢＬＫ」という。）０〜３，４〜７によりそれぞれ構成されている。なお、図３のデータ線対ＲＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９は、Ｉ／Ｏインターフェイス回路３０−０，３０−１のＤＱＧＬＫ０〜７からデータを入力するときには、入力線対Ｄｉｎ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９として機能する。
【００２２】
図４は、例えば、図１のバンク１０−０のアクティブ時における図３中のＩ／ＯＢＬＫ１、Ｉ／ＯＢＬＫ２、切換回路２１−０、及びＤＱＢＬＫ０の回路図である。
【００２３】
図３中の各データバスＧＤＢ０〜７は、各一対の正極性データ線ＧＤＢ０〜７及び負極性データ線ＧＤＢｂ０〜７によりそれぞれ構成されている。各データ線対ＬＤＢ０〜１５は、各２本の正極性データ線ＬＤＢ０〜ＬＤＢ１５及び負極性データ線ＬＤＢｂ０〜１５によりそれぞれ構成されている。各データ線対ＲＤＢ０〜７，ＲＤＢ８〜１５は、各２本の正極性データ線ＲＤＢ０〜７，ＲＤＢ８〜１５及び負極性データ線ＲＤＢｂ０〜７，ＲＤＢｂ８〜１５によりそれぞれ構成されている。データバスＧＤＢ５を構成するデータ線ＧＤＢ５，ＧＤＢｂ５対と、データ線対ＬＤＢ７を構成するデータ線ＬＤＢ７，ＬＤＢｂ７とは、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ２により、プルアップ又はプルダウンが切り換えられるようになっている。
【００２４】
Ｉ／ＯＢＬＫ２は、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と、データ線対書き込み（ＬＤＢ ＷＲＩＴ）回路とを有している。
【００２５】
データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路は、インバータ１５ａ，１５ｂ、２入力ＮＡＮＤゲート１５ｃ，１５ｅ、２入力ＮＯＲゲート１５ｄ，１５ｆ、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１５ｇ，１５ｉ、及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１５ｈ，１５ｊを有している。バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）、イーブンデータｄａｔａ＿ｅ，ｄａｔａＢ＿ｅ（＝“１”）、及びオットデータｄａｔａ＿ｏ，ｄａｔａＢ＿ｏ（＝“０”）の内、書き込み信号ＷＲＩＴＥ＿ＢＫ１はＮＡＮＤゲート１５ｃ，１５ｅに入力され、その書き込み信号ＷＲＩＴＥ＿ＢＫ１がインバータ１５ａ，１５ｂで反転されてＮＯＲゲート１５ｄ，１５ｆに入力される。ＮＡＮＤゲート１５ｃの出力端子がＰＭＯＳ１５ｇのゲートに、ＮＯＲゲート１５ｄの出力端子がＮＭＯＳ１５ｈのゲートに、ＮＡＮＤゲートの出力端子がＰＭＯＳ１５ｉのゲートに、ＮＯＲゲート１５ｆの出力端子がＮＭＯＳ１５ｊのゲートに、それぞれ接続されている。ＰＭＯＳ１５ｇ及びＮＭＯＳ１５ｈは、電源電位ＶＤＤノードと接地電位ノードとの間に直列に接続され、その接続点がデータ線ＧＤＢ５に接続されている。さらに、ＰＭＯＳ１５ｉ及びＮＭＯＳ１５ｊは、電源電位ＶＤＤノードと接地電位ノードとの間に直列に接続され、その接続点がデータ線ＧＤＢｂ５に接続されている。
【００２６】
このデータ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路では、バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）をインバータ１５ａ，１５ｂで反転し、バンク１０−０から与えられるイーブンデータｄａｔａ＿ｅ（＝“１”）と書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）との否定論理積をＮＡＮＤゲート１５ｃで求め、この出力信号（＝“０”）により、ＰＭＯＳ１５ｇをオン状態にし、データ線ＧＤＢ５を電源電位ＶＤＤにプルアップしている。この時、インバータ１５ａの出力信号（＝“０”）とバンク１０−０から与えられるイーブンデータｄａｔａＢ＿ｅ（＝“１”）との否定論理和をＮＯＲゲート１５ｄで求め、この出力信号（＝“０”）により、ＮＭＯＳ１５ｈをオフ状態にし、データ線ＧＤＢ５を接地電位から切り離している。又、バンク１０−０から与えられるオットデータｄａｔａ＿ｏ（＝“０”）と書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）との否定論理積をＮＡＮＤゲート１５ｅで求め、この出力信号（＝“１”）により、ＰＭＯＳ１５ｉをオフ状態にしてデータ線ＧＤＢｂ５を電源電位ＶＤＤから切り離す。この時、インバータ１５ｂの出力信号（＝“０”）とバンク１０−０から与えられるオットデータｄａｔａＢ＿ｏ（＝“０”）との否定論理和をＮＯＲゲート１５ｆで求め、この出力信号（＝“１”）により、ＮＭＯＳ１５ｊをオン状態にし、データ線ＧＤＢｂ５を接地電位にプルダウンしている。
【００２７】
データ線対書き込み（ＬＤＢ ＷＲＩＴ）回路は、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と同様に、インバータ１６ａ，１６ｂ、ＮＡＮＤゲート１６ｃ，１６ｅ、ＮＯＲゲート１６ｄ，１６ｆ、ＰＭＯＳ１６ｇ，１６ｉ、及びＮＭＯＳ１６ｈ，１６ｊにより構成されている。
【００２８】
このデータ線対書き込み（ＬＤＢ ＷＲＩＴ）回路では、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と同様に、バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ０（＝“１”）、イーブンデータｄａｔａ＿ｅ，ｄａｔａＢ＿ｅ（＝“１”）、及びオットデータｄａｔａ＿ｏ，ｄａｔａＢ＿ｏ（＝“０”）に基づき、データ線ＬＤＢ７を電源電位ＶＤＤにプルアップすると共に、データ線ＬＤＢｂ７を接地電位にプルダウンしている。
【００２９】
Ｉ／ＯＢＬＫ１は、バンク１０−０からの読み出しデータをデータ線ＬＤＢ７，ＬＤＢｂ７対へ出力したり、データ線ＬＤＢ７，ＬＤＢｂ７対からの入力データをバンク１０−０へ書き込んだりする回路であり、ビット線ＢＬ対に接続されるデータ線ＤＢ，ＤＢＢ対とデータ線ＤＢＲ，ＤＢＲＢ対をプリチャージするプリチャージ回路１７、読み出し信号ＹＲＥＤを反転するインバータ１７ｏ、出力バッファ１７ｐ，１７ｑ、入力バッファ１７ｒ，１７ｓ、データ線ＩＤＢ，ＩＤＢｂ対をプリチャージするプリチャージ回路１８、ライトドライバ（ＷＤＶ）１８ｄ，１８ｅ、セット・リセット増幅器（ＲＳ ＡＭＰ）１８ｆ、セット・リセット用のＮＭＯＳ１８ｇ，１８ｈ、ＧＤＢプリチャージ（ＧＤＢ ＰＲＥＣＨＡＲＡＧＥ）回路１９−１、及びＧＤＢプルアップ（ＧＤＢ ＰＵＬＬＵＰ）回路１９−２を有している。
【００３０】
プリチャージ回路１７は、バンク１０−０から与えられるプリチャージ信号ＤＢＰＣ及び読み出し信号ＹＲＥＤに基づき、データ線ＤＢ，ＤＢＢ対及びデータ線ＤＢＲ，ＤＢＲＢ対をプリチャージする回路であり、データ線ＤＢ，ＤＢＢ対用プリチャージ回路と、データ線ＤＢＲ，ＤＢＲＢ対用プリチャージ回路とで構成されている。
【００３１】
データ線ＤＢ，ＤＢＢ対用プリチャージ回路は、プリチャージ信号ＤＢＰＣを反転するインバータ１７ａと、インバータ１７ａの出力信号によりデータ線ＤＢとデータ線ＤＢＢとの間を接続／遮断するＮＭＯＳ１７ｂと、インバータ１７ａの出力信号によりデータ線ＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｃと、インバータ１７ａの出力信号によりデータ線ＤＢＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｄと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢとデータ線ＤＢＢとの間を接続／遮断するＮＭＯＳ１７ｅと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｆと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｇとで構成されている。
【００３２】
データ線ＤＢＲ，ＤＢＲＢ対用プリチャージ回路は、データ線ＤＢ，ＤＢＢ対用プリチャージ回路と同様に、読み出し信号ＹＲＥＤを反転するインバータ１７ｈと、インバータ１７ｈの出力信号によりデータ線ＤＢＲとデータ線ＤＢＲＢとの間を接続／遮断するＮＭＯＳ１７ｉと、インバータ１７ｈの出力信号によりデータ線ＤＢＲとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｊと、インバータ１７ｈの出力信号によりデータ線ＤＢＲＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｋと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲとデータ線ＤＢＲＢとの間を接続／遮断するＮＭＯＳ１７ｌと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｍと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｎとで構成されている。
【００３３】
出力バッファ１７ｐ，１７ｑは、読み出し信号ＹＲＥＤがインバータ１７ｏで反転された信号に基づき、データ線ＤＢ，ＤＢＢ対とデータ線ＩＤＢ，ＩＤＢｂ対との間をそれぞれ接続／遮断する素子である。入力バッファ１７ｒ，１７ｓは、読み出し信号ＹＲＥＤに基づき、データ線ＤＢＲ，ＤＢＲＢ対とデータ線ＩＤＢ，ＩＤＢｂ対との間をそれぞれ接続／遮断する素子である。
【００３４】
データ線ＩＤＢ，ＩＤＢｂ対用のプリチャージ回路１８は、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢとデータ線ＩＤＢｂとの間を接続／遮断するＰＭＯＳ１８ａと、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１８ｂと、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢｂとパッドＰＡとの間を接続／遮断するＮＭＯＳ１８ｃとで構成されている。データ線ＩＤＢ，ＩＤＢｂ対は、ライトドライバ（ＷＤＶ）１８ｄ，１８ｅを介して、データ線ＬＤＢ７，ＬＤＢｂ７対にそれぞれ接続されている。セット・リセット増幅器（ＲＳ ＡＭＰ）１８ｆは、データ線ＩＤＢ７又はＩＤＢｂ７上のデータを増幅する回路であり、この出力信号により、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間に接続されたＮＭＯＳ１８ｇと、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間に接続されたＮＭＯＳ１８ｈとが、それぞれオン／オフ制御される。
【００３５】
ＧＤＢプリチャージ（ＧＤＢ ＰＲＥＣＨＡＲＡＧＥ）回路１９−１は、バンク１０−０から与えられるプリチャージ信号ＧＤＢＰＲＥｂによりデータ線ＬＤＢ７，ＬＤＢｂ７対をプリチャージする回路であり、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢ７とデータ線ＬＤＢｂ７との間を接続／遮断するＰＭＯＳ１９ａと、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間を接続／遮断するＰＭＯＳ１９ｂと、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間を接続／遮断するＰＭＯＳ１９ｃとで構成されている。
【００３６】
ＧＤＢプルアップ（ＧＤＢ ＰＵＬＬＵＰ）回路１９−２は、バンク１０−０から与えられるライトイネーブル信号ＷＥＮによりデータ線ＬＤＢ７，ＬＤＢｂ７対をプルアップする回路であり、ライトイネーブル信号ＷＥＮがゲートに与えられるＰＭＯＳ１９ｄ，１９ｅを有し、このＰＭＯＳ１９ｄが、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間に接続され、ＰＭＯＳ１９ｅが、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間に接続されている。
【００３７】
切換回路２１−０は、ＸアドレスＸ１６１を反転するインバータ２２ａと、制御回路２２から与えられる制御信号ＲＴＲＡＮ１及びインバータ２２ａの出力信号を入力する２入力ＮＡＮＤゲート２２ｂと、制御回路２２から与えられる制御信号ＲＴＲＡＮ０及びインバータ２２ａの出力信号を入力する２入力ＮＡＮＤゲート２２ｃと、ＮＡＮＤゲート２２ｂの出力信号によりオン／オフ動作してデータ線ＬＤＢ７，ＬＤＢｂ７対とデータ線ＲＤＢ７，ＲＤＢｂ７対とを接続／遮断する切換素子２２ｄ，２２ｅと、ＮＡＮＤゲート２２ｃの出力信号によりオン／オフ動作してデータ線ＬＤＢ７，ＬＤＢｂ７対とデータバスＧＤＢ５，ＧＤＢｂ５対とを接続／遮断する切換素子２２ｆ，２２ｇとで構成されている。切換素子２２ｄ，２２ｅ，２２ｆ，２２ｇは、バッファ等で構成されている。
【００３８】
Ｉ／Ｏインターフェイス回路３０−０内のＤＱＢＬＫ０は、データ線ＲＤＢ７，ＲＤＢｂ７対からの読み出しデータを外部へ出力し、外部からの入力データをデータ線ＲＤＢ７，ＲＤＢｂ７対へ入力する回路であり、ＲＤＢ増幅器（ＲＤＢ
ＡＭＰ）３１と、ラッチ回路とで構成されている。
【００３９】
ＲＤＢ増幅器（ＲＤＢ ＡＭＰ）３１は、データ線ＲＤＢ７，ＲＤＢｂ７対上のデータを増幅する回路であり、信号ＧＤＢＰＲＥｂがゲートに与えられるＰＭＯＳ３１ａ，３１ｂと、ＰＭＯＳ３１ｃ，３１ｄとを有している。ＰＭＯＳ３１ａは、データ線ＲＤＢ７と電源電位ＶＤＤノードとの間に接続され、ＰＭＯＳ３１ｂは、データ線ＲＤＢｂ７と電源電位ＶＤＤノードとの間に接続されている。データ線ＲＤＢ７は、ＰＭＯＳ３１ｃを介して電源電位ＶＤＤノードに接続され、データ線ＲＤＢｂ７は、ＰＭＯＳ３１ｄを介して電源電位ＶＤＤノードに接続されている。
【００４０】
ラッチ回路は、ＰＭＯＳ３１ｅ，３１ｆ，３１ｇ，３１ｈ及びＮＭＯＳ３１ｉ，３１ｊを有している。ＰＭＯＳ３１ｅは、データ線ＲＤＢ７とデータ線ＲＤＢＡとの間に接続され、ＰＭＯＳ３１ｆは、データ線ＲＤＢｂ７とデータ線ＲＤＢＡｂとの間に接続され、それらのＰＭＯＳ３１ｅ，３１ｆがたすき掛け接続されてデータをラッチするようになっている。ＰＭＯＳ３１ｅのゲートは、イネーブル信号ＲＤＢＥＮによりゲート制御されるＰＭＯＳ３１ｇを介して、電源電位ＶＤＤノードに接続されている。ＰＭＯＳ３１ｆのゲートは、イネーブル信号ＲＤＢＥＮによりゲート制御されるＰＭＯＳ３１ｈを介して、電源電位ＶＤＤノードに接続されている。データ線ＲＤＢＡ，ＲＤＢＡｂ対は、イネーブル信号ＲＤＢＥＮによりゲート制御されるＮＭＯＳ３１ｉ，３１ｊを介して、電源電位ＶＤＤノードにそれぞれ接続されている。
【００４１】
次に、図１〜図４の動作を説明する。
【００４２】
例えば、図１中のバンク１０−０がアクティブで、バンク１０−１が非アクティブのときの読み出し動作を説明する。
【００４３】
バンク１０−０が選択されてアクティブになると、図２において、Ｘアドレスが行アドレスデコーダ１２でデコードされてワード線ＷＬが活性化される。活性化されたワード線ＷＬに接続されたメモリセルアレイ１１中のメモリセルからビット線ＢＬ対へ、データが読み出され、センスアンプ１３で増幅される。この時、Ｙアドレスが列アドレスデコーダ１５でデコードされてビット線ＢＬ対が選択され、この選択されたビット線ＢＬ対上の増幅された１６ビットの読み出しデータが、Ｉ／Ｏ回路１４−０から出力される。
【００４４】
図３において、制御回路２２の制御信号により切換回路２１−０〜２１−１５が動作し、切換回路２１−０〜２１−７によって８ビットのデータ線対ＬＤＢ７〜ＬＤＢ０と８ビットのデータ線対ＲＤＢ７〜ＲＤＢ０とが接続されると共に、切換回路２１−８〜２１−１５によって８ビットのデータ線対ＬＤＢ１５〜ＬＤＢ８と８ビットのデータバス対ＧＤＢ７〜ＧＤＢ０とが接続される。そのため、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ０〜Ｉ／ＯＢＬＫ８から出力された８ビットの読み出しデータは、８ビットのデータ線対ＬＤＢ７〜ＬＤＢ０、切換回路２１−０〜２１−７、及び８ビットのデータ線対ＲＤＢ７〜ＲＤＢ０を介して、Ｉ／Ｏインターフェイス回路３０−０内のＤＱＢＬＫ０〜ＤＱＢＬＫ３から外部へ出力される。更に、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ９〜Ｉ／ＯＢＬＫ１７から出力された８ビットの読み出しデータは、８ビットのデータ線対ＬＤＢ１５〜ＬＤＢ８、切換回路２１−８〜２１−１５、及び８ビットのデータバス対ＧＤＢ７〜ＧＤＢ０を介して、Ｉ／Ｏインターフェイス回路３０−１内のＤＱＢＬＫ４〜ＤＱＢＬＫ７から外部へ出力される。
【００４５】
例えば、図４において、イーブン動作時、Ｉ／ＯＢＬＫ２内のＮＡＮＤゲート１５ｃ及びＰＭＯＳ１５ｇによってデータバスＧＤＢ５が“Ｈ”レベル、ＮＯＲゲート１５ｆ及びＮＭＯＳ１５ｊによってデータバスＧＤＢｂ５が“Ｌ”レベルになり、更に、ＡＮＤゲート１６ｃ及びＰＭＯＳ１６ｇによってデータ線ＬＤＢ７が“Ｈ”レベル、ＮＯＲゲート１６ｆ及びＮＭＯＳ１６ｊによってデータ線ＬＤＢｂ７が“Ｌ”レベルになる。
【００４６】
バンク１０−０からの増幅された読み出しデータは、データ線ＤＢ，ＤＢＢ対へ送られ、出力バッファ１７ｐ，１７ｑを介してデータ線ＩＤＢ，ＩＤＢｂ対へ送られる。データ線ＩＤＢ，ＩＤＢｂ対上の読み出しデータは、ＲＳ増幅器（ＲＳ ＡＭＰ）１８ｆ及びＮＭＯＳ１８ｇ，１８ｈにより増幅され、データ線ＬＤＢ７，ＬＤＢｂ７対へ送られる。この時、ＸアドレスＸ１６１及び制御信号ＲＴＲＡＮ１，ＲＴＲＡＮ０により、切換素子２２ｄ，２２ｅがオン状態、切換素子２２ｆ，２２ｇがオフ状態になっているので、データ線ＬＤＢ７，ＬＤＢｂ７対上の読み出しデータが、切換素子２２ｄ，２２ｅを介してデータ線ＲＤＢ７，ＲＤＢｂ７対へ送られる。データ線ＲＤＢ７，ＲＤＢｂ７対上の読み出しデータは、Ｉ／Ｏインターフェイス回路３０−０内のＲＤＢ増幅器（ＲＤＢ ＡＭＰ）３１で増幅された後、ＰＭＯＳ３１ｅ，３１ｆのラッチ回路でラッチされ、データ線ＲＤＢＡ，ＲＤＢＡｂ対を介してパッドＤＱから外部へ出力される。
【００４７】
又、図１中のバンク１０−０がアクティブで、バンク１０−１が非アクティブのときの書き込み動作の場合、８ビットの書き込みデータがＩ／Ｏインターフェイス回路３０−０に入力されると共に、８ビットの書き込みデータがＩ／Ｏインターフェイス回路３０−１に入力される。すると、前記とは逆の経路で、Ｉ／Ｏインターフェイス回路３０−０に入力された８ビットのデータが、８ビットのデータ線対ＲＤＢ０〜ＲＤＢ７、切換手段２０−０、及び１６ビットのデータ線対ＬＤＢ０〜ＬＤＢ１５を介してバンク１０−０に書き込まれると共に、Ｉ／Ｏインターフェイス回路３０−１に入力された８ビットのデータが、８ビットのデータ線対ＲＤＢ８〜ＲＤＢ１５、切換手段２０−１、及び８ビットのデータバス対ＧＤＢ０〜ＧＤＢ７を介してバンク１０−０に書き込まれる。
【００４８】
バンク１０−１が選択された場合も、前記とほぼ同様に動作する。
【００４９】
以上のように、この第１の実施形態では、バンク１０−０の直近にあるＩ／Ｏインターフェイス回路３０−０に対しては、切換回路２０−０を介して直接、データ線対ＬＤＢ０〜ＬＤＢ１５，ＲＤＢ０〜ＲＤＢ７で接続し、その他のＩ／Ｏインターフェイス回路３０−１に対しては、切換回路２０−０，２０−１及びデータバス対ＧＤＢ０〜ＧＤＢ７を介して、データ線対ＬＤＢ０〜ＬＤＢ１５，ＲＤＢ８〜ＲＤＢ１５で接続している。そのため、半導体集積回路のチップ内に設けるデータバス対ＧＤＢ０〜ＧＤＢ７の配線数が従来の半分になり、チップ面積を削減できる。
【００５０】
（第２の実施形態）
図５は、本発明の第２の実施形態を示す半導体集積回路の概略の構成図であり、第１の実施形態を示す図１〜図４中の要素と共通の要素には共通の符号が付されている。
【００５１】
この半導体集積回路は、ＳＤＲＡＭの４バンク構成を示すものであり、複数のメモリセルをそれぞれ有する４つのバンク１０−０〜１０−３を備え、各バンク１０−０〜１０−３が横割に２分割（１０−０Ａ〜１０−３Ａ，１０−０Ｂ〜１０−３Ｂ）されている。各バンク１０−０Ａ〜１０−３Ａ，１０−０Ｂ〜１０−３Ｂには、図１と同様に、Ｉ／Ｏ回路１４−ＯＡ〜１４−３Ａ，１４−０Ｂ〜１４−３Ｂがそれぞれ設けられている。
【００５２】
図５の上側のバンク１０−０Ａ，１０−０Ｂ，１０−１Ａ，１０−１Ｂと下側のバンク１０−２Ａ，１０−２Ｂ，１０−３Ａ，１０−３Ｂとの間には、８ビットのＩ／Ｏインターフェイス回路３０−０，３０−１が左右に配置され、これらが上下に４ビットずつ分岐した構成（３０−０Ａ，３０−０Ｂ，３１−１Ａ，３１−１Ｂ）になっている。左側の上下８ビットのＩ／Ｏインターフェイス回路３０−０Ａ，３０−０Ｂには、共通の８ビットのパッドＤＱが設けられている。同様に、右側の上下８ビットのＩ／Ｏインターフェイス回路３０−１Ａ，３０−１Ｂには、共通の８ビットのパッドＤＱが設けられている。
【００５３】
バンク１０−０Ａ，１０−１ＡとＩ／Ｏインターフェイス回路３０−０Ａ間、及びバンク１０−２Ｂ，１０−３ＢとＩ／Ｏインターフェイス回路３０−１Ｂ間には、４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３が配置されている。更に、バンク１０−２Ａ，１０−３ＡとＩ／Ｏインターフェイス回路３０−０Ｂ間、及びバンク１０−０Ｂ，１０−１ＢとＩ／Ｏインターフェイス回路３０−１Ａ間には、４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７が中央で他のデータバス対ＧＤＢ０〜ＧＤＢ３と交差して配置されている。
【００５４】
左上のバンク１０−０Ａ，１０−１ＡのＩ／Ｏ回路１４−ＯＡ，１４−１Ａは、８ビットのデータ線対ＬＤＢ０〜ＬＤＢ７に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ７が、８ビットの切換手段２０−０Ａによって４ビットのＩ／Ｏインターフェイス回路３０−０Ａ及び４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３と接続／遮断可能な構成になっている。更に、右下のバンク１０−２Ｂ，１０−３ＢのＩ／Ｏ回路１４−２Ｂ，１４−３Ｂは、８ビットのデータ線対ＬＤＢ８〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ８〜ＬＤＢ１５が、８ビットの切換手段２０−１Ｂによって４ビットのＩ／Ｏインターフェイス回路３０−１Ｂ及び４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３と接続／遮断可能な構成になっている。
【００５５】
同様に、右上のバンク１０−０Ｂ，１０−１ＢのＩ／Ｏ回路１４−ＯＢ，１４−１Ｂは、８ビットのデータ線対ＬＤＢ８〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ８〜ＬＤＢ１５が、８ビットの切換手段２０−０Ｂによって４ビットのＩ／Ｏインターフェイス回路３０−１Ａ及び４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７と接続／遮断可能な構成になっている。更に、左下のバンク１０−２Ａ，１０−３ＡのＩ／Ｏ回路１４−２Ａ，１４−３Ａは、８ビットのデータ線対ＬＤＢ０〜ＬＤＢ７に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ７が、８ビットの切換手段２０−１Ａによって４ビットのＩ／Ｏインターフェイス回路３０−０Ｂ及び４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７と接続／遮断可能な構成になっている。
【００５６】
この半導体集積回路では、例えば、バンク１０−０Ａ，１０−０Ｂがアクティブで、他のバンク１０−１Ａ，１０−１Ｂ〜１０−３Ａ，１０−３Ｂが非アクティブのとき、バンク１０−０Ａが、データ線対ＬＤＢ０〜ＬＤＢ７、切換手段２０−０Ａ及びデータ線対ＲＤＢ０〜ＲＤＢ３を介して４ビットのＩ／Ｏインターフェイス回路３０−０Ｂと接続されると共に、その切換手段２０−０Ａ、データバス対ＧＤＢ０〜ＧＤＢ３、切換手段２０−１Ｂ及びデータ線対ＲＤＢ４〜ＲＤＢ７を介して４ビットのＩ／Ｏインターフェイス回路３０−１Ｂと接続される。更に、バンク１０−０Ｂが、データ線対ＬＤＢ８〜ＬＤＢ１５、切換手段２０−０Ｂ及びデータ線対ＲＤＢ４〜ＲＤＢ７を介して４ビットのＩ／Ｏインターフェイス回路３０−１Ａと接続されると共に、その切換手段２０−０Ｂ、データバス対ＧＤＢ４〜ＧＤＢ７、切換手段２０−１Ａ及びデータ線対ＲＤＢ０〜ＲＤＢ３を介して４ビットのＩ／Ｏインターフェイス回路３０−０Ｂと接続される。
【００５７】
他のバンク１０−１Ａ，１０−１Ｂ〜１０−３Ａ，１０−３Ｂが選択された場合も、前記とほぼ同様に動作する。
【００５８】
以上のように、この第２の実施形態では、左右のそれぞれ８ビットデータが、それぞれ４ビットずつバンク１０−０Ａ，１０−０Ｂと縦の経路（データ線対）で通信し、残りのそれぞれ４ビットが横の経路（データバス）で通信するので、左右８ビットずつデータが通信されて１６ビット通信を可能にしている。そのため、従来の１６ビットデータバス対を４ビットデータバス対に削減でき、従来に比べてデータバスの配線数が１／４になり、チップ面積を大幅に削減できる。
【００５９】
（利用形態）
なお、本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６０】
（ａ） バンク１０−０，１０−１，・・・は、ＳＤＲＡＭで構成したが、他のメモリで構成しても、上記実施形態とほぼ同様の作用、効果が得られる。
【００６１】
（ｂ） 図１では２バンク構成、図５では４バンク構成について説明したが、これらを図示以外の配置形態（レイアウト形態）にしたり、或いは、他の数のバンク構成に変更しても 、上記実施形態とほぼ同様の作用、効果が得られる。
【００６２】
（ｃ） 切換手段２０−０，２０−１，・・・やＩ／Ｏインターフェイス回路３０−０，３０−１，・・・等は、図４以外の回路構成に変更しても良い。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、バンクの直近にあるＩ／Ｏ手段に対しては、切換手段を介して、第１、第２のデータ線対で接続しているので、半導体集積回路のチップ内に設けるデータバスの配線数が少なくなり、チップ面積を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の概略の構成図である。
【図２】図１中のバンク１０−０，１０−１の構成図である。
【図３】図１中のバンク１０−０側のＩ／Ｏ回路１４−０及びＩ／Ｏインターフェイス回路３０−０等のＩ／Ｏ接続図である。
【図４】図３中のＩ／ＯＢＬＫ１、Ｉ／ＯＢＬＫ２、切換回路２１−０、ＤＱＢＬＫ０の回路図である。
【図５】本発明の第２の実施形態を示す半導体集積回路の概略の構成図である。
【符号の説明】
１０−０，１０−１，１０−０Ａ，１０−０Ｂ〜１０−３Ａ，１０−３Ｂ
バンク
１４−Ｏ，１４−１，１４−０Ａ，１４−０Ｂ〜１４−３Ａ，１４−３Ｂ
Ｉ／Ｏ回路
２０−０，２０−０Ａ，２０−０Ｂ，２０−１，２０−１Ａ，２０−１Ｂ
切換手段
３０−０，３０−０Ａ，３０−０Ｂ，３０−１，３０−１Ａ，３０−１Ｂ
Ｉ／Ｏインターフェイス回路
ＧＤＢ０〜ＧＤＢ７ データバス対
ＬＤＢ０〜ＬＤＢ１５ 第１のデータ線対
ＲＤＢ０〜ＲＤＢ１５ 第２のデータ線対
【発明の属する技術分野】
本発明は、データ線対からなるデータバスの占有面積を小さくしてチップ面積を削減できる半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、このような半導体集積回路に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】
特開２００１−３４４９７６号公報
【０００４】
この特許文献１の半導体集積回路では、複数のメモリセルを有し、これらのメモリセルに対してデータの書き込み及び読み出しがそれぞれ行える複数のバンクと、パッド、入出力（以下「Ｉ／Ｏ」という。）バッファ、及びＩ／Ｏインターフェイス回路によりそれぞれ構成された複数のＩ／Ｏ回路とを備えている。複数のバンクはデータバスに接続され、このデータバスに、複数のＩ／Ｏ回路が接続されている。
【０００５】
この半導体集積回路では、あるバンク内のメモリセルから読み出されたデータは、データバスへ出力され、このデータバス上を伝送される。データバス上を伝送されたデータは、あるＩ／Ｏ回路に取り込まれ、外部に出力される。又、あるＩ／Ｏ回路から入力されたデータは、データバスへ入力され、このデータバス上を伝送されて、あるバンク内のメモリセルに書き込まれる。
【０００６】
【発明が解決しようとする課題】
従来の半導体集積回路において、バンク及びＩ／Ｏ回路で処理されたＩ／Ｏデータは、チップ内を長距離に渡って横断するデータバスを介してやり取りされる。このデータバスは、製品仕様のＩ／Ｏデータバス長に合わせてチップ内に配置される。
【０００７】
しかしながら、チップ内を長距離で横断するデータバスは、併走する配線や、データバスを構成する配線の下部の回路とのクロストーク（信号漏洩）の影響を避けるために、シールド線の挿入や、データバスを構成する配線層の下にノイズ源となりうる回路を配置しない等の対策が採用される。そのため、伝送するデータ量が増えてデータバスの配線数が増大すると、チップ面積が増大するという課題があった。
【０００８】
本発明は、前記従来技術が持っていた課題を解決し、データバス配線数の削減よってチップ面積を小さくできる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路では、複数のメモリセルを有し、前記複数のメモリセルに対してｎビット（但し、ｎ；正の整数）データの書き込み及び読み出しがそれぞれ行える複数のバンクと、外部から複数ビットのデータの入力及び前記外部への複数ビットのデータの出力をそれぞれ行う複数のＩ／Ｏ手段と、前記複数のバンクに沿って配置されたｎ／２ビットのデータバスとを備えている。
【００１０】
前記各バンクと前記データバスとの間には、それらの間のデータ伝送をそれぞれ行うｎビットの第１のデータ線対が配置されると共に、前記データバスと前記各Ｉ／Ｏ手段との間にも、それらの間のデータ伝送をそれぞれ行うｎ／２ビットの第２のデータ線対が配置されている。そして、前記各第１、第２のデータ線及び前記データバスの接続箇所には、それぞれ切換手段が設けられている。前記切換手段は、制御信号によって、前記第１のデータ線対と前記第２のデータ線対との間、前記第１のデータ線対と前記データバスとの間、あるいは前記データバスと前記第２のデータ線対との間の電気的な接続を切り換え制御するものである。
【００１１】
このような構成を採用したことにより、例えば、あるバンク内のメモリセルから読み出されたデータは、これに接続された第１のデータ線対へ出力される。このデータは、切換手段により、第２のデータ線対を介してあるＩ／Ｏ手段へ送られて外部へ出力される。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体集積回路の概略の構成図である。
【００１３】
この半導体集積回路は、同期型ダイナミック・ランダム・アクセス・メモリ（以下「ＳＤＲＡＭ」という。）の複数バンク構成（例えば、２バンク構成）を示すものであり、複数のメモリセルをそれぞれ有する２つのバンク１０−０，１０−１を備えている。
【００１４】
バンク１０−０内には、ｎビット（例えば、１６ビット）データの入力と出力を切り換えるためのＩ／Ｏ回路１４−０が設けられ、このＩ／Ｏ回路１４−０が、１６ビットの第１のデータ線対ＬＤＢ０〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ１５が、切換手段２０−０を介して、８ビットの第２のデータ線対ＲＤＢ０〜ＲＤＢ７と８ビットのデータバスＧＤＢ０〜ＧＤＢ７とに接続されている。データ線対ＲＤＢ０〜ＲＤＢ７は、８ビットのＩ／Ｏ手段（例えば、８ビットのＩ／ＯパッドＤＱを有するＩ／Ｏインターフェイス回路３０−０）に接続されている。
【００１５】
同様に、バンク１０−１内には、ｎビット（例えば、１６ビット）データの入力と出力を切り換えるためのＩ／Ｏ回路１４−１が設けられ、このＩ／Ｏ回路１４−１が、１６ビットの第１のデータ線対ＬＤＢ０〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ１５が、切換手段２０−１を介して、８ビットの第２のデータ線対ＲＤＢ０〜ＲＤＢ７と８ビットのデータバスＧＤＢ０〜ＧＤＢ７とに接続されている。データ線対ＲＤＢ０〜ＲＤＢ７は、８ビットのＩ／Ｏ手段（例えば、８ビットのＩ／ＯパッドＤＱを有するＩ／Ｏインターフェイス回路３０−１）に接続されている。
【００１６】
図２は、図１中のバンク１０−０，１０−１を示す概略の構成図である。
【００１７】
各バンク１０−０，１０−１は同一の構成であり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと、これと直交する複数のビット線ＢＬ対とを有し、それらの交差箇所にメモリセルがマトリクス状に配置されている。複数のワード線ＷＬには、行アドレスデコーダ１２が接続されている。行アドレスデコーダ１２は、入力されるＸアドレスをデコード（解読）して複数のワード線ＷＬ中の１本を選択して活性化（アクティブに）する回路である。
【００１８】
複数のビット線ＢＬ対には、センスアンプ１３を介してＩ／Ｏ回路１４（１４−０，１４−１）及び列アドレスデコーダ１５が接続されている。センスアンプ１３は、メモリセルから読み出されたビット線ＢＬ対上のデータを検知、増幅する回路である。列アドレスデコーダ１５は、入力されるＹアドレスをデコードしてビット線選択信号を出力する回路である。Ｉ／Ｏ回路１４は、ビット線選択信号に基づき、複数のビット線ＢＬ対と複数のデータ線対ＬＤＢ０〜ＬＤＢ１５との間を接続／遮断する回路である。これらのＩ／Ｏ回路１４及び列アドレスデコーダ１５におけるデータの入力や出力、チップ選択、プリチャージ等は、Ｉ／Ｏ制御回路１６によって制御される。
【００１９】
図３は、図１中のバンク１０−０側のＩ／Ｏ回路１４−０及びＩ／Ｏインターフェイス回路３０−０等のＩ／Ｏ接続図である。
【００２０】
バンク１０−０内に設けられたＩ／Ｏ回路１４−０は、１８個のＩ／Ｏブロック（以下「Ｉ／ＯＢＬＫ」という。）０〜１７で構成され、このＩ／ＯＢＬＫ０，２，４，６，８，９，１１，１３，１５，１７によってデータバスＧＤＢ７〜ＧＤＢ０のプルアップ／プルダウンが切り換えられ、Ｉ／ＯＢＬＫ１，３，５，７，１０，１２，１４，１６がデータ線対ＬＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９に接続されている。データ線対ＬＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９は、切換手段２０−０を構成する切換回路２１−０〜２１−１５により、データ線対ＲＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９、又は、データバスＧＤＢ７〜０のいずれか一方に切り換え接続されるようになっている。切換回路２１−０〜２１−１５を切り換えるための制御信号は、制御回路２２から与えられ、この制御回路２２が、例えば、データバスＧＤＢ０〜ＧＤＢ７の下に配設されている。
【００２１】
データ線対ＲＤＢ６／７，４／５，２／３，０／１が、Ｉ／Ｏインターフェイス回路３０−０に接続され、データ線対ＲＤＢ１４／１５，１２／１３，１０／１１，８／９が、Ｉ／Ｏインターフェイス回路３０−１に接続されている。各Ｉ／Ｏインターフェイス回路３０−０，３０−１は、各４個のブロック（以下「ＤＱＢＬＫ」という。）０〜３，４〜７によりそれぞれ構成されている。なお、図３のデータ線対ＲＤＢ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９は、Ｉ／Ｏインターフェイス回路３０−０，３０−１のＤＱＧＬＫ０〜７からデータを入力するときには、入力線対Ｄｉｎ６／７，４／５，２／３，０／１，１４／１５，１２／１３，１０／１１，８／９として機能する。
【００２２】
図４は、例えば、図１のバンク１０−０のアクティブ時における図３中のＩ／ＯＢＬＫ１、Ｉ／ＯＢＬＫ２、切換回路２１−０、及びＤＱＢＬＫ０の回路図である。
【００２３】
図３中の各データバスＧＤＢ０〜７は、各一対の正極性データ線ＧＤＢ０〜７及び負極性データ線ＧＤＢｂ０〜７によりそれぞれ構成されている。各データ線対ＬＤＢ０〜１５は、各２本の正極性データ線ＬＤＢ０〜ＬＤＢ１５及び負極性データ線ＬＤＢｂ０〜１５によりそれぞれ構成されている。各データ線対ＲＤＢ０〜７，ＲＤＢ８〜１５は、各２本の正極性データ線ＲＤＢ０〜７，ＲＤＢ８〜１５及び負極性データ線ＲＤＢｂ０〜７，ＲＤＢｂ８〜１５によりそれぞれ構成されている。データバスＧＤＢ５を構成するデータ線ＧＤＢ５，ＧＤＢｂ５対と、データ線対ＬＤＢ７を構成するデータ線ＬＤＢ７，ＬＤＢｂ７とは、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ２により、プルアップ又はプルダウンが切り換えられるようになっている。
【００２４】
Ｉ／ＯＢＬＫ２は、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と、データ線対書き込み（ＬＤＢ ＷＲＩＴ）回路とを有している。
【００２５】
データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路は、インバータ１５ａ，１５ｂ、２入力ＮＡＮＤゲート１５ｃ，１５ｅ、２入力ＮＯＲゲート１５ｄ，１５ｆ、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１５ｇ，１５ｉ、及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１５ｈ，１５ｊを有している。バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）、イーブンデータｄａｔａ＿ｅ，ｄａｔａＢ＿ｅ（＝“１”）、及びオットデータｄａｔａ＿ｏ，ｄａｔａＢ＿ｏ（＝“０”）の内、書き込み信号ＷＲＩＴＥ＿ＢＫ１はＮＡＮＤゲート１５ｃ，１５ｅに入力され、その書き込み信号ＷＲＩＴＥ＿ＢＫ１がインバータ１５ａ，１５ｂで反転されてＮＯＲゲート１５ｄ，１５ｆに入力される。ＮＡＮＤゲート１５ｃの出力端子がＰＭＯＳ１５ｇのゲートに、ＮＯＲゲート１５ｄの出力端子がＮＭＯＳ１５ｈのゲートに、ＮＡＮＤゲートの出力端子がＰＭＯＳ１５ｉのゲートに、ＮＯＲゲート１５ｆの出力端子がＮＭＯＳ１５ｊのゲートに、それぞれ接続されている。ＰＭＯＳ１５ｇ及びＮＭＯＳ１５ｈは、電源電位ＶＤＤノードと接地電位ノードとの間に直列に接続され、その接続点がデータ線ＧＤＢ５に接続されている。さらに、ＰＭＯＳ１５ｉ及びＮＭＯＳ１５ｊは、電源電位ＶＤＤノードと接地電位ノードとの間に直列に接続され、その接続点がデータ線ＧＤＢｂ５に接続されている。
【００２６】
このデータ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路では、バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）をインバータ１５ａ，１５ｂで反転し、バンク１０−０から与えられるイーブンデータｄａｔａ＿ｅ（＝“１”）と書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）との否定論理積をＮＡＮＤゲート１５ｃで求め、この出力信号（＝“０”）により、ＰＭＯＳ１５ｇをオン状態にし、データ線ＧＤＢ５を電源電位ＶＤＤにプルアップしている。この時、インバータ１５ａの出力信号（＝“０”）とバンク１０−０から与えられるイーブンデータｄａｔａＢ＿ｅ（＝“１”）との否定論理和をＮＯＲゲート１５ｄで求め、この出力信号（＝“０”）により、ＮＭＯＳ１５ｈをオフ状態にし、データ線ＧＤＢ５を接地電位から切り離している。又、バンク１０−０から与えられるオットデータｄａｔａ＿ｏ（＝“０”）と書き込み信号ＷＲＩＴＥ＿ＢＫ１（＝“１”）との否定論理積をＮＡＮＤゲート１５ｅで求め、この出力信号（＝“１”）により、ＰＭＯＳ１５ｉをオフ状態にしてデータ線ＧＤＢｂ５を電源電位ＶＤＤから切り離す。この時、インバータ１５ｂの出力信号（＝“０”）とバンク１０−０から与えられるオットデータｄａｔａＢ＿ｏ（＝“０”）との否定論理和をＮＯＲゲート１５ｆで求め、この出力信号（＝“１”）により、ＮＭＯＳ１５ｊをオン状態にし、データ線ＧＤＢｂ５を接地電位にプルダウンしている。
【００２７】
データ線対書き込み（ＬＤＢ ＷＲＩＴ）回路は、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と同様に、インバータ１６ａ，１６ｂ、ＮＡＮＤゲート１６ｃ，１６ｅ、ＮＯＲゲート１６ｄ，１６ｆ、ＰＭＯＳ１６ｇ，１６ｉ、及びＮＭＯＳ１６ｈ，１６ｊにより構成されている。
【００２８】
このデータ線対書き込み（ＬＤＢ ＷＲＩＴ）回路では、データ線対書き込み（ＧＤＢ ＷＲＩＴＩ）回路と同様に、バンク１０−０から与えられる書き込み信号ＷＲＩＴＥ＿ＢＫ０（＝“１”）、イーブンデータｄａｔａ＿ｅ，ｄａｔａＢ＿ｅ（＝“１”）、及びオットデータｄａｔａ＿ｏ，ｄａｔａＢ＿ｏ（＝“０”）に基づき、データ線ＬＤＢ７を電源電位ＶＤＤにプルアップすると共に、データ線ＬＤＢｂ７を接地電位にプルダウンしている。
【００２９】
Ｉ／ＯＢＬＫ１は、バンク１０−０からの読み出しデータをデータ線ＬＤＢ７，ＬＤＢｂ７対へ出力したり、データ線ＬＤＢ７，ＬＤＢｂ７対からの入力データをバンク１０−０へ書き込んだりする回路であり、ビット線ＢＬ対に接続されるデータ線ＤＢ，ＤＢＢ対とデータ線ＤＢＲ，ＤＢＲＢ対をプリチャージするプリチャージ回路１７、読み出し信号ＹＲＥＤを反転するインバータ１７ｏ、出力バッファ１７ｐ，１７ｑ、入力バッファ１７ｒ，１７ｓ、データ線ＩＤＢ，ＩＤＢｂ対をプリチャージするプリチャージ回路１８、ライトドライバ（ＷＤＶ）１８ｄ，１８ｅ、セット・リセット増幅器（ＲＳ ＡＭＰ）１８ｆ、セット・リセット用のＮＭＯＳ１８ｇ，１８ｈ、ＧＤＢプリチャージ（ＧＤＢ ＰＲＥＣＨＡＲＡＧＥ）回路１９−１、及びＧＤＢプルアップ（ＧＤＢ ＰＵＬＬＵＰ）回路１９−２を有している。
【００３０】
プリチャージ回路１７は、バンク１０−０から与えられるプリチャージ信号ＤＢＰＣ及び読み出し信号ＹＲＥＤに基づき、データ線ＤＢ，ＤＢＢ対及びデータ線ＤＢＲ，ＤＢＲＢ対をプリチャージする回路であり、データ線ＤＢ，ＤＢＢ対用プリチャージ回路と、データ線ＤＢＲ，ＤＢＲＢ対用プリチャージ回路とで構成されている。
【００３１】
データ線ＤＢ，ＤＢＢ対用プリチャージ回路は、プリチャージ信号ＤＢＰＣを反転するインバータ１７ａと、インバータ１７ａの出力信号によりデータ線ＤＢとデータ線ＤＢＢとの間を接続／遮断するＮＭＯＳ１７ｂと、インバータ１７ａの出力信号によりデータ線ＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｃと、インバータ１７ａの出力信号によりデータ線ＤＢＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｄと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢとデータ線ＤＢＢとの間を接続／遮断するＮＭＯＳ１７ｅと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｆと、プリチャージ信号ＤＢＰＣによりデータ線ＤＢＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｇとで構成されている。
【００３２】
データ線ＤＢＲ，ＤＢＲＢ対用プリチャージ回路は、データ線ＤＢ，ＤＢＢ対用プリチャージ回路と同様に、読み出し信号ＹＲＥＤを反転するインバータ１７ｈと、インバータ１７ｈの出力信号によりデータ線ＤＢＲとデータ線ＤＢＲＢとの間を接続／遮断するＮＭＯＳ１７ｉと、インバータ１７ｈの出力信号によりデータ線ＤＢＲとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｊと、インバータ１７ｈの出力信号によりデータ線ＤＢＲＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｋと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲとデータ線ＤＢＲＢとの間を接続／遮断するＮＭＯＳ１７ｌと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｍと、読み出し信号ＹＲＥＤによりデータ線ＤＢＲＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１７ｎとで構成されている。
【００３３】
出力バッファ１７ｐ，１７ｑは、読み出し信号ＹＲＥＤがインバータ１７ｏで反転された信号に基づき、データ線ＤＢ，ＤＢＢ対とデータ線ＩＤＢ，ＩＤＢｂ対との間をそれぞれ接続／遮断する素子である。入力バッファ１７ｒ，１７ｓは、読み出し信号ＹＲＥＤに基づき、データ線ＤＢＲ，ＤＢＲＢ対とデータ線ＩＤＢ，ＩＤＢｂ対との間をそれぞれ接続／遮断する素子である。
【００３４】
データ線ＩＤＢ，ＩＤＢｂ対用のプリチャージ回路１８は、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢとデータ線ＩＤＢｂとの間を接続／遮断するＰＭＯＳ１８ａと、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢとパッドＰＡとの間を接続／遮断するＮＭＯＳ１８ｂと、プリチャージ信号ＤＢＰＣに基づき、データ線ＩＤＢｂとパッドＰＡとの間を接続／遮断するＮＭＯＳ１８ｃとで構成されている。データ線ＩＤＢ，ＩＤＢｂ対は、ライトドライバ（ＷＤＶ）１８ｄ，１８ｅを介して、データ線ＬＤＢ７，ＬＤＢｂ７対にそれぞれ接続されている。セット・リセット増幅器（ＲＳ ＡＭＰ）１８ｆは、データ線ＩＤＢ７又はＩＤＢｂ７上のデータを増幅する回路であり、この出力信号により、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間に接続されたＮＭＯＳ１８ｇと、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間に接続されたＮＭＯＳ１８ｈとが、それぞれオン／オフ制御される。
【００３５】
ＧＤＢプリチャージ（ＧＤＢ ＰＲＥＣＨＡＲＡＧＥ）回路１９−１は、バンク１０−０から与えられるプリチャージ信号ＧＤＢＰＲＥｂによりデータ線ＬＤＢ７，ＬＤＢｂ７対をプリチャージする回路であり、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢ７とデータ線ＬＤＢｂ７との間を接続／遮断するＰＭＯＳ１９ａと、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間を接続／遮断するＰＭＯＳ１９ｂと、プリチャージ信号ＧＤＢＰＲＥｂにより、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間を接続／遮断するＰＭＯＳ１９ｃとで構成されている。
【００３６】
ＧＤＢプルアップ（ＧＤＢ ＰＵＬＬＵＰ）回路１９−２は、バンク１０−０から与えられるライトイネーブル信号ＷＥＮによりデータ線ＬＤＢ７，ＬＤＢｂ７対をプルアップする回路であり、ライトイネーブル信号ＷＥＮがゲートに与えられるＰＭＯＳ１９ｄ，１９ｅを有し、このＰＭＯＳ１９ｄが、データ線ＬＤＢ７と電源電位ＶＤＤノードとの間に接続され、ＰＭＯＳ１９ｅが、データ線ＬＤＢｂ７と電源電位ＶＤＤノードとの間に接続されている。
【００３７】
切換回路２１−０は、ＸアドレスＸ１６１を反転するインバータ２２ａと、制御回路２２から与えられる制御信号ＲＴＲＡＮ１及びインバータ２２ａの出力信号を入力する２入力ＮＡＮＤゲート２２ｂと、制御回路２２から与えられる制御信号ＲＴＲＡＮ０及びインバータ２２ａの出力信号を入力する２入力ＮＡＮＤゲート２２ｃと、ＮＡＮＤゲート２２ｂの出力信号によりオン／オフ動作してデータ線ＬＤＢ７，ＬＤＢｂ７対とデータ線ＲＤＢ７，ＲＤＢｂ７対とを接続／遮断する切換素子２２ｄ，２２ｅと、ＮＡＮＤゲート２２ｃの出力信号によりオン／オフ動作してデータ線ＬＤＢ７，ＬＤＢｂ７対とデータバスＧＤＢ５，ＧＤＢｂ５対とを接続／遮断する切換素子２２ｆ，２２ｇとで構成されている。切換素子２２ｄ，２２ｅ，２２ｆ，２２ｇは、バッファ等で構成されている。
【００３８】
Ｉ／Ｏインターフェイス回路３０−０内のＤＱＢＬＫ０は、データ線ＲＤＢ７，ＲＤＢｂ７対からの読み出しデータを外部へ出力し、外部からの入力データをデータ線ＲＤＢ７，ＲＤＢｂ７対へ入力する回路であり、ＲＤＢ増幅器（ＲＤＢ
ＡＭＰ）３１と、ラッチ回路とで構成されている。
【００３９】
ＲＤＢ増幅器（ＲＤＢ ＡＭＰ）３１は、データ線ＲＤＢ７，ＲＤＢｂ７対上のデータを増幅する回路であり、信号ＧＤＢＰＲＥｂがゲートに与えられるＰＭＯＳ３１ａ，３１ｂと、ＰＭＯＳ３１ｃ，３１ｄとを有している。ＰＭＯＳ３１ａは、データ線ＲＤＢ７と電源電位ＶＤＤノードとの間に接続され、ＰＭＯＳ３１ｂは、データ線ＲＤＢｂ７と電源電位ＶＤＤノードとの間に接続されている。データ線ＲＤＢ７は、ＰＭＯＳ３１ｃを介して電源電位ＶＤＤノードに接続され、データ線ＲＤＢｂ７は、ＰＭＯＳ３１ｄを介して電源電位ＶＤＤノードに接続されている。
【００４０】
ラッチ回路は、ＰＭＯＳ３１ｅ，３１ｆ，３１ｇ，３１ｈ及びＮＭＯＳ３１ｉ，３１ｊを有している。ＰＭＯＳ３１ｅは、データ線ＲＤＢ７とデータ線ＲＤＢＡとの間に接続され、ＰＭＯＳ３１ｆは、データ線ＲＤＢｂ７とデータ線ＲＤＢＡｂとの間に接続され、それらのＰＭＯＳ３１ｅ，３１ｆがたすき掛け接続されてデータをラッチするようになっている。ＰＭＯＳ３１ｅのゲートは、イネーブル信号ＲＤＢＥＮによりゲート制御されるＰＭＯＳ３１ｇを介して、電源電位ＶＤＤノードに接続されている。ＰＭＯＳ３１ｆのゲートは、イネーブル信号ＲＤＢＥＮによりゲート制御されるＰＭＯＳ３１ｈを介して、電源電位ＶＤＤノードに接続されている。データ線ＲＤＢＡ，ＲＤＢＡｂ対は、イネーブル信号ＲＤＢＥＮによりゲート制御されるＮＭＯＳ３１ｉ，３１ｊを介して、電源電位ＶＤＤノードにそれぞれ接続されている。
【００４１】
次に、図１〜図４の動作を説明する。
【００４２】
例えば、図１中のバンク１０−０がアクティブで、バンク１０−１が非アクティブのときの読み出し動作を説明する。
【００４３】
バンク１０−０が選択されてアクティブになると、図２において、Ｘアドレスが行アドレスデコーダ１２でデコードされてワード線ＷＬが活性化される。活性化されたワード線ＷＬに接続されたメモリセルアレイ１１中のメモリセルからビット線ＢＬ対へ、データが読み出され、センスアンプ１３で増幅される。この時、Ｙアドレスが列アドレスデコーダ１５でデコードされてビット線ＢＬ対が選択され、この選択されたビット線ＢＬ対上の増幅された１６ビットの読み出しデータが、Ｉ／Ｏ回路１４−０から出力される。
【００４４】
図３において、制御回路２２の制御信号により切換回路２１−０〜２１−１５が動作し、切換回路２１−０〜２１−７によって８ビットのデータ線対ＬＤＢ７〜ＬＤＢ０と８ビットのデータ線対ＲＤＢ７〜ＲＤＢ０とが接続されると共に、切換回路２１−８〜２１−１５によって８ビットのデータ線対ＬＤＢ１５〜ＬＤＢ８と８ビットのデータバス対ＧＤＢ７〜ＧＤＢ０とが接続される。そのため、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ０〜Ｉ／ＯＢＬＫ８から出力された８ビットの読み出しデータは、８ビットのデータ線対ＬＤＢ７〜ＬＤＢ０、切換回路２１−０〜２１−７、及び８ビットのデータ線対ＲＤＢ７〜ＲＤＢ０を介して、Ｉ／Ｏインターフェイス回路３０−０内のＤＱＢＬＫ０〜ＤＱＢＬＫ３から外部へ出力される。更に、Ｉ／Ｏ回路１４−０内のＩ／ＯＢＬＫ９〜Ｉ／ＯＢＬＫ１７から出力された８ビットの読み出しデータは、８ビットのデータ線対ＬＤＢ１５〜ＬＤＢ８、切換回路２１−８〜２１−１５、及び８ビットのデータバス対ＧＤＢ７〜ＧＤＢ０を介して、Ｉ／Ｏインターフェイス回路３０−１内のＤＱＢＬＫ４〜ＤＱＢＬＫ７から外部へ出力される。
【００４５】
例えば、図４において、イーブン動作時、Ｉ／ＯＢＬＫ２内のＮＡＮＤゲート１５ｃ及びＰＭＯＳ１５ｇによってデータバスＧＤＢ５が“Ｈ”レベル、ＮＯＲゲート１５ｆ及びＮＭＯＳ１５ｊによってデータバスＧＤＢｂ５が“Ｌ”レベルになり、更に、ＡＮＤゲート１６ｃ及びＰＭＯＳ１６ｇによってデータ線ＬＤＢ７が“Ｈ”レベル、ＮＯＲゲート１６ｆ及びＮＭＯＳ１６ｊによってデータ線ＬＤＢｂ７が“Ｌ”レベルになる。
【００４６】
バンク１０−０からの増幅された読み出しデータは、データ線ＤＢ，ＤＢＢ対へ送られ、出力バッファ１７ｐ，１７ｑを介してデータ線ＩＤＢ，ＩＤＢｂ対へ送られる。データ線ＩＤＢ，ＩＤＢｂ対上の読み出しデータは、ＲＳ増幅器（ＲＳ ＡＭＰ）１８ｆ及びＮＭＯＳ１８ｇ，１８ｈにより増幅され、データ線ＬＤＢ７，ＬＤＢｂ７対へ送られる。この時、ＸアドレスＸ１６１及び制御信号ＲＴＲＡＮ１，ＲＴＲＡＮ０により、切換素子２２ｄ，２２ｅがオン状態、切換素子２２ｆ，２２ｇがオフ状態になっているので、データ線ＬＤＢ７，ＬＤＢｂ７対上の読み出しデータが、切換素子２２ｄ，２２ｅを介してデータ線ＲＤＢ７，ＲＤＢｂ７対へ送られる。データ線ＲＤＢ７，ＲＤＢｂ７対上の読み出しデータは、Ｉ／Ｏインターフェイス回路３０−０内のＲＤＢ増幅器（ＲＤＢ ＡＭＰ）３１で増幅された後、ＰＭＯＳ３１ｅ，３１ｆのラッチ回路でラッチされ、データ線ＲＤＢＡ，ＲＤＢＡｂ対を介してパッドＤＱから外部へ出力される。
【００４７】
又、図１中のバンク１０−０がアクティブで、バンク１０−１が非アクティブのときの書き込み動作の場合、８ビットの書き込みデータがＩ／Ｏインターフェイス回路３０−０に入力されると共に、８ビットの書き込みデータがＩ／Ｏインターフェイス回路３０−１に入力される。すると、前記とは逆の経路で、Ｉ／Ｏインターフェイス回路３０−０に入力された８ビットのデータが、８ビットのデータ線対ＲＤＢ０〜ＲＤＢ７、切換手段２０−０、及び１６ビットのデータ線対ＬＤＢ０〜ＬＤＢ１５を介してバンク１０−０に書き込まれると共に、Ｉ／Ｏインターフェイス回路３０−１に入力された８ビットのデータが、８ビットのデータ線対ＲＤＢ８〜ＲＤＢ１５、切換手段２０−１、及び８ビットのデータバス対ＧＤＢ０〜ＧＤＢ７を介してバンク１０−０に書き込まれる。
【００４８】
バンク１０−１が選択された場合も、前記とほぼ同様に動作する。
【００４９】
以上のように、この第１の実施形態では、バンク１０−０の直近にあるＩ／Ｏインターフェイス回路３０−０に対しては、切換回路２０−０を介して直接、データ線対ＬＤＢ０〜ＬＤＢ１５，ＲＤＢ０〜ＲＤＢ７で接続し、その他のＩ／Ｏインターフェイス回路３０−１に対しては、切換回路２０−０，２０−１及びデータバス対ＧＤＢ０〜ＧＤＢ７を介して、データ線対ＬＤＢ０〜ＬＤＢ１５，ＲＤＢ８〜ＲＤＢ１５で接続している。そのため、半導体集積回路のチップ内に設けるデータバス対ＧＤＢ０〜ＧＤＢ７の配線数が従来の半分になり、チップ面積を削減できる。
【００５０】
（第２の実施形態）
図５は、本発明の第２の実施形態を示す半導体集積回路の概略の構成図であり、第１の実施形態を示す図１〜図４中の要素と共通の要素には共通の符号が付されている。
【００５１】
この半導体集積回路は、ＳＤＲＡＭの４バンク構成を示すものであり、複数のメモリセルをそれぞれ有する４つのバンク１０−０〜１０−３を備え、各バンク１０−０〜１０−３が横割に２分割（１０−０Ａ〜１０−３Ａ，１０−０Ｂ〜１０−３Ｂ）されている。各バンク１０−０Ａ〜１０−３Ａ，１０−０Ｂ〜１０−３Ｂには、図１と同様に、Ｉ／Ｏ回路１４−ＯＡ〜１４−３Ａ，１４−０Ｂ〜１４−３Ｂがそれぞれ設けられている。
【００５２】
図５の上側のバンク１０−０Ａ，１０−０Ｂ，１０−１Ａ，１０−１Ｂと下側のバンク１０−２Ａ，１０−２Ｂ，１０−３Ａ，１０−３Ｂとの間には、８ビットのＩ／Ｏインターフェイス回路３０−０，３０−１が左右に配置され、これらが上下に４ビットずつ分岐した構成（３０−０Ａ，３０−０Ｂ，３１−１Ａ，３１−１Ｂ）になっている。左側の上下８ビットのＩ／Ｏインターフェイス回路３０−０Ａ，３０−０Ｂには、共通の８ビットのパッドＤＱが設けられている。同様に、右側の上下８ビットのＩ／Ｏインターフェイス回路３０−１Ａ，３０−１Ｂには、共通の８ビットのパッドＤＱが設けられている。
【００５３】
バンク１０−０Ａ，１０−１ＡとＩ／Ｏインターフェイス回路３０−０Ａ間、及びバンク１０−２Ｂ，１０−３ＢとＩ／Ｏインターフェイス回路３０−１Ｂ間には、４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３が配置されている。更に、バンク１０−２Ａ，１０−３ＡとＩ／Ｏインターフェイス回路３０−０Ｂ間、及びバンク１０−０Ｂ，１０−１ＢとＩ／Ｏインターフェイス回路３０−１Ａ間には、４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７が中央で他のデータバス対ＧＤＢ０〜ＧＤＢ３と交差して配置されている。
【００５４】
左上のバンク１０−０Ａ，１０−１ＡのＩ／Ｏ回路１４−ＯＡ，１４−１Ａは、８ビットのデータ線対ＬＤＢ０〜ＬＤＢ７に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ７が、８ビットの切換手段２０−０Ａによって４ビットのＩ／Ｏインターフェイス回路３０−０Ａ及び４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３と接続／遮断可能な構成になっている。更に、右下のバンク１０−２Ｂ，１０−３ＢのＩ／Ｏ回路１４−２Ｂ，１４−３Ｂは、８ビットのデータ線対ＬＤＢ８〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ８〜ＬＤＢ１５が、８ビットの切換手段２０−１Ｂによって４ビットのＩ／Ｏインターフェイス回路３０−１Ｂ及び４ビットのデータバス対ＧＤＢ０〜ＧＤＢ３と接続／遮断可能な構成になっている。
【００５５】
同様に、右上のバンク１０−０Ｂ，１０−１ＢのＩ／Ｏ回路１４−ＯＢ，１４−１Ｂは、８ビットのデータ線対ＬＤＢ８〜ＬＤＢ１５に接続され、このデータ線対ＬＤＢ８〜ＬＤＢ１５が、８ビットの切換手段２０−０Ｂによって４ビットのＩ／Ｏインターフェイス回路３０−１Ａ及び４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７と接続／遮断可能な構成になっている。更に、左下のバンク１０−２Ａ，１０−３ＡのＩ／Ｏ回路１４−２Ａ，１４−３Ａは、８ビットのデータ線対ＬＤＢ０〜ＬＤＢ７に接続され、このデータ線対ＬＤＢ０〜ＬＤＢ７が、８ビットの切換手段２０−１Ａによって４ビットのＩ／Ｏインターフェイス回路３０−０Ｂ及び４ビットのデータバス対ＧＤＢ４〜ＧＤＢ７と接続／遮断可能な構成になっている。
【００５６】
この半導体集積回路では、例えば、バンク１０−０Ａ，１０−０Ｂがアクティブで、他のバンク１０−１Ａ，１０−１Ｂ〜１０−３Ａ，１０−３Ｂが非アクティブのとき、バンク１０−０Ａが、データ線対ＬＤＢ０〜ＬＤＢ７、切換手段２０−０Ａ及びデータ線対ＲＤＢ０〜ＲＤＢ３を介して４ビットのＩ／Ｏインターフェイス回路３０−０Ｂと接続されると共に、その切換手段２０−０Ａ、データバス対ＧＤＢ０〜ＧＤＢ３、切換手段２０−１Ｂ及びデータ線対ＲＤＢ４〜ＲＤＢ７を介して４ビットのＩ／Ｏインターフェイス回路３０−１Ｂと接続される。更に、バンク１０−０Ｂが、データ線対ＬＤＢ８〜ＬＤＢ１５、切換手段２０−０Ｂ及びデータ線対ＲＤＢ４〜ＲＤＢ７を介して４ビットのＩ／Ｏインターフェイス回路３０−１Ａと接続されると共に、その切換手段２０−０Ｂ、データバス対ＧＤＢ４〜ＧＤＢ７、切換手段２０−１Ａ及びデータ線対ＲＤＢ０〜ＲＤＢ３を介して４ビットのＩ／Ｏインターフェイス回路３０−０Ｂと接続される。
【００５７】
他のバンク１０−１Ａ，１０−１Ｂ〜１０−３Ａ，１０−３Ｂが選択された場合も、前記とほぼ同様に動作する。
【００５８】
以上のように、この第２の実施形態では、左右のそれぞれ８ビットデータが、それぞれ４ビットずつバンク１０−０Ａ，１０−０Ｂと縦の経路（データ線対）で通信し、残りのそれぞれ４ビットが横の経路（データバス）で通信するので、左右８ビットずつデータが通信されて１６ビット通信を可能にしている。そのため、従来の１６ビットデータバス対を４ビットデータバス対に削減でき、従来に比べてデータバスの配線数が１／４になり、チップ面積を大幅に削減できる。
【００５９】
（利用形態）
なお、本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６０】
（ａ） バンク１０−０，１０−１，・・・は、ＳＤＲＡＭで構成したが、他のメモリで構成しても、上記実施形態とほぼ同様の作用、効果が得られる。
【００６１】
（ｂ） 図１では２バンク構成、図５では４バンク構成について説明したが、これらを図示以外の配置形態（レイアウト形態）にしたり、或いは、他の数のバンク構成に変更しても 、上記実施形態とほぼ同様の作用、効果が得られる。
【００６２】
（ｃ） 切換手段２０−０，２０−１，・・・やＩ／Ｏインターフェイス回路３０−０，３０−１，・・・等は、図４以外の回路構成に変更しても良い。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、バンクの直近にあるＩ／Ｏ手段に対しては、切換手段を介して、第１、第２のデータ線対で接続しているので、半導体集積回路のチップ内に設けるデータバスの配線数が少なくなり、チップ面積を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の概略の構成図である。
【図２】図１中のバンク１０−０，１０−１の構成図である。
【図３】図１中のバンク１０−０側のＩ／Ｏ回路１４−０及びＩ／Ｏインターフェイス回路３０−０等のＩ／Ｏ接続図である。
【図４】図３中のＩ／ＯＢＬＫ１、Ｉ／ＯＢＬＫ２、切換回路２１−０、ＤＱＢＬＫ０の回路図である。
【図５】本発明の第２の実施形態を示す半導体集積回路の概略の構成図である。
【符号の説明】
１０−０，１０−１，１０−０Ａ，１０−０Ｂ〜１０−３Ａ，１０−３Ｂ
バンク
１４−Ｏ，１４−１，１４−０Ａ，１４−０Ｂ〜１４−３Ａ，１４−３Ｂ
Ｉ／Ｏ回路
２０−０，２０−０Ａ，２０−０Ｂ，２０−１，２０−１Ａ，２０−１Ｂ
切換手段
３０−０，３０−０Ａ，３０−０Ｂ，３０−１，３０−１Ａ，３０−１Ｂ
Ｉ／Ｏインターフェイス回路
ＧＤＢ０〜ＧＤＢ７ データバス対
ＬＤＢ０〜ＬＤＢ１５ 第１のデータ線対
ＲＤＢ０〜ＲＤＢ１５ 第２のデータ線対
Claims (5)
- 複数のメモリセルを有し、前記複数のメモリセルに対してｎビット（但し、ｎ；正の整数）データの書き込み及び読み出しがそれぞれ行える複数のバンクと、
外部から複数ビットのデータの入力及び前記外部への複数ビットのデータの出力をそれぞれ行う複数の入／出力手段と、
前記複数のバンクに沿って配置されたｎ／２ビットのデータバスと、
前記各バンクと前記データバスとの間のデータ伝送をそれぞれ行うｎビットの第１のデータ線対と、
前記データバスと前記各入／出力手段との間のデータ伝送をそれぞれ行うｎ／２ビットの第２のデータ線対と、
制御信号によって、前記第１のデータ線対と前記第２のデータ線対との間、前記第１のデータ線対と前記データバスとの間、あるいは前記データバスと前記第２のデータ線対との間の電気的な接続を切り換え制御する複数の切換手段と、
を備えたことを特徴とする半導体集積回路。 - 複数のメモリセルを有し、前記複数のメモリセルに対してｎビット（但し、ｎ；正の整数）データの書き込み及び読み出しがそれぞれ行える複数のバンクと、
前記複数のバンクに対向して配置され、外部から複数ビットのデータの入力及び前記外部への複数ビットのデータの出力をそれぞれ行う複数の入／出力手段と、
前記複数のバンクと前記複数の入／出力手段との間において前記複数のバンクに沿って配置されたｎ／２ビットのデータバスと、
前記各バンクと前記データバスとの間にそれぞれ配置され、前記各バンクと前記データバスとの間のデータ伝送をそれぞれ行う各ｎビットの複数の第１のデータ線対と、
前記データバスと前記各入／出力手段との間にそれぞれ配置され、前記データバスと前記各入／出力手段との間のデータ伝送をそれぞれ行う各ｎ／２ビットの複数の第２のデータ線対と、
前記各第１のデータ線対及び前記各第２のデータ線対と前記データバスとの接続箇所にそれぞれ設けられ、制御信号によって、前記第１のデータ線対と前記第２のデータ線対との間、前記第１のデータ線対と前記データバスとの間、あるいは前記データバスと前記第２のデータ線対との間の電気的な接続を切り換え制御する複数の切換手段と、
を備えたことを特徴とする半導体集積回路。 - 複数のメモリセルを有し、前記複数のメモリセルに対してｎビット（但し、ｎ；正の整数）データの書き込み及び読み出しがそれぞれ行える複数の第１のバンクと、
前記複数の第１のバンクに対向して配置され、複数のメモリセルを有し、前記複数のメモリセルに対してｎビットデータの書き込み及び読み出しがそれぞれ行える複数の第２のバンクと、
前記複数の第１のバンクと前記複数の第２のバンクとの間に配置され、外部から複数ビットのデータの入力及び前記外部への複数ビットのデータの出力をそれぞれ行う複数の入／出力手段と、
前記第１のバンクと前記入／出力手段との間に配置されると共に、前記入／出力手段と前記第２のバンクとの間に配置されたｎ／２ビットの第１のデータバスと、
前記第２のバンクと前記入／出力手段との間に配置されると共に、前記第１のデータバスと交差して前記入／出力手段と前記第１のバンクとの間に配置されたｎ／２ビットの第２のデータバスと、
前記各バンクと前記各データバスとの間にそれぞれ配置され、前記各バンクと前記各データバスとの間のデータ伝送をそれぞれ行う各ｎビットの複数の第１のデータ線対と、
前記各データバスと前記各入／出力手段との間にそれぞれ配置され、前記各データバスと前記各入／出力手段との間のデータ伝送をそれぞれ行う各ｎ／２ビットの複数の第２のデータ線対と、
前記各第１のデータ線対及び前記各第２のデータ線対と前記各データバスとの接続箇所にそれぞれ設けられ、制御信号によって、前記第１のデータ線対と前記第２のデータ線対との間、前記第１のデータ線対と前記第１又は第２のデータバスとの間、あるいは前記第１又は第２のデータバスと前記第２のデータ線対との間の電気的な接続を切り換え制御する複数の切換手段と、
を備えたことを特徴とする半導体集積回路。 - 前記各バンク内には、データを入力する入力バッファ及びデータを出力する出力バッファを設け、前記入力バッファ及び前記出力バッファを前記第１のデータ線対に接続したことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
- 前記各入／出力手段は、複数の入／出力端子を有する入／出力インターフェイス回路により構成したことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
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