JP2002367398A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 並列試験の適用範囲を広げ、試験にかかる時
間を短縮する。 【解決手段】 データの読み書きがなされるメモリセル
部（５−Ａ，５−ｂＢ）を備えた半導体記憶装置におい
て、カラム冗長置換において縮退置換される複数のカラ
ムを同時に活性化するカラム制御手段（１〜４）と、上
記複数のカラムによって選択される複数のメモリセルか
ら同時にデータを読み出すデータ読み出し手段（６−
Ａ，６−Ｂ，ＳＤＢＰ−Ｂ０，ＳＤＢＰ−Ｂ１，９）と
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの読み書き
がなされるメモリセル部を備えた同期型半導体記憶装置
などの半導体記憶装置に関するものである。

【０００２】

【従来の技術】図３５は従来の半導体記憶装置において
のデータ読み出し試験を説明する図である。図３５にお
いて、ブロックＡ，Ｂはそれぞれメモリセル部およびセ
ンスアンプ回路部によって構成されており、ＳＤＢＰ−
Ａ＜ｊ＞，ＳＤＢＰ−Ｂ＜ｊ＞はそれぞれブロックＡ，
ブロックＢについてのサブデータバス対、９０９−Ａ＜
ｊ＞，９０９−Ｂ＜ｊ＞はそれぞれブロックＡ，ブロッ
クＢについてのリードセンスアンプ（ＲＳＡＭＰ）回路
部、ＤＢＰ＜ｊ＞はデータバス対、１１＜ｊ＞はリード
アンプ（Read Amp）回路、１２＜ｊ＞は出力バッファ
（Dout Buffer）回路、ＤＱ＜ｊ＞はデータ入出力ピン
である。上記のｊは、読み書きされるデータのビットで
あり、データ単位が８ビットの半導体記憶装置では０〜
７のいずれか、１６ビットの半導体記憶装置では０〜１
５のずれかである。従って、例えば、８ビットの半導体
記憶装置には、１６個のＲＳＡＭＰ回路部９０９−Ａ＜
０＞〜９０９−Ａ＜７＞，９０９−Ｂ＜０＞〜９０９−
Ｂ＜７＞、および８対のデータバス対ＤＢＰ＜０＞〜Ｄ
ＢＰ＜７＞が設けられている。

【０００３】図３５の半導体記憶装置では、ノーマルモ
ードのデータ読み出しのときには、入力されるＹアドレ
スデータの最上位ビット（ブロックセレクトビット）に
よってブロックＡまたはブロックＢが選択され、その他
のＹアドレスデータによってブロック内のカラム（ビッ
トライン）が選択され、入力されるＸアドレスデータに
従ってブロック内のロー（ワードライン）が選択され、
選択されたブロック内の選択されたカラムおよびローの
メモリセルからデータがＲＳＡＭＰ回路部９０９−Ａ＜
ｊ＞または９０９−Ｂ＜ｊ＞によってデータバス対ＤＢ
Ｐ＜ｊ＞に読み出される。

【０００４】これに対し、テストモードのデータ読み出
し（データ読み出し試験）のときには、上記のブロック
セレクトビットを「Don't Care」にすることによって、
ブロックＡおよびブロックＢの２つのデータがＲＳＡＭ
Ｐ回路部９０９−Ａ＜ｊ＞および９０９−Ｂ＜ｊ＞によ
ってデータバス対ＤＢＰ＜ｊ＞に同時に読み出され、こ
れら２つのデータの正誤が判定される。アドレスを縮退
させて２つのデータを同時に読み出すまたは書き込む試
験を並列試験と称する。従来の並列試験は、２つのＸア
ドレスを同時に選択することによって２つのデータを同
時に読み出すものであり、Ｘアドレス縮退の並列試験と
称される。

【０００５】図３６は不良メモリセルの冗長置換を説明
する図である。図３６において、５−Ａ，５−Ｂはそれ
ぞれブロックＡ，ブロックＢのメモリセル部、５−Ｒは
冗長メモリセル部、ＣＬ０，ＣＬ１，…ＣＬｍはメモリ
セル部５−Ａ，５−Ｂのカラム、ＲＣＬ０，ＲＣＬ１…
は冗長メモリセル部５−Ｒのカラム、ＷＬ０，ＷＬ１，
…ＷＬｎはワードラインである。

【０００６】図３６において、例えばブロックＡのカラ
ムＣＬ０、ワードラインＷＬ１のメモリセルが不良であ
れば、ブロックＡのカラムＣＬ０およびＣＬ１、ワード
ラインＷＬ０〜ＷＬｎのメモリセルが、冗長メモリセル
部５−Ｒの例えばカラムＣＬ０およびＣＬ１、ワードラ
インＷＬ０〜ＷＬｎのメモリセルで冗長置換される。図
３６の冗長置換では、Ｙアドレスの最下位ビットを縮退
させ、Ｙアドレス＝＃０００に不良メモリセルがある場
合に、２つのＹアドレス＝＃０００および＃００１を冗
長置換している。

【０００７】このように、不良メモリセルの冗長置換
は、不良メモリセルと同じカラムに属するブロック内の
全てのメモリセルを冗長置換するものであり、カラム冗
長置換方式と称する。また、上記のカラム冗長置換は、
２つのＹアドレス（２つのカラム）に属するメモリセル
を冗長置換するので、Ｙアドレス縮退の冗長置換であ
る。

【０００８】なお、半導体記憶装置は、Ｙアドレスデー
タをデコードするＹアドレスデコード回路に複数のデコ
ード回路を備えており、これらのデコード回路のそれぞ
れにおいて、ブロックセレクトビットおよびＹ縮退制御
のための他の１ビットを除いたＹアドレスデータをもと
にデコード信号を生成し、これらのデコード信号によっ
ていずれか２つのＹアドレス（いずれか１ビットが縮退
されたＹアドレス）が選択され、Ｙ縮退制御回路におい
て上記他の１ビットをもとに生成された信号に従って上
記２つのＹアドレスの内のいずれか１つが選択される構
成である。冗長置換手段が２つのＹアドレスを縮退して
冗長置換する構成になっているのは、入力されたＹアド
レスデータが冗長置換したＹアドレスのものか否かが、
Ｙアドレスデータの内の上記のデコード回路に入力され
るビットまたは上記のデコード信号をもとに判別される
ためである。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置では、不良メモリセルの冗長置換を
含む試験では、上記Ｘアドレス縮退の並列試験ができな
いという問題があった。なぜならば、上記Ｘアドレス縮
退の並列試験では、不良メモリセルがいずれのブロック
のメモリセルであるかを判別できず、上記のカラム冗長
置換は、ブロック内の縮退された２つのＹアドレスを冗
長置換するものであるため、異なるブロックの同時救済
が困難であるからである。

【００１０】また、例えば読み書きデータ単位が８ビッ
トの半導体記憶装置では、上記のようにブロックＡまた
はブロックＢのいずれかに８ビットの単位データを読み
書きする構成が主流であるが、例えば読み書きデータ単
位が１６ビットの半導体記憶装置では、Ｙアドレスデー
タにブロックセレクトビットを設けず、１６ビットの単
位データをブロックＡおよびブロックＢに８ビットずつ
読み書きする構成が主流である。このようにブロックセ
レクトを設けない構成の半導体記憶装置では、Ｘアドレ
ス縮退の並列試験ができないという問題があった。なぜ
ならば、同じデータバス対に異なるブロックの２つのデ
ータを同時に読み出すことができないからである。読み
書きデータ単位の多ビット化の要望は強く、将来的には
上記のようなブロックセレクトを設けない構成が主流に
なると考えられる。

【００１１】本発明は、上記従来の問題を解決するため
になされたものであり、冗長置換を含む試験やブロック
セレクトを設けない構成の半導体記憶装置の試験などに
おいても並列試験が可能なように並列試験の適用範囲を
広げ、試験にかかる時間を短縮することができる半導体
記憶装置を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載の半導体記憶装置は、カラム
冗長置換において縮退置換される複数のカラムを同時に
活性化するカラム制御手段と、上記複数のカラムによっ
て選択される複数のメモリセルから同時にデータを読み
出すデータ読み出し手段とを備えたことを特徴とする。

【００１３】請求項２記載の半導体記憶装置は、請求項
１において、ＥＶＥＮサブデータバスおよびＯＤＤサブ
データバスを設けたＥＶＥＮ／ＯＤＤ方式の半導体記憶
装置であって、上記ＥＶＥＮサブデータバスに読み出さ
れたデータおよび上記ＯＤＤサブデータバスに読み出さ
れたデータを判定する判定手段をさらに備え、上記デー
タ読み出し手段は、同時に活性化された第１のアドレス
のカラムおよび第２のアドレスのカラムについて、第１
のアドレスのメモリセルのデータを上記ＥＶＥＮサブデ
ータバスに読み出すとともに、第２のアドレスのメモリ
セルのデータを上記ＯＤＤサブデータバスに読み出すこ
とを特徴とする。

【００１４】請求項３記載の半導体記憶装置は、請求項
２において、上記ＥＶＥＮサブデータバスおよび上記Ｏ
ＤＤサブデータバスを同じタイミングでイコライズする
手段をさらに備えたことを特徴とする。

【００１５】請求項４記載の半導体記憶装置は、請求項
２において、正しい読み出しデータの期待値を生成する
期待値手段をさらに備え、上記判定手段は、同時に読み
出された複数のデータの正誤を上記期待値に従って判定
することを特徴とする。

【００１６】請求項５記載の半導体記憶装置は、請求項
２において、上記ＥＶＥＮサブデータバスに読み出され
たデータを増幅して上記判定手段に出力するＥＶＥＮリ
ードセンスアンプ手段と、上記ＯＤＤサブデータバスに
読み出されたデータを増幅して上記判定手段に出力する
ＯＤＤリードセンスアンプ手段とをさらに備え、上記Ｅ
ＶＥＮリードセンスアンプ手段または上記ＯＤＤリード
センスアンプ手段のいずれかは、上記判定手段から転送
された上記判定データをデータバスに出力することを特
徴とする。

【００１７】請求項６記載の半導体記憶装置は、請求項
５において、判定データが転送されないリードセンスア
ンプ手段を非活性に固定する手段をさらに備えたことを
特徴とする。

【００１８】請求項７記載の半導体記憶装置は、請求項
５において、上記ＥＶＥＮリードセンスアンプ手段また
は上記ＯＤＤリードセンスアンプ手段のいずれかのいず
れかに、そのリードセンスアンプ手段の構成を他のリー
ドセンスアンプ手段に整合させるための回路を設けたこ
とを特徴とする。

【００１９】請求項８記載の半導体記憶装置は、請求項
４において、上記期待値手段は、隣り合うビットライン
対について、第１の設定では同じ期待値を生成し、第２
の設定では異なる期待値を生成することを特徴とする。

【００２０】請求項９記載の半導体記憶装置は、カラム
冗長置換において縮退置換される複数のカラムを同時に
活性化するカラム制御手段と、上記複数のカラムによっ
て選択される複数のメモリセルに同時にデータを書き込
むデータ書き込み手段とを備えたことを特徴とする。

【００２１】請求項１０記載の半導体記憶装置は、請求
項９において、ＥＶＥＮサブデータバスおよびＯＤＤサ
ブデータバスを設けたＥＶＥＮ／ＯＤＤ方式の半導体記
憶装置であって、上記データ書き込み手段は、同時に活
性化された第１のアドレスのカラムおよび第２のアドレ
スのカラムについて、上記ＥＶＥＮサブデータバスおよ
び上記ＯＤＤサブデータバスに同時にデータを転送し、
上記ＥＶＥＮサブデータバスを介して第１のアドレスの
メモリセルにデータを書き込むとともに、上記ＯＤＤサ
ブデータバスを介して第２のアドレスのメモリセルに書
き込むことを特徴とする。

【００２２】請求項１１記載の半導体記憶装置は、請求
項１において、上記活性化した複数のカラムによって選
択される複数のメモリセルに同時にデータを書き込むデ
ータ書き込み手段をさらに備えたことを特徴とする。

【００２３】請求項１２記載の半導体記憶装置は、請求
項２ないし８のいずれかにおいて、上記活性化した複数
のカラムによって選択される複数のメモリセルに同時に
データを書き込むデータ書き込み手段をさらに備え、上
記データ書き込み手段は、同時に活性化された第１のア
ドレスのカラムおよび第２のアドレスのカラムについ
て、上記ＥＶＥＮサブデータバスおよび上記ＯＤＤサブ
データバスに同時にデータを転送し、上記ＥＶＥＮサブ
データバスを介して第１のアドレスのメモリセルにデー
タを書き込むとともに、上記ＯＤＤサブデータバスを介
して第２のアドレスのメモリセルに書き込むことを特徴
とする。

【００２４】

【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１の半導体記憶装置の構成図
である。図１の半導体記憶装置は、Ｙプリデコード（YP
REDEC）回路１と、Ｙ縮退制御（YSG）回路２と、バスド
ライブ（BUS DRV）回路３と、Ｙデコード（YDEC）回路
４と、メモリセル部５−Ａ，５−Ｂと、センスアンプ回
路部６−Ａ（６＜０＞−Ａ〜６＜３＞−Ａ），６−Ｂ
（６＜０＞−Ｂ〜６＜３＞−Ｂ）と、スイッチ回路７＜
０＞〜７＜３＞と、期待値回路８と、リードセンスアン
プ（RSAMP）回路部９＜０＞〜９＜３＞と、イコライズ
回路１０＜０＞〜１０＜３＞と、リードアンプ（Read A
mp）回路１１＜０＞〜１１＜３＞と、出力バッファ（Do
ut Buffer）回路１２＜０＞〜１２＜３＞と、ＥＶＥＮ
サブデータバス対ＳＤＢＰ−Ｂ０＜０＞〜ＳＤＢＰ−Ｂ
０＜３＞と、ＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜
０＞〜ＳＤＢＰ−Ｂ１＜３＞と、データバス対ＤＢＰ＜
０＞〜ＤＢＰ＜３＞と、データ入出力ピンＤＱ＜０＞〜
ＤＱ＜３＞とを備える。なお、図１においては、データ
ライトのための回路、ブロックセレクトのための回路、
冗長置換のための回路、およびＸアドレスをデコードし
てワードラインを制御するための回路は、省略してあ
る。

【００２５】図１の半導体記憶装置においての不良メモ
リセルの冗長置換は、図３６において説明したように、
Ｙアドレスの最下位ビットを縮退させたカラム冗長置換
とする。例えば、Ｙアドレス＝＃０００に不良メモリセ
ルがある場合に、２つのＹアドレス＝＃０００および＃
００１を冗長置換する。また、図１の半導体記憶装置の
読み書きデータ単位は、４ビットとする。

【００２６】この実施の形態１の半導体記憶装置は、カ
ラム冗長置換において縮退置換される複数のカラムを同
時に活性化し、これらのカラムによって選択される複数
のメモリセルから同時にデータを読み出すことによっ
て、縮退置換される複数のＹアドレスを縮退させたＹア
ドレス縮退の並列試験をすることを主たる特徴とするも
のである。

【００２７】図２は図１の半導体記憶装置の簡略構成図
である。図２において、ＥＶＥＮサブデータバスＳＤＢ
−Ｂ０＜ｉ＞（ｉは０，１，２，３のいずれか），ＳＤ
Ｂｂ−Ｂ０＜ｉ＞はＥＶＥＮサブデータバス対ＳＤＢＰ
−Ｂ０＜ｉ＞を構成し、ＯＤＤサブデータバスＳＤＢ−
Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞はＯＤＤサブデータ
バス対ＳＤＢＰ−Ｂ１＜ｉ＞を構成し、データバスＤＢ
＜ｉ＞，ＤＢｂ＜ｉ＞はデータバス対ＤＢＰ＜ｉ＞を構
成している。

【００２８】［Ｙプリデコード回路１］Ｙプリデコード
回路１には、（ｋ＋２）ビットのＹアドレスデータＡＹ
＜０：ｋ＋１＞（ｋは正の整数）が入力される。このＹ
プリデコード回路１は、ＹアドレスデータＡＹ＜１：ｋ
＞をもとに、（ｍ＋１）ビットの信号ＰＹ１ｋ＜０：ｍ
＞（ｍは正の整数）を生成し、Ｙデコード回路４に出力
する。また、ＹアドレスデータＡＹ＜０＞（Ｙアドレス
データＡＹの最下位ビット）をもとに、Ｙ縮退制御のた
めの信号ＰＹ０＜０：１＞を生成し、Ｙ縮退制御回路２
に出力する。また、ＹアドレスデータＡＹ＜ｋ＋１＞
（ＹアドレスデータＡＹの最上位ビット、ブロックセレ
クトビット）をもとに、ブロックセレクトのための信号
を生成し、ブロックセレクトのための回路に出力する。
上記のＹアドレスデータＡＹ＜１：ｋ＞は、外部から図
１の半導体記憶装置に入力される信号である。

【００２９】［Ｙ縮退制御回路２］Ｙ縮退制御回路２
は、入力された信号ＰＹ０＜０，１＞および信号ＴＥＳ
Ｔ１に従ってそれぞれ２ビットの信号Ｅ＜０：１＞，Ｆ
＜０：１＞を生成し、Ｙデコード回路４に出力する。上
記の信号ＴＥＳＴ１は、外部から図１の半導体記憶装置
に入力される信号であって、半導体記憶装置のノーマル
モード（製品になったときの通常のデータ読み書き動作
時）とテストモード（並列試験時のデータ読み書き動作
時）の切り換えを制御するための信号である。

【００３０】［バスドライブ回路３］バスドライブ回路
３は、入力された信号ＢＵＳおよびＴＥＳＴ１に従って
２ビットの信号Ｄ＜０：１＞を生成し、Ｙデコード回路
４に出力する。上記の信号ＢＵＳは、外部から図１の半
導体記憶装置に入力されるか、あるいは外部から図１の
半導体記憶装置に入力されるクロック信号に従って図１
の半導体記憶装置において生成される信号である。

【００３１】［Ｙデコード回路４］Ｙデコード回路４
は、入力された信号ＰＹ１ｋ＜０：ｍ＞，Ｄ＜０：１
＞，Ｅ＜０：１＞，Ｆ＜０：１＞に従ってカラムを選択
し、ビットライン対とサブデータバス対との接続（ＥＶ
ＥＮサブデータバス対とＯＤＤサブデータバス対のいず
れにデータを出力するか）を制御する。

【００３２】図３はＹデコード回路４の構成図である。
図３において、Ｙデコード回路４は、（ｍ＋１）個のデ
コード（ＤＥＣ）回路４１＜０＞，４１＜１＞，…４１
＜３＞，…４１＜ｍ＞と、（２ｍ＋２）個のＹドライバ
回路４２＜０＞，４２＜１＞，…４２＜７＞，…４２＜
２ｍ＞とを備える。

【００３３】デコード回路４１＜０＞〜４１＜ｍ＞は、
入力された信号ＰＹ１ｋ＜０：ｍ＞に従って、それぞれ
デコード信号Ｃ０，Ｃ１，…Ｃ３，…Ｃｍを生成し、出
力する。Ｙドライバ回路４２＜０＞〜４２＜２ｍ＞に
は、信号Ｄ＜０：１＞，Ｅ＜０：１＞，Ｆ＜０：１＞が
入力される。また、Ｙドライバ回路４２＜０＞および４
２＜１＞，４２＜２＞および４２＜３＞，…４２＜２ｍ
−１＞および４２＜２ｍ＞には、それぞれ信号Ｃ０，Ｃ
１，…Ｃｍが入力される。Ｙドライバ回路４２＜０＞〜
４２＜２ｍ＞は、入力された信号に従って、カラム信号
ＣＬ０−Ｂ０，ＣＬ０−Ｂ１，ＣＬ１−Ｂ０，ＣＬ１−
Ｂ１，…ＣＬ７−Ｂ０，ＣＬ７−Ｂ１，…ＣＬｍ−Ｂ
０，ＣＬｍ−Ｂ１を生成する。

【００３４】カラム信号ＣＬ０−Ｂ０とＣＬ０−Ｂ１の
Ｙアドレスは同じであり、カラム信号ＣＬ０−Ｂ０はＥ
ＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜ｉ＞を選択
し、カラム信号ＣＬ０−Ｂ１はＯＤＤサブデータバス対
ＳＤＢＰ−Ｂ１＜ｉ＞を選択するものである。カラム信
号ＣＬ１−Ｂ０とＣＬ１−Ｂ１などについても同様であ
る。Ｙドライバ回路４２＜０＞および４２＜１＞はカラ
ム信号ＣＬ０およびＣＬ１を生成し、Ｙドライバ回路４
２＜０＞はカラム信号ＣＬ０−Ｂ０およびＣＬ１−Ｂ１
を、Ｙドライバ回路４２＜１＞はカラム信号ＣＬ０−Ｂ
０およびＣＬ１−Ｂ１をそれぞれ生成する。Ｙドライバ
回路４２＜２＞および４２＜３＞などについても同様で
ある。

【００３５】［ブロックＡ（メモリセル部５−Ａおよび
センスアンプ回路部６−Ａ）］図４はメモリセル部５−
Ａおよびセンスアンプ回路部６−Ａの構成図である。な
お、ブロックＢ（メモリセル部５−Ｂおよびセンスアン
プ回路部６−Ｂ）の構成も、ブロックＡと同様である。

【００３６】メモリセル部５−Ａには、ｍ×ｎ個のメモ
リセルＭＣＬと、ｍ本のワードラインＷＬ０，ＷＬ１，
ＷＬ２，ＷＬ３，…ＷＬｎ−３，ＷＬｎ−２，ＷＬｎ−
１，ＷＬｎと、ｍ本のビットライン対（ビットラインＢ
ＬおよびＢＬｂ）とが配置されている。それぞれのメモ
リセルＭＣＬには、データが記憶される。メモリセルＭ
ＣＬは、ワードラインＷＬ０，ＷＬ１，ＷＬ４，ＷＬ
５，…ＷＬｎ−３，ＷＬｎ−２のいずれかおよびビット
ラインＢＬのいずれかに接続される位置、ならびにワー
ドラインＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７，…ＷＬｎ−
１，ＷＬｎのいずれかおよびビットラインＢＬｂのいず
れかに接続される位置に配置されている。

【００３７】センスアンプ回路部６−Ａは、センスアン
プ回路ＳＡ０＜０＞，ＳＡ０＜１＞，ＳＡ０＜２＞，Ｓ
Ａ０＜３＞，ＳＡ１＜０＞，ＳＡ１＜１＞，ＳＡ１＜２
＞，ＳＡ１＜３＞，…ＳＡｍ＜０＞，ＳＡｍ＜１＞，Ｓ
Ａｍ＜２＞，ＳＡｍ＜３＞を備える。これらのセンスア
ンプの内、ＳＡ０＜０＞，ＳＡ１＜０＞，…ＳＡｍ＜０
＞は、センスアンプ部６＜０＞−Ａを構成し、ＳＡ０＜
１＞，ＳＡ１＜１＞，…ＳＡｍ＜１＞は、センスアンプ
部６＜１＞−Ａを構成し、ＳＡ０＜２＞，ＳＡ１＜２
＞，…ＳＡｍ＜２＞は、センスアンプ部６＜２＞−Ａを
構成し、ＳＡ０＜３＞，ＳＡ１＜３＞，…ＳＡｍ＜３＞
は、センスアンプ部６＜３＞−Ａを構成している。セン
スアンプ回路部６＜０＞−Ａおよび６＜２＞−Ａは、図
４においてメモリセル部５−Ａの左側に配置され、セン
スアンプ回路部６＜１＞−Ａおよび６＜３＞−Ａは、図
４においてメモリセル部５−Ａの右側に配置されてい
る。

【００３８】ｍ本のビットライン対を図４において上か
ら順に、ＢＬＰ０＜０＞，ＢＬＰ０＜１＞，ＢＬＰ０＜
２＞，ＢＬＰ０＜３＞，ＢＬＰ１＜０＞，ＢＬＰ１＜１
＞，ＢＬＰ１＜２＞，ＢＬＰ１＜３＞，…ＢＬＰｍ＜０
＞，ＢＬＰｍ＜１＞，ＢＬＰｍ＜２＞，ＢＬＰｍ＜３＞
とすると、ビットライン対ＢＬＰ０＜０＞，ＢＬＰ０＜
１＞，ＢＬＰ０＜２＞，ＢＬＰ０＜３＞は、それぞれセ
ンスアンプ回路ＳＡ０＜０＞，ＳＡ０＜１＞，ＳＡ０＜
２＞，ＳＡ０＜３＞の入力（データ書き込み時は出力）
に接続されている。ＢＬＰ１＜０＞，ＢＬＰ１＜１＞，
ＢＬＰ１＜２＞，ＢＬＰ１＜３＞，…ＢＬＰｍ＜０＞，
ＢＬＰｍ＜１＞，ＢＬＰｍ＜２＞，ＢＬＰｍ＜３＞と、
センスアンプ回路ＳＡ０＜０＞，ＳＡ０＜１＞，ＳＡ０
＜２＞，ＳＡ０＜３＞，ＳＡ１＜０＞，ＳＡ１＜１＞，
ＳＡ１＜２＞，ＳＡ１＜３＞，…ＳＡｍ＜０＞，ＳＡｍ
＜１＞，ＳＡｍ＜２＞，ＳＡｍ＜３＞についても同様で
ある。

【００３９】また、センスアンプ回路ＳＡ０＜ｉ＞，Ｓ
Ａ１＜ｉ＞，…ＳＡｍ＜ｉ＞の１つの出力（データ書き
込み時は入力）は、ＥＶＥＮサブデータバス対ＳＤＢＰ
−Ｂ０＜ｉ＞（ＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜
ｉ＞）、およびＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１
＜ｉ＞（ＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞）
に接続されている。

【００４０】また、センスアンプ回路ＳＡ０＜ｉ＞に
は、カラム信号ＣＬ０−Ｂ０およびＣＬ０−Ｂ１が入力
され、センスアンプ回路ＳＡ１＜ｉ＞には、カラム信号
ＣＬ１−Ｂ０およびＣＬ１−Ｂ１が入力される。同じよ
うに、センスアンプ回路ＳＡ２＜ｉ＞，ＳＡ３＜ｉ＞，
…ＳＡｍ＜ｉ＞にも、それぞれカラム信号ＣＬ２−Ｂ０
およびＣＬ２−Ｂ１，…ＣＬｍ−Ｂ０およびＣＬｍ−Ｂ
１が入力される。

【００４１】そして、センスアンプ回路ＳＡ０＜ｉ＞
は、カラム信号ＣＬ０−Ｂ０が活性化されたときには、
ビットライン対ＢＬＰ０＜ｉ＞のデータを増幅して、Ｅ
ＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜ｉ＞に出力
し、カラム信号ＣＬ０−Ｂ１が活性化されたときには、
ビットライン対ＢＬＰ０＜ｉ＞のデータを増幅して、Ｏ
ＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜ｉ＞に出力す
る。センスアンプ回路ＳＡ１＜ｉ＞，ＳＡ２＜ｉ＞，…
ＳＡｍ＜ｉ＞についても同様である。

【００４２】図５はセンスアンプ回路ＳＡ０＜ｉ＞の回
路図である。図５において、センスアンプ回路ＳＡ０＜
ｉ＞は、センスアンプ６０と、トランジスタ６１，６
２，６３，６４とを備える。なお、センスアンプ回路Ｓ
Ａ１＜ｉ＞〜ＳＡｍ＜ｉ＞についても、接続されるビッ
トライン対および入力されるカラム信号は異なるが、構
成は同じである。

【００４３】センスアンプ６０は、ビットライン対ＢＬ
Ｐ０＜ｉ＞のデータを増幅し、ノードＮＳ，ＮＳｂに出
力する。トランジスタ６１はノードＮＳとＥＶＥＮサブ
データバスＳＤＢ−Ｂ０＜ｉ＞の間に挿入され、トラン
ジスタ６２はノードＮＳｂとＥＶＥＮサブデータバスＳ
ＤＢｂ−Ｂ０＜ｉ＞の間に挿入され、トランジスタ６３
はノードＮＳとＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ
＞の間に挿入され、トランジスタ６２はノードＮＳｂと
ＯＤＤサブデータバスＳＤＢｂ−Ｂ１＜ｉ＞の間に挿入
されている。また、トランジスタ６１，６２のゲートに
は、カラム信号ＣＬ０−Ｂ０が入力され、トランジスタ
６３，６４のゲートには、カラム信号ＣＬ０−Ｂ１が入
力される。

【００４４】そして、カラム信号ＣＬ０−Ｂ０が活性化
されると、トランジスタ６１，６２がＯＮし、センスア
ンプ６０で増幅されたビットライン対ＢＬＰ０＜ｉ＞の
データが、ＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜
ｉ＞に出力され、カラム信号ＣＬ０−Ｂ１が活性化され
ると、トランジスタ６３，６４がＯＮし、センスアンプ
６０で増幅されたビットライン対ＢＬＰ０＜ｉ＞のデー
タが、ＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜ｉ＞に
出力される。

【００４５】［スイッチ回路７＜ｉ＞］スイッチ回路７
＜ｉ＞は、入力された信号ＢＳＬに従って、ブロックＡ
に配置されたＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０
＜ｉ＞およびＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜
ｉ＞と、ブロックＢに配置されたＥＶＥＮサブデータバ
ス対ＳＤＢＰ−Ｂ０＜ｉ＞およびＯＤＤサブデータバス
対ＳＤＢＰ−Ｂ１＜ｉ＞のいずれかを、ＲＳＡＭＰ回路
部９＜ｉ＞に接続する。上記の信号ＢＳＬは、例えば上
記のブロックセレクトビット（ＹアドレスデータＡＹの
最上位ビット）をもとに図１の半導体記憶装置において
生成され信号であり、ブロックセレクトを制御するため
の信号である。

【００４６】［期待値回路８］期待値回路８は、入力さ
れたＹアドレスデータＡＹの最下位ビットＡＹ＜０＞お
よび信号ＴＥＳＴ１に従って、期待値信号ＥＸＰを生成
し、ＲＳＡＭＰ回路部９＜０＞〜９＜３＞に出力する。
メモリセルに書き込んだデータ（メモリセルにデータを
書き込んだときに書き込みデータとして設定されたも
の）と同じ値の読み出しデータであって正常な読み書き
がなされたときの読み出しデータを正しい読み出しデー
タとし、メモリセルに書き込んだデータと異なる値の読
み出しデータを誤った読み出しデータとし、メモリセル
に書き込んだデータの値を正しい読み出しデータの期待
値とし、メモリセルに書き込んだデータの値と異なる値
を誤った読み出しデータの期待値とすると、上記の期待
値信号ＥＸＰは、Ｙアドレス縮退の並列試験のときに
は、正しい読み出しデータの期待値である。上記の正し
い読み出しデータの期待値（以下、単に期待値とも称す
る）は、データ”１”をメモリセルに書き込んだ並列試
験では”１”であり、データ”０”をメモリセルに書き
込んだ並列試験では”０”である。この実施の形態１の
Ｙアドレス縮退の並列試験では、ＹアドレスデータＡＹ
の最下位ビットＡＹ＜０＞によって、書き込んだデータ
の値（＝正しい読み出しデータの期待値）を半導体記憶
回路に入力することができる。

【００４７】図６は期待値回路８の回路図である。図６
において、期待値回路８は、２入力ＮＡＮＤ回路ＮＡＮ
Ｄ５と、インバータ回路ｉｎｖ１０とを備える。ＮＡＮ
Ｄ５には、ＹアドレスデータＡＹの最下位ビットＡＹ＜
０＞および信号ＴＥＳＴ１が入力され、ＮＡＮＤ５の出
力はｉｎｖ１０に入力され、ｉｎｖ１０の出力が期待値
信号ＥＸＰとなる。この期待値回路８は、信号ＴＥＳＴ
１＝”Ｌ”（ローレベル）のときには、期待値信号ＥＸ
Ｐ＝”Ｌ”を出力し、信号ＴＥＳＴ１＝”Ｈ”（ハイレ
ベル）のときには、ＹアドレスデータＡＹの最下位ビッ
トＡＹ＜０＞を期待値信号ＥＸＰとして出力する。

【００４８】［ＲＳＡＭＰ回路部９＜ｉ＞］図７はＲＳ
ＡＭＰ回路部９＜ｉ＞の構成図である。この図７および
図２において、ＲＳＡＭＰ回路部９＜ｉ＞は、ＥＶＥＮ
リードセンスアンプ回路９０−Ｂ０＜ｉ＞と、ＯＤＤリ
ードセンスアンプ回路９０−Ｂ１＜ｉ＞と、判定回路９
１＜ｉ＞とを備える。このＲＳＡＭＰ回路部９＜ｉ＞
は、ノーマルモードのデータ読み出しでは、ブロックＡ
またはＢにおいてメモリセル部からＥＶＥＮサブデータ
バス対ＳＤＢＰ−Ｂ０＜ｉ＞またはＯＤＤサブデータバ
ス対ＳＤＢＰ−Ｂ１＜ｉ＞に読み出されたデータを増幅
してデータバス対ＤＢＰ＜ｉ＞に出力し、テストモード
（並列試験）のデータ読み出しでは、両サブデータバス
対に読み出された２つのデータを判定し、判定結果のデ
ータ（判定データ）Ｃ，Ｃｂをデータバス対ＤＢＰ＜ｉ
＞に出力する。

【００４９】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞には、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜
ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞のデータ、および信号ＥＮ
−Ｂ０，ＴＥＳＴ１が入力され、ＯＤＤリードセンスア
ンプ回路９０−Ｂ１＜ｉ＞には、ＯＤＤサブデータバス
ＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞のデータ、
および信号ＥＮ−Ｂ１，ＴＥＳＴ１が入力される。上記
の信号ＥＮ−Ｂ０，ＥＮ−Ｂ１は、例えば上記の信号Ｂ
ＵＳをもとに図１の半導体記憶装置において生成される
信号である。信号ＥＮ−Ｂ０は、ＥＶＥＮリードセンス
アンプ回路９０−Ｂ０＜ｉ＞と、データバスＤＢ＜ｉ
＞，ＤＢｂ＜ｉ＞間のデータ転送タイミングを制御する
ための信号であり、信号ＥＮ−Ｂ１は、ＯＤＤリードセ
ンスアンプ回路９０−Ｂ１＜ｉ＞と、データバスＤＢ＜
ｉ＞，ＤＢｂ＜ｉ＞間のデータ転送タイミングを制御す
るための信号である。

【００５０】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
１＜ｉ＞は、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞のデータを増幅し、増幅した
データＡ，Ａｂを判定回路９１＜ｉ＞に出力する。ま
た、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜ｉ＞
は、ＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢ
ｂ−Ｂ１＜ｉ＞のデータを増幅し、増幅したデータＢ，
Ｂｂを判定回路９１＜ｉ＞に出力する。

【００５１】判定回路９１＜ｉ＞は、テストモードのと
きに、期待値回路８からの期待値信号ＥＸＰに従って、
ＥＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ＞から
のデータＡ，Ａｂ、およびＯＤＤリードセンスアンプ回
路９０−Ｂ１＜ｉ＞からのデータＢ，Ｂｂについての並
列試験を判定し、判定データＣ，ＣｂをＥＶＥＮリード
センスアンプ回路９０−Ｂ１＜ｉ＞に出力する。

【００５２】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞は、信号ＥＮ−Ｂ０が活性化されたときに、ノ
ーマルモードでは、読み出しデータＡ，Ａｂをデータバ
ス対ＤＢＰ＜ｉ＞に出力し、テストモードでは、判定デ
ータＣ，Ｃｂをデータバス対ＤＢＰ＜ｉ＞に出力する。
また、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜ｉ＞
は、ノーマルモードでは、信号ＥＮ−Ｂ１が活性化され
たときに、読み出しデータＢ，Ｂｂをデータバス対ＤＢ
Ｐ＜ｉ＞に出力し、テストモードでは、不活性（データ
バス対ＤＢＰ＜ｉ＞にデータを出力しない設定）に固定
される。

【００５３】なお、テストモードにおいて、判定データ
Ｃ，ＣｂをＯＤＤリードセンスアンプ回路９０−Ｂ１＜
ｉ＞を介してデータバス対ＤＢＰ＜ｉ＞に出力する構成
も可能である。このような構成においては、テストモー
ドのときに、ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞は不活性に固定される。

【００５４】図８はＲＳＡＭＰ回路部９＜ｉ＞のＥＶＥ
Ｎリードセンスアンプ回路９０−Ｂ０＜ｉ＞、ＯＤＤリ
ードセンスアンプ回路９０−Ｂ１＜ｉ＞、および判定回
路９１＜ｉ＞の回路図である。図８において、ＥＶＥＮ
リードセンスアンプ回路９０−Ｂ０＜ｉ＞は、リードセ
ンスアンプＡＭＰ１と、インバータ回路ｉｎｖ１，ｉｎ
ｖ２，ｉｎｖ３と、トランスファーゲートｔｒａｎｓ
１，ｔｒａｎｓ２と、２入力ＮＯＲ回路ＮＯＲ１と、Ｎ
チャネルトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４
とを備える。

【００５５】ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞のデータは、リードセンスア
ンプＡＭＰ１において増幅され、増幅されたデータＡ，
Ａｂが出力される。データＡはｔｒａｎｓ１に入力さ
れ、データＡｂはｔｒａｎｓ２に入力される。また、デ
ータＡ，Ａｂは判定回路９１にも出力される。ｔｒａｎ
ｓ１の出力はノードＮ−Ｂ０に接続され、ｔｒａｎｓ２
の出力はノードＮｂ−Ｂ０に接続されている。ノードＮ
−Ｂ０はＴｒ２のゲートに接続され、ノードＮｂ−Ｂ０
はＴｒ４のゲートに接続されている。

【００５６】信号ＴＥＳＴ１はｉｎｖ１に入力され、ｉ
ｎｖ１の出力はｉｎｖ２に入力される。ｉｎｖ１の出力
およびｉｎｖ２の出力は、ｔｒａｎｓ１，ｔｒａｎｓ２
の制御端子にそれぞれ入力される。ｉｎｖ３にはＥＶＥ
Ｎ転送制御信号ＥＮ−Ｂ０が入力され、ＮＯＲ１にはｉ
ｎｖ３の出力およびグランドレベルの信号ＶＳＳが入力
され、ＮＯＲ１の出力はＴｒ１およびＴｒ３のゲートに
入力される。Ｔｒ１のドレインはデータバスＤＢｂ＜ｉ
＞に接続され、Ｔｒ１のソースはＴｒ２のドレインに接
続され、Ｔｒ２のソースは接地されている。また、Ｔｒ
３のドレインはデータバスＤＢ＜ｉ＞に接続され、Ｔｒ
３のソースはＴｒ４のドレインに接続され、Ｔｒ４のソ
ースは接地されている。

【００５７】ノーマルモード時には、ｔｒａｎｓ１，ｔ
ｒａｎｓ２はともにゲートを開き、増幅されたＥＶＥＮ
サブデータバスのデータＡ，ＡｂがノードＮ−Ｂ０，Ｎ
ｂ−Ｂ０に出力される。また、テストモード時には、ｔ
ｒａｎｓ１，ｔｒａｎｓ２はともにゲートを閉じ、判定
回路９１からの判定データＣ，ＣｂがノードＮ−Ｂ０，
Ｎｂ−Ｂ０に出力される。Ｔｒ１およびＴｒ３は、ＥＶ
ＥＮ転送制御信号ＥＮ−Ｂ０から生成された信号（ＮＯ
Ｒ１の出力信号）に従ってＯＮ／ＯＦＦし、増幅された
ＥＶＥＮサブデータバスのデータＡ，Ａｂまたは判定デ
ータＣ，ＣｂがデータバスＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に
出力される。

【００５８】また、図８において、ＯＤＤリードセンス
アンプ回路９０−Ｂ１＜ｉ＞は、リードセンスアンプＡ
ＭＰ２と、インバータ回路ｉｎｖ４，ｉｎｖ５，ｉｎｖ
６と、トランスファーゲートｔｒａｎｓ３，ｔｒａｎｓ
４と、２入力ＮＯＲ回路ＮＯＲ２と、Ｎチャネルトラン
ジスタＴｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８とを備える。

【００５９】ＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ
＞，ＳＤＢｂ−Ｂ１＜ｉ＞のデータは、リードセンスア
ンプＡＭＰ２において増幅され、増幅されたデータＢ，
Ｂｂが出力される。データＢはｔｒａｎｓ３に入力さ
れ、データＢｂはｔｒａｎｓ４に入力される。また、デ
ータＢ，Ｂｂは判定回路９１にも出力される。ｔｒａｎ
ｓ３の出力はノードＮ−Ｂ１に接続され、ｔｒａｎｓ４
の出力はノードＮｂ−Ｂ１に接続されている。ノードＮ
−Ｂ１はＴｒ６のゲートに接続され、ノードＮｂ−Ｂ１
はＴｒ８のゲートに接続されている。

【００６０】信号ＴＥＳＴ１はｉｎｖ４に入力され、ｉ
ｎｖ４の出力はｉｎｖ５に入力される。ｉｎｖ４の出力
およびｉｎｖ５の出力は、ｔｒａｎｓ３，ｔｒａｎｓ４
の制御端子にそれぞれ入力される。ｉｎｖ６にはＯＤＤ
転送制御信号ＥＮ−Ｂ１が入力され、ＮＯＲ２にはｉｎ
ｖ６の出力および信号ＴＥＳＴ１が入力され、ＮＯＲ２
の出力はＴｒ５およびＴｒ７のゲートに入力される。Ｔ
ｒ５のドレインはデータバスＤＢｂ＜ｉ＞に接続され、
Ｔｒ５のソースはＴｒ６のドレインに接続され、Ｔｒ６
のソースは接地されている。また、Ｔｒ７のドレインは
データバスＤＢ＜ｉ＞に接続され、Ｔｒ７のソースはＴ
ｒ８のドレインに接続され、Ｔｒ８のソースは接地され
ている。

【００６１】ノーマルモード時には、ｔｒａｎｓ３，ｔ
ｒａｎｓ４はともにゲートを開き、増幅されたＯＤＤサ
ブデータバスのデータＢ，ＢｂがノードＮ−Ｂ１，Ｎｂ
−Ｂ１に出力される。また、テストモード時には、ｔｒ
ａｎｓ１，ｔｒａｎｓ２はともにゲートを閉じ、ノード
Ｎ−Ｂ１，Ｎｂ−Ｂ１には信号が供給されない。Ｔｒ５
およびＴｒ７は、ＯＤＤ転送制御信号ＥＮ−Ｂ１とＴＥ
ＳＴ１信号から論理された信号（ＮＯＲ２の出力信号）
に従ってＯＮ／ＯＦＦし、増幅されたＯＤＤサブデータ
バスのデータＢ，ＢｂがデータバスＤＢ＜ｉ＞，ＤＢｂ
＜ｉ＞に出力される。

【００６２】また、図８において、判定回路９１＜ｉ＞
は、インバータ回路ｉｎｖ７，ｉｎｖ８，ｉｎｖ９と、
２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ
３，ＮＡＮＤ４と、２入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ
２と、クロックドゲート回路ｃｉｎｖ１，ｃｉｎｖ２，
ｃｉｎｖ３，ｃｉｎｖ４とを備える。

【００６３】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞で増幅されたＥＶＥＮサブデータバスのデータ
Ａ，Ａｂ、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜
ｉ＞で増幅されたＯＤＤサブデータバスのデータＢ，Ｂ
ｂの内、ＡおよびＢがそれぞれＮＡＮＤ２，ＮＯＲ２に
入力され、ＡｂおよびＢｂがそれぞれＮＡＮＤ１，ＮＯ
Ｒ１に入力される。ＮＯＲ１，ＮＡＮＤ１，ＮＡＮＤ
２，ＮＯＲ２の出力は、それぞれクロックドゲートｃｉ
ｎｖ１，ｃｉｎｖ２，ｃｉｎｖ３，ｃｉｎｖ４に入力さ
れる。

【００６４】期待値回路８からの期待値信号ＥＸＰがｉ
ｎｖ９に入力され、ｉｎｖ９の出力およびテスト信号Ｔ
ＥＳＴ１がＮＡＮＤ３に入力される。また、期待値信号
ＥＸＰおよびテスト信号ＴＥＳＴ１がＮＡＮＤ４に入力
される。ＮＡＮＤ３の出力である信号ＥＸＰ０ｂはｉｎ
ｖ７に入力され、ｉｎｖ７からはその反転信号ＥＸＰ０
が出力される。また、ＮＡＮＤ４の出力である信号ＥＸ
Ｐ１ｂはｉｎｖ８に入力され、ｉｎｖ８からはその反転
信号ＥＸＰ１が出力される。

【００６５】クロックドゲートｃｉｎｖ１，ｃｉｎｖ３
の制御端子には、それぞれ信号ＥＸＰ１および信号ＥＸ
Ｐ１ｂが入力され、クロックドゲートｃｉｎｖ２，ｃｉ
ｎｖ４の制御端子には、それぞれ信号ＥＸＰ０，ＥＸＰ
０ｂが入力される。クロックドゲートｃｉｎｖ１，ｃｉ
ｎｖ２の出力端子はともにＥＶＥＮリードセンスアンプ
回路９０−Ｂ０のノードＮｂ−Ｂ０に接続され、クロッ
クドゲートｃｉｎｖ３，ｃｉｎｖ４の出力端子はともに
ＥＶＥＮリードセンスアンプ回路９０−Ｂ０のノードＮ
−Ｂ０に接続されている。

【００６６】期待値信号ＥＸＰおよび信号ＴＥＳＴ１か
らｉｎｖ７，ｉｎｖ８，ｉｎｖ９およびＮＡＮＤ３，Ｎ
ＡＮＤ４において生成された信号ＥＸＰ０，ＥＸＰ０
ｂ，ＥＸＰ１，ＥＸＰ１ｂによって、クロックドゲート
ｃｉｎｖ１〜ｃｉｎｖ４の開閉の制御がなされる。

【００６７】そして、テストモードでは、ｃｉｎｖ１が
閉じたときにはｃｉｎｖ２が開き、ｃｉｎｖ１が開いた
ときにはｃｉｎｖ２が閉じる。また、ｃｉｎｖ３が閉じ
たときにはｃｉｎｖ４が開き、ｃｉｎｖ３が開いたとき
にはｃｉｎｖ４が閉じる。このため、ＮＯＲ１の出力信
号またはＮＡＮＤ１の出力信号のいずれかが判定データ
Ｃｂとなり、ＮＯＲ２の出力信号またはＮＡＮＤ２の出
力信号のいずれかが判定データＣとなり、これらの判定
データＣ，ＣｂがそれぞれＥＶＥＮリードセンスアンプ
回路９０−Ｂ０＜ｉ＞のノードＮ−Ｂ０，Ｎｂ−Ｂ０に
出力される。なお、ノーマルモードでは、ｃｉｎｖ１〜
ｃｉｎｖ４は全て閉じる。

【００６８】［イコライズ回路１０＜ｉ＞］図９はイコ
ライズ回路１０＜ｉ＞の構成図である。図９において、
イコライズ回路１０＜ｉ＞は、イコライズ信号生成回路
ＥＱ−ＧＥＮと、ＥＶＥＮイコライザＥＱ−Ｂ０と、Ｏ
ＤＤイコライザＥＱ−Ｂ１とを備える。

【００６９】イコライズ信号生成回路ＥＱ−ＧＥＮは、
入力された信号ＴＥＳＴ１およびＥＱＩＮに従って、イ
コライズ信号ＥＡ，ＥＢを生成し、イコライズ信号ＥＡ
をＥＶＥＮイコライザＥＱ−Ｂ０に出力し、イコライズ
信号ＥＢをＯＤＤイコライザＥＱ−Ｂ１に出力する。上
記の信号ＥＱＩＮは、例えば上記の信号ＢＵＳをもとに
図１の半導体記憶装置において生成される信号である。

【００７０】ＥＶＥＮイコライザＥＱ−Ｂ０は、入力さ
れたイコライズ信号ＥＡに従って、ＥＶＥＮサブデータ
バスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をイコ
ライズし、ＯＤＤイコライザＥＱ−Ｂ１は、入力された
イコライズ信号ＥＢに従って、ＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞をイコライズ
する。このイコライズは、サブデータバス対の２本のサ
ブデータバスをともに（内部電圧−Ｖｔ）のレベルにす
るものである。なお、上記の（内部電圧−Ｖｔ）は”
Ｈ”のデータに相当し、上記のＶｔはイコライザＥＱ−
Ｂ０，ＥＱ−Ｂ１の出力段を構成するＭＯＳトランジス
タのしきい値電圧である。

【００７１】［リードアンプ回路１１＜ｉ＞］リードア
ンプ回路１１＜ｉ＞は、ＲＳＡＭＰ回路部９＜ｉ＞から
データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に出力されたデー
タを増幅し、さらにグランドまたは内部電圧をリファレ
ンスレベルとした出力データＤｏｕｔに変換し、出力バ
ッファ回路１２＜ｉ＞に出力する。

【００７２】［出力バッファ回路１２＜ｉ＞］出力バッ
ファ回路１２＜ｉ＞は、リードアンプ回路１１＜ｉ＞か
ら入力されたデータを、データ入出力ピンＤＱ＜ｉ＞に
出力する。

【００７３】実施の形態１の半導体記憶装置のデータ読
み出し動作について以下に説明する。図１０は実施の形
態１の半導体記憶装置においてのカラム選択のタイミン
グチャートであり、（ａ）はノーマルモード動作時、
（ｂ）はテストモード動作時（並列試験時）である。こ
の図１０は、Ｙアドレス＝＃０００をアクセスするＹア
ドレスデータＡＹが入力されたときのタイミングチャー
トであり、Ｙアドレス＝＃０００はブロックＡのＹアド
レスであるとする。図１０において、ＣＬＫは、外部か
ら半導体記憶装置に入力されるクロック信号である。ま
た、図１１はイコライズ回路１０＜ｉ＞のタイミングチ
ャートであり、（ａ）はノーマルモード時、（ｂ）はテ
ストモード時である。また、図１２は期待値回路８およ
びＲＳＡＭＰ回路部９＜ｉ＞の並列試験においての動作
を説明する真理値表の図である。

【００７４】［ノーマルモード時の動作］まず、信号Ｔ
ＥＳＴ１＝”Ｌ”（ローレベル）のときには、ノーマル
モードの動作になる。Ｙアドレス＝＃０００のＹアドレ
スデータＡＹが入力されると、図１０（ａ）のように、
Ｙデコード回路４（図３参照）において、デコード信号
Ｃ０〜Ｃｍの内、デコード信号Ｃ０がデコード回路４１
＜０＞によって”Ｈ”になる（活性化される）。

【００７５】また、信号Ｅ＜０＞，Ｅ＜１＞，Ｆ＜０
＞，Ｆ＜１＞の内、信号Ｅ＜０＞およびＦ＜０＞がＹ縮
退制御回路２によって”Ｈ”になる。ここで、信号Ｅ＜
０＞はカラム信号ＣＬ０−Ｂ０を活性化するための信
号、信号Ｅ＜１＞はカラム信号ＣＬ０−Ｂ１を活性化す
るための信号、信号Ｆ＜０＞はカラム信号ＣＬ１−Ｂ０
を活性化するための信号、信号Ｆ＜１＞はカラム信号Ｃ
Ｌ１−Ｂ１を活性化するための信号である。

【００７６】また、信号Ｄ＜０＞，Ｄ＜１＞の内、信号
Ｄ＜０＞がＢＵＳＤＲＶ回路３によって”Ｈ”になる。
信号Ｄ＜０＞は、カラム信号ＣＬ０−Ｂ０，ＣＬ１−Ｂ
１を活性化するための信号であり、信号Ｄ＜１＞は、カ
ラム信号ＣＬ０−Ｂ１，ＣＬ１−Ｂ０を活性化するため
の信号である。

【００７７】このようにデコード信号Ｃ０および信号Ｄ
＜０＞が”Ｈ”になり、信号Ｅ＜０＞が”Ｈ”、信号Ｆ
＜１＞が”Ｌ”になると、Ｙデコード回路４において、
Ｙドライバ回路４２＜０＞によってカラム信号ＣＬ０−
Ｂ０のみが”Ｈ”になる。

【００７８】カラム信号ＣＬ０−Ｂ０が”Ｈ”になる
と、センスアンプ回路部６−Ａ（図４参照）において、
Ｙアドレス＝＃０００のセンスアンプ回路ＳＡ０＜ｉ＞
（図５参照）は、ワードラインＷＬ０〜ＷＬｎのメモリ
セルの内、Ｘアドレスデータのワードラインによって選
択されたＹアドレス＝＃０００のメモリセルＭＣＬから
ビットラインＢＬ０＜ｉ＞，ＢＬｂ０＜ｉ＞に出力され
たデータを、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞に転送する。

【００７９】このように信号ＴＥＳＴ１＝”Ｌ”のノー
マルモードにおいては、ＹアドレスデータＡＹに従って
１つのＹアドレスの１つのカラムのみが選択され、その
ＹアドレスのデータがＥＶＥＮサブデータバスまたはＯ
ＤＤサブデータバスに読み出される。

【００８０】上記のデータがブロックＡのＥＶＥＮサブ
データバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞
に転送されるとき、スイッチ回路７＜ｉ＞は、信号ＢＳ
Ｌに従って、ブロックＡのＥＶＥＮサブデータバスＳＤ
Ｂ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をＲＳＡＭＰ回
路部９＜ｉ＞のＥＶＥＮリードセンスアンプ回路９０−
Ｂ０＜ｉ＞に接続するとともに、ブロックＡのＯＤＤサ
ブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ
＞をＲＳＡＭＰ回路部９＜ｉ＞のＯＤＤリードセンスア
ンプ回路９０−Ｂ０＜ｉ＞に接続する。これによって、
ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ
−Ｂ０＜ｉ＞に転送された上記のデータは、ＥＶＥＮリ
ードセンスアンプ回路９０−Ｂ０＜ｉ＞に入力される。

【００８１】このノーマルモードにおいては、イコライ
ズ回路１０＜ｉ＞（図９参照）は、図１１（ａ）のよう
に、イコライズ信号生成回路ＥＱ−ＧＥＮによって互い
に逆相になるイコライズ信号ＥＡ，ＥＢを生成してお
り、上記のデータがＥＶＥＮサブデータバスＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞に転送されるときに
は、イコライズ信号ＥＡは”Ｌ”になり、イコライズ信
号ＥＢは”Ｈ”になる。そして、ＯＤＤイコライザＥＱ
−Ｂ１によってＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ
＞，ＳＤＢｂ−Ｂ１＜ｉ＞が（内部電圧−Ｖｔ）にイコ
ライズされる。

【００８２】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞（図８参照）において、上記のデータはリード
センスアンプＡＭＰ１によって増幅され、増幅されたデ
ータＡ，Ａｂは、トランスファーゲートｔｒａｎｓ１，
ｔｒａｎｓ２およびノードＮ−Ｂ０，Ｎｂ−Ｂ０を介
し、トランジスタＴｒ２，Ｔｒ４のゲートに入力され
る。このとき、信号ＥＮ−Ｂ０が”Ｈ”になると、２入
力ＮＯＲ回路ＮＯＲ１の出力は”Ｈ”になるので、トラ
ンジスタＴｒ１，Ｔｒ３がＯＮし、上記のデータＡ，Ａ
ｂがデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝達され
る。

【００８３】なお、信号ＥＮ−Ｂ０が”Ｈ”のときに
は、信号ＥＮ−Ｂ１は”Ｌ”になる。ＯＤＤリードセン
スアンプ回路９０−Ｂ１＜ｉ＞において、信号ＥＮ−Ｂ
１が”Ｌ”になると、信号ＴＥＳＴ１＝”Ｌ”なので、
２入力ＮＯＲ回路ＮＯＲ２の出力は”Ｌ”になり、トラ
ンジスタＴｒ５，Ｔｒ７はＯＦＦする。また、このと
き、信号ＴＥＳＴ１＝”Ｌ”なので、判定回路９１＜ｉ
＞において、信号ＥＸＰ０ｂ，ＥＸＰ１ｂはともに”
Ｈ”、信号ＥＸＰ０，ＥＸＰ１はともに”Ｌ”になり、
クロックドゲートｃｉｎｖ１〜ｃｉｎｖ４は全て閉じて
いる。

【００８４】データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝
達された読み出しデータは、リードアンプ回路１１＜ｉ
＞において増幅されるとともに出力データＤｏｕｔに変
換され、出力バッファ１２＜ｉ＞を介して、データ入出
力ピンＤＱ＜ｉ＞に出力される。

【００８５】［テストモード時の動作］次に、信号ＴＥ
ＳＴ１＝”Ｈ”（ハイレベル）のときには、テストモー
ド（並列試験）の動作になる。信号ＴＥＳＴ１＝”Ｈ”
のテストモードにおいては、図１０（ｂ）のように、信
号Ｅ＜０＞およびＦ＜１＞はＹ縮退制御回路２によっ
て”Ｈ”に固定され、信号Ｅ＜１＞およびＦ＜０＞はＹ
縮退制御回路２によって”Ｌ”に固定される。このよう
に信号Ｅ＜０＞およびＦ＜１＞を”Ｈ”に固定すると、
テストモードにおいてＹアドレス＝＃０００または＃０
０１のＹアドレスデータが入力されたときに、Ｙアドレ
ス＝＃０００のデータがＥＶＥＮサブデータバスに読み
出され、Ｙアドレス＝＃００１のデータがＯＤＤサブデ
ータバスに読み出される。逆に、信号Ｅ＜１＞およびＦ
＜０＞を”Ｈ”に固定すれば、テストモードにおいてＹ
アドレス＝＃０００または＃００１のＹアドレスデータ
ＡＹが入力されたときに、Ｙアドレス＝＃０００のデー
タがＯＤＤサブデータバスに読み出され、Ｙアドレス＝
＃００１のデータがＥＶＥＮサブデータバスに読み出さ
れる。また、信号ＴＥＳＴ１＝”Ｈ”のテストモードに
おいては、信号Ｄ＜０＞はＢＵＳＤＲＶ回路３によっ
て”Ｈ”に固定され、信号Ｄ＜１＞はＢＵＳＤＲＶ回路
３によって”Ｌ”に固定される。

【００８６】Ｙアドレス＝＃０００または＃００１のＹ
アドレスデータＡＹが入力されると、Ｙデコード回路４
（図３参照）において、デコード信号Ｃ０〜Ｃｍの内、
デコード信号Ｃ０がデコード回路４１＜０＞によって”
Ｈ”になる。なお、Ｙアドレス＝＃０００とＹアドレス
＝＃００１のＹアドレスデータＡＹ＜０：ｋ＋１＞は、
最下位ビットＡＹ＜０＞のみが異なり、他のビットＡＹ
＜１：ｋ＋１＞は同じである。

【００８７】このようにデコード信号Ｃ０および信号Ｄ
＜０＞が”Ｈ”になり、信号Ｅ＜０＞およびＦ＜１＞が
ともに”Ｈ”になると、Ｙデコード回路４において、Ｙ
ドライバ回路４２＜０＞によってカラム信号ＣＬ０−Ｂ
０およびＣＬ１−Ｂ１が同時に”Ｈ”になる。

【００８８】カラム信号ＣＬ０−Ｂ０およびＣＬ１−Ｂ
１が”Ｈ”になると、センスアンプ回路部６−Ａ（図４
参照）において、Ｙアドレス＝＃０００のセンスアンプ
回路ＳＡ０＜ｉ＞は、ワードラインによって選択された
Ｙアドレス＝＃０００のメモリセルＭＣＬからビットラ
インＢＬ０＜ｉ＞，ＢＬ０ｂ＜ｉ＞に出力されたデータ
を、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤ
Ｂｂ−Ｂ０＜ｉ＞に転送し、Ｙアドレス＝＃００１のセ
ンスアンプ回路ＳＡ１＜ｉ＞は、上記のワードラインに
よって選択されたＹアドレス＝＃００１のメモリセルＭ
ＣＬからビットラインＢＬ１＜ｉ＞，ＢＬｂ１＜ｉ＞に
出力されたデータを、ＯＤＤサブデータバスＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞に転送する。

【００８９】このように信号ＴＥＳＴ１＝”Ｈ”のテス
トモードにおいては、ＹアドレスデータＡＹのＹアドレ
スのカラム、およびカラム冗長置換においてこのＹアド
レスとともに縮退置換されるＹアドレスのカラムが同時
に選択され、これら２つのＹアドレスの２つのデータ
が、それぞれＥＶＥＮサブデータバスおよびＯＤＤサブ
データバスに同時に読み出される。

【００９０】Ｙアドレス＝＃０００のデータがブロック
ＡのＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤ
Ｂｂ−Ｂ０＜ｉ＞に転送され、同時にＹアドレス＝＃０
０１のデータがブロックＡのＯＤＤサブデータバスＳＤ
Ｂ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞に転送されると
き、スイッチ回路７＜ｉ＞は、信号ＢＳＬに従って、ブ
ロックＡのＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞をＲＳＡＭＰ回路部９＜ｉ＞
のＥＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ＞に
接続するとともに、ブロックＡのＯＤＤサブデータバス
ＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞をＲＳＡＭ
Ｐ回路部９＜ｉ＞のＯＤＤリードセンスアンプ回路９０
−Ｂ１＜ｉ＞に接続する。これによって、ブロックＡの
ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ
−Ｂ０＜ｉ＞に転送されたＹアドレス＝＃０００のデー
タは、ＥＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ
＞に入力され、ブロックＡのＯＤＤサブデータバスＳＤ
Ｂ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞に転送されたＹ
アドレス＝＃００１のデータは、ＯＤＤリードセンスア
ンプ回路９０−Ｂ１＜ｉ＞に入力される。

【００９１】このテストモードにおいては、イコライズ
回路１０＜ｉ＞（図９参照）は、図１１（ｂ）のよう
に、イコライズ信号生成回路ＥＱ−ＧＥＮによって同相
になるイコライズ信号ＥＡ，ＥＢを生成しており、Ｙア
ドレス＝＃０００のデータがＥＶＥＮサブデータバスＳ
ＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞に転送され、
同時にＹアドレス＝＃００１のデータがＯＤＤサブデー
タバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞に転
送されるときには、イコライズ信号ＥＡ，ＥＢはとも
に”Ｌ”になる。これによって、ＥＶＥＮサブデータバ
スおよびＯＤＤサブデータバスは、いずれもイコライズ
されずに、Ｙアドレス＝＃０００および＃００１のデー
タを、それぞれＥＶＥＮリードセンスアンプ回路９０−
Ｂ０＜ｉ＞およびＯＤＤリードセンスアンプ回路９０−
Ｂ１＜ｉ＞に転送することができる。

【００９２】ＥＶＥＮリードセンスアンプ回路９０−Ｂ
０＜ｉ＞（図８参照）において、上記Ｙアドレス＝＃０
００のデータはリードセンスアンプＡＭＰ１によって増
幅され、増幅されたデータＡ，Ａｂは、判定回路９０＜
ｉ＞の２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２、お
よび２入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２に入力され
る。このとき、トランスファーゲートｔｒａｎｓ１，ｔ
ｒａｎｓ２は閉じており、データＢ，ＢｂがノードＮ−
Ｂ１，Ｎｂ−Ｂ１に伝達されないようになっている。

【００９３】また、ＯＤＤリードセンスアンプ回路９０
−Ｂ１＜ｉ＞において、上記Ｙアドレス＝＃００１のデ
ータはリードセンスアンプＡＭＰ２によって増幅され、
増幅されたデータＢ，Ｂｂは、判定回路９０＜ｉ＞の２
入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２、および２入
力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２に入力される。このと
き、トランスファーゲートｔｒａｎｓ３，ｔｒａｎｓ４
は閉じており、データＢ，ＢｂがノードＮ−Ｂ１，Ｎｂ
−Ｂ１に伝達されないようになっている。また、信号Ｔ
ＥＳＴ１＝”Ｈ”なので、２入力ＮＯＲ回路ＮＯＲ２の
出力は”Ｌ”に固定され、トランジスタＴｒ５，Ｔｒ７
はＯＦＦのまま保持され、ＯＤＤリードセンスアンプ回
路９０−Ｂ１＜ｉ＞はデータバスＤＢ＜ｉ＞，ＤＢｂ＜
ｉ＞から切り離されたままになり、ノードＮ−Ｂ１，Ｎ
ｂ−Ｂ１のデータがデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ
＞に伝達されないようになっている。

【００９４】Ｙアドレス縮退の並列試験では、メモリセ
ルに書き込まれたデータの値（＝正しい読み出しデータ
の期待値）がＹアドレスデータＡＹの最下位ビットＡＹ
＜０＞によって半導体記憶装置に入力され、期待値回路
８（図６参照）において、信号ＴＥＳＴ１＝”Ｈ”なの
で、期待値信号ＥＸＰ＝Ａ＜０＞が生成され、判定回路
９０＜ｉ＞に転送される。

【００９５】図１２においては、書き込まれたデータ
が”１”のとき、ＡＹ＜０＞＝”Ｈ”、書き込まれたデ
ータが”０”のとき、ＡＹ＜０＞＝”Ｌ”としており、
期待値”１”の並列試験のとき、期待値信号ＥＸＰ＝”
Ｈ”になり、期待値”０”の並列試験のとき、期待値信
号ＥＸＰ＝”Ｌ”になる。また、メモリセルに書き込ま
れたデータ”１”が正しく読み出されたとき、サブデー
タバスＳＤＢ−Ｂ０＜ｉ＞またはＳＤＢ−Ｂ１＜ｉ＞
＝”Ｈ”、サブデータバスＳＤＢｂ−Ｂ０＜ｉ＞または
ＳＤＢｂ−Ｂ１＜ｉ＞＝”Ｌ”、データＡまたはＢ＝”
Ｈ”、データＡｂまたはＢｂ＝”Ｌ”としている。ま
た、メモリセルに書き込まれたデータ”０”が正しく読
み出されたとき、サブデータバスＳＤＢ−Ｂ０＜ｉ＞ま
たはＳＤＢ−Ｂ１＜ｉ＞＝”Ｌ”、サブデータバスＳＤ
Ｂｂ−Ｂ０＜ｉ＞またはＳＤＢｂ−Ｂ１＜ｉ＞＝”
Ｈ”、データＡまたはＢ＝”Ｌ”、データＡｂまたはＢ
ｂ＝”Ｈ”としている。

【００９６】判定回路９０＜ｉ＞（図８参照）において
は、期待値回路８から入力される期待値信号ＥＸＰに従
って、Ｙアドレス＝＃０００のメモリセルから読み出さ
れたデータＡ，Ａｂ、およびＹアドレス＝＃００１のメ
モリセルから読み出されたデータＢ，Ｂｂの正誤が判定
される。

【００９７】図１２のように、期待値”１”（ＡＹ＜０
＞＝ＥＸＰ＝”Ｈ”）のときには、判定回路９０＜ｉ＞
において、信号ＥＸＰ０＝ＥＸＰ１ｂ＝”Ｌ”、信号Ｅ
ＸＰ０ｂ＝ＥＸＰ１＝”Ｈ”になり、クロックドゲート
ｃｉｎｖ１およびｃｉｎｖ３が開き、クロックドゲート
ｃｉｎｖ２およびｃｉｎｖ４は閉じたままとなる。これ
により、Ｙアドレス＝＃０００の読み出しデータが”
１”（データＡ＝”Ｈ”，Ａｂ＝”Ｌ”）であり、かつ
Ｙアドレス＝＃００１の読み出しデータが”１”（デー
タＢ＝”Ｈ”，Ｂｂ＝”Ｌ”）のときにのみ、判定デー
タＣ＝”Ｈ”，Ｃｂ＝”Ｌ”となる。そして、Ｙアドレ
ス＝＃０００の読み出しデータが”０”（データＡ＝”
Ｌ”，Ａｂ＝”Ｈ”）であって、Ｙアドレス＝＃００１
の読み出しデータが”１”（データＢ＝”Ｈ”，Ｂｂ
＝”Ｌ”）のとき、Ｙアドレス＝＃０００の読み出しデ
ータが”１”（データＡ＝”Ｈ”，Ａｂ＝”Ｌ”）であ
って、Ｙアドレス＝＃００１の読み出しデータが”０”
（データＢ＝”Ｌ”，Ｂｂ＝”Ｈ”）のとき、およびＹ
アドレス＝＃０００および＃００１の読み出しデータが
ともに”０”のときには、判定データＣ＝”Ｌ”，Ｃｂ
＝”Ｈ”となる。

【００９８】また、図１２のように、期待値”０”（Ａ
Ｙ＜０＞＝ＥＸＰ＝”Ｌ”）のときには、判定回路９０
＜ｉ＞において、信号ＥＸＰ０＝ＥＸＰ１ｂ＝”Ｈ”、
信号ＥＸＰ０ｂ＝ＥＸＰ１＝”Ｌ”になり、クロックド
ゲートｃｉｎｖ２およびｃｉｎｖ４が開き、クロックド
ゲートｃｉｎｖ１およびｃｉｎｖ３は閉じたままとな
る。これにより、Ｙアドレス＝＃０００の読み出しデー
タが”０”（データＡ＝”Ｌ”，Ａｂ＝”Ｈ”）であ
り、かつＹアドレス＝＃００１の読み出しデータが”
０”（データＢ＝”Ｌ”，Ｂｂ＝”Ｈ”）のときにの
み、判定データＣ＝”Ｌ”，Ｃｂ＝”Ｈ”となる。そし
て、Ｙアドレス＝＃０００の読み出しデータが”１”
（データＡ＝”Ｈ”，Ａｂ＝”Ｌ”）であって、Ｙアド
レス＝＃００１の読み出しデータが”０”（データＢ
＝”Ｌ”，Ｂｂ＝”Ｈ”）のとき、Ｙアドレス＝＃００
０の読み出しデータが”０”（データＡ＝”Ｌ”，Ａｂ
＝”Ｈ”）であって、Ｙアドレス＝＃００１の読み出し
データが”１”（データＢ＝”Ｈ”，Ｂｂ＝”Ｌ”）の
とき、およびＹアドレス＝＃０００および＃００１の読
み出しデータがともに”１”のときには、判定データＣ
＝”Ｈ”，Ｃｂ＝”Ｌ”となる。

【００９９】このように判定回路９０＜ｉ＞では、読み
出された２つのデータがともに期待値と同じであるとき
にのみ、上記２つのデータがともに正しく、並列試験の
結果が正常であると判定され、判定データＣ＝ＥＸＰ，
Ｃｂ＝ｒＥＸＰ（ＥＸＰの反転データ）が出力され、読
み出された２つのデータがともに期待値と異なるとき、
および読み出された２つのデータが互いに異なるときに
は、上記２つのデータに誤りが含まれており、並列試験
の結果が異常であると判定され、判定データＣ＝ｒＥＸ
Ｐ，Ｃｂ＝ＥＸＰが出力される。

【０１００】判定回路９０＜ｉ＞において生成された判
定データＣ，Ｃｂは、ＥＶＥＮリードセンスアンプ回路
９０−Ｂ０＜ｉ＞に転送され、ノードＮ−Ｂ０，Ｎｂ−
Ｂ０を介し、トランジスタＴｒ２，Ｔｒ４のゲートに入
力される。そして、信号ＥＮ−Ｂ０が”Ｈ”になると、
２入力ＮＯＲ回路ＮＯＲ１の出力は”Ｈ”になるので、
トランジスタＴｒ１，Ｔｒ３がＯＮし、上記の判定デー
タＣ，ＣｂがデータバスＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に伝
達される。

【０１０１】なお、判定データＣ，Ｃｂが判定回路９０
＜ｉ＞からＥＶＥＮリードセンスアンプ回路９０−Ｂ０
＜ｉ＞のノードＮ−Ｂ０，Ｎｂ−Ｂ０に転送されると
き、トランスファーゲートｔｒａｎｓ１，ｔｒａｎｓ２
は閉じており、ノードＮ−Ｂ１，Ｎｂ−Ｂ１において、
リードセンスアンプＡＭＰ１から出力された読み出しデ
ータＡ，Ａｂが判定データＣ，Ｃｂに衝突しないように
なっている。また、判定データＣ，ＣｂがＥＶＥＮリー
ドセンスアンプ回路９０−Ｂ０＜ｉ＞からデータバスＤ
Ｂｂ＜ｉ＞，ＤＢ＜ｉ＞に伝達されるとき、ＯＤＤリー
ドセンスアンプ回路９０−Ｂ１＜ｉ＞のトランスファー
ゲートｔｒａｎｓ３，ｔｒａｎｓ４は閉じており、トラ
ンジスタＴｒ５，Ｔｒ７はＯＦＦに固定されている。こ
れによって、ＯＤＤリードセンスアンプ回路９０−Ｂ１
＜ｉ＞は不活性に固定され、リードセンスアンプＡＭＰ
２から出力された読み出しデータＢ，Ｂｂがデータバス
ＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に伝達されないようになって
いる。

【０１０２】データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝
達された判定データは、リードアンプ回路１１＜ｉ＞に
おいて増幅されるとともに出力データＤｏｕｔに変換さ
れ、出力バッファ１２＜ｉ＞を介して、データ入出力ピ
ンＤＱ＜ｉ＞に出力される。

【０１０３】図１２では、期待値信号ＥＸＰ＝”Ｈ”に
おいて、並列試験の結果が正常であり、判定データＣ
＝”Ｈ”，Ｃｂ＝”Ｌ”のときには、データバスＤＢ＜
ｉ＞＝”Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”になり、データ入
出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”Ｈ”が出
力される。また、並列試験の結果が異常であり、判定デ
ータＣ＝”Ｌ”，Ｃｂ＝”Ｈ”のときには、データバス
ＤＢ＜ｉ＞＝”Ｌ”，ＤＢｂ＜ｉ＞＝”Ｈ”になり、デ
ータ入出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”
Ｌ”が出力される。

【０１０４】また、図１２では、期待値信号ＥＸＰ＝”
Ｌ”において、並列試験の結果が正常であり、判定デー
タＣ＝”Ｌ”，Ｃｂ＝”Ｈ”のときには、データバスＤ
Ｂ＜ｉ＞＝”Ｌ”，ＤＢｂ＜ｉ＞＝”Ｈ”になり、デー
タ入出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”Ｌ”
が出力される。また、並列試験の結果が異常であり、判
定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”のときには、データ
バスＤＢ＜ｉ＞＝”Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”にな
り、データ入出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ
＝”Ｈ”が出力される。

【０１０５】このように、並列試験の結果が正常の場合
には、データバスＤＢ＜ｉ＞＝ＥＸＰ，ＤＢｂ＜ｉ＞＝
ｒＥＸＰ（ＥＸＰの反転データ）になり、データ入出力
ピンＤＱ＜ｉ＞には期待値と同じデータ（ＡＹ＜０＞お
よびＥＸＰと同じデータ）が出力される。また、並列試
験の結果が異常の場合には、データバスＤＢ＜ｉ＞＝ｒ
ＥＸＰ，ＤＢｂ＜ｉ＞＝ＥＸＰになり、データ入出力ピ
ンＤＱ＜ｉ＞には期待値と逆のデータ（ＡＹ＜０＞およ
びＥＸＰと逆のデータ）が出力される。

【０１０６】なお、テストモードにおいて、判定データ
Ｃ，ＣｂをＯＤＤリードセンスアンプ回路９０−Ｂ１＜
ｉ＞を介してデータバス対ＤＢＰ＜ｉ＞に出力する構成
も可能であるが、このような構成においては、図１２の
真理値表のＥＮ−Ｂ０とＥＮ−Ｂ１の論理が反転すると
ともに、図８において、ＥＶＥＮリードセンスアンプ回
路９０−Ｂ０＜ｉ＞のＮＯＲ１に信号ＴＥＳＴ１が入力
され、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜ｉ＞
のＮＯＲ２に信号ＶＳＳ（グランドレベルの信号）が入
力される。

【０１０７】この実施の形態１のＹアドレス縮退の並列
試験は、カラム冗長置換を含む並列試験にも適用可能で
あり、カラム冗長置換を含む並列試験においては、異常
と判定された縮退されたＹアドレスのメモリセルが、図
３６で説明した手順によってそのまま冗長メモリセル部
に置換される。なぜならば、並列試験において縮退され
る複数のＹアドレスは、カラム冗長置換において縮退置
換される同じブロック内の複数のＹアドレス（複数のカ
ラム）だからである。

【０１０８】このような実施の形態１の半導体記憶装置
には、以下に説明する第１〜第７の特徴がある。

【０１０９】［第１の特徴 Ｙアドレス縮退の並列試
験］実施の形態１の半導体記憶装置の第１の特徴は、カ
ラム冗長置換において縮退置換される複数のカラムを同
時に活性化し、これらのカラムによって選択される複数
のメモリから同時にデータを読み出すことによって、縮
退置換される複数のＹアドレスを縮退させたＹアドレス
縮退の並列試験をすることである。

【０１１０】図１３は上記第１の特徴を説明するための
半導体記憶装置の構成図である。なお、図１３におい
て、図１〜図９と同じものには同じ符号を付してある。
図１３の半導体記憶装置は、図２の実施の形態１の半導
体記憶装置において、バスドライバ回路３、期待値回路
８、イコライザ１０＜ｉ＞を設けず、Ｙ縮退制御回路
２、Ｙデコード回路４、センスアンプ回路部６＜ｉ＞−
Ａ，６＜ｉ＞−Ｂ、スイッチ回路７＜ｉ＞、ＲＳＡＭＰ
回路部９＜ｉ＞、イコライズ回路１０＜ｉ＞を、それぞ
れＹ縮退制御（YSG）回路１０２、Ｙデコード（YDEC）
回路１０４、センスアンプ回路部１０６＜ｉ＞−Ａ，１
０６＜ｉ＞−Ｂ、スイッチ回路１０７＜ｉ＞、ＲＳＡＭ
Ｐ回路部１０９＜ｉ＞に変更し、さらにＯＤＤサブデー
タバス対ＳＤＢＰ−Ｂ１＜ｉ＞を削除し、ＥＶＥＮサブ
データバス対ＳＤＢＰ−Ｂ０＜ｉ＞をサブデータバス対
ＳＤＢＰ＜ｉ＞とした構成である。なお、図１３の半導
体記憶装置においての並列試験では、全てのメモリセル
に同じデータが書き込まれるものとする。

【０１１１】図１４は図１３の半導体記憶装置のＹデコ
ード回路１０４およびその周辺回路の構成図である。な
お、図１４において、図１〜図３と同じものには同じ符
号を付してある。図１４において、Ｙ縮退制御回路１０
２は、入力された信号ＰＹ０＜０，１＞および信号ＴＥ
ＳＴ１に従って信号Ｅ，Ｆを生成し、Ｙデコード回路１
０４に出力する。また、Ｙデコード回路１０４は、デコ
ード（ＤＥＣ）回路４１＜０＞，４１＜１＞，４１＜２
＞，４１＜３＞，…４１＜ｍ＞と、Ｙドライバ回路１４
２＜０＞，１４２＜１＞，１４１＜２＞，４１１＜３
＞，…１４２＜ｍ＞とを備える。

【０１１２】Ｙドライバ回路１４２＜０＞〜１４２＜ｍ
＞には、Ｙ縮退制御回路１０２で生成された信号Ｅ，Ｆ
が入力される。また、Ｙドライバ回路１４２＜０＞，１
４２＜１＞，１４２＜２＞，１４２＜３＞，…１４２＜
ｍ＞には、それぞれデコード回路４１＜０＞，４１＜１
＞，４１＜２＞，４１＜３＞，…４１＜ｎ＞で生成され
た信号Ｃ０，Ｃ１，Ｃ２，Ｃ３，…Ｃｍが入力される。
Ｙドライバ回路１４２＜０＞〜１４２＜ｍ＞は、入力さ
れた信号に従って、カラム信号ＣＬ０，ＣＬ１，…ＣＬ
７，…ＣＬｍを生成する。

【０１１３】図１５は図１３の半導体記憶装置のセンス
アンプ回路部１０６−Ａの構成図であり、図４と同じも
のには同じ符号を付してある。なお、ブロックＢのセン
スアンプ回路部１０６−Ｂの構成も同様である。図１５
のセンスアンプ回路部１０６−Ａは、図４のセンスアン
プ回路部６−Ａにおいて、センスアンプ回路ＳＡ０＜ｉ
＞，ＳＡ１＜ｉ＞…ＳＡｍ＜ｉ＞をセンスアンプ回路Ｓ
ＡＳ０＜ｉ＞，ＳＡＳ１＜ｉ＞…ＳＡＳｍ＜ｉ＞に変更
し、これらのセンスアンプ回路ＳＡＳ０＜ｉ＞〜ＳＡＳ
ｍ＜ｉ＞をサブデータバス対ＳＤＢＰ＜ｉ＞に接続した
ものである。センスアンプ回路ＳＡＳ０＜ｉ＞，ＳＡＳ
１＜ｉ＞…ＳＡＳｍ＜ｉ＞には、それぞれカラム信号Ｃ
Ｌ０，ＣＬ１，…ＣＬｍが入力される。

【０１１４】図１６は図１５のセンスアンプ回路ＳＡＳ
０＜ｉ＞の回路図であり、図５と同じものには同じ符号
を付してある。図１６のセンスアンプ回路ＳＡＳ０＜ｉ
＞は、図５のセンスアンプ回路ＳＡ０＜ｉ＞において、
トランジスタ６３，６４を削除し、トランジスタ６１，
６２をノードＮＳ，ＮＳｂとサブデータバスＳＤＢ＜ｉ
＞，ＳＤＢｂ＜ｉ＞の間に挿入し、トランジスタ６１，
６２のゲートにカラム信号ＣＬ０を入力するようにした
ものである。

【０１１５】スイッチ回路１０７＜ｉ＞は、入力された
信号ＢＳＬに従って、ブロックＡに配置されたサブデー
タバス対ＳＤＢＰ−Ｂ０＜ｉ＞と、ブロックＢに配置さ
れたサブデータバス対ＳＤＢＰ−Ｂ０＜ｉ＞のいずれか
を、ＲＳＡＭＰ回路部１０９＜ｉ＞に接続する。

【０１１６】図１３において、ＲＳＡＭＰ回路部１０９
＜ｉ＞は、リードセンスアンプ回路１９０＜ｉ＞と、判
定回路１９１＜ｉ＞とを備える。リードセンスアンプ回
路１９０＜ｉ＞と、データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ
＞間のデータの転送は、信号ＥＮ−ｎによって制御さ
れ、判定回路１９１＜ｉ＞と、データバスＤＢ＜ｉ＞，
ＤＢｂ＜ｉ＞間のデータの転送は、信号ＥＮ−ｔｅｓｔ
によって制御される。上記の信号ＥＮ−ｎ，ＥＮ−ｔｅ
ｓｔは、例えば上記の信号ＢＵＳおよびＴＥＳＴ１をも
とに図１３の半導体記憶装置において生成される信号で
ある。信号ＥＮ−ｎは、ノーマルモードのときに、リー
ドセンスアンプ回路１９０−Ｂ１＜ｉ＞と、データバス
ＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞間のデータ転送タイミングを
制御し、テストモードのときに、リードセンスアンプ回
路１９０−Ｂ１＜ｉ＞を不活性に固定するための信号で
ある。また、信号ＥＮ−ｔｅｓｔは、ノーマルモードの
ときに、判定回路１９１＜ｉ＞を不活性に固定し、テス
トモードのときに、判定回路１９１＜ｉ＞と、データバ
スＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞の間のデータ転送タイミン
グを制御するための信号である。

【０１１７】リードセンスアンプ回路１９０＜ｉ＞は、
ノーマルモードでは、メモリセルからサブデータバス対
ＳＤＢＰ＜ｉ＞に読み出されたデータを増幅してデータ
バス対ＤＢＰ＜ｉ＞に出力し、並列試験のテストモード
では、サブデータバス対ＳＤＢＰ＜ｉ＞に読み出された
データを増幅して判定回路１９１に出力する。判定回路
１９１＜ｉ＞は、リードセンスアンプ回路１９０＜ｉ＞
から入力された読み出しデータを判定し、判定データを
データバス対ＤＢＰ＜ｉ＞に出力する。

【０１１８】図１３の半導体記憶装置においてのＹアド
レス縮退の並列試験では、従来の半導体記憶装置のＸア
ドレス縮退の並列試験において、縮退された２つのＸア
ドレスの２つのメモリセルのデータが同じデータバスＤ
Ｂ＜ｉ＞，ＤＢｂ＜ｉ＞に同時に読み出されるのと同じ
ように、縮退された２つのＹアドレスの２つのメモリセ
ルのデータがサブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜
ｉ＞に同時に読み出される。このため、全てのメモリセ
ルに同じデータが書き込まれており、サブデータバスＳ
ＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞を”Ｈ”にプリチャージす
るときには、同時に読み出された２つのデータがともに
正しければ、ＳＤＢ＜ｉ＞＝”Ｈ”，ＳＤＢｂ＜ｉ＞
＝”Ｌ”、またはＳＤＢ＜ｉ＞＝”Ｌ”，ＳＤＢｂ＜ｉ
＞＝”Ｈ”になる。また、同時に読み出された２つのデ
ータのいずれかが誤っていれば、ＳＤＢ＜ｉ＞＝ＳＤＢ
ｂ＜ｉ＞＝”Ｌ”になる。

【０１１９】従来の半導体記憶装置においては、Ｘアド
レス縮退の並列試験において、データバスＤＢ＜ｉ＞，
ＤＢｂ＜ｉ＞に読み出されたデータの正誤をデータバス
ＤＢ＜ｉ＞とＤＢｂ＜ｉ＞のデータが同じか否かによっ
て判定し、Ｘアドレス縮退の並列試験の判定回路は、例
えばデータバスＤＢ＜ｉ＞に読み出されたデータおよび
データバスＤＢｂ＜ｉ＞に読み出されたデータを２入力
とする排他的ＮＯＲ回路によって構成されている。図１
３の半導体記憶装置においても、Ｙアドレス縮退の並列
試験において、サブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ
＜ｉ＞に読み出されたデータの正誤をサブデータバスＳ
ＤＢ＜ｉ＞とＳＤＢｂ＜ｉ＞のデータが同じか否かによ
って判定し、Ｙアドレス縮退の並列試験の判定回路１９
０＜ｉ＞は、例えばサブデータバスＳＤＢ＜ｉ＞に読み
出されたデータおよびサブデータバスＳＤＢｂ＜ｉ＞に
読み出されたデータを２入力とする排他的ＮＯＲ回路に
よって構成されている。

【０１２０】図１３の半導体記憶装置のデータ読み出し
動作について以下に説明する。図１７は図１３のＹデコ
ード回路１０４の動作を説明するタイミングチャートで
あり、（ａ）はノーマルモード動作時、（ｂ）はテスト
モード動作時である。この図１７は、Ｙアドレス＝＃０
００をアクセスするＹアドレスデータＡＹが入力された
ときのタイミングチャートであり、Ｙアドレス＝＃００
０はブロックＡのＹアドレスであるとする。

【０１２１】まず、信号ＴＥＳＴ１＝”Ｌ”のときに
は、ノーマルモード動作になる。Ｙアドレス＝＃０００
のＹアドレスデータＡＹが入力されると、図１７（ａ）
のように、Ｙデコード回路１０４（図１４参照）におい
て、デコード信号Ｃ０〜Ｃｍの内、デコード信号Ｃ０が
デコード回路４１＜０＞によって”Ｈ”になる。また、
信号Ｅ，Ｆの内、信号ＥがＹ縮退制御回路２によって”
Ｈ”になる。このようにデコード信号Ｃ０および信号Ｅ
が”Ｈ”になると、Ｙデコード回路４において、Ｙドラ
イバ回路１４２＜０＞によってカラム信号ＣＬ０のみ
が”Ｈ”になる。

【０１２２】カラム信号ＣＬ０が”Ｈ”になると、セン
スアンプ回路部１０６−Ａ（図１５参照）において、Ｙ
アドレス＝＃０００のセンスアンプ回路ＳＡＳ０＜ｉ＞
（図１６参照）は、ワードラインによって選択されたＹ
アドレス＝＃０００のメモリセルＭＣＬからビットライ
ンＢＬ０＜ｉ＞，ＢＬｂ＜ｉ＞に出力されたデータを、
サブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に転送す
る。

【０１２３】このように信号ＴＥＳＴ１＝”Ｌ”のノー
マルモードにおいては、ＹアドレスデータＡＹに従って
１つのＹアドレスの１つのカラムのみが選択され、その
Ｙアドレスのデータがサブデータバスに読み出される。

【０１２４】上記のデータがブロックＡのサブデータバ
スＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に転送されるとき、ス
イッチ回路１０７＜ｉ＞は、信号ＢＳＬに従って、ブロ
ックＡのサブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞
をＲＳＡＭＰ回路部１０９＜ｉ＞のリードセンスアンプ
回路１９０＜ｉ＞に接続する。これによって、サブデー
タバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に転送された上記
のデータは、リードセンスアンプ回路１９０＜ｉ＞に入
力され、このリードセンスアンプ回路１９０＜ｉ＞にお
いて増幅され、この増幅された読み出しデータがデータ
バスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝達される。

【０１２５】データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝
達された読み出しデータは、リードアンプ回路１１＜ｉ
＞において増幅されるとともに出力データＤｏｕｔに変
換され、出力バッファ１２＜ｉ＞を介して、データ入出
力ピンＤＱ＜ｉ＞に出力される。

【０１２６】次に、信号ＴＥＳＴ１＝”Ｈ”のときに
は、テストモード（並列試験）動作になる。このテスト
モードにおいては、Ｙアドレス＝＃０００のＹアドレス
データＡＹが入力されると、図１７（ｂ）のように、Ｙ
デコード回路１０４（図１４参照）において、デコード
信号Ｃ０〜Ｃｍの内、デコード信号Ｃ０がデコード回路
４１＜０＞によって”Ｈ”になる。また、信号Ｅ，Ｆが
Ｙ縮退制御回路２によってともに”Ｈ”になる。このよ
うにデコード信号Ｃ０および信号Ｅ，Ｆが”Ｈ”になる
と、Ｙデコード回路４において、Ｙドライバ回路１４２
＜０＞によってカラム信号ＣＬ０およびＣＬ１が同時
に”Ｈ”になる。

【０１２７】カラム信号ＣＬ０およびＣＬ１が”Ｈ”に
なると、センスアンプ回路部１０６−Ａ（図１５参照）
において、Ｙアドレス＝＃０００のセンスアンプ回路Ｓ
ＡＳ０＜ｉ＞は、ワードラインによって選択されたＹア
ドレス＝＃０００のメモリセルＭＣＬからビットライン
ＢＬ０＜ｉ＞，ＢＬｂ０＜ｉ＞に出力されたデータを、
サブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜
ｉ＞に転送し、Ｙアドレス＝＃００１のセンスアンプ回
路ＳＡＳ１＜ｉ＞は、上記のワードラインによって選択
されたＹアドレス＝＃００１のメモリセルＭＣＬからビ
ットラインＢＬ１＜ｉ＞，ＢＬｂ＜ｉ＞に出力されたデ
ータを、同じサブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜
ｉ＞に転送する。

【０１２８】このように信号ＴＥＳＴ１＝”Ｈ”のテス
トモードにおいては、ＹアドレスデータＡＹのＹアドレ
スのカラム、およびカラム冗長置換においてこのＹアド
レスとともに縮退置換されるＹアドレスのカラムが同時
に選択され、これら２つのＹアドレスの２つのデータが
サブデータバスに同時に読み出される。

【０１２９】Ｙアドレス＝＃０００および＃００１のデ
ータがサブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に
転送されるとき、スイッチ回路１０７＜ｉ＞は、信号Ｂ
ＳＬに従って、ブロックＡのサブデータバスＳＤＢ＜ｉ
＞，ＳＤＢｂ＜ｉ＞をＲＳＡＭＰ回路部１０９＜ｉ＞の
リードセンスアンプ回路１９０＜ｉ＞に接続する。これ
によって、ブロックＡのサブデータバスＳＤＢ＜ｉ＞，
ＳＤＢｂ＜ｉ＞に同時に読み出されたＹアドレス＝＃０
００および＃００１のデータは、リードセンスアンプ回
路１９０−Ｂ０＜ｉ＞に入力され、リードセンスアンプ
回路１９０＜ｉ＞において増幅され、判定回路１９１＜
ｉ＞に転送される。＜ｉ＞に出力される。

【０１３０】判定回路１９１＜ｉ＞は、入力されたＹア
ドレス＝＃０００および＃００１の読み出しデータの正
誤を判定し、判定データをデータバスＤＢ＜ｉ＞，ＤＢ
ｂ＜ｉ＞に伝達する。全てのメモリセルに同じデータが
書き込まれており、サブデータバスＳＤＢ＜ｉ＞，ＳＤ
Ｂｂ＜ｉ＞を”Ｈ”にプリチャージするとき、同時に読
み出された２つのデータがともに正しければ、ＳＤＢ＜
ｉ＞＝”Ｈ”，ＳＤＢｂ＜ｉ＞＝”Ｌ”、またはＳＤＢ
＜ｉ＞＝”Ｌ”，ＳＤＢｂ＜ｉ＞＝”Ｈ”になり、同時
に読み出された２つのデータのいずれかが誤っていれ
ば、ＳＤＢ＜ｉ＞＝ＳＤＢｂ＜ｉ＞＝”Ｌ”になる。こ
のため、判定回路１９１＜ｉ＞は、ＳＤＢ＜ｉ＞＝”
Ｈ”，ＳＤＢｂ＜ｉ＞＝”Ｌ”、またはＳＤＢ＜ｉ＞
＝”Ｌ”，ＳＤＢｂ＜ｉ＞＝”Ｈ”のとき、並列試験の
結果は正常であると判定し、ＳＤＢ＜ｉ＞＝ＳＤＢｂ＜
ｉ＞＝”Ｌ”のとき、並列試験の結果は異常であると判
定する。

【０１３１】データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝
達された判定データは、リードアンプ回路１１＜ｉ＞に
おいて増幅されるとともに出力データＤｏｕｔに変換さ
れ、出力バッファ１２＜ｉ＞を介して、データ入出力ピ
ンＤＱ＜ｉ＞に出力される。

【０１３２】図１３の半導体記憶装置においてのＹアド
レス縮退の並列試験は、カラム冗長置換を含む並列試験
にも適用でき、カラム冗長置換を含む並列試験において
は、異常と判定された縮退されたＹアドレスのメモリセ
ルが、そのまま冗長メモリセル部に置換される。なぜな
らば、並列試験において縮退される複数のＹアドレス
は、カラム冗長置換において縮退置換される同じブロッ
ク内の複数のＹアドレス（複数のカラム）だからであ
る。

【０１３３】このように、カラム冗長置換において縮退
置換される同じブロック内の複数のＹアドレス（複数の
カラム）を同時に選択し、これらのＹアドレスの複数の
メモリセルから同時にデータを読み出すことにより、縮
退置換される複数のＹアドレスを縮退させたＹアドレス
縮退の並列試験ができる。このＹアドレス縮退の並列試
験によれば、カラム冗長置換を含む試験においても、並
列試験が可能になり、試験にかかる時間を短縮すること
ができる。

【０１３４】また、従来のＸアドレス縮退の並列試験を
実施するには、ブロックごとに個別にＲＳＡＭＰ回路部
を設ける必要があったが、上記のＹアドレス縮退の並列
試験では、スイッチ回路１０７＜ｉ＞を設けることによ
って、ブロック間でＲＳＡＭＰ回路部１０９＜ｉ＞を共
有することができる。図１３の半導体記憶装置には、４
個のＲＳＡＭＰ回路部１０９＜０＞〜ＲＳＡＭＰ回路部
１０９＜３＞が設けられているが、図１３の半導体記憶
装置において、従来のＸアドレス縮退の並列試験を実施
するには、倍の８個のＲＳＡＭＰ回路部が必要である。
上記のＹアドレス縮退の並列試験によれば、ＲＳＡＭＰ
回路部の個数を削減することができるので、半導体記憶
装置のサイズをコンパクトにすることができる。

【０１３５】［第２の特徴 ＥＶＥＮ／ＯＤＤ方式の採
用］実施の形態１の半導体記憶装置の第２の特徴は、Ｅ
ＶＥＮサブデータバス対およびＥＶＥＮセンスアンプ回
路によるＥＶＥＮデータ転送経路と、ＯＤＤサブデータ
バス対およびＯＤＤセンスアンプ回路によるＯＤＤ転送
経路の２つのデータ転送経路を備えたＥＶＥＮ／ＯＤＤ
方式を採用し、Ｙアドレス縮退の並列試験において、第
１のＹアドレスのデータをＥＶＥＮデータバス対に読み
出しと同時に、第１のＹアドレスとともに縮退置換され
る第２のＹアドレスのデータをＯＤＤデータバス対に読
み出し、ＥＶＥＮデータバス対に読み出された第１のＹ
アドレスのデータおよびＯＤＤデータバス対に読み出さ
れた第２Ｙアドレスのデータによって、並列試験の結果
を判定することである。

【０１３６】図１８は上記第２の特徴を説明するための
半導体記憶装置の構成図である。なお、図１８におい
て、図２または図１３と同じものには同じ符号を付して
ある。図１８の半導体記憶装置は、図２の実施の形態１
の半導体記憶装置において、期待値回路８を設けず、Ｒ
ＳＡＭＰ回路部９＜ｉ＞、イコライズ回路１０＜ｉ＞
を、それぞれＲＳＡＭＰ回路部２０９＜ｉ＞、イコライ
ズ回路３１０＜ｉ＞とした構成である。なお、イコライ
ズ回路３１０＜ｉ＞については、次の第３の特徴におい
て説明する。

【０１３７】図１８の半導体記憶装置では、Ｙアドレス
縮退の並列試験のときに、縮退された第１、第２のＹア
ドレスの内、第１のＹアドレスのメモリセルのデータが
ＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜ｉ＞に読み
出されると同時に、第２のＹアドレスのメモリセルのデ
ータがＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜ｉ＞に
読み出される。図１８において、ＲＳＡＭＰ回路部２０
９＜ｉ＞は、ＥＶＥＮリードセンスアンプ回路２９０−
Ｂ０＜ｉ＞と、ＯＤＤリードセンスアンプ回路２９０−
Ｂ１＜ｉ＞と、判定回路２９１＜ｉ＞とを備える。

【０１３８】ＥＶＥＮリードセンスアンプ回路２９０−
Ｂ０＜ｉ＞、ＯＤＤリードセンスアンプ回路２９０−Ｂ
１＜ｉ＞、および判定回路２９１＜ｉ＞と、データバス
ＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞間のデータの転送は、それぞ
れ信号ＥＮ−Ｂ０，ＥＮ−Ｂ１，ＥＮ−ｔｅｓｔによっ
て制御される。上記の信号ＥＮ−Ｂ０，ＥＮ−Ｂ１，Ｅ
Ｎ−ｔｅｓｔは、例えば上記の信号ＢＵＳおよびＴＥＳ
Ｔ１をもとに図１８の半導体記憶装置において生成され
る信号である。上記の信号ＥＮ−Ｂ０は、実施の形態１
の信号ＥＮ−Ｂ０とは異なり、ノーマルモードのとき
に、ＥＶＥＮリードセンスアンプ回路２９０−Ｂ０＜ｉ
＞とデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞間のデータ転
送タイミングを制御し、テストモードのときに、ＥＶＥ
Ｎリードセンスアンプ回路２９０−Ｂ０＜ｉ＞を不活性
に固定するための信号である。また、上記の信号ＥＮ−
Ｂ１は、実施の形態１の信号ＥＮ−Ｂ１とは異なり、ノ
ーマルモードのときに、ＯＤＤリードセンスアンプ回路
２９０−Ｂ１＜ｉ＞とデータバスＤＢ＜ｉ＞，ＤＢｂ＜
ｉ＞間のデータ転送タイミングを制御し、テストモード
のときに、ＯＤＤリードセンスアンプ回路２９０−Ｂ１
＜ｉ＞を不活性に固定するための信号である。また、上
記の信号ＥＮ−ｔｅｓｔは、ノーマルモードのときに、
判定回路２９１＜ｉ＞を不活性に固定し、テストモード
のときに、判定回路２９１＜ｉ＞とデータバスＤＢ＜ｉ
＞，ＤＢｂ＜ｉ＞の間のデータ転送タイミングを制御す
るための信号である。ノーマルモードにおいては、ＥＶ
ＥＮリードセンスアンプ回路２９０−Ｂ１＜ｉ＞および
ＯＤＤリードセンスアンプ回路２９０−Ｂ１＜ｉ＞は、
同時にデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に接続しな
いように、信号ＥＮ−Ｂ０，ＥＮ−Ｂ１によって制御さ
れる。

【０１３９】ＥＶＥＮリードセンスアンプ回路２９０−
Ｂ０＜ｉ＞は、ＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ
０＜ｉ＞に読み出されたデータを増幅し、ノーマルモー
ドではデータバス対ＤＢＰ＜ｉ＞に出力し、並列試験の
テストモードでは判定回路２９１＜ｉ＞に出力する。ま
た、ＯＤＤリードセンスアンプ回路２９０−Ｂ１＜ｉ＞
は、ＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜ｉ＞に読
み出されたデータを増幅し、ノーマルモードではデータ
バス対ＤＢＰ＜ｉ＞に出力し、並列試験のテストモード
では判定回路２９１＜ｉ＞に出力する。

【０１４０】判定回路２９１＜ｉ＞は、ＥＶＥＮリード
センスアンプ回路２９０−Ｂ０＜ｉ＞から入力された読
み出しデータ、およびＯＤＤリードセンスアンプ回路２
９０−Ｂ１＜ｉ＞から入力された読み出しデータを判定
し、判定データをデータバス対ＤＢＰ＜ｉ＞に出力す
る。この判定回路２９１＜ｉ＞は、例えば、ＥＶＥＮサ
ブデータバスＳＤＢ−Ｂ０＜ｉ＞から転送されたデータ
およびＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞から転
送されたデータを２入力とする排他的ＯＲ回路、ならび
にＥＶＥＮサブデータバスＳＤＢｂ−Ｂ０＜ｉ＞から転
送されたデータおよびＯＤＤサブデータバスＳＤＢｂ−
Ｂ１＜ｉ＞から転送されたデータを２入力とする排他的
ＮＯＲ回路によって構成されている。

【０１４１】図１３の半導体記憶装置のように、縮退さ
れた２つのＹアドレスのメモリセルから２つのデータを
同じサブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に同
時に読み出す構成であると、いずれかのデータが誤りで
あるときには、異なるデータがサブデータバスＳＤＢ＜
ｉ＞，ＳＤＢｂ＜ｉ＞に同時に読み出されることになる
ので、サブデータバスＳＤＢ＜ｉ＞，ＳＤＢｂ＜ｉ＞に
おいてデータの衝突が発生することになるが、このデー
タの衝突によって判定回路において誤判定してしまうこ
とがある。

【０１４２】そこで、この実施の形態１では、ＥＶＥＮ
／ＯＤＤ方式を採用し、縮退された２つのＹアドレスの
内、第１のＹアドレスのメモリセルのデータをＥＶＥＮ
サブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜
ｉ＞に読み出し、第２のＹアドレスのメモリセルのデー
タをＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢ
ｂ−Ｂ１＜ｉ＞に読み出すようにした。これにより、第
１、第２のＹアドレスのデータを異なるサブデータバス
に読み出すことができるので、Ｙアドレス縮退の並列試
験においてデータの衝突が発生せず、誤判定を低減する
ことができる。

【０１４３】［第３の特徴 並列試験時のイコライズタ
イミングの変更］実施の形態１の半導体記憶装置の第３
の特徴は、Ｙアドレス縮退の並列試験においてのＥＶＥ
ＮサブデータバスとＯＤＤサブデータバスのイコライズ
タイミングを同じタイミングにしたことである。

【０１４４】図１９は図１８のイコライズ回路３１０＜
ｉ＞の構成図であって、テストモードのときにノーマル
モードと同じタイミングでサブデータバスをイコライズ
する従来のイコライズ回路である。なお、図１９におい
て、図９と同じものには同じ符号を付してある。また、
図２０は図１９のイコライズ回路３１０＜ｉ＞のタイミ
ングタイミングチャートであり、（ａ）はノーマルモー
ド動作時、（ｂ）はテストモード動作時である。

【０１４５】図１９のイコライズ回路３１０＜ｉ＞は、
図９のイコライズ回路＜ｉ＞において、イコライズ信号
生成回路ＥＱ−ＧＥＮをイコライズ信号生成回路ＥＱＳ
−ＧＥＮとしたものである。図１９のイコライズ信号生
成回路ＥＱＳ−ＧＥＮは、入力された信号ＥＱＩＮに従
って、イコライズ信号ＥＡ，ＥＢを生成し、イコライズ
信号ＥＡをＥＶＥＮイコライザＥＱ−Ｂ０に出力し、イ
コライズ信号ＥＢをＯＤＤイコライザＥＱ−Ｂ１に出力
する。

【０１４６】図２０のように、イコライズ回路３１０＜
ｉ＞は、ノーマルモードおよびテストモードのいずれに
おいても、ＥＶＥＮサブデータバスのイコライズタイミ
ングと、ＯＤＤサブデータバスのイコライズタイミング
とが、互いに逆相になるように、サブデータバスをイコ
ライズする。

【０１４７】ノーマルモードにおいては、ＥＶＥＮサブ
データバスまたはＯＤＤサブデータバスのいずれかを使
用して１つのデータを転送するので、両サブデータバス
のイコライズタイミングを図２０（ａ）のように逆相に
設定しておき、使用されなかったサブデータバスのみを
イコライズすることによって、使用されたサブデータバ
スの電位が変化しても、使用されなかったサブデータバ
スの電位が変化しないようにしている。

【０１４８】しかし、Ｙアドレス縮退の並列試験のとき
には、両サブデータバスを同時に使用して２つのデータ
を転送するので、図２０（ｂ）のように、ノーマルモー
ドと同じ逆相のタイミングでサブデータバスをイコライ
ズすると、データ転送時に両サブデータバスの内、いず
れか１つのサブデータバスがイコライズされてしまい、
ＥＶＥＮサブデータバス対とＯＤＤサブデータバス対の
開きが異なるものになってしまうことがある。イコライ
ズの強さによっては、イコライズされたサブデータバス
対がほとんど開かず、両サブデータバスに読み出された
データがともに正しくても、判定回路において異常と判
定されてしまうことがある。

【０１４９】そこで、この実施の形態１では、図９およ
び図１１のように、信号ＥＱＩＮおよび信号ＴＥＳＴ１
に従ってイコライズタイミングを制御し、ノーマルモー
ドにおいては、両サブデータバスを逆相のタイミングで
イコライズし、並列試験のテストモードにおいては、両
サブデータバスを同じタイミングでイコライズするイコ
ライズ回路１０＜ｉ＞を設け、並列試験において両サブ
データバスに同時のデータが読み出されたときに、両サ
ブデータバスがいずれもイコライズされないようにし
た。これにより、ＥＶＥＮサブデータバスに読み出され
たデータと、ＯＤＤサブデータバスに読み出されたデー
タとを、判定回路まで同じ条件でかつ正確に転送するこ
とができるので、判定回路の誤動作を低減することがで
きる。

【０１５０】［第４の特徴 期待値の論理の導入］実施
の形態１の半導体記憶装置の第４の特徴は、Ｙアドレス
縮退の並列試験においての読み出しデータの判定に期待
値の論理を導入し、正しい読み出しデータの期待値を生
成し、読み出されたデータの正誤を上記の期待値に従っ
て判定することである。

【０１５１】図２１は上記第４の特徴を説明するための
期待値回路およびＲＳＡＭＰ回路部の構成図である。図
２１において、図７または図１８と同じものには同じ符
号を付してある。ただし、図２１の信号ＥＮ−Ｂ０，Ｅ
Ｎ−Ｂ１は、図１８と同じものであり、実施の形態１の
信号ＥＮ−Ｂ０，ＥＮ−Ｂ１とは異なる。読み出しデー
タの判定に期待値の論理を導入した半導体記憶装置は、
図１８の半導体記憶装置において、図２１の期待値回路
４０８を設け、ＲＳＡＭＰ回路部２０９＜ｉ＞を図２１
のＲＳＡＭＰ回路部４０９＜ｉ＞に変更したものであ
る。

【０１５２】図２１において、期待値回路４０８は、Ｙ
アドレスデータＡＹの最下位ビットＡＹ＜０＞および信
号ＴＥＳＴ１に従って、期待値信号ＥＸＰ０，ＥＸＰ１
を生成し、ＲＳＡＭＰ回路部４０９＜ｉ＞の判定回路４
９１＜ｉ＞に出力する。Ｙアドレス縮退の並列試験のと
きには、上記の期待値信号ＥＸＰ１は、正しい読み出し
データの期待値であり、上記の期待値信号ＥＸＰ０は、
誤った読み出しデータの期待値である。Ｙアドレス縮退
の並列試験では、ＹアドレスデータＡＹの最下位ビット
ＡＹ＜０＞によって、書き込んだデータの値（＝正しい
読み出しデータの期待値）を半導体記憶回路に入力する
ことができる。この期待値回路４０８は、信号ＴＥＳＴ
１＝”Ｌ”のときには、期待値信号ＥＸＰ０＝”Ｌ”，
ＥＸＰ１＝”Ｌ”を出力し、信号ＴＥＳＴ１＝”Ｈ”の
ときには、期待値信号ＥＸＰ０＝ｒＡＹ＜０＞（ＡＹ＜
０＞の反転データ），ＥＸＰ１＝ＡＹ＜０＞を出力す
る。

【０１５３】ＲＳＡＭＰ回路部４０９＜ｉ＞は、ＥＶＥ
Ｎリードセンスアンプ回路４９０−Ｂ０＜ｉ＞と、ＯＤ
Ｄリードセンスアンプ回路４９０−Ｂ１＜ｉ＞と、判定
回路４９１＜ｉ＞とを備える。ＥＶＥＮリードセンスア
ンプ回路４９０−Ｂ０＜ｉ＞、ＯＤＤリードセンスアン
プ回路４９０−Ｂ１＜ｉ＞、および判定回路４９１＜ｉ
＞と、データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞間のデータ
の転送は、それぞれ信号ＥＮ−Ｂ０，ＥＮ−Ｂ１，ＥＮ
−ｔｅｓｔによって制御される。

【０１５４】ＥＶＥＮリードセンスアンプ回路４９０−
Ｂ０＜ｉ＞で増幅されたＥＶＥＮサブデータＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞の読み出しデータＡ，
Ａｂは、ノーマルモードのときには、データバスＤＢ＜
ｉ＞，ＤＢｂ＜ｉ＞に出力され、テストモードのときに
は、判定回路４９１＜ｉ＞に入力される。また、ＯＤＤ
リードセンスアンプ回路４９０−Ｂ１で増幅されたＯＤ
ＤサブデータＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ
＞の読み出しデータＢ，Ｂｂは、ノーマルモードのとき
には、データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に出力さ
れ、テストモードのときには、判定回路４９１＜ｉ＞に
入力される。

【０１５５】判定回路４９１＜ｉ＞は、テストモードの
ときに、期待値回路４０８からの期待値信号ＥＸＰ０，
ＥＸＰ１に従って、ＥＶＥＮリードセンスアンプ回路９
０−Ｂ０＜ｉ＞からのデータＡ，Ａｂ、およびＯＤＤリ
ードセンスアンプ回路９０−Ｂ１＜ｉ＞からのデータ
Ｂ，Ｂｂについての並列試験を判定し、判定データＣ，
ＣｂをデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に出力す
る。

【０１５６】図２２は図２１のＲＳＡＭＰ回路部４０９
＜ｉ＞の回路図であり、図８と同じものには同じ符号を
付してある。ただし、図２２の信号ＥＮ−Ｂ０，ＥＮ−
Ｂ１は、図１８と同じものであり、図８の信号ＥＮ−Ｂ
０，ＥＮ−Ｂ１とは異なる。図２２のＥＶＥＮリードセ
ンスアンプ回路４９０−Ｂ０＜ｉ＞は、図８のＥＶＥＮ
リードセンスアンプ回路９０−Ｂ０＜ｉ＞において、イ
ンバータ回路ｉｎｖ１，ｉｎｖ２，ｉｎｖ３と、トラン
スファーゲートｔｒａｎｓ１，ｔｒａｎｓ２と、２入力
ＮＯＲ回路ＮＯＲ１とを設けず、トランジスタＴｒ１，
Ｔｒ３のゲートに信号ＥＮ−Ｂ０を入力し、トランジス
タＴｒ２，Ｔｒ４のゲートにそれぞれ増幅されたＥＶＥ
ＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ１
＜ｉ＞の読み出しデータＡ，Ａｂを入力する構成とした
ものである。

【０１５７】また、図２２のＯＤＤリードセンスアンプ
回路４９０−Ｂ１＜ｉ＞は、図８のＯＤＤリードセンス
アンプ回路９０−Ｂ１＜ｉ＞において、インバータ回路
ｉｎｖ４，ｉｎｖ５，ｉｎｖ６と、トランスファーゲー
トｔｒａｎｓ３，ｔｒａｎｓ４と、２入力ＮＯＲ回路Ｎ
ＯＲ２とを設けず、トランジスタＴｒ５，Ｔｒ７のゲー
トに制御信号ＥＮ−Ｂ１を入力し、トランジスタＴｒ
６，Ｔｒ８のゲートにそれぞれ増幅されたＯＤＤサブデ
ータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞の
読み出しデータＢ，Ｂｂを入力する構成としたものであ
る。

【０１５８】また、図２２の判定回路４９１＜ｉ＞は、
図８の判定回路９１＜ｉ＞において、インバータ回路ｉ
ｎｖ９と、２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２
とを設けず、インバータ回路ｉｎｖ７，ｉｎｖ８にそれ
ぞれ期待値回路４０８からの信号ＥＸＰ０，ＥＸＰ１を
入力し、ＮチャネルトランジスタＴｒ９，Ｔｒ１０，Ｔ
ｒ１１，Ｔｒ１２を設けた構成としたものである。

【０１５９】Ｔｒ９のドレインはデータバスＤＢ＜ｉ＞
に接続され、Ｔｒ９のソースはＴｒ１０のドレインに接
続され、Ｔｒ１０のソースは接地されている（ＶＳＳに
接続されている）。また、Ｔｒ１１のドレインはデータ
バスＤＢｂ＜ｉ＞に接続され、Ｔｒ１１のソースはＴｒ
１２のドレインに接続され、Ｔｒ４のソースは接地され
ている（ＶＳＳに接続されている）。トランジスタＴｒ
９，Ｔｒ１１のゲートには信号ＥＮ−ｔｅｓｔが入力さ
れる。

【０１６０】クロックドゲートｃｉｎｖ１およびｃｉｎ
ｖ２の出力はともにトランジスタＴｒ１０のゲートに接
続され、判定データＣｂがトランジスタＴｒ１０のゲー
トに入力される。また、クロックドゲートｃｉｎｖ３お
よびｃｉｎｖ４の出力はともにトランジスタＴｒ１２の
ゲートに接続され、判定データＣがトランジスタＴｒ１
２のゲートに入力される。

【０１６１】並列試験においての図２１の期待値回路４
０８およびＲＳＡＭＰ回路部４０９＜ｉ＞の動作につい
て以下に説明する。図２３は並列試験においての期待値
回路４０８およびＲＳＡＭＰ回路部４０９＜ｉ＞の動作
を説明する真理値表の図である。この図２３および図１
１から判るように、図２１の期待値回路４０８および図
２２の判定回路４９１＜ｉ＞のｉｎｖ７，ｉｎｖ８から
構成される回路は、ＹアドレスデータＡＹの最下位ビッ
トＡＹ＜０＞および信号ＴＥＳＴ１に従って信号ＥＸＰ
０，ＥＸＰ０ｂ，ＥＸＰ１，ＥＸＰ１ｂを生成すること
について、実施の形態１の期待値回路８および判定回路
９１＜ｉ＞のｉｎｖ７，ｉｎｖ８，ｉｎｖ９，ＮＡＮＤ
１，ＮＡＮＤ２から構成される回路と等価である。

【０１６２】Ｙアドレス縮退の並列試験では、メモリセ
ルに書き込まれたデータの値（＝正しい読み出しデータ
の期待値）がＹアドレスデータＡＹの最下位ビットＡＹ
＜０＞によって半導体記憶装置に入力され、期待値回路
４０８において、信号ＴＥＳＴ１＝”Ｈ”なので、Ｙア
ドレスデータＡＹの最下位ビットＡＹ＜０＞に応じて正
しい読み出しデータの期待値信号ＥＸＰ１＝ＡＹ＜０
＞、および誤った読み出しデータの期待値信号ＥＸＰ０
＝ｒＡＹ＜０＞が生成され、これらの期待値信号ＥＸＰ
０，ＥＸＰ１が判定回路４９１＜ｉ＞に転送される。

【０１６３】図２３においては、データ”１”がメモリ
セルに書き込まれた並列試験のとき、ＡＹ＜０＞＝”
Ｈ”、データ”０”がメモリセルに書き込まれた並列試
験のとき、ＡＹ＜０＞＝”Ｌ”としており、データ”
１”が書き込まれた並列試験であって正しい読み出しデ
ータの期待値が”１”の並列試験のとき、期待値信号Ｅ
ＸＰ１＝”Ｈ”になり、データ”０”が書き込まれた並
列試験であって正しい読み出しデータの期待値が”０”
の並列試験のとき、期待値信号ＥＸＰ１＝”Ｌ”にな
る。また、メモリセルに書き込まれたデータ”１”が正
しく読み出されたとき、サブデータバスＳＤＢ−Ｂ０＜
ｉ＞またはＳＤＢ−Ｂ１＜ｉ＞＝”Ｈ”、サブデータバ
スＳＤＢｂ−Ｂ０＜ｉ＞またはＳＤＢｂ−Ｂ１＜ｉ＞
＝”Ｌ”、データＡまたはＢ＝”Ｈ”、データＡｂまた
はＢｂ＝”Ｌ”としている。また、メモリセルに書き込
まれたデータ”０”が正しく読み出されたとき、サブデ
ータバスＳＤＢ−Ｂ０＜ｉ＞またはＳＤＢ−Ｂ１＜ｉ＞
＝”Ｌ”、サブデータバスＳＤＢｂ−Ｂ０＜ｉ＞または
ＳＤＢｂ−Ｂ１＜ｉ＞＝”Ｈ”、データＡまたはＢ＝”
Ｌ”、データＡｂまたはＢｂ＝”Ｈ”としている。

【０１６４】判定回路４９０＜ｉ＞（図２２参照）にお
いては、期待値回路４０８から入力される期待値信号Ｅ
ＸＰ０，ＥＸＰ１に従って、ＥＶＥＮサブデータバスＳ
ＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞に読み出され
たデータＡ，Ａｂ、およびＯＤＤサブデータバスＳＤＢ
−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞に読み出されたデ
ータＢ，Ｂｂの正誤が判定される。

【０１６５】図２３のように、正しい読み出しデータの
期待値”１”（ＡＹ＜０＞＝ＥＸＰ１＝”Ｈ”）のとき
には、判定回路４９０＜ｉ＞において、クロックドゲー
トｃｉｎｖ１およびｃｉｎｖ３が開き、クロックドゲー
トｃｉｎｖ２およびｃｉｎｖ４は閉じたままとなる。こ
れにより、ＥＶＥＮサブデータバスに読み出されたデー
タが”１”（データＡ＝”Ｈ”，Ａｂ＝”Ｌ”）であ
り、かつＯＤＤサブデータバスに読み出されたデータ
が”１”（データＢ＝”Ｈ”，Ｂｂ＝”Ｌ”）のときに
のみ、判定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”となる。そ
して、ＥＶＥＮサブデータバスの読み出しデータが”
０”（データＡ＝”Ｌ”，Ａｂ＝”Ｈ”）であって、Ｏ
ＤＤサブデータバスの読み出しデータが”１”（データ
Ｂ＝”Ｈ”，Ｂｂ＝”Ｌ”）のとき、ＥＶＥＮサブデー
タバスの読み出しデータが”１”（データＡ＝”Ｈ”，
Ａｂ＝”Ｌ”）であって、ＯＤＤサブデータバスの読み
出しデータが”０”（データＢ＝”Ｌ”，Ｂｂ＝”
Ｈ”）のとき、および両サブデータバスの読み出しデー
タがともに”０”のときには、判定データＣ＝”Ｌ”，
Ｃｂ＝”Ｈ”となる。

【０１６６】また、図２３のように、正しい読み出しデ
ータの期待値”０”（ＡＹ＜０＞＝ＥＸＰ１＝”Ｌ”）
のときには、判定回路４９０＜ｉ＞において、クロック
ドゲートｃｉｎｖ２およびｃｉｎｖ４が開き、クロック
ドゲートｃｉｎｖ１およびｃｉｎｖ３は閉じたままとな
る。これにより、ＥＶＥＮサブデータバスの読み出しデ
ータが”０”（データＡ＝”Ｌ”，Ａｂ＝”Ｈ”）であ
り、かつＯＤＤサブデータバスの読み出しデータが”
０”（データＢ＝”Ｌ”，Ｂｂ＝”Ｈ”）のときにの
み、判定データＣ＝”Ｌ”，Ｃｂ＝”Ｈ”となる。そし
て、ＥＶＥＮサブデータバスの読み出しデータが”１”
（データＡ＝”Ｈ”，Ａｂ＝”Ｌ”）であって、ＯＤＤ
サブデータバスの読み出しデータが”０”（データＢ
＝”Ｌ”，Ｂｂ＝”Ｈ”）のとき、ＥＶＥＮサブデータ
バスの読み出しデータが”０”（データＡ＝”Ｌ”，Ａ
ｂ＝”Ｈ”）であって、ＯＤＤサブデータバスの読み出
しデータが”１”（データＢ＝”Ｈ”，Ｂｂ＝”Ｌ”）
のとき、および両サブデータバスの読み出しデータがと
もに”１”のときには、判定データＣ＝”Ｈ”，Ｃｂ
＝”Ｌ”となる。

【０１６７】このように判定回路４９０＜ｉ＞では、読
み出された２つのデータがともに正しい読み出しデータ
の期待値と同じであるときにのみ、上記２つのデータが
ともに正しく、並列試験の結果が正常であると判定さ
れ、判定データＣ＝ＥＸＰ１，Ｃｂ＝ＥＸＰ０が生成さ
れ、読み出された２つのデータがともに正しい読み出し
データの期待値と異なるとき（誤った読み出しデータの
期待値と同じであるとき）、および読み出された２つの
データが互いに異なるときには、上記２つのデータに誤
りが含まれており、並列試験の結果が異常であると判定
され、判定データＣ＝ＥＸＰ０，Ｃｂ＝ＥＸＰ１が生成
される。

【０１６８】判定回路４９０＜ｉ＞において、生成され
た判定データＣ，Ｃｂは、トランジスタＴｒ１２，Ｔｒ
１０のゲートにそれぞれ入力される。そして、信号ＥＮ
−ｔｅｓｔが”Ｈ”になると、トランジスタＴｒ１１，
Ｔｒ９がＯＮし、上記の判定データＣ，Ｃｂがデータバ
スＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に伝達される。

【０１６９】データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に伝
達された判定データは、リードアンプ回路１１＜ｉ＞に
おいて増幅されるとともに出力データＤｏｕｔに変換さ
れ、出力バッファ１２＜ｉ＞を介して、データ入出力ピ
ンＤＱ＜ｉ＞に出力される。

【０１７０】図２３では、期待値信号ＥＸＰ１＝”Ｈ”
において、並列試験の結果が正常であり、判定データＣ
＝”Ｈ”，Ｃｂ＝”Ｌ”のときには、データバスＤＢ＜
ｉ＞＝”Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”になり、データ入
出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”Ｈ”が出
力される。また、並列試験の結果が異常であり、判定デ
ータＣ＝”Ｌ”，Ｃｂ＝”Ｈ”のときには、データバス
ＤＢ＜ｉ＞＝”Ｌ”，ＤＢｂ＜ｉ＞＝”Ｈ”になり、デ
ータ入出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”
Ｌ”が出力される。

【０１７１】また、図２３では、期待値信号ＥＸＰ１
＝”Ｌ”において、並列試験の結果が正常であり、判定
データＣ＝”Ｌ”，Ｃｂ＝”Ｈ”のときには、データバ
スＤＢ＜ｉ＞＝”Ｌ”，ＤＢｂ＜ｉ＞＝”Ｈ”になり、
データ入出力ピンＤＱ＜ｉ＞には、データＤｏｕｔ＝”
Ｌ”が出力される。また、並列試験の結果が異常であ
り、判定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”のときには、
データバスＤＢ＜ｉ＞＝”Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”
になり、データ入出力ピンＤＱ＜ｉ＞には、データＤｏ
ｕｔ＝”Ｈ”が出力される。

【０１７２】このように、並列試験の結果が正常の場合
には、データバスＤＢ＜ｉ＞＝ＥＸＰ１，ＤＢｂ＜ｉ＞
＝ＥＸＰ０になり、データ入出力ピンＤＱ＜ｉ＞には正
しい読み出しデータの期待値と同じデータ（ＡＹ＜０＞
およびＥＸＰ１と同じデータ）が出力される。また、並
列試験の結果が異常の場合には、データバスＤＢ＜ｉ＞
＝ＥＸＰ０，ＤＢｂ＜ｉ＞＝ＥＸＰ１になり、データ入
出力ピンＤＱ＜ｉ＞には誤った読み出しデータの期待値
と同じデータ（ｒＡＹ＜０＞およびＥＸＰ０と同じデー
タ）が出力される。

【０１７３】図１８の判定回路２９０＜ｉ＞では、全て
のメモリセルに同じデータが書き込まれたＹアドレス縮
退の並列試験において、同時に読み出された２つのデー
タが同じであるか否かによって並列試験の正誤を判定し
ているので、読み出されたデータがともに正しいときの
他に、読み出されたデータがともに誤っているときに
も、正常と判定してしまう。読み出された２つのデータ
がともに誤ったものとなる不良の発生確率は、いずれか
のデータのみが誤ったものである不良の発生確率よりも
非常に低いが、皆無ではない。

【０１７４】そこで、この実施の形態１では、並列試験
の判定に期待値の論理を導入し、正しい読み出しデータ
の期待値を生成する期待値回路を設け、同時に読み出さ
れた２つの読み出しデータの正誤を上記の期待値に従っ
て判定することにより、２つの読み出しデータがともに
誤ったものであるときに、異常と判定できるようにして
いる。このように、読み出しデータの判定に期待値の論
理を導入することよって、２つの読み出しデータがとも
に誤ったものであるときに異常と判定することができる
ので、誤判定を低減することができる。

【０１７５】［第５の特徴 データバスの負荷容量の低
減］実施の形態１の半導体記憶装置の第５の特徴は、判
定回路をデータバスに接続せず、判定データをリードセ
ンスアンプ回路を経由してデータバスに出力する構成と
することによって、データバスの負荷容量の低減を図っ
たことである。

【０１７６】図２４は上記第５の特徴を説明するための
ＲＳＡＭＰ回路部の回路図であって、データバスの負荷
容量を低減できるＲＳＡＭＰ回路部である。図２４にお
いて、図８または図２２と同じものには同じ符号を付し
てある。図２４のＲＳＡＭＰ回路部５０９＜ｉ＞は、図
２２のＲＳＡＭＰ回路部４０９＜ｉ＞において、ＥＶＥ
Ｎリードセンスアンプ回路４９０−Ｂ０＜ｉ＞、判定回
路４９１＜ｉ＞を、それぞれＥＶＥＮリードセンスアン
プ回路５９０−Ｂ０＜ｉ＞、判定回路５９１＜ｉ＞に変
更したものである。

【０１７７】図２４のＥＶＥＮリードセンスアンプ回路
５９０−Ｂ０＜ｉ＞は、図２２のＥＶＥＮリードセンス
アンプ回路４９０−Ｂ０＜ｉ＞において、インバータ回
路ｉｎｖ１，ｉｎｖ２と、トランスファーゲートｔｒａ
ｎｓ１，ｔｒａｎｓ２を設けたものであるとともに、図
８のＥＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ＞
において、インバータ回路ｉｎｖ３と、２入力ＮＯＲ回
路ＮＯＲ１とを設けず、トランジスタＴｒ１，Ｔｒ３の
ゲートに制御信号ＥＮ−Ｂ０を入力するものである。

【０１７８】また、図２４の判定回路５９１＜ｉ＞は、
図２２の判定回路４９１＜ｉ＞において、トランジスタ
Ｔｒ９〜Ｔｒ１２を設けず、判定データＣ，ＣｂをＥＶ
ＥＮリードセンスアンプ回路５９０−Ｂ０＜ｉ＞のノー
ドＮ−Ｂ０，Ｎｂ−ｂ０に出力するようにしたものであ
り、データバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞には接続され
ていない。この判定回路５９１＜ｉ＞は、信号ＥＸＰ
０，ＥＸＰ０ｂ，ＥＸＰ１，ＥＸＰ１ｂを生成する回路
の構成を除き、図８の判定回路９１＜ｉ＞と同じであ
る。

【０１７９】並列試験のテストモードのときに、判定回
路５９１＜ｉ＞は、判定データＣ，ＣｂをＥＶＥＮリー
ドセンスアンプ回路５９０−Ｂ０＜ｉ＞のノードＮ−Ｂ
０，Ｎｂ−Ｂ０に出力し、ＥＶＥＮリードセンスアンプ
回路５９０−Ｂ０＜ｉ＞は、信号ＴＥＳＴ１によってト
ランスファーゲートｔｒａｎｓ１，ｔｒａｎｓ２を閉じ
るとともに、信号ＥＮ−Ｂ０によってトランジスタＴｒ
１，Ｔｒ３をＯＮし、判定データＣ，Ｃｂをデータバス
ＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に出力する。

【０１８０】図２２のＲＳＡＭＰ回路部４０９＜ｉ＞で
は、ＥＶＥＮセンスアンプ回路４９０−Ｂ０＜ｉ＞がト
ランジスタＴｒ１，Ｔｒ３によってデータバスＤＢｂ＜
ｉ＞，ＤＢ＜ｉ＞に接続され、ＯＤＤセンスアンプ回路
４９０−Ｂ１＜ｉ＞がトランジスタＴｒ５，Ｔｒ７によ
ってデータバスＤＢｂ＜ｉ＞，ＤＢ＜ｉ＞に接続されて
いる他、並列試験の判定データをデータバスに出力する
ために判定回路４９１＜ｉ＞がトランジスタＴｒ９，Ｔ
ｒ１１によってデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞に
接続されている。

【０１８１】このように、１つのＲＳＡＭＰ回路部にお
いて、ＥＶＥＮセンスアンプ回路、ＯＤＤセンスアンプ
回路、および判定回路がデータバスに接続する構成で
は、ＲＳＡＭＰ回路部によるデータバスＤＢ＜ｉ＞，Ｄ
Ｂｂ＜ｉ＞の負荷容量は、それぞれ（１つのトランジス
タによる負荷容量）×３×（ＲＳＡＭＰ回路部の個数）
になり、ＲＳＡＭＰ回路部内に、ＥＶＥＮセンスアンプ
回路、ＯＤＤセンスアンプ回路、および判定回路を設け
たことによってデータバスの負荷容量は増加する。しか
し、データバスの負荷容量が増加すると、データバスの
データ転送能力が低下してしまうことがある。

【０１８２】そこで、実施の形態１では、判定回路をデ
ータバスに接続せず、判定データを判定回路からＥＶＥ
Ｎリードセンスアンプ回路（またはＯＤＤリードセンス
アンプ回路）に転送し、そのリードセンスアンプ回路か
らデータバスに出力することにより、データバスの負荷
容量の低減を図り、データバスのデータ転送能力が低下
するのを回避している。また、これにより、判定回路を
制御するための信号ＥＮ−ｔｅｓｔを生成する必要がな
くなる。

【０１８３】［第６の特徴 並列試験時のリードセンス
アンプ回路の非活性固定］実施の形態１の半導体記憶装
置の第６の特徴は、Ｙアドレス縮退の並列試験において
判定データが転送されないリードセンスアンプ回路を非
活性（リードセンスアンプから出力されたデータをデー
タバスに出力しない設定）に固定し、このリードセンス
アンプ回路からデータバスにデータが出力されないよう
にすることである。

【０１８４】ノーマルモードでは、ＥＶＥＮリードセン
スアンプ回路およびＯＤＤリードセンスアンプ回路は、
信号ＥＮ−Ｂ０およびＥＮ−Ｂ１によって、ＥＶＥＮリ
ードセンスアンプ回路で増幅されたデータと、ＯＤＤリ
ードセンスアンプ回路で増幅されたデータとが、異なる
タイミングでデータバスに出力されるように制御され
る。これらの信号ＥＮ−Ｂ０，ＥＮ−Ｂ１は、回路の簡
略化や、パターン面積の縮小化による半導体記憶装置の
コンパクト化を図るために、Ｙ縮退制御回路２から出力
される信号Ｅ＜０：１＞，Ｆ＜０：１＞を用いて生成さ
れることがある。

【０１８５】しかし、並列試験のテストモードのときに
は、図１０（ｂ）のように、信号Ｅ＜０：１＞，Ｆ＜
０：１＞は”Ｈ”または”Ｌ”に固定されるので、これ
らの信号を用いて生成された信号ＥＮ−Ｂ０，ＥＮ−Ｂ
１によって、テストモードのときに、リードセンスアン
プ回路の出力を制御すると、両リードセンスアンプ回路
が同時に活性化され、判定回路から判定データが転送さ
れないリードセンスアンプ回路（実施の形態１ではＯＤ
Ｄリードセンスアンプ回路）からデータバスにデータが
出力されてしまうことがある。

【０１８６】そこで、実施の形態１では、判定データが
転送されないリードセンスアンプ回路（ＯＤＤリードセ
ンスアンプ回路９０−Ｂ１）に、ｉｎｖ６およびＮＯＲ
２からなり、信号ＥＮ−Ｂ１およびＴＥＳＴ１に従って
トランジスタＴｒ５，Ｔｒ７のＯＮ／ＯＦＦを制御する
信号を生成する回路を設け、ノーマルモード時には信号
ＥＮ−Ｂ１に従ってトランジスタＴｒ５，Ｔｒ７をＯＮ
／ＯＦＦさせ、テストモード時にはトランジスタＴｒ
５，Ｔｒ７をＯＦＦに固定することによって、判定デー
タが転送されないリードセンスアンプ回路を不活性に固
定している。

【０１８７】また、実施の形態１では、判定データが転
送されないリードセンスアンプ回路（ＯＤＤリードセン
スアンプ回路９０−Ｂ１）に、インバータ回路ｉｎｖ
４，ｉｎｖ５およびトランスファーゲートｔｒａｎｓ
３，ｔｒａｎｓ４からなり、信号ＴＥＳＴ１に従ってリ
ードセンスアンプＡＭＰ２の出力とノードＮ−Ｂ１，Ｎ
ｂ−Ｂ１の間のデータ転送を制御するトランスファーゲ
ート回路を設け、ノーマルモード時にはリードセンスア
ンプＡＭＰ２から出力されたデータＢ，ＢｂをノードＮ
−Ｂ１，Ｎｂ−Ｂ１に転送する設定とし、テストモード
時にはデータＢ，ＢｂをノードＮ−Ｂ１，Ｎｂ−Ｂ１に
転送しない設定に固定することによって、判定データが
転送されないリードセンスアンプ回路を不活性に固定し
ている。

【０１８８】このように、Ｙアドレス縮退の並列試験の
ときに、判定回路から判定データが転送されないリード
センスアンプ回路を非活性に固定する回路を設けること
によって、そのリードセンスアンプ回路からデータバス
にデータが出力されてしまうのを回避し、判定データの
みを確実にデータバスに出力することができる。

【０１８９】［第７の特徴 両リードセンスアンプ回路
の構成の整合］実施の形態１の半導体記憶装置の第７の
特徴は、ＥＶＥＮリードセンスアンプ回路とＯＤＤリー
ドセンスアンプ回路をほぼ同じ回路構成で実現すること
によって、両リードセンスアンプ回路のデータ転送条件
を同じにしたことである。

【０１９０】ＥＶＥＮリードセンスアンプ回路からデー
タバスにデータを転送するときと、ＯＤＤリードセンス
アンプ回路からデータバスにデータを転送するときの条
件は、同じである（整合している）ことが望ましい。そ
のためには、両リードセンスアンプ回路の回路構成が整
合していることが望ましい。

【０１９１】しかし、図２４のＲＳＡＭＰ回路部５０９
＜ｉ＞では、ＥＶＥＮリードセンスアンプ回路５９０−
Ｂ０＜ｉ＞にのみ、インバータ回路ｉｎｖ１，ｉｎｖ２
およびトランスファーゲートｔｒａｎｓ１，ｔｒａｎｓ
２を設けているので、ＥＶＥＮリードセンスアンプ回路
５９０−Ｂ０＜ｉ＞とＯＤＤリードセンスアンプ回路４
９０−Ｂ１＜ｉ＞では、リードセンスアンプから出力さ
れたデータが伝達するノードの負荷が異なり、両リード
センスアンプ回路のデータ転送条件（データバスの負荷
として整合性も含む）は同じではない。

【０１９２】そこで、この実施の形態１では、図８のよ
うに、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜ｉ＞
のノードＮ−Ｂ１，Ｎｂ−Ｂ１に、インバータ回路ｉｎ
ｖ４，ｉｎｖ５およびトランスファーゲートｔｒａｎｓ
３，ｔｒａｎｓ４からなり、ＯＤＤリードセンスアンプ
回路９０−Ｂ１＜ｉ＞の回路構成をＥＶＥＮリードセン
スアンプ回路９０−Ｂ０＜ｉ＞に整合させるための回路
を設け、ＯＤＤリードセンスアンプ回路９０−Ｂ１＜ｉ
＞のノードＮ−Ｂ１，Ｎｂ−Ｂ１と、ＥＶＥＮリードセ
ンスアンプ回路５９０−Ｂ０＜ｉ＞のノードＮ−Ｂ０，
Ｎｂ−Ｂ０の負荷条件とを整合させている。

【０１９３】また、この実施の形態１では、図８のよう
に、ＥＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ＞
に、インバータ回路ｉｎｖ３および２入力ＮＯＲ回路Ｎ
ＯＲ１からなり、ＥＶＥＮリードセンスアンプ回路９０
−Ｂ０＜ｉ＞の回路構成をＯＤＤリードセンスアンプ回
路９０−Ｂ１＜ｉ＞に整合させるための回路を設け、Ｅ
ＶＥＮリードセンスアンプ回路９０−Ｂ０＜ｉ＞のトラ
ンジスタＴｒ１，Ｔｒ３のゲートの負荷条件と、ＯＤＤ
リードセンスアンプ回路９０−Ｂ１＜ｉ＞のトランジス
タＴｒ５，Ｔｒ７のゲートの負荷条件とを整合させてい
る。

【０１９４】このように両リードセンスアンプ回路のい
ずれかに、そのリードセンスアンプ回路の構成を他のリ
ードセンスアンプ回路に整合させる回路を設けることに
よって、両リードセンスアンプ回路のデータ転送条件を
整合させている。

【０１９５】以上のように実施の形態１によれば、カラ
ム冗長置換において縮退置換される複数のカラムを同時
に活性化し、これらのカラムによって選択される複数の
メモリセルから同時にデータを読み出すことにより、縮
退置換される複数のＹアドレスを縮退させたＹアドレス
縮退の並列試験をすることできるので、カラム冗長置換
を含む試験においても並列試験が可能になり、試験にか
かる時間を短縮することができる。

【０１９６】実施の形態２ 図２５は本発明の実施の形態２の半導体記憶装置のデー
タ出力部の構成図である。実施の形態２の半導体記憶装
置は、上記実施の形態１の半導体記憶装置（図１参照）
において、期待値回路８を図２５の期待値回路２１に変
更したものである。上記実施の形態１の半導体記憶装置
には信号ＴＥＳＴ１が入力されたが、この実施の形態２
の半導体記憶装置には信号ＴＥＳＴ０，ＴＥＳＴＡが入
力され、信号ＴＥＳＴ１は、期待値回路２１において生
成され、ＲＳＡＭＰ回路部９＜０＞，９＜１＞，９＜２
＞，９＜３＞、Ｙ縮退制御回路２、およびバスドライブ
回路３に供給される。

【０１９７】図２６は半導体記憶装置においての同相試
験時および逆相試験時のビットライン対の動作を説明す
るタイミングチャートであり、（ａ）は同相試験時の動
作、（ｂ）は逆相試験時の動作である。

【０１９８】メモリセル部５−Ａ，５−Ｂには、図４の
ようにメモリセルＭＣＬおよびビットライン対（ビット
ラインＢＬおよびＢＬｂ）が配設されており、図２６の
タイミングチャートは、同じＹアドレスの４つのセンス
アンプ回路（例えばセンスアンプ回路ＳＡ０＜０＞〜Ｓ
Ａ０＜３＞）にそれぞれ接続されており、出力ピンＤＱ
＜０＞〜ＤＱ＜３＞に出力されるデータをそれぞれ読み
書きする４対のビットライン対についてのものである。

【０１９９】半導体記憶装置の試験においては、ビット
ライン間の干渉などを考慮するために、図２６（ａ）の
ように隣り合うビットライン対が同じ方向に開くように
設定した試験（同相試験）の他に、図２６（ｂ）のよう
に隣り合うビットライン対が反対方向に開くように設定
した試験（逆相試験）がなされる。図２６（ａ）の同相
動作では、隣り合うビットライン対のビットラインＢＬ
の電位はともに上昇し、隣り合うビットライン対のビッ
トラインＢＬｂの電位はともに下降する。また、図２６
（ｂ）の逆相動作では、ビットラインＢＬの電位が上昇
し、ビットラインＢＬｂの電位が下降するビットライン
対に隣り合うビットライン対においては、ビットライン
ＢＬの電位が降下し、ビットラインＢＬｂの電位が上昇
する。

【０２００】しかしながら、上記実施の形態１では、Ｙ
アドレス縮退の並列試験において全てに読み出しデータ
について期待値信号ＥＸＰの値を同じにしているため、
全てのメモリセルに同じデータを書き込む必要があり、
Ｙアドレス縮退の並列同相試験は可能であるが、Ｙアド
レス縮退の並列逆相試験ができなかった。

【０２０１】そこで、この実施の形態２では、期待値回
路２１を設け、隣り合うビットライン対について異なる
値の期待値信号を生成できるようにすることによって、
Ｙアドレス縮退の並列同相試験のみならず、Ｙアドレス
縮退の並列逆相試験を可能にしている。

【０２０２】期待値回路２１は、入力されたＹアドレス
データＡＹの最下位ビットＡＹ＜０＞および信号ＴＥＳ
Ｔ０，ＴＥＳＴＡに従って、信号ＴＥＳＴ１，ＴＥＳＴ
−ＴＰＨ０，ＴＥＳＴ−ＴＰＨＡを生成する。信号ＴＥ
ＳＴ１は、ＲＳＡＭＰ回路部９＜１＞〜９＜３＞に入力
され、信号ＴＥＳＴ−ＴＰＨ０は、期待値信号ＥＸＰと
してＲＳＡＭＰ回路部９＜０＞および９＜２＞に入力さ
れ、信号ＴＥＳＴ−ＴＰＨＡは期待値信号ＥＸＰとし
て、ＲＳＡＭＰ回路部９＜１＞および９＜３＞に入力さ
れる。

【０２０３】図２７は期待値回路２１の回路図である。
図２７において、期待値回路２１は２入力ＮＯＲ回路Ｎ
ＯＲ２１，ＮＯＲ２２と、２入力ＮＡＮＤ回路ＮＡＮＤ
２１〜ＮＡＮＤ２４と、インバータ回路ｉｎｖ２１〜ｉ
ｎｖ２５とを備える。

【０２０４】ＮＯＲ２１には、信号ＴＥＳＴ０およびＴ
ＥＳＴＡが入力され、ＮＯＲ２１の出力はｉｎｖ２１に
入力され、ｉｎｖ２１の出力は、信号ＴＥＳＴ１として
出力されるとともに、ＮＡＮＤ２１に入力される。Ｙア
ドレスの最下位ビットＡＹ＜０＞は、ｉｎｖ２２および
ＮＡＮＤ２３に入力され、ｉｎｖ２２の出力はＮＡＮＤ
２１およびＮＡＮＤ２１に入力される。信号ＴＥＳＴ０
はＮＡＮＤ２２に入力され、信号ＴＥＳＴＡはＮＡＮＤ
２３に入力される。ＮＡＮＤ２１の出力はｉｎｖ２３に
入力され、ｉｎｖ２３の出力はｉｎｖ２４に入力され、
ｉｎｖ２４の出力は信号ＴＥＳＴ−ＴＰＨ０として出力
される。ＮＡＮＤ２２およびＮＡＮＤ２３の出力はＮＡ
ＮＤ２４に入力され、ＮＡＮＤ２４の出力はｉｎｖ２４
に入力され、ｉｎｖ２４の出力は信号ＴＥＳＴ−ＴＰＨ
Ａとして出力される。

【０２０５】この期待値回路２１では、入力信号ＴＥＳ
Ｔ０＝”Ｈ”，ＴＥＳＴＡ＝”Ｌ”のとき（同相試験の
テストモードのとき）、ＴＥＳＴ１＝”Ｈ”，ＴＥＳＴ
−ＴＰＨ０＝ＡＹ＜０＞，ＴＥＳＴ−ＴＰＨＡ＝ＡＹ＜
０＞を出力する。また、入力信号ＴＥＳＴ０＝”Ｌ”、
ＴＥＳＴＡ＝”Ｈ”のとき（逆相試験のテストモードの
とき）、ＴＥＳＴ１＝”Ｈ”，ＴＥＳＴ−ＴＰＨ０＝Ａ
Ｙ＜０＞，ＴＥＳＴ−ＴＰＨＡ＝ｒＡＹ＜０＞（ＡＹ＜
０＞の反転データ）を出力する。また、入力信号ＴＥＳ
Ｔ０＝ＴＥＳＴＡ＝”Ｌ”のとき（ノーマルモードのと
き）、ＴＥＳＴ１＝”Ｌ”，ＴＥＳＴ−ＴＰＨ０＝”
Ｌ”，ＴＥＳＴ−ＴＰＨＡ＝”Ｌ”を出力する。

【０２０６】実施の形態２の半導体記憶装置の動作につ
いて以下に説明する。図２８は実施の形態２においての
期待値回路２１およびＲＳＡＭＰ回路部９＜０＞〜９＜
３＞の動作を説明する真理値表の図であり、（ａ）は入
力信号ＴＥＳＴ０＝”Ｈ”，ＴＥＳＴＡ＝”Ｌ”の場
合、（ｂ）は入力信号ＴＥＳＴ０＝”Ｌ”，ＴＥＳＴＡ
＝”Ｈ”の場合である。ＲＳＡＭＰ回路部９＜ｉ＞は、
データ入出力ピンＤＱ＜０＞〜ＤＱ＜３＞の出力データ
についてのＲＳＡＭＰ回路部であり、図２８において、
ＤＱｉはＲＳＡＭＰ回路部９＜ｉ＞およびデータ入出力
ピンＤＱ＜ｉ＞の出力データについての真理値表であ
る。

【０２０７】モードセットにおいて、信号ＴＥＳＴ０
＝”Ｌ”，ＴＥＳＴＡ＝”Ｌ”が入力されたときには、
期待値回路２１は、信号ＴＥＳＴ１＝”Ｌ”，ＴＥＳＴ
−ＴＰＨ０＝”Ｌ”，ＴＥＳＴ−ＴＰＨＡ＝”Ｌ”を出
力し、判定回路９１＜０＞〜９１＜３＞には、信号ＴＥ
ＳＴ１＝”Ｌ”、および期待値信号ＥＸＰ＝”Ｌ”（判
定回路９１＜０＞，９１＜２＞にはＴＥＳＴ−ＴＰＨ
０、判定回路９１＜１＞，９１＜３＞にはＴＥＳＴ−Ｔ
ＰＨＡ）が入力され、ノーマルモードの動作になる。こ
のノーマルモードの動作は、上記実施の形態１のノーマ
ルモードと同じである。

【０２０８】また、モードセットにおいて、信号ＴＥＳ
Ｔ０＝”Ｈ”，ＴＥＳＴＡ＝”Ｌ”が入力されたときに
は、期待値回路２１は、信号ＴＥＳＴ１＝”Ｈ”，ＴＥ
ＳＴ−ＴＰＨ０＝ＡＹ＜０＞，ＴＥＳＴ−ＴＰＨＡ＝Ａ
Ｙ＜０＞を出力し、判定回路９１＜０＞〜９１＜３＞に
は、信号ＴＥＳＴ１＝”Ｈ”、および期待値信号ＥＸＰ
＝ＡＹ＜０＞（判定回路９１＜０＞，９１＜２＞にはＴ
ＥＳＴ−ＴＰＨ０、判定回路９１＜１＞，９１＜３＞に
はＴＥＳＴ−ＴＰＨＡ）が入力され、Ｙアドレス縮退の
同相並列試験のテストモードの動作になる。この同相並
列試験の動作は、上記実施の形態１においてのＹアドレ
ス縮退の並列試験と同じである。

【０２０９】図２８において、ＹアドレスデータＡＹの
最下位ビットＡＹ＜０＞＝”Ｈ”、ＥＶＥＮサブデータ
バスＳＤＢ−Ｂ０＜ｉ＞＝”Ｈ”，ＳＤＢｂ−Ｂ０＜ｉ
＞＝”Ｌ”、ＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞
＝”Ｈ”，ＳＤＢｂ−Ｂ１＜ｉ＞＝”Ｌ”、読み出しデ
ータＡ＝”Ｈ”，Ａｂ＝”Ｌ”、読み出しデータＢ＝”
Ｈ”，Ｂｂ＝”Ｌ”は、いずれもデータ”１”に相当
し、ＹアドレスデータＡＹの最下位ビットＡＹ＜０＞
＝”Ｌ”、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞
＝”Ｌ”，ＳＤＢｂ−Ｂ０＜ｉ＞＝”Ｈ”、ＯＤＤサブ
データバスＳＤＢ−Ｂ１＜ｉ＞＝”Ｌ”，ＳＤＢｂ−Ｂ
１＜ｉ＞＝”Ｈ”、読み出しデータＡ＝”Ｌ”，Ａｂ
＝”Ｈ”、読み出しデータＢ＝”Ｌ”，Ｂｂ＝”Ｈ”
は、いずれもデータ”０”に相当する。また、データ”
１”を書き込んだ（データ”１”の書き込みを設定し
た）並列試験の判定結果が正常であるとき、判定データ
Ｃ＝”Ｈ”，Ｃｂ＝”Ｌ”、データバスＤＢ＜ｉ＞＝”
Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”となり、データ”０”を書
き込んだ（データ”０”の書き込みを設定した）並列試
験の判定結果が正常であるとき、判定データＣ＝”
Ｌ”，Ｃｂ＝”Ｈ”、データバスＤＢ＜ｉ＞＝”Ｌ”，
ＤＢｂ＜ｉ＞＝”Ｈ”となる。

【０２１０】図２８（ａ）の同相並列試験では、ＡＹ＜
０＞＝”Ｈ”なので、ｒＡＹ＜０＞＝”Ｌ”となり、判
定回路９１＜０＞〜９１＜３＞（図８参照）には、期待
値信号ＥＸＰ＝”Ｈ”が入力され、判定回路９１＜０＞
〜９１＜３＞において生成される信号ＥＸＰ０＝”
Ｌ”，ＥＸＰ０ｂ＝”Ｈ”，ＥＸＰ１＝”Ｈ”，ＥＸＰ
１ｂ＝”Ｌ”となる。

【０２１１】また、図２８（ａ）の同相並列試験では、
メモリセル部の全てのメモリセルＭＣＬ（図４参照）に
データ”１”が書き込まれており、これらのデータが上
記実施の形態１と同じようにＥＶＥＮサブデータバスＳ
ＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞およびＯＤＤ
サブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜
ｉ＞に同時に読み出され、ＥＶＥＮサブデータバスに読
み出されたデータはＥＶＥＮリードセンスアンプ回路９
０−Ｂ０＜ｉ＞に入力され、ＯＤＤサブデータバスに読
み出されたデータはＯＤＤリードセンスアンプ回路９０
−Ｂ１＜ｉ＞に入力される。

【０２１２】そして、ＥＶＥＮサブデータバスＳＤＢ−
Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞の読み出しデータＡ
＝”Ｈ”，Ａｂ＝”Ｌ”、かつＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞の読み出しデ
ータＢ＝”Ｈ”，Ｂｂ＝”Ｌ”であって、これらの読み
出しデータが正常であるときには、判定回路９１＜ｉ＞
において、判定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”が生成
され、この判定データがＥＶＥＮリードセンスアンプ回
路９０−Ｂ０＜ｉ＞を経由してデータバスに伝達され、
データバスＤＢ＜ｉ＞＝”Ｈ”，ＤＢｂ＜ｉ＞＝”Ｌ”
となり、データ入出力ピンＤＱ＜ｉ＞に”Ｈ”のデータ
が出力される。

【０２１３】また、モードセットにおいて、信号ＴＥＳ
Ｔ０＝”Ｌ”，ＴＥＳＴＡ＝”Ｈ”が入力されたときに
は、期待値回路２１は、信号ＴＥＳＴ１＝”Ｈ”，ＴＥ
ＳＴ−ＴＰＨ０＝ＡＹ＜０＞，ＴＥＳＴ−ＴＰＨＡ＝ｒ
ＡＹ＜０＞を出力し、判定回路９１＜０＞，９１＜２＞
には信号ＴＥＳＴ１＝”Ｈ”および期待値信号ＥＸＰ＝
ＡＹ＜０＞（ＴＥＳＴ−ＴＰＨ０）が入力され、判定回
路９１＜１＞，９１＜３＞には信号ＴＥＳＴ１＝”Ｈ”
および期待値信号ＥＸＰ＝ｒＡＹ＜０＞（ＴＥＳＴ−Ｔ
ＰＨＡ）が入力され、Ｙアドレス縮退の逆相並列試験の
テストモードの動作になる。

【０２１４】図２８（ｂ）の逆相並列試験では、ＡＹ＜
０＞＝”Ｈ”なので、ｒＡＹ＜０＞＝”Ｌ”となる。判
定回路９１＜０＞，９１＜２＞には、期待値信号ＥＸＰ
＝”Ｌ”が入力され、判定回路９１＜０＞，９１＜２＞
において生成される信号ＥＸＰ０＝”Ｌ”，ＥＸＰ０ｂ
＝”Ｈ”，ＥＸＰ１＝”Ｈ”，ＥＸＰ１ｂ＝”Ｌ”とな
る。逆に、判定回路９１＜１＞，９１＜３＞には、期待
値信号ＥＸＰ＝”Ｈ”が入力され、判定回路９１＜１
＞，９１＜３＞において生成される信号ＥＸＰ０＝”
Ｈ”，ＥＸＰ０ｂ＝”Ｌ”，ＥＸＰ１＝”Ｌ”，ＥＸＰ
１ｂ＝”Ｈ”となる。

【０２１５】また、図２８（ｂ）の逆相並列試験では、
センスアンプ回路ＳＡ０＜０＞，ＳＡ０＜２＞，ＳＡ１
＜０＞，ＳＡ１＜２＞，…（図４参照）に接続するメモ
リセルＭＣＬにはデータ”１”が書き込まれ、センスア
ンプ回路ＳＡ０＜１＞，ＳＡ０＜３＞，ＳＡ１＜１＞，
ＳＡ１＜３＞，…（図４参照）に接続するメモリセルＭ
ＣＬにはデータ”０”が書き込まれており、これらのデ
ータが上記実施の形態１と同じようにＥＶＥＮサブデー
タバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞およ
びＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ
−Ｂ１＜ｉ＞に読み出され、ＥＶＥＮサブデータバスに
読み出されたデータはＥＶＥＮリードセンスアンプ回路
９０−Ｂ０＜ｉ＞に入力され、ＯＤＤサブデータバスに
読み出されたデータはＯＤＤリードセンスアンプ回路９
０−Ｂ１＜ｉ＞に入力される。

【０２１６】そして、ＥＶＥＮサブデータバスＳＤＢ−
Ｂ０＜０＞，ＳＤＢｂ−Ｂ０＜０＞の読み出しデータＡ
＝”Ｈ”，Ａｂ＝”Ｌ”、かつＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜０＞，ＳＤＢｂ−Ｂ１＜０＞の読み出しデ
ータＢ＝”Ｈ”，Ｂｂ＝”Ｌ”であって、これらの読み
出しデータが正常であるときには、判定回路９１＜０＞
において、判定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”が生成
され、この判定データがＥＶＥＮリードセンスアンプ回
路９０−Ｂ０＜０＞を経由してデータバスに伝達され、
データバスＤＢ＜０＞＝”Ｈ”，ＤＢｂ＜０＞＝”Ｌ”
となり、データ入出力ピンＤＱ＜０＞に”Ｈ”のデータ
が出力される。同様に、ＥＶＥＮサブデータバスＳＤＢ
−Ｂ０＜２＞，ＳＤＢｂ−Ｂ０＜２＞の読み出しデータ
Ａ＝”Ｈ”，Ａｂ＝”Ｌ”、かつＯＤＤサブデータバス
ＳＤＢ−Ｂ１＜２＞，ＳＤＢｂ−Ｂ１＜２＞の読み出し
データＢ＝”Ｈ”，Ｂｂ＝”Ｌ”であって、これらの読
み出しデータが正常であるときには、判定回路９１＜２
＞において、判定データＣ＝”Ｈ”，Ｃｂ＝”Ｌ”が生
成され、この判定データがＥＶＥＮリードセンスアンプ
回路９０−Ｂ０＜２＞を経由してデータバスに伝達さ
れ、データバスＤＢ＜２＞＝”Ｈ”，ＤＢｂ＜２＞＝”
Ｌ”となり、データ入出力ピンＤＱ＜２＞に”Ｈ”のデ
ータが出力される。

【０２１７】また、ＥＶＥＮサブデータバスＳＤＢ−Ｂ
０＜１＞，ＳＤＢｂ−Ｂ０＜１＞の読み出しデータＡ
＝”Ｌ”，Ａｂ＝”Ｈ”、かつＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜１＞，ＳＤＢｂ−Ｂ１＜１＞の読み出しデ
ータＢ＝”Ｌ”，Ｂｂ＝”Ｈ”であって、これらの読み
出しデータが正常であるときには、判定回路９１＜１＞
において、判定データＣ＝”Ｌ”，Ｃｂ＝”Ｈ”が生成
され、この判定データがＥＶＥＮリードセンスアンプ回
路９０−Ｂ０＜１＞を経由してデータバスに伝達され、
データバスＤＢ＜１＞＝”Ｌ”，ＤＢｂ＜０＞＝”Ｈ”
となり、データ入出力ピンＤＱ＜１＞に”Ｌ”のデータ
が出力される。同様に、ＥＶＥＮサブデータバスＳＤＢ
−Ｂ０＜３＞，ＳＤＢｂ−Ｂ０＜３＞の読み出しデータ
Ａ＝”Ｌ”，Ａｂ＝”Ｈ”、かつＯＤＤサブデータバス
ＳＤＢ−Ｂ１＜３＞，ＳＤＢｂ−Ｂ１＜３＞の読み出し
データＢ＝”Ｌ”，Ｂｂ＝”Ｈ”であって、これらの読
み出しデータが正常であるときには、判定回路９１＜３
＞において、判定データＣ＝”Ｌ”，Ｃｂ＝”Ｈ”が生
成され、この判定データがＥＶＥＮリードセンスアンプ
回路９０−Ｂ０＜３＞を経由してデータバスに伝達さ
れ、データバスＤＢ＜３＞＝”Ｌ”，ＤＢｂ＜２＞＝”
Ｈ”となり、データ入出力ピンＤＱ＜２＞に”Ｌ”のデ
ータが出力される。

【０２１８】このように、図２８（ｂ）の逆相並列試験
では、ＤＱ０，ＤＱ２についての期待値は”１”（期待
値信号ＥＸＰ＝”Ｈ”）、ＤＱ１，ＤＱ３についての期
待値は”０”（期待値信号ＥＸＰ＝”Ｌ”）に設定さ
れ、判定回路９０＜０＞，９０＜２＞においては、期待
値信号ＥＸＰ＝”Ｈ”に従って読み出しデータの正誤が
判定され、判定回路９０＜１＞，９０＜３＞において
は、期待値信号ＥＸＰ＝”Ｌ”に従って読み出しデータ
の正誤が判定され、２つの読み出しデータの値がともに
期待値と同じであるときにのみ、その期待値に相当する
データがＤＱ＜ｉ＞に出力される。

【０２１９】以上のように実施の形態２によれば、同相
試験の設定では、隣り合うビットライン対について同じ
期待値を生成し、逆相試験の設定では、隣り合うビット
ライン対について異なる期待値を生成することにより、
同相並列試験および逆相並列試験において期待値の論理
を導入した判定が可能になる。

【０２２０】なお、上記実施の形態１および２において
は、判定回路９１＜ｉ＞（図８参照）をクロックドゲー
トｃｉｎｖ１〜ｃｉｎｖ４によって構成していたが、図
２９のように、トランスファーゲートｔｒａｎｓ３１，
ｔｒａｎｓ３２，ｔｒａｎｓ３３，ｔｒａｎｓ３４、お
よびインバータ回路ｉｎｖ３１，ｉｎｖ３２，ｉｎｖ３
３，ｉｎｖ３４によって判定回路９１＜ｉ＞を構成する
ことも可能である。

【０２２１】実施の形態３ 図３０は本発明の実施の形態３の半導体記憶装置の構成
図であり、図１と同じものには同じ符号を付してある。
図３０の半導体記憶装置は、Ｙプリデコード（YPREDE
C）回路１と、Ｙ縮退制御（YSG）回路２と、バスドライ
ブ（BUS DRV）回路３と、Ｙデコード（YDEC）回路４
と、メモリセル部５−Ａ，５−Ｂと、センスアンプ回路
部６−Ａ（６＜０＞−Ａ〜６＜３＞−Ａ），６−Ｂ（６
＜０＞−Ｂ〜６＜３＞−Ｂ）と、期待値回路８と、リー
ドセンスアンプ（RSAMP）回路部９＜０＞〜９＜７＞
と、イコライズ回路１０＜０＞〜１０＜７＞と、リード
アンプ（Read Amp）回路１１＜０＞〜１１＜７＞と、出
力バッファ（Dout Buffer）回路１２＜０＞〜１２＜７
＞と、ＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜０＞
〜ＳＤＢＰ−Ｂ０＜７＞と、ＯＤＤサブデータバス対Ｓ
ＤＢＰ−Ｂ１＜０＞〜ＳＤＢＰ−Ｂ１＜７＞と、データ
バス対ＤＢＰ＜０＞〜ＤＢＰ＜７＞と、データ入出力ピ
ンＤＱ＜０＞〜ＤＱ＜７＞とを備える。

【０２２２】この実施の形態３の半導体記憶装置は、上
記実施の形態１において、出力ビットを倍の８ビットに
した構成である。実施の形態３の半導体記憶装置では、
ブロックＢに配設されていたＥＶＥＮサブデータバス対
ＳＤＢＰ−Ｂ０＜０＞〜ＳＤＢＰ−Ｂ０＜３＞およびＯ
ＤＤサブデータバス対ＳＤＢＰ−Ｂ１＜０＞〜ＳＤＢＰ
−Ｂ１＜３＞を、ブロックＡに配設されているＥＶＥＮ
サブデータバス対ＳＤＢＰ−Ｂ０＜０＞〜ＳＤＢＰ−Ｂ
０＜３＞およびＯＤＤサブデータバス対ＳＤＢＰ−Ｂ１
＜０＞〜ＳＤＢＰ−Ｂ１＜３＞から分離し、それぞれＥ
ＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜４＞〜ＳＤＢ
Ｐ−Ｂ０＜７＞およびＯＤＤサブデータバス対ＳＤＢＰ
−Ｂ１＜４＞〜ＳＤＢＰ−Ｂ１＜７＞としている。

【０２２３】また、実施の形態３の半導体記憶装置で
は、スイッチ回路７＜０＞〜７＜３＞を削除し、ブロッ
クＢのＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜４＞
〜ＳＤＢＰ−Ｂ０＜７＞およびＯＤＤサブデータバス対
ＳＤＢＰ−Ｂ１＜４＞〜ＳＤＢＰ−Ｂ１＜７＞につい
て、ブロックＡのＥＶＥＮサブデータバス対ＳＤＢＰ−
Ｂ０＜０＞〜ＳＤＢＰ−Ｂ０＜３＞およびＯＤＤサブデ
ータバス対ＳＤＢＰ−Ｂ１＜０＞〜ＳＤＢＰ−Ｂ１＜３
＞とは個別に、ＳＡＭＰ回路部９＜４＞〜９＜７＞と、
イコライズ回路１０＜４＞〜１０＜７＞と、リードアン
プ回路１１＜４＞〜１１＜７＞と、出力バッファ回路１
２＜４＞〜１２＜７＞と、データバス対ＤＢＰ＜４＞〜
ＤＢＰ＜７＞と、データ入出力ピンＤＱ＜４＞〜ＤＱ＜
７＞とを設けている。ＲＳＡＭＰ回路部９＜４＞〜９＜
７＞、イコライズ回路１０＜４＞〜１０＜７＞、リード
アンプ回路１１＜４＞〜１１＜７＞、出力バッファ回路
１２＜４＞〜１２＜７＞、データバス対ＤＢＰ＜４＞〜
ＤＢＰ＜７＞、およびデータ入出力ピンＤＱ＜４＞〜Ｄ
Ｑ＜７＞の構成は、それぞれ上記実施の形態１のＲＳＡ
ＭＰ回路部９＜ｉ＞、イコライズ回路１０＜ｉ＞、リー
ドアンプ回路１１＜ｉ＞、出力バッファ回路１２＜ｉ
＞、データバス対ＤＢＰ＜ｉ＞、およびデータ入出力ピ
ンＤＱ＜ｉ＞と同じである。

【０２２４】この実施の形態３の半導体記憶装置のノー
マルモード時およびＹアドレス縮退の並列試験のテスト
モード時の動作は、上記実施の形態１と同様である。た
だし、この実施の形態３では、同じＹアドレスの８ビッ
トデータは、ブロックＡおよびＢにそれぞれ４ビットず
つ書き込まれ、上記の８ビットデータ（Ｙアドレス縮退
並列試験のときには、２つのＹアドレスの合計１６ビッ
トのデータ）がブロックＡおよびＢから同時に読み出さ
れ、読み出された８ビットデータ（Ｙアドレス縮退並列
試験のときには、８ビットの判定データ）がデータ入出
力ピンＤＱ＜０＞〜ＤＱ＜７＞に出力される。

【０２２５】上記実施の形態１の半導体記憶装置では、
ＹアドレスデータＡＹの最上位ビットＡＹ＜ｋ＋１＞が
ブロックセレクトビットになっており、同じＹアドレス
の４ビットデータは、ブロックＡまたはＢのいずれかに
書き込まれ、ブロックＡまたはＢのいずれかから読み出
される。これに対し、この実施の形態３の半導体記憶装
置では、Ｙアドレスの上記ブロックセレクトビットがな
くなり、同じＹアドレスの８ビットデータは、ブロック
ＡおよびＢに４ビットずつ書き込まれ、ブロックＡおよ
びＢから読み出される。

【０２２６】実際の製品の８ビット出力の半導体記憶装
置は、上記実施の形態１のように、同じＹアドレスの８
ビットデータをブロックＡまたはブロックＢのいずれか
に書き込み、そのブロックから読み出す構成になってお
り、実際の製品の１６ビット出力の半導体記憶装置は、
この実施の形態３のように、同じＹアドレスの１６ビッ
トデータをブロックＡおよびＢに８ビットずつ書き込
み、それらのブロックから読み出す構成になっている。
この１６ビット出力の半導体記憶装置では、上記実施の
形態１のようにブロックＡおよびＢでＲＳＡＭＰ回路部
を共有することができないので、１６個のＲＳＡＭＰ回
路部が設けられる。

【０２２７】上記８ビット出力の半導体記憶装置におい
ては、出力ビットの倍の１６個のＲＳＡＭＰ回路部をそ
れぞれのブロックに８個ずつ設ければ、Ｘアドレスを縮
退させることによって、同じデータバスにブロックＡの
データとブロックＢのデータを同時に読み出すことがで
きるので、従来のＸアドレス縮退の並列試験をすること
ができた。

【０２２８】しかし、上記１６ビット出力の半導体記憶
装置のようにブロックセレクト機能がない半導体記憶装
置においては、１６本のデータバスの内の８本のデータ
バスにブロックＡの８ビットデータが読み出され、他の
８本のデータバスにブロックＢの８ビットデータが読み
出されるので、同じデータバスにブロックＡのデータと
ブロックＢのデータを同時に読み出すことができず、従
来のＸアドレス縮退の並列試験をすることができなかっ
た。ただし、さらにブロックＣ，Ｄを追加し、Ｙアドレ
スの最上位にブロックＡおよびＢとブロックＤおよびＤ
のいずれかをセレクトするブロックビットを追加し、出
力ビットの倍の３２個のＲＳＡＭＰ回路部を設ければ、
従来のＸアドレス縮退の並列試験をすることが可能であ
る。

【０２２９】この実施の形態３では、複数のＹアドレス
（複数のカラム）を同時に選択し、これらのＹアドレス
の複数のメモリセルから同時にデータを読み出すことに
より、複数のＹアドレスを縮退させたＹアドレス縮退の
並列試験をする。このＹアドレス縮退の並列試験では、
複数のデータを同じデータバスに読み出す必要がないの
で、ブロックセレクト機能がない半導体記憶装置におい
ても、並列試験ができる。

【０２３０】以上のように実施の形態３によれば、複数
のＹアドレス（複数のカラム）を同時に選択し、これら
のＹアドレスの複数のメモリセルから同時にデータを読
み出すことにより、複数のデータを同じデータバスに読
み出す必要がないＹアドレス縮退の並列試験をすること
ができるので、ブロックセレクト機能がない半導体記憶
装置においても並列試験が可能になり、試験にかかる時
間を短縮することができる。

【０２３１】なお、上記実施の形態３の半導体記憶装置
は、上記実施の形態１において出力ビットを倍にした構
成としたものであるが、上記実施の形態２の半導体記憶
装置に上記実施の形態３の半導体記憶装置を適用し、上
記実施の形態２の半導体記憶装置の出力ビットを倍にし
た構成とすることも可能である。

【０２３２】実施の形態４ 図３１は本発明の実施の形態４の半導体記憶装置の構成
図であり、図１と同じものには同じ符号を付してある。
図３１の半導体記憶装置は、Ｙプリデコード（YPREDE
C）回路１と、Ｙ縮退制御（YSG）回路２と、バスドライ
ブ（BUS DRV）回路３と、Ｙデコード（YDEC）回路４
と、メモリセル部５−Ａ，５−Ｂと、センスアンプ回路
部６−Ａ，６−Ｂと、スイッチ回路７＜０＞〜７＜３＞
と、ＥＶＥＮサブデータバス対ＳＤＢＰ−Ｂ０＜０＞〜
ＳＤＢＰ−Ｂ０＜３＞と、ＯＤＤサブデータバス対ＳＤ
ＢＰ−Ｂ１＜０＞〜ＳＤＢＰ−Ｂ１＜３＞と、データバ
ス対ＤＢＰ＜０＞〜ＤＢＰ＜３＞と、データ入出力ピン
ＤＱ＜０＞〜ＤＱ＜３＞と、入力バッファ（Din Buffe
r）回路４１＜０＞〜４１＜３＞と、データラッチ／バ
スライト回路４２＜０＞〜４２＜３＞と、ライトドライ
バ（WDRV）回路部４３＜０＞〜４３＜３＞とを備える。
また、図３２は図３１の半導体記憶装置の簡略構成図で
ある。なお、図３１および図３２において、データリー
ドのための回路、およびＸアドレスをデコードしてワー
ドラインを制御するための回路は、省略してある。

【０２３３】この実施の形態４の半導体記憶装置は、カ
ラム冗長置換において縮退置換される複数のカラムを同
時に活性化し、これらのカラムによって選択される複数
のメモリセルに同時にデータを書き込むことによって、
試験においてＹアドレス縮退の並列書き込みをすること
を特徴とするものである。

【０２３４】［入力バッファ回路４１＜ｉ＞］入力バッ
ファ回路４１＜ｉ＞は、データ入出力ピンＤＱ＜ｉ＞に
入力されたデータＤｉｎを、データラッチ／バスライト
回路４２＜ｉ＞に送る。

【０２３５】［データラッチ／バスライト回路４２＜ｉ
＞］データラッチ／バスライト回路４２＜ｉ＞には、デ
ータ入出力ピンＤＱ＜ｉ＞に入力された書き込みデータ
Ｄｉｎ、バスドライブ回路３で生成された制御信号Ｄ＜
０＞，Ｄ＜１＞、および信号ＴＥＳＴ１が入力される。
このデータラッチ／バスライト回路４２＜ｉ＞は、制御
信号ＷＢＵＳ０，ＷＢＵＳ１のタイミングに従って、入
力データＤｉｎをデータバスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞
に書き込む（入力データＤｉｎに従ってデータバスＤＢ
＜ｉ＞，ＤＢｂ＜ｉ＞をドライブする）。

【０２３６】図３３はデータラッチ／バスライト回路４
２＜ｉ＞の回路図である。図３３において、データラッ
チ／バスライト回路４２＜ｉ＞は、フリップフロップ回
路ｆｆ４１，ｆｆ４２と、インバータ回路ｉｎｖ４１
と、２入力ＮＡＮＤ回路ＮＡＮＤ４１，ＮＡＮＤ４２
と、データバスライト（DB WRITE）回路ｄｂｗ４１とを
備える。

【０２３７】ｆｆ４１には、バスドライブ回路３で生成
された信号Ｄ＜０＞および入力データＤｉｎが入力さ
れ、ｆｆ４２には、バスドライブ回路３で生成された信
号Ｄ＜１＞および入力データＤｉｎが入力される。ｆｆ
４１は、データラッチタイミングにおいて、信号Ｄ＜０
＞が活性化されていれば、入力データＤｉｎをラッチし
て出力し、信号Ｄ＜０＞が活性化されてなければ、”
Ｈ”を出力する。また、ｆｆ４２は、データラッチタイ
ミングにおいて、信号Ｄ＜１＞が活性化されていれば、
入力データＤｉｎをラッチして出力し、信号Ｄ＜１＞が
活性化されてなければ、”Ｈ”を出力する。

【０２３８】ｆｆ４１でラッチされたＤｉｎは、ｉｎｖ
４１に入力され、ｉｎｖ４１の出力は、ノードＮＷによ
ってデータバスライト回路ｄｂｗ４１に入力される。Ｎ
ＡＮＤ４１には、ｉｎｖ４１の出力（ノードＮＷの信
号）および信号ＴＥＳＴ１が入力される。ＮＡＮＤ４２
には、ｆｆ４１でラッチされたＤｉｎおよびＮＡＮＤ４
１の出力が入力され、ＮＡＮＤ４２の出力は、ノードＮ
Ｗｂによってデータバスライト回路ｄｂｗ４１に入力さ
れる。

【０２３９】このデータバスライト回路ｄｂｗ４１は、
ノードＮＷが”Ｌ”のとき、データバスＤＢ＜ｉ＞を”
Ｈ”にドライブし、ノードＮＷが”Ｈ”のとき、データ
バスＤＢ＜ｉ＞を”Ｌ”にドライブする。また、データ
バスライト回路ｄｂｗ４１は、ノードＮＷｂが”Ｌ”の
とき、データバスＤＢｂ＜ｉ＞を”Ｈ”にドライブし、
ノードＮＷｂが”Ｈ”のとき、データバスＤＢｂ＜ｉ＞
を”Ｌ”にドライブする。

【０２４０】［ライトドライバ回路部４３＜ｉ＞］ライ
トドライバ回路部４３＜ｉ＞は、図３２のように、ＥＶ
ＥＮライトドライバ回路４３−Ｂ０＜ｉ＞と、ＯＤＤラ
イトドライバ回路４３−Ｂ１＜ｉ＞とを備える。ＥＶＥ
Ｎライトドライバ回路４３−Ｂ０＜ｉ＞は、サブデータ
バスのドライブタイミングにおいて信号Ｄ＜０＞が活性
化されていれば、データバスＤＢ＜ｉ＞に書き込まれた
データに従ってＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜
ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をドライブする。また、Ｏ
ＤＤライトドライバ回路４３−Ｂ１＜ｉ＞は、信号ＴＥ
ＳＴ１＝”Ｌ”のときには、サブデータバスのドライブ
タイミングにおいて信号Ｄ＜１＞が活性化されていれ
ば、データバスＤＢｂ＜ｉ＞に書き込まれたデータに従
ってＯＤＤサブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢ
ｂ−Ｂ１＜ｉ＞をドライブし、信号ＴＥＳＴ１＝”Ｈ”
のときには、サブデータバスのドライブタイミングにお
いて信号Ｄ＜０＞が活性化されていれば、データバスＤ
Ｂｂ＜ｉ＞に書き込まれたデータに従ってＯＤＤサブデ
ータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞を
ドライブする。

【０２４１】実施の形態４の半導体記憶装置のデータ書
き込み動作について以下に説明する。図３４はデータラ
ッチ／バスライト回路４２＜ｉ＞およびドライブ回路部
４３＜ｉ＞のタイミングチャートであり、（ａ）はノー
マルモード動作時、（ｂ）テストモード動作時である。

【０２４２】［ノーマルモード時の動作］まず、信号Ｔ
ＥＳＴ１＝”Ｌ”のときには、ノーマルモードの動作に
なる。このとき、データラッチ／バスライト回路４２＜
ｉ＞においては、フリップフロップ回路ｆｆ４１の出力
がｉｎｖ４１を介してノードＮＷに伝達され、データバ
スライト回路ｄｂｗ４１に入力される。また、ＮＡＮＤ
４１の出力が”Ｈ”になるので、ノードＮＷのデータは
ノードＮＷｂには伝達されず、フリップフロップ回路ｆ
ｆ４２の出力がＮＡＮＤ４２を介してノードＮＷｂに伝
達され、データバスライト回路ｄｂｗ４１に入力され
る。

【０２４３】図３４（ａ）において、Ｙアドレス＝＃０
００に書き込むデータＤｉｎ（この図ではＤｉｎ＝”
Ｌ”）がデータ入出力ピンＤＱ＜ｉ＞および入力バッフ
ァ回路４１＜ｉ＞を介してデータラッチ／バスライト回
路４２＜ｉ＞に入力され、Ｙアドレス＝＃０００のＹア
ドレスデータＡＹがＹプリデコード回路１に入力され、
信号Ｄ＜０＞＝”Ｈ”，Ｄ＜１＞＝”Ｌ”になると、デ
ータラッチ／バスライト回路４２＜ｉ＞において、フリ
ップフロップ回路ｆｆ４１は入力データＤｉｎをラッチ
し、フリップフロップ回路ｆｆ４２は出力を”Ｈ”に保
持し、データバスライト回路ｄｂｗ４１は、データバス
ＤＢ＜ｉ＞を入力データＤｉｎに従ってドライブし、デ
ータバスＤＢｂ＜ｉ＞を”Ｈ”に保持する。

【０２４４】また、ＥＶＥＮライトドライバ回路４３−
Ｂ０＜ｉ＞は、データバスＤＢ＜ｉ＞に書き込まれたデ
ータＤｉｎに従ってＥＶＥＮサブデータバスＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をドライブし、ＯＤＤ
ライトドライバ回路４３−Ｂ１＜ｉ＞は、ＯＤＤサブデ
ータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞を
ドライブしない。

【０２４５】また、Ｙデコード回路４によってカラム信
号ＣＬ０−Ｂ０（図４参照）が活性化され、ＥＶＥＮサ
ブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ
＞のデータが、Ｙアドレス＝＃０００のセンスアンプ回
路ＳＡ０＜ｉ＞によってビットラインＢＬ，ＢＬｂに伝
達され、Ｙアドレス＝＃０００のメモリセルＭＣＬに書
き込まれる。

【０２４６】次に、図３４（ａ）において、Ｙアドレス
＝＃００１に書き込むデータＤｉｎ（この図ではＤｉｎ
＝”Ｌ”）がデータ入出力ピンＤＱ＜ｉ＞および入力バ
ッファ回路４１＜ｉ＞を介してデータラッチ／バスライ
ト回路４２＜ｉ＞に入力され、Ｙアドレス＝＃００１の
ＹアドレスデータＡＹがＹプリデコード回路１に入力さ
れ、信号Ｄ＜０＞＝”Ｌ”，Ｄ＜１＞＝”Ｈ”になる
と、データラッチ／バスライト回路４２＜ｉ＞におい
て、フリップフロップ回路ｆｆ４１は出力を”Ｈ”に保
持し、フリップフロップ回路ｆｆ４２は入力データＤｉ
ｎをラッチし、データバスライト回路ｄｂｗ４１は、デ
ータバスＤＢ＜ｉ＞を”Ｈ”にドライブし、データバス
ＤＢｂ＜ｉ＞を入力データＤｉｎに従ってドライブす
る。

【０２４７】また、ＥＶＥＮライトドライバ回路４３−
Ｂ０＜ｉ＞は、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜
ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をドライブせず、ＯＤＤラ
イトドライバ回路４３−Ｂ１＜ｉ＞は、データバスＤＢ
＜ｉ＞に書き込まれたデータＤｉｎに従ってＯＤＤサブ
データバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞
をドライブする。

【０２４８】また、Ｙデコード回路４によってカラム信
号ＣＬ１−Ｂ１（図４参照）が活性化され、ＯＤＤサブ
データバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞
のデータが、Ｙアドレス＝＃００１のセンスアンプ回路
ＳＡ１＜ｉ＞によってビットラインＢＬ，ＢＬｂに伝達
され、Ｙアドレス＝＃００１のメモリセルＭＣＬに書き
込まれる。

【０２４９】このようにノーマルモードのデータ書き込
み動作では、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞と、ＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞のいずれかに
データが転送され、１つのＹアドレスごとに順次データ
が書き込まれる。

【０２５０】［テストモード時の動作］次に、信号ＴＥ
ＳＴ１＝”Ｈ”のときには、テストモードの動作にな
る。このテストモードでは、図３４（ｂ）のように信号
Ｄ＜０＞＝”Ｈ”，Ｄ＜１＞＝”Ｌ”なので、データラ
ッチ／バスライト回路４２＜ｉ＞において、フリップフ
ロップ回路ｆｆ４２の出力は”Ｈ”になり、フリップフ
ロップ回路ｆｆ４１のみが入力データＷｉｎのラッチ動
作をし、フリップフロップ回路ｆｆ４１の出力が、ｉｎ
ｖ４１を介してノードＮＷに伝達され、データバスライ
ト回路ｄｂｗ４１に入力されるとともに、ＮＡＮＤ４
１，ＮＡＮＤ４２を介してノードＮＷｂに伝達され、デ
ータバスライト回路ｄｂｗ４１に入力される。

【０２５１】図３４（ｂ）において、書き込みデータＤ
ｉｎ（この図ではＤｉｎ＝”Ｌ”）がデータ入出力ピン
ＤＱ＜ｉ＞および入力バッファ回路４１＜ｉ＞を介して
データラッチ／バスライト回路４２＜ｉ＞に入力され、
Ｙアドレス＝＃０００のＹアドレスデータＡＹがＹプリ
デコード回路１に入力されると、データラッチ／バスラ
イト回路４２＜ｉ＞において、フリップフロップ回路ｆ
ｆ４１は入力データＤｉｎをラッチし、データバスライ
ト回路ｄｂｗ４１は、データバスＤＢ＜ｉ＞，ＤＢｂ＜
ｉ＞をともに入力データＤｉｎに従ってドライブする。

【０２５２】また、ＥＶＥＮライトドライバ回路４３−
Ｂ０＜ｉ＞は、データバスＤＢ＜ｉ＞に書き込まれたデ
ータＤｉｎに従ってＥＶＥＮサブデータバスＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をドライブし、ＯＤＤ
ライトドライバ回路４３−Ｂ１＜ｉ＞は、データバスＤ
Ｂｂ＜ｉ＞に書き込まれたデータＤｉｎに従ってＯＤＤ
サブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜
ｉ＞をドライブする。

【０２５３】また、Ｙデコード回路４によってカラム信
号ＣＬ０−Ｂ０，ＣＬ１−Ｂ１（図４参照）が同時に活
性化され、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞のデータが、Ｙアドレス＝＃
０００のセンスアンプ回路ＳＡ０＜ｉ＞によってビット
ラインＢＬ，ＢＬｂに伝達され、Ｙアドレス＝＃０００
のメモリセルＭＣＬに書き込まれるとともに、ＯＤＤサ
ブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ
＞のデータが、Ｙアドレス＝＃００１のセンスアンプ回
路ＳＡ１＜ｉ＞によってビットラインＢＬ，ＢＬｂに伝
達され、Ｙアドレス＝＃００１のメモリセルＭＣＬに書
き込まれる。

【０２５４】次に、図３４（ｂ）において、Ｙアドレス
＝＃０１０のＹアドレスデータＡＹがＹプリデコード回
路１に入力されると、データラッチ／バスライト回路４
２＜ｉ＞において、フリップフロップ回路ｆｆ４１は入
力データＤｉｎ（図３４（ｂ）ではＤｉｎ＝”Ｌ”）を
ラッチし、データバスライト回路ｄｂｗ４１は、データ
バスＤＢ＜ｉ＞，ＤＢｂ＜ｉ＞をともに入力データＤｉ
ｎに従ってドライブする。

【０２５５】また、ＥＶＥＮライトドライバ回路４３−
Ｂ０＜ｉ＞は、データバスＤＢ＜ｉ＞に書き込まれたデ
ータＤｉｎに従ってＥＶＥＮサブデータバスＳＤＢ−Ｂ
０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞をドライブし、ＯＤＤ
ライトドライバ回路４３−Ｂ１＜ｉ＞は、データバスＤ
Ｂｂ＜ｉ＞に書き込まれたデータＤｉｎに従ってＯＤＤ
サブデータバスＳＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜
ｉ＞をドライブする。

【０２５６】また、Ｙデコード回路４によってカラム信
号ＣＬ２−Ｂ０，ＣＬ３−Ｂ１が同時に活性化され、Ｅ
ＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−
Ｂ０＜ｉ＞のデータが、Ｙアドレス＝＃０１０のセンス
アンプ回路ＳＡ２＜ｉ＞によってビットラインＢＬ，Ｂ
Ｌｂに伝達され、Ｙアドレス＝＃０１０のメモリセルＭ
ＣＬに書き込まれるとともに、ＯＤＤサブデータバスＳ
ＤＢ−Ｂ０＜ｉ＞，ＳＤＢｂ−Ｂ０＜ｉ＞のデータが、
Ｙアドレス＝＃０１１のセンスアンプ回路ＳＡ３＜ｉ＞
によってビットラインＢＬ，ＢＬｂに伝達され、Ｙアド
レス＝＃０１１のメモリセルＭＣＬに書き込まれる。

【０２５７】このようにテストモードのデータ書き込み
動作では、ＥＶＥＮサブデータバスＳＤＢ−Ｂ０＜ｉ
＞，ＳＤＢｂ−Ｂ０＜ｉ＞と、ＯＤＤサブデータバスＳ
ＤＢ−Ｂ１＜ｉ＞，ＳＤＢｂ−Ｂ１＜ｉ＞に同時にデー
タが転送され、縮退された２つのＹアドレスに同時にデ
ータが書き込まれる（並列書き込みされる）。

【０２５８】以上のように実施の形態４によれば、カラ
ム冗長置換において縮退置換される複数のカラムを同時
に活性化し、これらのカラムによって選択される複数の
メモリセルに同時にデータを書き込むことにより、試験
においてデータの並列書き込みができるので、試験にか
かる時間を短縮することができる。

【０２５９】

【発明の効果】以上説明したように本発明によれば、カ
ラム冗長置換において縮退置換される複数のカラムを同
時に活性化し、これらのカラムによって選択される複数
のメモリセルから同時にデータを読み出し、または上記
複数のメモリセルに同時にデータを書き込むことによっ
て、冗長置換を含む試験やブロックセレクト機能がない
半導体記憶装置においても、並列試験が可能になり、試
験にかかる時間を短縮することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置の構成
図である。

【図２】図１の半導体記憶装置の簡略構成図である。

【図３】図１の半導体記憶装置においてのＹデコード回
路の構成図である。

【図４】図１の半導体記憶装置においてのメモリセル部
およびセンスアンプ回路部の構成図である。

【図５】図４のセンスアンプ回路部においてのセンスア
ンプ回路の回路図である。

【図６】図１の半導体記憶装置においての期待値回路の
回路図である。

【図７】図１の半導体記憶装置においてのＲＳＡＭＰ回
路部の構成図である。

【図８】図７のＲＳＡＭＰ回路部においてのＥＶＥＮリ
ードセンスアンプ回路、ＯＤＤリードセンスアンプ回
路、および判定回路の回路図である。

【図９】図１の半導体記憶装置においてのイコライズ回
路の構成図である。

【図１０】図１の半導体記憶装置においてのカラム選択
のタイミングチャートである。

【図１１】図９のイコライズ回路のタイミングチャート
である。

【図１２】並列試験においての図６の期待値回路および
図８のＲＳＡＭＰ回路部の動作を説明する真理値表の図
である。

【図１３】本発明の実施の形態１の第１の特徴を説明す
るための半導体記憶装置の構成図である。

【図１４】図１３の半導体記憶装置においてのＹデコー
ド回路およびその周辺回路の構成図である。

【図１５】図１３の半導体記憶装置においてのセンスア
ンプ回路部の構成図である。

【図１６】図１５のセンスアンプ回路部においてのセン
スアンプ回路の回路図である。

【図１７】図１３の半導体記憶装置においてのＹデコー
ド回路の動作を説明するタイミングチャートである。

【図１８】本発明の実施の形態１の第２の特徴を説明す
るための半導体記憶装置の構成図である。

【図１９】図１８のイコライズ回路の構成図である。

【図２０】図１９のイコライズ回路のタイミングチャー
トである。

【図２１】本発明の実施の形態１の第４の特徴を説明す
るための期待値回路およびＲＳＡＭＰ回路部の構成図で
ある。

【図２２】図２１のＲＳＡＭＰ回路部の回路図である。

【図２３】並列試験においての図２１の期待値回路およ
び図２２のＲＳＡＭＰ回路部の動作を説明する真理値表
の図である。

【図２４】本発明の実施の形態１の第５の特徴を説明す
るためのＲＳＡＭＰ回路部の回路図である。

【図２５】本発明の実施の形態２の半導体記憶装置のデ
ータ出力部の構成図である。

【図２６】半導体記憶装置においての同相試験時および
逆相試験時のビットライン対の動作を説明するタイミン
グチャートである。

【図２７】図２５の半導体記憶装置においての期待値回
路の回路図である。

【図２８】本発明の実施の形態２の半導体記憶装置にお
いての期待値回路およびＲＳＡＭＰ回路部の動作を説明
する真理値表の図である。

【図２９】本発明の実施の形態１ないし３の半導体記憶
装置においての他の判定回路の構成図である。

【図３０】本発明の実施の形態３の半導体記憶装置の構
成図である。

【図３１】本発明の実施の形態４の半導体記憶装置の構
成図である。

【図３２】図３１の半導体記憶装置の簡略構成図であ
る。

【図３３】図３１の半導体記憶装置においてのデータラ
ッチ／バスライト回路の回路図である。

【図３４】図３１の半導体記憶装置の動作を説明するタ
イミングチャートである。

【図３５】従来の半導体記憶装置においてのデータ読み
出し試験を説明する図である。

【図３６】不良メモリセルの冗長置換を説明する図であ
る。

【符号の説明】

１ Ｙプリデコード回路、 ２ Ｙ縮退制御回路２、
３ バスドライブ回路、 ４ Ｙデコード回路、 ５−
Ａ，５−Ｂ メモリセル部、 ６−Ａ，６−Ｂセンスア
ンプ回路部、 ７ スイッチ回路 ８，２１ 期待値回
路、 ９ リードセンスアンプ回路部、 １０ イコラ
イズ回路、 １１ リードアンプ回路、 １２ 出力バ
ッファ回路、 ４１ 入力バッファ回路、 ４２ デー
タラッチ／バスライト回路、 ４３ ライトドライバ回
路部、 ４３−Ｂ０ ＥＶＥＮライトドライバ回路、
４３−Ｂ１ ＯＤＤライトドライバ回路、 ９０−Ｂ０
ＥＶＥＮリードセンスアンプ回路、 ９０−Ｂ１ ＯＤ
Ｄリードセンスアンプ回路、 ９１ 判定回路、 ＳＡ
センスアンプ回路、 ＳＤＢ−Ｂ０，ＳＤＢｂ−Ｂ０
ＥＶＥＮサブデータバス、 ＳＤＢ−Ｂ１，ＳＤＢｂ
−Ｂ１ ＯＤＤサブデータバス、 ＤＢ，ＤＢＰ デー
タバス、 ＤＱ データ入出力ピン、ＭＣＬ メモリセ
ル。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5L106 AA01 CC02 CC17 CC21 CC31 DD03 DD04 DD06 DD11 EE02 GG05 5M024 AA90 BB09 BB15 BB28 BB40 CC99 DD14 DD63 JJ02 JJ32 JJ60 KK20 LL01 MM04 MM13 PP01 PP02 PP03 PP07 PP10

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データの読み書きがなされるメモリセル
   部を備えた半導体記憶装置において、 カラム冗長置換において縮退置換される複数のカラムを
   同時に活性化するカラム制御手段と、 上記複数のカラムによって選択される複数のメモリセル
   から同時にデータを読み出すデータ読み出し手段とを備
   えたことを特徴とする半導体記憶装置。
2. 【請求項２】 ＥＶＥＮサブデータバスおよびＯＤＤサ
   ブデータバスを設けたＥＶＥＮ／ＯＤＤ方式の半導体記
   憶装置であって、 上記ＥＶＥＮサブデータバスに読み出されたデータおよ
   び上記ＯＤＤサブデータバスに読み出されたデータを判
   定する判定手段をさらに備え、 上記データ読み出し手段は、同時に活性化された第１の
   アドレスのカラムおよび第２のアドレスのカラムについ
   て、第１のアドレスのメモリセルのデータを上記ＥＶＥ
   Ｎサブデータバスに読み出すとともに、第２のアドレス
   のメモリセルのデータを上記ＯＤＤサブデータバスに読
   み出すことを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 上記ＥＶＥＮサブデータバスおよび上記
   ＯＤＤサブデータバスを同じタイミングでイコライズす
   る手段をさらに備えたことを特徴とする請求項２記載の
   半導体記憶装置。
4. 【請求項４】 正しい読み出しデータの期待値を生成す
   る期待値手段をさらに備え、 上記判定手段は、同時に読み出された複数のデータの正
   誤を上記期待値に従って判定することを特徴とする請求
   項２記載の半導体記憶装置。
5. 【請求項５】 上記ＥＶＥＮサブデータバスに読み出さ
   れたデータを増幅して上記判定手段に出力するＥＶＥＮ
   リードセンスアンプ手段と、 上記ＯＤＤサブデータバスに読み出されたデータを増幅
   して上記判定手段に出力するＯＤＤリードセンスアンプ
   手段とをさらに備え、 上記ＥＶＥＮリードセンスアンプ手段または上記ＯＤＤ
   リードセンスアンプ手段のいずれかは、上記判定手段か
   ら転送された上記判定データをデータバスに出力するこ
   とを特徴とする請求項２記載の半導体記憶装置。
6. 【請求項６】 判定データが転送されないリードセンス
   アンプ手段を非活性に固定する手段をさらに備えたこと
   を特徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 上記ＥＶＥＮリードセンスアンプ手段ま
   たは上記ＯＤＤリードセンスアンプ手段のいずれかのい
   ずれかに、そのリードセンスアンプ手段の構成を他のリ
   ードセンスアンプ手段に整合させるための回路を設けた
   ことを特徴とする請求項５記載の半導体記憶装置。
8. 【請求項８】 上記期待値手段は、隣り合うビットライ
   ン対について、第１の設定では同じ期待値を生成し、第
   ２の設定では異なる期待値を生成することを特徴とする
   請求項４記載の半導体記憶装置。
9. 【請求項９】 データの読み書きがなされるメモリセル
   部を備えた半導体記憶装置において、 カラム冗長置換において縮退置換される複数のカラムを
   同時に活性化するカラム制御手段と、 上記複数のカラムによって選択される複数のメモリセル
   に同時にデータを書き込むデータ書き込み手段とを備え
   たことを特徴とする半導体記憶装置。
10. 【請求項１０】 ＥＶＥＮサブデータバスおよびＯＤＤ
    サブデータバスを設けたＥＶＥＮ／ＯＤＤ方式の半導体
    記憶装置であって、 上記データ書き込み手段は、同時に活性化された第１の
    アドレスのカラムおよび第２のアドレスのカラムについ
    て、上記ＥＶＥＮサブデータバスおよび上記ＯＤＤサブ
    データバスに同時にデータを転送し、上記ＥＶＥＮサブ
    データバスを介して第１のアドレスのメモリセルにデー
    タを書き込むとともに、上記ＯＤＤサブデータバスを介
    して第２のアドレスのメモリセルに書き込むことを特徴
    とする請求項９記載の半導体記憶装置。
11. 【請求項１１】 上記活性化した複数のカラムによって
    選択される複数のメモリセルに同時にデータを書き込む
    データ書き込み手段をさらに備えたことを特徴とする請
    求項１記載の半導体記憶装置。
12. 【請求項１２】 上記活性化した複数のカラムによって
    選択される複数のメモリセルに同時にデータを書き込む
    データ書き込み手段をさらに備え、 上記データ書き込み手段は、同時に活性化された第１の
    アドレスのカラムおよび第２のアドレスのカラムについ
    て、上記ＥＶＥＮサブデータバスおよび上記ＯＤＤサブ
    データバスに同時にデータを転送し、上記ＥＶＥＮサブ
    データバスを介して第１のアドレスのメモリセルにデー
    タを書き込むとともに、上記ＯＤＤサブデータバスを介
    して第２のアドレスのメモリセルに書き込むことを特徴
    とする請求項２ないし８のいずれかに記載の半導体記憶
    装置。