JPH01125799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　（第５図）発明が解決しよ
うとする問題点 問題点を解決するための手段 作用 実施例 本発明の第１実施例　　　（第１〜３図）゛本発明の第
２実施例　　　（第４図） 発明の効果 〔概　要〕 冗長メモリセルを備えた半導体記憶装置に関し、アクセ
スタイムの短縮化を目的とし、 メモリセルアレイ中に、複数ライン分の常用メモリセル
および少なくとも１ライン分の冗長メモリセルを有し、
欠陥メモリセルが存在する所定の１ライン分の常用メモ
リセルに代えて、該冗長メモリセルを使用する半導体記
憶装置において、前記欠陥メモリセルのアドレスを記憶
する記憶手段と、欠陥メモリセルのアドレスと外部アド
レスとを比較して両アドレスが一致したとき、一致信号
を出力する信号出力手段と、前記常用メモリセルに対し
てデータの読み出し、書き込みを行う常用センスバッフ
ァと、前記冗長メモリセルに対してデータの読み出し、
書き込みを行う冗長センスバッファと、通常は、常用セ
ンスバッファからのデータを読み出しデータとして選択
し、また、書き込みデータを該常用センスバッファに与
える一方、信号出力手段から一致信号が出力されると、
冗長センスバッファからのデータを読み出しデータとし
て選択し、また、書き込みデータを該冗長センスバッフ
ァに与える選択手段と、により構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に冗長メモリセル
を備えた半導体記憶装置に関する。

近時、微細加工技術をはじめとした回路技術の進展に伴
って半導体記憶装置の記憶容量は、極めて大容量化して
きている。ところで、記憶容量の増大は、メモリチップ
の製造歩留りを実用的水準以上に保つことを困難にし、
このため、歩留り低下の主原因で゛ある欠陥メモリセル
の救済を目的として、予めチップ内に冗長メモリセルを
配置し、欠陥メモリセルが発生した場合、この欠陥メモ
リセルと冗長メモリセルとを置換して歩留りの改善を図
っている。

〔従来の技術〕

従来のこの種の冗長メモリセルを備えた半導体記憶装置
としては、例えば、第５図に示すようなものがある。こ
の半導体記憶装置では、製造段階でメモリセルアレイ１
内に欠陥メモリセルが発見された場合、この欠陥メモリ
セルのコラムアドレスを予め冗長コラムアドレスＲＯＭ
２に記憶して出荷される。使用段階では、比較判定回路
３により外部コラムアドレスと冗長コラムアドレスＲＯ
Ｍ２に記憶されたアドレスが常に比較され、両アドレス
の一致が取られた場合、通常のコラムデコーダ４に代え
て、冗長コラムデコーダ５が選択される。

今、例えば、占き込みモードの場合、入カバソファ６を
通過した外部からの書き込みデータがセンスバッファ７
で増幅され、既に選択された冗長コラムデコーダ５を介
して冗長セルアレイ８のピット線ＢＬに伝えられる。こ
のとき、外部ロウアドレスによってメモリセルアレイ１
のワード線ＷＬが選択されており、上記ピッ）！ＦＩＬ
とこのワードｖＡＷＬとの交点に位置する冗長セルアレ
イ８の１つのメモリセルに書き込みデータが書き込まれ
る。このように、予め冗長セルアレイ８を備えるととも
に、欠陥メモリセルのアドレスを記憶させることにより
、欠陥メモリセルの存在するコラム方向１５４７分を冗
長セルアレイ８で置換することができ、使用段階ではこ
の置換を意識することな（、通常通りの書き込み／読み
出しを行うことができる。したがって、欠陥メモリセル
の発生を原因とする製造歩留りの低下を改善することが
できる。なお、第５図中、１１はロウアドレスバッファ
、１３はコラムアドレスバッファ、１２はロウデコーダ
、２３は出カバソファ、２５は入出力コントロールであ
り、これらは後述の実施例のものと同一なので、詳しく
は実施例で説明する。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、比較判定回路３の判定結果によって冗長コラムデ
コーダ５を選択するか否かを決定する構成となっていた
ため、外部コラムアドレスが入力して上記決定が下され
るまでの間、ビット線ＢＬの活性化を待つ必要があり、
読み出しや書き込みのアクセスタイムが上記判定に関る
時間だけ長くなるといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
冗長メモリセルを使用するか否かの判定動作と、冗長メ
モリセルおよび常用メモリセルに対するアクセス動作と
を並行して実行することにより、該判定に関る時間が読
み出しや書き込みのアクセスタイムに含まれないように
して、アクセスタイムを短縮化することを目的としてい
る。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、メモリセルア
レイ中に、複数ライン分の常用メモリセルおよび少なく
とも１ライン分の冗長メモリセルを有し、欠陥メモリセ
ルが存在する所定の１ライン分の常用メモリセルに代え
て、該冗長メモリセルを使用する半導体記憶装置におい
て、前記欠陥メモリセルのアドレスを記憶する記憶手段
と、欠陥メモリセルのアドレスと外部アドレスとを比較
して両アドレスが一致したとき、一致信号を出力する信
号出力手段と、前記常用メモリセルに対してデータの読
み出し、書き込みを行う常用センスバッファと、前記冗
長メモリセルに対してデータの読み出し、書き込みを行
う冗長センスバッファと、通常は、常用センスバッファ
からのデータを読み出しデータとして選択し、また、書
き込みデータを該常用センスバッファに与える一方、信
号出力手段から一致信号が出力されると、冗長センスバ
ッファからのデータを読み出しデータとして選択し、ま
た、書き込みデータを該冗長センスバッファに与える選
択手段と、により構成されている。

〔作　用〕

本発明では、外部アドレスが入力すると、該アドレスで
指定された常用メモリセルのビット線と冗長メモリセル
のビット線が共に活性化されるとともに、予め記憶され
た欠陥メモリセルのアドレスと外部アドレスが比較され
、両アドレスが一致したとき、冗長メモリセルのビット
線を介して該メモリセルにデータが書き込まれ、また、
読み出される。

したがって、ビット線の活性化とアドレス比較の判定が
並行して行われ、判定に関る時間がアクセスタイムに含
まれることはなく、アクセスタイムの短縮化が図られる
。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１〜３図は本発明に係る半導体記憶装置の第１実施例
を示す図である。

まず、構成を説明する。第１図において、１０は半導体
記憶装置であり、半導体記憶装置１０は図示しないロウ
アドレスストローブ信号ＲＡＳの立下りタイミングで外
部ロウアドレスを取り込むロウアドレスバッファ１１と
、ロウアドレスバッファ１１に取り込まれた外部ロウア
ドレスをデコードして複数のワード線対ＷＬの１対を選
択するロウデコーダ１２と、図示しないコラムアドレス
ストローブ信号ＣＡＳの立下りタイミングで外部のコラ
ムアドレスを取り込むコラムアドレスバッファ１３と、
コラムアドレスバッファ１３に取り込まれた外部コラム
アドレスをデコードして複数のビット線対ＢＬの１対を
選択し、後述の通常データバス線に接続するコラムデコ
ーダ１４と、複数のワード線対ＷＬおよびビット線対Ｂ
Ｌが交差状に配列されるとともに、各交差点に接続され
たメモリセルがマトリクス状に多数配列され、コラム方
向に連続した複数のメモリセルで１ラインの常用セルア
レイ１５ａを形成し、該ラインがロウ方向に複数ライン
並べられたメモリセルアレイ１５と、メモリセルアレイ
１５のコラム方向に連続した１ライン分の複数のメモリ
セルで形成された冗長セルアレイ１５ｂと、外部コラム
アドレスの内容に拘らず、常時、メモリセルアレイ１５
のビット線対ＢＬ’を選択し、後述の冗長用データバス
線に接続する冗長コラムデコーグ１６と、通常データバ
ス線を介してコラムデコーダ１４により選択されたビッ
ト線対ＢＬを活性化させ、該ビット線対ＢＬに接続され
たメモリセルのデータを読み出し、あるいは必要に応じ
てメモリセルへデータを書き込む常用センスバッファ１
７と、冗長用データバス線を介して冗長コラムデコーダ
１６により常時選択されているビット線対ＢＬ′を活性
化させ、該ビット線対ＢＬ″に接続されたメモリセルの
データを読み出し、あるいは、必要に応じて該メモリセ
ルヘデータを書き込む冗長センスバッファ１８と、メモ
リセルアレイ１５内の欠陥メモリセルのコラムアドレス
が予め記憶された冗長コラムアドレス用ＲＯＭ　（記憶
手段）１９と、コラムアドレスバッファ１３に取り込ま
れた外部コラムアドレスと冗長コラムアドレス用ＲＯＭ
１９に記憶されたコラムアドレスとを比較し、両アドレ
スが一致したとき一致信号ＳＡを出力する比較判定回路
（信号出力手段）　２０と、外部からチップのアクティ
ブ動作を促す信号、例えば、チップセレなどに基づき、
アクティブ動作の間冗長判定イネーブル信号Ｓｔを出力
する冗長判定駆動回路２１と、通常は常用センスバッフ
ァ１７と後述の出力バッファ２３および入力バッファ２
４とを接続する一方、冗長判定駆動回路２１から冗長判
定イネーブル信号Ｓ。

が出力されている間で、かつ、比較判定回路２０から一
致信号ＳＡが出力された場合、上記常用センスバッファ
１７に代えて、冗長センスバッファ１８と後述の出カバ
ソファ２３および入力バッファ２４とを接続する切換回
路（選択手段）２２と、チップが読み出しモードにある
間、上記切換回路２２で選択された常用センスバッファ
１７あるいは冗長センスバッファ１８何れか一方からの
読み出しデータをＩ１０端子から出力する出力バッファ
２３と、チップが書き込みモードにある間、Ｉ１０端子
に入力された書き込みデータを切換回路２２に送る入力
バッファ２４と、図示しないライトイネーブル信号ＷＥ
に基づいてチップのモードを、書き込みあるいは読み出
しに制御する入・出力コントロール２５と、を備えてい
る。

第２図は比較判定回路２０および切換回路２２の回路を
具体的に示す図であり、比較判定回路２０は外部コラム
アドレスのビット数分のＥＮＯＲ（ＥＸＣＬＵＳ　Ｔ　
ＶＥ−ＮＯＲ）２６を有している。なお、図中では所定
の１つのビットに対応するＥＮＯＲ２６を代表として示
す。ＥＮＯＲ２６はコラムアドレスバッファ１３からの
外部コラムアドレスと冗長コラムアドレス用ＲＯＭ１９
に記憶されていた欠陥メモリセルのコラムアドレスとを
比較し、両アドレスが“００”あるいは１１″で一致し
たとき、レベル“１″を出力する。そして、他のビット
についても同様に比較が行われ、全てのアドレスビット
が一致すると、比較判定回路２０からＳＡ＝“ｌ”が出
力される。

切換回路２２はインバータ２７．２つの２人力ＡＮＤ２
８．２９および４つのＮチャネルＭＯ３）ランジスタ（
以下、ＮＭＯ３という）３０〜３３から構成されており
、２人力ＡＮＤ２８．２９の一方の入力端子は共通にさ
れて冗長判定イネーブル信号ＳＥが共に印加され、２人
力ＡＮＤ２８のイ計方の入力端子には一致信号ＳＡが印
加されている。また、２人力ＡＮＤ２９の他方の入力端
子にはインバータ２７を介して反転された一致信号ＳＡ
が印加されている。

２人力ＡＮＤ２８の出力端子は共通にされたＮＭＯ８３
０，３１のゲートに接続され、また、２人力ＡＮＤ２９
の出力端子は共通にされたＮＭＯ３３２，３３のゲート
に印加されている。そして、ＮＭＯ３３０゜３１のソー
ス・ドレインは冗長センスバッファ１８と図外の出力バ
ッファ２３および入力バッファ２４にそれぞれ接続され
、また、ＮＭＯ３３２，３３のソース・ドレインは常用
センスバッファ１７と図外の出力バッファ２３および入
力バラファ２４にそれぞれ接続されている。すなわち、
ＳＥ＝”１″で、かつ、ＳＡ＝“ｌ”のとき、ＮＭＯ３
３０，３１のゲートに“１”が印加され、これらのトラ
ンジスタがＯＮして冗長センスバッファ１８と出力バッ
ファ２３および入力バッファ２４が接続される。一方、
ＳＡ　＝′″Ｏ′″のとき、ＮＭＯ３３２，３３のゲー
トに１″が印加され、これらのトランジスタがＯＮして
常用センスバッファ１７と出カバソファ２３および入力
バッファ２４が接続される。

次に、第３図のタイミングチャートを参照しながら動作
を説明する。まず、図中（イ）で示すロウアドレススト
ローブＲＡＳの立下りのタイミングで外部ロウアドレス
が取り込まれ、このロウアドレスに示されたワード線対
ＷＬが選択される。

次いで、図中（ロ）で示すコラムアドレスストローブＣ
ＡＳの立下りタイミングで外部コラムアドレスが取り込
まれる。この外部コラムアドレスはビット線対ＢＬ選択
のためにコラムデコーダ１４に送られるとともに、比較
判定回路２０にも送られる。

比較判定回路２０では冗長コラムアドレス用ＲＯＭ１９
に記憶された欠陥メモリセルのコラムアドレスと送られ
てきた外部コラムアドレスとを比較し、これらの両アド
レスの全ビットが一致したときＳ、−“１′″を出力す
る。一方、このような比較判定を行っている間も、コラ
ムデコーダ１４では外部コラムアドレスをデコードして
ピント線対ＢＬを選択するアクセス動作を行っており、
このアクセス動作は上記比較判定と並行して行われる０
例えば、現在のチップモードが読み出しモードであれば
、選択されたビット線対ＢＬと、既にロウアドレスによ
って選択されたワード線対ＷＬとの交差点に接続された
メモリセルのデータがビット線ＢＬを介して通常データ
バスに乗せられる。また、冗長コラムデコーダ！６は外
部コラムアドレスに拘らず、チップがアクティブ状態下
にある間、常時選択され、既にロウアドレスによって選
択されたワード線と冗長コラムデコーダ１６で常時選択
されたビット線対ＢＬ’との交差点に接続されたメモリ
セル（この場合、冗長用メモリセル）のデータがビット
線対ＢＬ’を介して冗長用データバスに乗せられている
。すなわち、第３図に示すように通常および冗長用デー
タバス線の電位は、ＣＡＳの立下りからＴ、なる時間で
データに応じた電位変化を示し、このＴ、は従来の電位
変化までの時間Ｔｌ　′よりも短縮されている。

ここで、従来の時間７１　　’を説明すると、従来では
、欠陥メモリセルのコラムアドレスと外部コラムアドレ
スとを比較判定し、その後、判定結果に応じて通常のメ
モリセルあるいは冗長メモリセルのビット線を活性化さ
せていた。したがって、時間ＴＩ　　’は比較判定に要
する時間Ｔａと活性化に要する時間Ｔｂの和となってい
た。しかし、本実施例では、外部コラムアドレスが取り
込まれると、ビット線の活性化と比較判定を並行して行
うようにしているので、一般に比較判定に要する時間７
’ａ＜活性化に要する時間Ｔｂだから、Ｔ＋＝Ｔｂとな
り、この時点では従来に比してＴａだけアクセスタイム
が短縮化されることとなる。

一方、通常および冗長用データバス線に乗せられたデー
タはそれぞれ常用センスバッファ１７および冗長センス
バッファ１８によって増幅される。この増幅により第３
図に示すＴ２なる遅延時間が生じるが、この時間は従来
のセンスバッファによる遅延時間ＴＩ　’とほぼ等しい
、そして、比較判定回路２０の比較判定の結果、外部コ
ラムアドレスと冗長コラムアドレス用ＲＯＭ１９に記憶
されていたコラムアドレスの全ビットが一致したとき、
すなわち、現在の外部コラムアドレスと外部ロウアドレ
スで指定されたメモリセルが欠陥メモリセルであるとき
、比較判定回路２０から出力されたｓＡ−“１”に従っ
て切換回路２２が切り換えられ、冗長センスバッファ１
８からのデータが出力バッファ２３に転送されてＩ１０
データとしてチップ外部に出力される。

このように本実施例では、冗長セルアレイのビット線対
ＢＬ’を常時選択するとともに、外部コラムアドレスが
取り込まれると、該アドレスをデコードしてビット線対
ＢＬを選択するアクセス動作を行い、かつ、これらのア
クセス動作と並行して外部コラムアドレスと欠陥メモリ
セルのコラムアドレスとの比較判定を行っている。そし
て、ビット線対ＢＬ’およびビット線対ＢＬを介して読
み出されたデータのそれぞれが通常データバスおよび冗
長データバスを通して常用センスバッファ１７および冗
長センスバッファ１８により増幅された後、上記比較判
定の結果を示す一致信号ＳＡに従った切換回路２２の切
換動作により常用センスバッファ１７および冗長センス
バンフ１１８の何れか一方からの出力データが選択され
、Ｉ１０データとしてチップ外部に出力される。

したがって、第３図（ロ）に示すＣＡＳの立下りタイミ
ングからＩ１０データが出力されるまでの読み出しアク
セスタイムは、ＴＩ　＋’ｌ’、　＋７’。

（切換回路２２の遅延時間）＋’ｒ４（出力バッファ２
３の遅延時間）となり、従来に比してＴａ−Ｔ！＝ΔＴ
だけアクセスタイムが短縮される。すなわち、Ｔａは比
較判定に要する時間であり、このＴａは従来ではビット
線の活性化時間Ｔｂに加算されていたが、本実施例では
活性化時間Ｔｂと並行して比較判定が行われているので
、この時間Ｔａはアクセスタイムに含まれない、また、
切換回路２２の遅延時間Ｔ、は、本実施例特有のもので
あるが、このＴ、はＴａに比して充分に短い、その結果
、増加分子３と減少分子ａとの差し引き分ΔＴだけ、ア
クセスタイムを短縮化することができる。

なお、図中７４　’は従来の出カバソファの遅延時間を
示し、このＴ４　　’は本実施例のＴ４とほぼ等しい。

第４図は本発明に係る半導体記憶装置の第２実施例を示
す図であり、第１実施例の比較判定回路２０をＥＯＲ（
ＥＸＣＬＵＳ　Ｉ　ＶＥ−ＯＲ）３４に代えるとともに
、切換回路２２のインバータ２７を２人力ＡＮＤ２８の
他方の端子に接続した例である。このようにしても、冗
長コラムアドレス用ＲＯＭ１９に記憶された欠陥メモリ
セルのコラムアドレスと外部コラムアドレスとの一致を
取ることができるので、第１実施例と同様の効果を得る
ことができる。但し、本第２実施例では比較判定回路２
０からの一致信号はＳＡとなり、負論理で出力される。

なお、上記実施例では、メモリセルの構成を特定してい
ないが、ダイナミック型であってもスタテック型であっ
ても何れでもよい、要は、冗長構成が取られたメモリセ
ルであれば全てに適用できる。さらに、外部ロウアドレ
スと外部コラムアドレスの取り込みは、マルチプレクス
されたものであってもよいし、同時取り込みのものであ
ってもよい、また、上記実施例では冗長セルアレイのラ
イン数を１ラインと、したが、これに限らず、複数ライ
ンであってもよいことは勿論である。さらに、メモリセ
ルアレイを複数分割して、分割単位毎に通常データバス
線を用意したものや、また、冗長メモリセルのライン方
向をロウ方向としたものについても、同様の思想で適用
することができる。

〔発明の効果〕

本発明によれば、冗長メモリセルを使用するか否かの判
定と並行して、冗長メモリセルおよび常用メモリセルに
対するアクセス動作を実行しているので、該判定に関る
時間が読み出しや書き込みのアクセスタイムに含まれる
ことがなく、アクセスタイムを短縮化することができる
。

【図面の簡単な説明】

第１〜３図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、 第１図はその全体構成を示すブロック図、第２図はその
要部の回路図、 第３図はその動作を説明するためのタイミングチャート
、 第４図は本発明に係る半導体記憶装置の第２実施例を示
すその要部回路図、 第５図は従来の半導体記憶装置を示すその全体構成ブロ
ック図である。 １５ａ・・・・・・常用セルアレイ　（常用メモリセル
）、１５ｂ・・・・・・冗長セルアレイ（冗長メモリセ
ル）、１７・・・・・・常用センスバッファ、１８・・
・・・・冗長センスバッファ、１９・・・・・・冗長コ
ラムアドレス用ＲＯＭ　（記憶手段）、 ２０・・・・・・比較判定回路（信号出力手段）、２２
・・・・・・切換回路（選択手段）。

Claims (1)

1. 【特許請求の範囲】 メモリセルアレイ中に、複数ライン分の常用メモリセル
   および少なくとも１ライン分の冗長メモリセルを有し、
   欠陥メモリセルが存在する所定の１ライン分の常用メモ
   リセルに代えて、該冗長メモリセルを使用する半導体記
   憶装置において、前記欠陥メモリセルのアドレスを記憶
   する記憶手段と、 欠陥メモリセルのアドレスと外部アドレスとを比較して
   両アドレスが一致したとき、一致信号を出力する信号出
   力手段と、 前記常用メモリセルに対してデータの読み出し、書き込
   みを行う常用センスバッファと、 前記冗長メモリセルに対してデータの読み出し、書き込
   みを行う冗長センスバッファと、 通常は、常用センスバッファからのデータを読み出しデ
   ータとして選択し、また、書き込みデータを該常用、セ
   ンスバッファに与える一方、信号出力手段から一致信号
   が出力されると、冗長センスバッファからのデータを読
   み出しデータとして選択し、また、書き込みデータを該
   冗長センスバッファに与える選択手段と、 を備えたことを特徴とする半導体記憶装置。