JP2776835B2 - 欠陥救済用の冗長回路を有する半導体メモリ - Google Patents
欠陥救済用の冗長回路を有する半導体メモリInfo
- Publication number
- JP2776835B2 JP2776835B2 JP63168708A JP16870888A JP2776835B2 JP 2776835 B2 JP2776835 B2 JP 2776835B2 JP 63168708 A JP63168708 A JP 63168708A JP 16870888 A JP16870888 A JP 16870888A JP 2776835 B2 JP2776835 B2 JP 2776835B2
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- memory array
- normal
- word line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばスタテツク型のランダムアクセスメ
モリ装置のごとき半導体メモリ装置に関し、特にメモリ
装置内のメモリセルの欠陥救済のための冗長用予備メモ
リブロツクの冗長メモリセルからデータを高速に読み出
すのに好適な回路方式に関する。
モリ装置のごとき半導体メモリ装置に関し、特にメモリ
装置内のメモリセルの欠陥救済のための冗長用予備メモ
リブロツクの冗長メモリセルからデータを高速に読み出
すのに好適な回路方式に関する。
欠陥ビツト救済のための冗長回路方式は、例えば特開
昭53−32633号公報、特開昭57−92500号公報、特開昭58
−102395号公報、特開昭59−135700号公報、特開昭58−
164096号公報および特開昭62−46497号公報に開示され
ている。
昭53−32633号公報、特開昭57−92500号公報、特開昭58
−102395号公報、特開昭59−135700号公報、特開昭58−
164096号公報および特開昭62−46497号公報に開示され
ている。
１トランジスタ形のメモリセルのダイナミツク形のラ
ンダムアクセスメモリ装置の欠陥救済技術を開示した特
開昭58−164096号公報の第２図には、アドレス信号によ
つて一方のメモリブロツク中のＡマツトの欠陥メモリセ
ルを活性化すると同時に、他方のメモリブロツク中のＡ
マツトの冗長用の予備メモリセルを活性化し、この他方
のメモリブロツク中のセンスアンプのみがビツト線電圧
差を検出し、増幅することが開示されている。しかしな
がら、かかる公報の第２図にはメモリブロツク中のセン
スアンプの選択的活性化による欠陥救済を開示するにと
どまり、メモリブロツク外部へメモリセルの情報を読み
出すに際しての高速な欠陥救済用冗長回路に関しては開
示がされていない。
ンダムアクセスメモリ装置の欠陥救済技術を開示した特
開昭58−164096号公報の第２図には、アドレス信号によ
つて一方のメモリブロツク中のＡマツトの欠陥メモリセ
ルを活性化すると同時に、他方のメモリブロツク中のＡ
マツトの冗長用の予備メモリセルを活性化し、この他方
のメモリブロツク中のセンスアンプのみがビツト線電圧
差を検出し、増幅することが開示されている。しかしな
がら、かかる公報の第２図にはメモリブロツク中のセン
スアンプの選択的活性化による欠陥救済を開示するにと
どまり、メモリブロツク外部へメモリセルの情報を読み
出すに際しての高速な欠陥救済用冗長回路に関しては開
示がされていない。
同様に、ダイナミツク形のランダムアクセスメモリ装
置の欠陥救済技術を開示した特開昭62−46497号公報に
は、一方のメモリブロツク中に通常のメモリアレーとこ
の通常のメモリアレーを救済するための予備メモリアレ
ーとを配置するとともに、他方のメモリブロツク中に通
常のメモリアレーと同様な予備メモリアレーとを配置
し、通常メモリアレー中の不良メモリセルがアドレスさ
れる場合は通常メモリアレーをアクセスするためのアド
レスデコーダの動作を禁止する一方、通常のメモリアレ
ーを救済するための予備メモリアレーをアクセスして、
この予備メモリアレーからの情報をメモリブロツクの外
部に読み出すことが開示されている。
置の欠陥救済技術を開示した特開昭62−46497号公報に
は、一方のメモリブロツク中に通常のメモリアレーとこ
の通常のメモリアレーを救済するための予備メモリアレ
ーとを配置するとともに、他方のメモリブロツク中に通
常のメモリアレーと同様な予備メモリアレーとを配置
し、通常メモリアレー中の不良メモリセルがアドレスさ
れる場合は通常メモリアレーをアクセスするためのアド
レスデコーダの動作を禁止する一方、通常のメモリアレ
ーを救済するための予備メモリアレーをアクセスして、
この予備メモリアレーからの情報をメモリブロツクの外
部に読み出すことが開示されている。
しかしならが、特開昭62−46497号公報に開示された
欠陥救済技術においては、メモリ装置の外部からアドレ
ス信号が供給された後、このアドレス信号が通常メモリ
アレー中の不良メモリセルがアドレスに一致することを
検出し、この一致検出に基づいて通常メモリアレーをア
クセスするためのアドレスデコーダの動作を禁止した
後、予備メモリアレーをアクセスして、この予備メモリ
アレーからの情報をメモリブロツクの外部に読み出すの
で、欠陥救済用の予備メモリよりの情報読出しに関する
アクセス時間が遅いと言う問題点を本願発明者等の検討
により明らかとされた。
欠陥救済技術においては、メモリ装置の外部からアドレ
ス信号が供給された後、このアドレス信号が通常メモリ
アレー中の不良メモリセルがアドレスに一致することを
検出し、この一致検出に基づいて通常メモリアレーをア
クセスするためのアドレスデコーダの動作を禁止した
後、予備メモリアレーをアクセスして、この予備メモリ
アレーからの情報をメモリブロツクの外部に読み出すの
で、欠陥救済用の予備メモリよりの情報読出しに関する
アクセス時間が遅いと言う問題点を本願発明者等の検討
により明らかとされた。
上記特開昭58−102395号公報及び上記特開昭59−1357
00号公報は、それぞれ上記特開昭58−164096号公報及び
特開昭62−46497号公報に開示された発明と同様の欠陥
ビツト救済のための冗長回路を開示している。
00号公報は、それぞれ上記特開昭58−164096号公報及び
特開昭62−46497号公報に開示された発明と同様の欠陥
ビツト救済のための冗長回路を開示している。
また、上記特開昭53−32633号公報は、主メモリへの
アクセスと、該アクセスが欠陥アドレスへのアクセスか
否かの判定して該欠陥アドレスに対応する予備メモリの
アドレスへのアクセスとを並行して行い、該アクセスが
欠陥アドレスへのアクセスか否かに応じて主メモリから
の出力と予備メモリからの出力とを切り換える旨の発明
を開示している。
アクセスと、該アクセスが欠陥アドレスへのアクセスか
否かの判定して該欠陥アドレスに対応する予備メモリの
アドレスへのアクセスとを並行して行い、該アクセスが
欠陥アドレスへのアクセスか否かに応じて主メモリから
の出力と予備メモリからの出力とを切り換える旨の発明
を開示している。
さらに、上記特開昭57−92500号公報は、一方のアレ
イに主メモリ列と予備列とを配置し、同様に他方のアレ
イにも主メモリ列と予備列とを配置し、一方のアレイの
主メモリ列の欠陥列がアドレスされた際、該欠陥列は一
方のアレイ若しくは他方のアレイの予備列で置き換えら
れ、該置き換えれた予備ワード線側のアレイのI/Oバス
とデータ出力リードとの接続を行う旨を開示している。
イに主メモリ列と予備列とを配置し、同様に他方のアレ
イにも主メモリ列と予備列とを配置し、一方のアレイの
主メモリ列の欠陥列がアドレスされた際、該欠陥列は一
方のアレイ若しくは他方のアレイの予備列で置き換えら
れ、該置き換えれた予備ワード線側のアレイのI/Oバス
とデータ出力リードとの接続を行う旨を開示している。
本発明の目的は、欠陥救済用の冗長予備メモリよりの
情報読出しに関するアクセス時間の遅れの少ないメモリ
装置を提供することにある。
情報読出しに関するアクセス時間の遅れの少ないメモリ
装置を提供することにある。
上記目的は、本発明を下記のように構成することによ
つて達成される。
つて達成される。
すなわち、本発明では発明の１つとして、 複数の正規メモリセルを含む正規メモリアレー（M1）
と、 複数の冗長メモリセルを含む冗長メモリアレー（MR
2）と、 上記正規メモリアレーの正規ワード線（W1）を選択す
る正規ワードデコーダ（WD1）と 上記冗長メモリアレーの冗長ワード線（WR2）を選択
する冗長ワードデコーダ（WDR2）と、 上記正規メモリアレーより読み出した情報をセンスす
るための第１のセンスアンプ（SA1）と、 上記冗長メモリアレーより読み出した情報をセンスす
るための第２のセンスアンプ（SA2）と、 上記第１のセンスアンプの出力と上記第２のセンスア
ンプの出力とに接続されたデータバス（D,D）と、 上記正規メモリアレーの救済されるべき欠陥のアドレ
スを保持する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記正規ワードデコーダと上記冗長ワードデコー
ダとに入力される如く設けられた第２の信号線（第１図
参照）を更に具備し、 上記アドレス信号に応じて上記正規ワードデコーダは
上記正規メモリアレーの上記正規ワード線を選択すると
共に上記冗長ワードデコーダは上記冗長メモリアレーの
上記冗長ワード線を選択し、 上記欠陥救済プログラム回路は、上記欠陥のアドレス
と上記アドレス信号とが一致するときには上記第１のセ
ンスアンプのセンス動作を禁止すると共に上記第２のセ
ンスアンプのセンス動作を許可し、上記欠陥のアドレス
と上記アドレス信号とが不一致のときには上記第２のセ
ンスアンプのセンス動作を禁止すると共に上記第１のセ
ンスアンプのセンス動作を許可することを特徴とする半
導体メモリを提供する。
と、 複数の冗長メモリセルを含む冗長メモリアレー（MR
2）と、 上記正規メモリアレーの正規ワード線（W1）を選択す
る正規ワードデコーダ（WD1）と 上記冗長メモリアレーの冗長ワード線（WR2）を選択
する冗長ワードデコーダ（WDR2）と、 上記正規メモリアレーより読み出した情報をセンスす
るための第１のセンスアンプ（SA1）と、 上記冗長メモリアレーより読み出した情報をセンスす
るための第２のセンスアンプ（SA2）と、 上記第１のセンスアンプの出力と上記第２のセンスア
ンプの出力とに接続されたデータバス（D,D）と、 上記正規メモリアレーの救済されるべき欠陥のアドレ
スを保持する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記正規ワードデコーダと上記冗長ワードデコー
ダとに入力される如く設けられた第２の信号線（第１図
参照）を更に具備し、 上記アドレス信号に応じて上記正規ワードデコーダは
上記正規メモリアレーの上記正規ワード線を選択すると
共に上記冗長ワードデコーダは上記冗長メモリアレーの
上記冗長ワード線を選択し、 上記欠陥救済プログラム回路は、上記欠陥のアドレス
と上記アドレス信号とが一致するときには上記第１のセ
ンスアンプのセンス動作を禁止すると共に上記第２のセ
ンスアンプのセンス動作を許可し、上記欠陥のアドレス
と上記アドレス信号とが不一致のときには上記第２のセ
ンスアンプのセンス動作を禁止すると共に上記第１のセ
ンスアンプのセンス動作を許可することを特徴とする半
導体メモリを提供する。
また、本発明の他の発明として、 複数の正規メモリセルを含む第１の正規メモリアレー
（M1）と、複数の冗長メモリセルを含む第１の冗長メモ
リアレー（MR1）とを有する第１のメモリアレーブロッ
ク（１）と、 複数の正規メモリセルを含む第２の正規メモリアレー
（M2）と、複数の冗長メモリセルを含む第２の冗長メモ
リアレー（MR2）とを有する第２のメモリアレーブロッ
ク（２）と、 上記第１のメモリブロックの上記第１の正規メモリア
レーの第１の正規ワード線（W1）を選択する第１の正規
ワードデコーダ（WD1）と、 上記第２のメモリブロックの上記第２の正規メモリア
レーの第２の正規ワード線（W2）を選択する第２の正規
ワードデコーダ（WD2）と、 上記第１のメモリアレーブロックの上記第１の冗長メ
モリアレーの第１の冗長ワード線を選択する第１の冗長
ワードデコーダ（WDR1）と、 上記第２のメモリアレーブロックの上記第２の冗長メ
モリアレーの第２の冗長ワード線を選択する第２の冗長
ワードデコーダ（WDR2）と、 上記第１のメモリアレーブロックより読み出した情報
をセンスするための第１のセンスアンプ（SA1）と、 上記第２のメモリアレーブロックより読み出した情報
をセンスするための第２のセンスアンプ（SA2）と、 上記第１のセンスアンプの出力と上記第２のセンスア
ンプの出力とに接続されたデータバス（D,D）と、 上記第１のメモリアレーブロックの上記第１の正規メ
モリアレーの救済されるべき第１の欠陥のアドレスと上
記第２のメモリアレーブロックの上記第２の正規メモリ
アレーの救済されるべき第２の欠陥のアドレスとを保持
する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記第１の正規ワードデコーダと上記第２の冗長
ワードデコーダとに入力される如く設けられた第２の信
号線（第１図参照）と、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記第２の正規ワードデコーダと上記第１の冗長
ワードデコーダとに入力される如く設けられた第３の信
号線（第１図参照）とを更に具備し、 上記アドレス信号に応じて上記第１の正規ワードデコ
ーダは上記第１のメモリアレーブロックの上記第１の正
規メモリアレーの上記第１の正規ワード線を選択すると
共に上記第２の冗長ワードデコーダは上記第２のメモリ
アレーブロックの上記第２の冗長メモリアレーの上記第
２の冗長ワード線を選択し、 上記欠陥救済プログラム回路は、上記第１の欠陥のア
ドレスと上記アドレス信号とが一致するときには上記第
１のセンスアンプのセンス動作を禁止すると共に上記第
２のセンスアンプのセンス動作を許可し、上記第１の欠
陥のアドレスと上記アドレス信号とが不一致のときには
上記第２のセンスアンプのセンス動作を禁止すると共に
上記第１のセンスアンプのセンス動作を許可することを
特徴とする半導体メモリを提供する。
（M1）と、複数の冗長メモリセルを含む第１の冗長メモ
リアレー（MR1）とを有する第１のメモリアレーブロッ
ク（１）と、 複数の正規メモリセルを含む第２の正規メモリアレー
（M2）と、複数の冗長メモリセルを含む第２の冗長メモ
リアレー（MR2）とを有する第２のメモリアレーブロッ
ク（２）と、 上記第１のメモリブロックの上記第１の正規メモリア
レーの第１の正規ワード線（W1）を選択する第１の正規
ワードデコーダ（WD1）と、 上記第２のメモリブロックの上記第２の正規メモリア
レーの第２の正規ワード線（W2）を選択する第２の正規
ワードデコーダ（WD2）と、 上記第１のメモリアレーブロックの上記第１の冗長メ
モリアレーの第１の冗長ワード線を選択する第１の冗長
ワードデコーダ（WDR1）と、 上記第２のメモリアレーブロックの上記第２の冗長メ
モリアレーの第２の冗長ワード線を選択する第２の冗長
ワードデコーダ（WDR2）と、 上記第１のメモリアレーブロックより読み出した情報
をセンスするための第１のセンスアンプ（SA1）と、 上記第２のメモリアレーブロックより読み出した情報
をセンスするための第２のセンスアンプ（SA2）と、 上記第１のセンスアンプの出力と上記第２のセンスア
ンプの出力とに接続されたデータバス（D,D）と、 上記第１のメモリアレーブロックの上記第１の正規メ
モリアレーの救済されるべき第１の欠陥のアドレスと上
記第２のメモリアレーブロックの上記第２の正規メモリ
アレーの救済されるべき第２の欠陥のアドレスとを保持
する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記第１の正規ワードデコーダと上記第２の冗長
ワードデコーダとに入力される如く設けられた第２の信
号線（第１図参照）と、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記第２の正規ワードデコーダと上記第１の冗長
ワードデコーダとに入力される如く設けられた第３の信
号線（第１図参照）とを更に具備し、 上記アドレス信号に応じて上記第１の正規ワードデコ
ーダは上記第１のメモリアレーブロックの上記第１の正
規メモリアレーの上記第１の正規ワード線を選択すると
共に上記第２の冗長ワードデコーダは上記第２のメモリ
アレーブロックの上記第２の冗長メモリアレーの上記第
２の冗長ワード線を選択し、 上記欠陥救済プログラム回路は、上記第１の欠陥のア
ドレスと上記アドレス信号とが一致するときには上記第
１のセンスアンプのセンス動作を禁止すると共に上記第
２のセンスアンプのセンス動作を許可し、上記第１の欠
陥のアドレスと上記アドレス信号とが不一致のときには
上記第２のセンスアンプのセンス動作を禁止すると共に
上記第１のセンスアンプのセンス動作を許可することを
特徴とする半導体メモリを提供する。
さらに、他の発明として、 正規メインワード線（MW）と、 冗長メインワード線（MWR）と、 複数の正規メモリセルを含む正規メモリアレー（M1）
と、 複数の冗長メモリセルを含む冗長メモリアレー（MR
2）と、 上記正規メモリアレーの正規ワード線（W1）を選択す
る正規ワードデコーダ（WD1）と 上記冗長メモリアレーの冗長ワード線（WR2）を選択す
る冗長ワードデコーダ（WDR2）と、 上記正規メモリアレーの出力と上記冗長メモリアレー
の出力とに接続されたデータバス（D,D）と、 上記正規メモリアレーの出力と上記冗長メモリアレー
の出力とを切り換えて上記データバスに出力する出力切
り換え手段（SA1,SA2）と、 上記正規メモリアレーの救済されるべき欠陥のアドレ
スを保持する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記正規ワードデコーダと上記冗長ワードデコー
ダとに入力される如く設けられた第２の信号線（第１図
参照）を更に具備し、 上記欠陥救済プログラム回路を介さずに入力される上
記アドレス信号及び上記正規メインワード線の信号は上
記正規ワードデコーダに入力され、上記欠陥救済プログ
ラム回路を介さずに入力される上記アドレス信号及び上
記冗長メインワード線の信号は上記冗長ワードデコーダ
に入力され、上記正規ワードデコーダは、上記欠陥救済
プログラム回路を介さずに入力される上記アドレス信号
及び上記正規メインワード線の信号が選択されることに
よって、上記正規メモリアレーの上記正規ワード線を選
択すると共に、上記冗長ワードデコーダは、上記欠陥救
済プログラム回路を介さずに入力される上記アドレス信
号と上記冗長メインワード線の信号とが選択されること
によって、上記冗長メモリアレーの上記冗長ワード線を
選択し、 上記欠陥救済プログラム回路は、上記欠陥のアドレス
と上記アドレス信号とを比較し、該比較結果に応じて上
記正規メモリアレーの出力又は上記冗長メモリアレーの
出力の何れか一方が出力される如く上記出力切り換え手
段を制御し、 上記正規メインワード線は上記アドレス信号に依存し
て選択され。上記冗長メインワード線は上記アドレス信
号と異なる他の信号に依存して選択されることを特徴と
する半導体メモリを提供する。
と、 複数の冗長メモリセルを含む冗長メモリアレー（MR
2）と、 上記正規メモリアレーの正規ワード線（W1）を選択す
る正規ワードデコーダ（WD1）と 上記冗長メモリアレーの冗長ワード線（WR2）を選択す
る冗長ワードデコーダ（WDR2）と、 上記正規メモリアレーの出力と上記冗長メモリアレー
の出力とに接続されたデータバス（D,D）と、 上記正規メモリアレーの出力と上記冗長メモリアレー
の出力とを切り換えて上記データバスに出力する出力切
り換え手段（SA1,SA2）と、 上記正規メモリアレーの救済されるべき欠陥のアドレ
スを保持する欠陥救済プログラム回路（PB）と、 アドレス信号が上記欠陥救済プログラム回路に入力さ
れる如く設けられた第１の信号線（第４図参照）とを具
備してなる半導体メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介
さずに上記正規ワードデコーダと上記冗長ワードデコー
ダとに入力される如く設けられた第２の信号線（第１図
参照）を更に具備し、 上記欠陥救済プログラム回路を介さずに入力される上
記アドレス信号及び上記正規メインワード線の信号は上
記正規ワードデコーダに入力され、上記欠陥救済プログ
ラム回路を介さずに入力される上記アドレス信号及び上
記冗長メインワード線の信号は上記冗長ワードデコーダ
に入力され、上記正規ワードデコーダは、上記欠陥救済
プログラム回路を介さずに入力される上記アドレス信号
及び上記正規メインワード線の信号が選択されることに
よって、上記正規メモリアレーの上記正規ワード線を選
択すると共に、上記冗長ワードデコーダは、上記欠陥救
済プログラム回路を介さずに入力される上記アドレス信
号と上記冗長メインワード線の信号とが選択されること
によって、上記冗長メモリアレーの上記冗長ワード線を
選択し、 上記欠陥救済プログラム回路は、上記欠陥のアドレス
と上記アドレス信号とを比較し、該比較結果に応じて上
記正規メモリアレーの出力又は上記冗長メモリアレーの
出力の何れか一方が出力される如く上記出力切り換え手
段を制御し、 上記正規メインワード線は上記アドレス信号に依存し
て選択され。上記冗長メインワード線は上記アドレス信
号と異なる他の信号に依存して選択されることを特徴と
する半導体メモリを提供する。
本発明の半導体メモリによれば、アドレス信号が欠陥
救済プログラム回路に入力される如く設けられた信号線
とアドレス信号が欠陥救済プログラム回路を介さずに正
規ワードデコーダと冗長ワードデコーダとに入力される
如く設けれた他の信号線とを有しているので、正規ワー
ド線が選択されると共に冗長ワード線が選択され、ま
た、正規メモリアレーの正規ワード線及び冗長メモリア
レーの冗長ワード線の選択動作と、欠陥救済プログラム
回路に入力されたアドレス信号と欠陥救済プログラム回
路が保持する正規メモリアレーの救済されるべき欠陥の
アドレスとの一致比較及び、その比較結果に応じた正規
メモリアレーの出力と冗長メモリアレーの出力との切り
換え動作とが並行して行われる。従って、冗長メモリア
レーの情報をデータバスに出力する場合でも正規メモリ
アレーの情報をデータバスに出力する場合に比べてほと
んど遅滞なくデータを出力することができる。
救済プログラム回路に入力される如く設けられた信号線
とアドレス信号が欠陥救済プログラム回路を介さずに正
規ワードデコーダと冗長ワードデコーダとに入力される
如く設けれた他の信号線とを有しているので、正規ワー
ド線が選択されると共に冗長ワード線が選択され、ま
た、正規メモリアレーの正規ワード線及び冗長メモリア
レーの冗長ワード線の選択動作と、欠陥救済プログラム
回路に入力されたアドレス信号と欠陥救済プログラム回
路が保持する正規メモリアレーの救済されるべき欠陥の
アドレスとの一致比較及び、その比較結果に応じた正規
メモリアレーの出力と冗長メモリアレーの出力との切り
換え動作とが並行して行われる。従って、冗長メモリア
レーの情報をデータバスに出力する場合でも正規メモリ
アレーの情報をデータバスに出力する場合に比べてほと
んど遅滞なくデータを出力することができる。
また、本発明の半導体メモリによれば、冗長メインワ
ード線は正規ワード線を選択すると共に冗長ワード線を
選択するアドレス信号とは異なる信号により選択される
ので、欠陥救済プログラム回路を介さずに設けられた信
号線から冗長ワードデコーダに入力されるワード線を選
択するアドレス信号の選択・非選択に拘わらず冗長ワー
ド線を選択することができる。すなわち、欠陥救済プロ
グラム回路を介さずに設けられた信号線から正規ワード
デコーダ及び冗長ワードデコーダに入力されるアドレス
信号の選択・非選択に拘わらず冗長ワード線を選択して
おけば、欠陥救済プログラム回路を介さずに設けられた
信号線から正規ワードデコーダ及び冗長ワードデコーダ
に入力されるアドレス信号が選択されると正規メモリア
レーの正規ワード線を選択動作に比べてほとんど遅滞な
く上ワード線の選択動作を行うことができる。さらに、
正規ワード線の選択動作及び冗長ワード線の選択動作
と、欠陥救済プログラム回路に入力されたアドレス信号
と欠陥救済プログラム回路が保持する正規メモリアレー
の救済されるべき欠陥のアドレスとの一致比較及び、そ
の比較結果に応じた正規メモリアレーの出力と冗長メモ
リアレーの出力との切り換え動作とが並行して行われる
ので、冗長メモリアレーの情報をデータバスに出力する
場合でも正規メモリアレーの情報をデータバスに出力す
る場合に比べてほとんど遅滞なくデータを出力すること
ができる。
ード線は正規ワード線を選択すると共に冗長ワード線を
選択するアドレス信号とは異なる信号により選択される
ので、欠陥救済プログラム回路を介さずに設けられた信
号線から冗長ワードデコーダに入力されるワード線を選
択するアドレス信号の選択・非選択に拘わらず冗長ワー
ド線を選択することができる。すなわち、欠陥救済プロ
グラム回路を介さずに設けられた信号線から正規ワード
デコーダ及び冗長ワードデコーダに入力されるアドレス
信号の選択・非選択に拘わらず冗長ワード線を選択して
おけば、欠陥救済プログラム回路を介さずに設けられた
信号線から正規ワードデコーダ及び冗長ワードデコーダ
に入力されるアドレス信号が選択されると正規メモリア
レーの正規ワード線を選択動作に比べてほとんど遅滞な
く上ワード線の選択動作を行うことができる。さらに、
正規ワード線の選択動作及び冗長ワード線の選択動作
と、欠陥救済プログラム回路に入力されたアドレス信号
と欠陥救済プログラム回路が保持する正規メモリアレー
の救済されるべき欠陥のアドレスとの一致比較及び、そ
の比較結果に応じた正規メモリアレーの出力と冗長メモ
リアレーの出力との切り換え動作とが並行して行われる
ので、冗長メモリアレーの情報をデータバスに出力する
場合でも正規メモリアレーの情報をデータバスに出力す
る場合に比べてほとんど遅滞なくデータを出力すること
ができる。
以下、本発明の一実施例によるスタテツク型ランダム
アクセスメモリ（以下SRAMと言う）装置のブロツク図を
第１図により説明する。M1,M2は分割されたメモリアレ
ーでありそれぞれ複数のメモリセルを含み、MWは分割さ
れたメモリアレーM1,M2に共通なＸ系アドレスのための
メインワード線、W1,W2は各メモリアレーM1,M2のワード
線、WD1,2はワードデコーダ・ドライバーである。MR1,M
R2はそれぞれメモリアレーM1,M2の欠陥を救済するため
の冗長メモリアレーでありそれぞれ複数の冗長メモリセ
ルを含み、第１図ではそれぞれ１本の冗長ワード線WR1,
WR2を含む。尚、MWRは冗長メインワード線、WDR1,2は冗
長ワードデコーダ・ドライバーである。
アクセスメモリ（以下SRAMと言う）装置のブロツク図を
第１図により説明する。M1,M2は分割されたメモリアレ
ーでありそれぞれ複数のメモリセルを含み、MWは分割さ
れたメモリアレーM1,M2に共通なＸ系アドレスのための
メインワード線、W1,W2は各メモリアレーM1,M2のワード
線、WD1,2はワードデコーダ・ドライバーである。MR1,M
R2はそれぞれメモリアレーM1,M2の欠陥を救済するため
の冗長メモリアレーでありそれぞれ複数の冗長メモリセ
ルを含み、第１図ではそれぞれ１本の冗長ワード線WR1,
WR2を含む。尚、MWRは冗長メインワード線、WDR1,2は冗
長ワードデコーダ・ドライバーである。
y1,y2はメモリアレーブロツク選択のためのアドレス
信号線であり、ワードドライバWD1,2、冗長ワードドラ
イバWDR1,2、およびＹ（カラム）デコーダ・ドライバYD
C1,2に入力される。S1,S2はセンスアンプSA1,SA2および
書込み回路WT1,WT2を選択する信号である。
信号線であり、ワードドライバWD1,2、冗長ワードドラ
イバWDR1,2、およびＹ（カラム）デコーダ・ドライバYD
C1,2に入力される。S1,S2はセンスアンプSA1,SA2および
書込み回路WT1,WT2を選択する信号である。
第１のメモリアレーブロツク１の第１のメモリアレー
M1は複数のメモリセルを含み、そのひとつの一例がスタ
テツク型フリツプフロツプ11によつて示されている。ワ
ード線WD1がハイレベルとなると、このスタテツク型メ
モリセル11から相補デジタル信号がビツト線対B1,▲
▼に読み出される。第１のメモリアレーブロツク１の
第１の冗長メモリアレーMR1も複数の冗長メモリセルを
含み、そのひとつの一例がスタテツク型フリツプフロツ
プ12によつて示されている。冗長ワード線WR1がハイレ
ベルとなると、このスタテツク型冗長メモリセル12から
相補デジタル信号が上述のビツト線対B1,▲▼に読
み出される。以上のように、ビツト線B1,▲▼はス
タテツク型メモリセル11とスタテツク型冗長メモリセル
12とに共通に接続されている。
M1は複数のメモリセルを含み、そのひとつの一例がスタ
テツク型フリツプフロツプ11によつて示されている。ワ
ード線WD1がハイレベルとなると、このスタテツク型メ
モリセル11から相補デジタル信号がビツト線対B1,▲
▼に読み出される。第１のメモリアレーブロツク１の
第１の冗長メモリアレーMR1も複数の冗長メモリセルを
含み、そのひとつの一例がスタテツク型フリツプフロツ
プ12によつて示されている。冗長ワード線WR1がハイレ
ベルとなると、このスタテツク型冗長メモリセル12から
相補デジタル信号が上述のビツト線対B1,▲▼に読
み出される。以上のように、ビツト線B1,▲▼はス
タテツク型メモリセル11とスタテツク型冗長メモリセル
12とに共通に接続されている。
第２のメモリアレーブロツク２の第２のメモリアレー
M2のスタテツク型フリツプフロツプ21および第２の冗長
メモリアレーMR2のスタテツク型冗長フリツプフロツプ2
2、ビツト線対B2,▲▼も上記と同様に構成されてい
る。
M2のスタテツク型フリツプフロツプ21および第２の冗長
メモリアレーMR2のスタテツク型冗長フリツプフロツプ2
2、ビツト線対B2,▲▼も上記と同様に構成されてい
る。
第１図には図示されていないが、ビツト線対B1,▲
▼と同様の複数のビツト線対が第１のメモリアレーブ
ロツク１中に配置され、ビツト線対B2,▲▼と同様
の複数のビツト線対が第２のメモリアレーブロツク２に
配置されている。
▼と同様の複数のビツト線対が第１のメモリアレーブ
ロツク１中に配置され、ビツト線対B2,▲▼と同様
の複数のビツト線対が第２のメモリアレーブロツク２に
配置されている。
尚、カラムスイツチYSW1のMOSFETQ11,Q12を介してビ
ツト線対B1,▲▼の信号はコモンデータ線対CDL1,▲
▼に伝達され、カラムスイツチYSW2のMOSFETQ2
1,Q22を介してビツト線対B2,▲▼の信号はコモンデ
ータ線対CDL2,▲▼に伝達される。
ツト線対B1,▲▼の信号はコモンデータ線対CDL1,▲
▼に伝達され、カラムスイツチYSW2のMOSFETQ2
1,Q22を介してビツト線対B2,▲▼の信号はコモンデ
ータ線対CDL2,▲▼に伝達される。
尚、センスアンプ選択信号S1,S2は上述のメモリアレ
ーブロツク選択信号y1,y2から第２図に従つて制御部３
により作られる。第２図を実現する制御部３の一回路例
として第３図を示す。第３図において、AREは救済検出
信号であり冗長ワードを使用するときハイレベルになり
冗長ワードを使用しないときローレベルになる。▲
▼はAREの反転信号である。冗長ワードを使用しない
とき、AREはローレベル▲▼はハイレベルで、ト
ランスフアーゲートTRG1が導通しTRG2が非導通となるた
め、S1＝y1,S2＝y2となる。一方、冗長ワードを使用す
るとき、AREはハイレベル、▲▼はローレベル
で、TRG1が非導通TRG2が導通となり、S1＝y2,S2＝y1と
なる。
ーブロツク選択信号y1,y2から第２図に従つて制御部３
により作られる。第２図を実現する制御部３の一回路例
として第３図を示す。第３図において、AREは救済検出
信号であり冗長ワードを使用するときハイレベルになり
冗長ワードを使用しないときローレベルになる。▲
▼はAREの反転信号である。冗長ワードを使用しない
とき、AREはローレベル▲▼はハイレベルで、ト
ランスフアーゲートTRG1が導通しTRG2が非導通となるた
め、S1＝y1,S2＝y2となる。一方、冗長ワードを使用す
るとき、AREはハイレベル、▲▼はローレベル
で、TRG1が非導通TRG2が導通となり、S1＝y2,S2＝y1と
なる。
救済検出信号ARE,▲▼は、例えば第４図および
第５図の回路構成で実現できる。第４図において、PRO
は１つの欠陥救済プログラム回路で、救済されるべき欠
陥のアドレス▲▼▲▼に対応するプログラム素
子であるヒユーズFSを断線してプログラムすることによ
りインバータINV1の入力と出力とがそれぞれローレベル
とハイレベル、インバータINV2の出力がハイレベルとな
つてトランスフアーゲートTRSを導通させ、所望のアド
レス信号▲▼▲▼を出力する。PBは複数のプロ
グラム回路PROを集めたブロツクで、欠陥救済を行なう
とき、ブロツク内の救済アドレスに対応するアドレス信
号を出力するようプログラムを行なう。このようにして
最終的に救済されるべき欠陥アドレスに対応する積信号
XRが得られる。次に、第５図のインバータINV4の出力と
入力とから、このXRより救済検出信号AREおよび▲
▼が得られる。
第５図の回路構成で実現できる。第４図において、PRO
は１つの欠陥救済プログラム回路で、救済されるべき欠
陥のアドレス▲▼▲▼に対応するプログラム素
子であるヒユーズFSを断線してプログラムすることによ
りインバータINV1の入力と出力とがそれぞれローレベル
とハイレベル、インバータINV2の出力がハイレベルとな
つてトランスフアーゲートTRSを導通させ、所望のアド
レス信号▲▼▲▼を出力する。PBは複数のプロ
グラム回路PROを集めたブロツクで、欠陥救済を行なう
とき、ブロツク内の救済アドレスに対応するアドレス信
号を出力するようプログラムを行なう。このようにして
最終的に救済されるべき欠陥アドレスに対応する積信号
XRが得られる。次に、第５図のインバータINV4の出力と
入力とから、このXRより救済検出信号AREおよび▲
▼が得られる。
次に、第１図により本発明の欠陥救済動作を説明す
る。今、メインワード線MWが選択されているときを考え
る。冗長メインワード線MWRはＸ系のアドレス信号およ
びアドレス信号y1,y2に依存せず選択される。今、アド
レス信号y1が選択されy2が非選択とすると、ワードドラ
イバWD1によりワード線W1および冗長ワードドライバWDR
2により冗長ワード線WR2が選択される。ここで、Ｙ（カ
ラム）系アドレスのためのＹデコーダYDC1,2には、y1と
y2の和信号が入力されており、メモリアレーM1と冗長メ
モリアレーMR1とに共通に接続されているビツト線群の
うち１対のビツト線がＹスイツチゲートYSW1により選択
され、同時にメモリアレーM2と冗長メモリアレーMR2と
に共通に接続されているビツト線群のうち１対のビツト
数がＹスイツチゲートYSW2により選択されている。すな
わち、ワード線W1に関係する１ビツトのメモリセルの読
み出しデータがＹスイツチゲートYSW1とコモンデータ線
CDL1,▲▼とを介してセンスアンプSA1の入力
に、また冗長のワード線WR2に関係する１ビツトの冗長
メモリセルの読み出しデータがＹスイツチゲートYSW2と
コモンデータ線CDL2,▲▼とを介してセンスア
ンプSA2の入力に同時に伝達される。したがつて、信号S
1によりセンスアンプSA1が選択されればワード線W1に関
係するメモリセルのデータが、信号S2によりセンスアン
プSA2が選択されれば冗長ワード線WA2に関係する冗長メ
モリセルのデータがデータバスD,に相補信号（すなわ
ち差動信号）の形式で出力される。したがつて、救済を
行なわないときはワード線W1に関係するデータが出力さ
れ、救済を行なつたときは冗長ワード線WR2に関係する
データが出力される。すなわち、ワード線W1に欠陥があ
るとき冗長ワード線WR2が救済ワードとして働く。
る。今、メインワード線MWが選択されているときを考え
る。冗長メインワード線MWRはＸ系のアドレス信号およ
びアドレス信号y1,y2に依存せず選択される。今、アド
レス信号y1が選択されy2が非選択とすると、ワードドラ
イバWD1によりワード線W1および冗長ワードドライバWDR
2により冗長ワード線WR2が選択される。ここで、Ｙ（カ
ラム）系アドレスのためのＹデコーダYDC1,2には、y1と
y2の和信号が入力されており、メモリアレーM1と冗長メ
モリアレーMR1とに共通に接続されているビツト線群の
うち１対のビツト線がＹスイツチゲートYSW1により選択
され、同時にメモリアレーM2と冗長メモリアレーMR2と
に共通に接続されているビツト線群のうち１対のビツト
数がＹスイツチゲートYSW2により選択されている。すな
わち、ワード線W1に関係する１ビツトのメモリセルの読
み出しデータがＹスイツチゲートYSW1とコモンデータ線
CDL1,▲▼とを介してセンスアンプSA1の入力
に、また冗長のワード線WR2に関係する１ビツトの冗長
メモリセルの読み出しデータがＹスイツチゲートYSW2と
コモンデータ線CDL2,▲▼とを介してセンスア
ンプSA2の入力に同時に伝達される。したがつて、信号S
1によりセンスアンプSA1が選択されればワード線W1に関
係するメモリセルのデータが、信号S2によりセンスアン
プSA2が選択されれば冗長ワード線WA2に関係する冗長メ
モリセルのデータがデータバスD,に相補信号（すなわ
ち差動信号）の形式で出力される。したがつて、救済を
行なわないときはワード線W1に関係するデータが出力さ
れ、救済を行なつたときは冗長ワード線WR2に関係する
データが出力される。すなわち、ワード線W1に欠陥があ
るとき冗長ワード線WR2が救済ワードとして働く。
このとき、救済検出信号ARE,▲▼は第４図およ
び第５図において、トランスフアーゲートTRS、アンド
回路AND、インバータ回路INV3,INV4の３〜４段のゲート
遅延および配線遅延をこうむるが、この遅延時間は高々
数ナノ秒であり、センスアンプSA1,SA2にメモリセルよ
りの読み出しデータが到着するまでに、選択信号S1ある
いはS2のレベルが確定される。したがつて、冗長データ
使用時にもアクセス時間の遅延は生ぜず、高速のメモリ
読み出し動作を維持できる。
び第５図において、トランスフアーゲートTRS、アンド
回路AND、インバータ回路INV3,INV4の３〜４段のゲート
遅延および配線遅延をこうむるが、この遅延時間は高々
数ナノ秒であり、センスアンプSA1,SA2にメモリセルよ
りの読み出しデータが到着するまでに、選択信号S1ある
いはS2のレベルが確定される。したがつて、冗長データ
使用時にもアクセス時間の遅延は生ぜず、高速のメモリ
読み出し動作を維持できる。
尚、このようにしてデータバスD,に読み出された相
補信号はメインアンプMAとデータ出力バツフア回路DOB
とを介してSRAMの出力端子４に最終的に伝達される。
補信号はメインアンプMAとデータ出力バツフア回路DOB
とを介してSRAMの出力端子４に最終的に伝達される。
一方、データ書込みについては、非救済時には選択信
号S1により書込み回路WT1が選択されワードW1のビツト
に書込まれ、救済時には選択信号S2により書込み回路WT
2が選択され冗長ワードWR2のビツトに書き込まれる。
号S1により書込み回路WT1が選択されワードW1のビツト
に書込まれ、救済時には選択信号S2により書込み回路WT
2が選択され冗長ワードWR2のビツトに書き込まれる。
アドレス信号y2が選択され、y1が非選択の場合は、上
述と全く同様の動作原理により冗長ワード線WR1がワー
ド線W2の救済ワード線として働き、アクセス遅延のない
救済回路が実現できる。
述と全く同様の動作原理により冗長ワード線WR1がワー
ド線W2の救済ワード線として働き、アクセス遅延のない
救済回路が実現できる。
第１図は冗長ワード線が一本、すなわち、メモリアレ
ーブロツク中での欠陥ワード線が一本のみ救済できるア
クセス遅延のない欠陥救済方式である。次に、第２の実
施例のSRAMとして、第６図により三本の欠陥ワード線が
救済できるアクセス遅延のない欠陥救済方式を説明す
る。
ーブロツク中での欠陥ワード線が一本のみ救済できるア
クセス遅延のない欠陥救済方式である。次に、第２の実
施例のSRAMとして、第６図により三本の欠陥ワード線が
救済できるアクセス遅延のない欠陥救済方式を説明す
る。
第６図のSRAMにおいて、M10,M20,M30,M40は、分割さ
れたメモリアレーブロツク、MR10,MR20,MR30,MR40は冗
長メモリアレーブロツクである。各冗長メモリアレーブ
ロツクMR10,MR20,MR30,MR40には、３本の冗長ワード線W
R1a,WR1b,W1c,WR2a,WR2b,WR2c…が配置されている。MW
1,MW2,MW3は各メモリアレーブロツクM10,M20,M30,M40に
共通に走るメインワード線であり、アドレス信号にした
がい唯一本が常時選択される。MWR1,MWR2,MWR3は冗長メ
モリアレーブロツクMR10,MR20,MR30,MR40のためのメイ
ンワード線で、救済されるワード線の数だけ常時選択さ
れる。例えば、非救済ワード線が一本ならば、MWR1だけ
が、二本ならばMWR1とMWR2が、三本ならばMWR1,MWR2,MW
R3がチツプが選択となる間常時選択される。Wia,Wib,W
ic（ｉ＝1,2,3）はワード線、WRia,WRib,WRic（ｉ＝1,
2,3）は冗長ワード線を示す。これらワード線は、AND回
路より構成されるワードデコーダWD,WDRにより選択され
る。AND回路は、例えば第１図のWD1,2,WDR1,2で示され
るNAND回路とインバータの組合せで構成される。ワード
デコーダはNOR回路一段でも構成でき、この場合入力信
号がすべてロウレベルのときワードが選択される。y1,y
2,y3,y4はメモリアレーブロツク選択のためのアドレス
信号線であり、y1〜y4のうち常に一信号線のみハイレベ
ルとなる。YDCはＹデコーダ、YSWはビツト線選択ゲー
ト、WT1〜WT4は書込み回路、SA1〜SA4はセンスアンプで
ある。S1,S2,S3,S4はセンスアンプおよび書込み回路選
択信号、D,はデータバスである。
れたメモリアレーブロツク、MR10,MR20,MR30,MR40は冗
長メモリアレーブロツクである。各冗長メモリアレーブ
ロツクMR10,MR20,MR30,MR40には、３本の冗長ワード線W
R1a,WR1b,W1c,WR2a,WR2b,WR2c…が配置されている。MW
1,MW2,MW3は各メモリアレーブロツクM10,M20,M30,M40に
共通に走るメインワード線であり、アドレス信号にした
がい唯一本が常時選択される。MWR1,MWR2,MWR3は冗長メ
モリアレーブロツクMR10,MR20,MR30,MR40のためのメイ
ンワード線で、救済されるワード線の数だけ常時選択さ
れる。例えば、非救済ワード線が一本ならば、MWR1だけ
が、二本ならばMWR1とMWR2が、三本ならばMWR1,MWR2,MW
R3がチツプが選択となる間常時選択される。Wia,Wib,W
ic（ｉ＝1,2,3）はワード線、WRia,WRib,WRic（ｉ＝1,
2,3）は冗長ワード線を示す。これらワード線は、AND回
路より構成されるワードデコーダWD,WDRにより選択され
る。AND回路は、例えば第１図のWD1,2,WDR1,2で示され
るNAND回路とインバータの組合せで構成される。ワード
デコーダはNOR回路一段でも構成でき、この場合入力信
号がすべてロウレベルのときワードが選択される。y1,y
2,y3,y4はメモリアレーブロツク選択のためのアドレス
信号線であり、y1〜y4のうち常に一信号線のみハイレベ
ルとなる。YDCはＹデコーダ、YSWはビツト線選択ゲー
ト、WT1〜WT4は書込み回路、SA1〜SA4はセンスアンプで
ある。S1,S2,S3,S4はセンスアンプおよび書込み回路選
択信号、D,はデータバスである。
信号S1〜S4はアドレス信号y1〜y4から第７図に従つて
作られる。第７図の論理を実現する一回路例として第８
図を示す。第８図において、ARE1,ARE2,ARE3は、それぞ
れ第一，第二，第三の冗長ワード選択信号であり、それ
ぞれの冗長ワードが選択されるときハイレベルとなり、
選択されないときロウレベルになる。▲▼，▲
▼，▲▼は、それぞれARE1,ARE2,ARE3
の反転信号である。
作られる。第７図の論理を実現する一回路例として第８
図を示す。第８図において、ARE1,ARE2,ARE3は、それぞ
れ第一，第二，第三の冗長ワード選択信号であり、それ
ぞれの冗長ワードが選択されるときハイレベルとなり、
選択されないときロウレベルになる。▲▼，▲
▼，▲▼は、それぞれARE1,ARE2,ARE3
の反転信号である。
AREは、ARE1,ARE2,ARE3の和信号であり、どれか一本
の冗長ワードが選択されるとき、ハイレベルになり、ど
の冗長ワードも選択されないときロウレベルになる。
の冗長ワードが選択されるとき、ハイレベルになり、ど
の冗長ワードも選択されないときロウレベルになる。
どの冗長ワードも選択されないときには、トランスフ
アーゲートTRG0のみが導通し、第一，第二，第三の冗長
ワードが選択されるときは、それぞれトランスフアーゲ
ートTRG10,TRG20,TRG30のみが導通し、第７図の論理が
実現される。
アーゲートTRG0のみが導通し、第一，第二，第三の冗長
ワードが選択されるときは、それぞれトランスフアーゲ
ートTRG10,TRG20,TRG30のみが導通し、第７図の論理が
実現される。
ARE,AREi,▲▼（ｉ＝1,2,3）は第９図の回路
により得られる。第９図において、XR1,XR2,XR3は、そ
れぞれ第一，第二，第三の被救済ワード線アドレスの積
信号であり、例えば第４図の回路を３つ用いることによ
り得られる。
により得られる。第９図において、XR1,XR2,XR3は、そ
れぞれ第一，第二，第三の被救済ワード線アドレスの積
信号であり、例えば第４図の回路を３つ用いることによ
り得られる。
次に、第６図により欠陥救済動作を説明する。今、ワ
ード線W1aに欠陥があるとして、第一の冗長ワード線で
救済することを考える。
ード線W1aに欠陥があるとして、第一の冗長ワード線で
救済することを考える。
MWR1を常時選択として、W1aはMW1とy1により選択され
るが、このときMWR1とy1によりWR2aが同時に選択され
る。第４図の回路により第一の欠陥W1aのワードアドレ
スの積XR1をハイレベルとし、さらに第９図の回路によ
りARE,ARE1がハイレベル、▲▼，▲▼が
ロウレベルとなる。このとき、ARE2,ARE3はロウレベ
ル、▲▼，▲▼はハイレベルである。
したがつて、第８図の回路においてトランスフアーゲー
トTRG10のみが導通し、S2＝y1となる。すなわち、セン
スアンプSA2および書き込み回路WT2がSA1,WT1にかわつ
て選択される。ＹデコーダYDCは、y1〜y4の和信号によ
り、４つのメモリアレーブロツクを同時に選択するの
で、WR2aはW1aの救済ワードとして動作する。
るが、このときMWR1とy1によりWR2aが同時に選択され
る。第４図の回路により第一の欠陥W1aのワードアドレ
スの積XR1をハイレベルとし、さらに第９図の回路によ
りARE,ARE1がハイレベル、▲▼，▲▼が
ロウレベルとなる。このとき、ARE2,ARE3はロウレベ
ル、▲▼，▲▼はハイレベルである。
したがつて、第８図の回路においてトランスフアーゲー
トTRG10のみが導通し、S2＝y1となる。すなわち、セン
スアンプSA2および書き込み回路WT2がSA1,WT1にかわつ
て選択される。ＹデコーダYDCは、y1〜y4の和信号によ
り、４つのメモリアレーブロツクを同時に選択するの
で、WR2aはW1aの救済ワードとして動作する。
W1aに加えてW1bにも欠陥があれば、MWR1とMWR2を常時
選択する。このとき、冗長ワードWR2aに加えて、WR3bも
ブロツク選択信号y1により常時選択されることになる。
次に、第２の欠陥ワードW1bのアドレスにより、第８図
のTRG20が導通し、S3＝y1となりWT3,SA3がWT1,SA1のか
わりに選択されることとなり、冗長ワードWR3bがW1bの
救済ワードとして働く。
選択する。このとき、冗長ワードWR2aに加えて、WR3bも
ブロツク選択信号y1により常時選択されることになる。
次に、第２の欠陥ワードW1bのアドレスにより、第８図
のTRG20が導通し、S3＝y1となりWT3,SA3がWT1,SA1のか
わりに選択されることとなり、冗長ワードWR3bがW1bの
救済ワードとして働く。
さらにW1cにも欠陥があれば、全く同様にしてWR4cがW
1cの救済ワードとして働く。
1cの救済ワードとして働く。
他のメモリアレーブロツクM20,M30,M40に欠陥ワード
があつた場合にも同様の手順で冗長ワードが割当てられ
る。また、３本の欠陥ワードが異なるメモリアレーブロ
ツクに存在する場合も全く同様に作動することは、上述
の手順を追うことにより容易に確めることができる。
があつた場合にも同様の手順で冗長ワードが割当てられ
る。また、３本の欠陥ワードが異なるメモリアレーブロ
ツクに存在する場合も全く同様に作動することは、上述
の手順を追うことにより容易に確めることができる。
これらの欠陥救済を行なう際、アドレス切換えに伴な
う遅延時間は数ナノ秒以下であり、センスアンプにより
アドレス切換えを行なう本発明の欠陥救済方式によれ
ば、アクセス遅延を生じない欠陥救済が実現できる。
う遅延時間は数ナノ秒以下であり、センスアンプにより
アドレス切換えを行なう本発明の欠陥救済方式によれ
ば、アクセス遅延を生じない欠陥救済が実現できる。
本発明によれば、欠陥救済のために行なうアドレス切
換えに伴なう遅延時間が影響しない、メモリ読み出しが
行なえる。すなわち、アクセス時間遅れのない欠陥救済
が実現できる。
換えに伴なう遅延時間が影響しない、メモリ読み出しが
行なえる。すなわち、アクセス時間遅れのない欠陥救済
が実現できる。
第１図は本発明の一実施例によるSRAMのブロツク図を示
し、第２図は第１図のメモリアレーブロツク選択信号y
1,y2とセンスアンプ選択信号S1,S2との関係を示す図、
第３図は第１図の制御部３の回路例を示し、第４図およ
び第５図は第３図の制御部３に用いられる救済検出信号
ARE,▲▼を発生するための回路、第６図は本発明
の他の実施例のSRAMのブロツク図を示し、第７図は第６
図のメモリアレーブロツク選択信号とセンスアンプ選択
信号との論理関係を示す図、第８図は第７図の論理関係
を実現するための回路例を示し、第９図は第８図の回路
例で用いられる信号ARE1,▲▼,ARE2,▲
▼等を発生するための回路を示す。 １……第１のメモリアレーブロツク、２……第２のメモ
リアレーブロツク、M1……第１のメモリアレー、MR1…
…第１の冗長メモリアレー、M2……第２のメモリアレ
ー、MR2……第２の冗長メモリアレー、CDL1,▲
▼……第１のデータ線、CDL2,▲▼……第２の
データ線、SA1……第１のセンスアンプ、SA2……第２の
センスアンプ、D,……データバス、MA……メインアン
プ、DOB……データ出力バツフア回路。
し、第２図は第１図のメモリアレーブロツク選択信号y
1,y2とセンスアンプ選択信号S1,S2との関係を示す図、
第３図は第１図の制御部３の回路例を示し、第４図およ
び第５図は第３図の制御部３に用いられる救済検出信号
ARE,▲▼を発生するための回路、第６図は本発明
の他の実施例のSRAMのブロツク図を示し、第７図は第６
図のメモリアレーブロツク選択信号とセンスアンプ選択
信号との論理関係を示す図、第８図は第７図の論理関係
を実現するための回路例を示し、第９図は第８図の回路
例で用いられる信号ARE1,▲▼,ARE2,▲
▼等を発生するための回路を示す。 １……第１のメモリアレーブロツク、２……第２のメモ
リアレーブロツク、M1……第１のメモリアレー、MR1…
…第１の冗長メモリアレー、M2……第２のメモリアレ
ー、MR2……第２の冗長メモリアレー、CDL1,▲
▼……第１のデータ線、CDL2,▲▼……第２の
データ線、SA1……第１のセンスアンプ、SA2……第２の
センスアンプ、D,……データバス、MA……メインアン
プ、DOB……データ出力バツフア回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−156997（ＪＰ，Ａ) 特開 昭53−32633（ＪＰ，Ａ) 特開 昭61−137296（ＪＰ，Ａ) 特開 昭60−160100（ＪＰ，Ａ) 特開 昭57−179998（ＪＰ，Ａ) 特開 昭56−100（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/413
Claims (3)
- 【請求項１】複数の正規メモリセルを含む第１の正規メ
モリアレーと、複数の冗長メモリセルを含む第１の冗長
メモリアレーとを有する第１のメモリアレーブロック
と、 複数の正規メモリセルを含む第２の正規メモリアレー
と、複数の冗長メモリセルを含む第２の冗長メモリアレ
ーとを有する第２のメモリアレーブロックと、 上記第１のメモリアレーブロックの上記第１の正規メモ
リアレーの第１の正規ワード線を選択する第１の正規ワ
ードデコーダと、 上記第２のメモリアレーブロックの上記第２の正規メモ
リアレーの第２の正規ワード線を選択する第２の正規ワ
ードデコーダと、 上記第１のメモリアレーブロックの上記第１の冗長メモ
リアレーの第１の冗長ワード線を選択する第１の冗長ワ
ードデコーダと、 上記第２のメモリアレーブロックの上記第２の冗長メモ
リアレーの第２の冗長ワード線を選択する第２の冗長ワ
ードデコーダと、 上記第１のメモリアレーブロックより読み出した情報を
センスするための第１のセンスアンプと、 上記第２のメモリアレーブロックより読み出した情報を
センスするための第２のセンスアンプと、 上記第１のセンスアンプの出力と上記第２のセンスアン
プの出力とに接続されたデータバスと、 上記第１のメモリアレーブロックの上記第１の正規メモ
リアレーの救済されるべき第１の欠陥のアドレスと上記
第２のメモリアレーブロックの上記第２の正規メモリア
レーの救済されるべき第２の欠陥のアドレスとを保持す
る欠陥救済プログラム回路と、 アドレス信号が上記欠陥救済プログラム回路に入力され
る如く設けられた第１の信号線とを具備してなる半導体
メモリにおいて、 上記アドレス信号が上記欠陥救済プログラム回路を介さ
ずに上記第１の正規ワードデコーダと上記第２の冗長ワ
ードデコーダとに入力される如く設けられた第２の信号
線と、 上記アドレス信号が上記欠陥救済プログラム回路を介さ
ずに上記第２の正規ワードデコーダと上記第１の冗長ワ
ードデコーダとに入力される如く設けられた第３の信号
線とを更に具備し、 上記アドレス信号に応じて上記第１の正規ワードデコー
ダは上記第１のメモリアレーブロックの上記第１の正規
メモリアレーの上記第１の正規ワード線を選択すると共
に上記第２の冗長ワードデコーダは上記第２のメモリア
レーブロックの上記第２の冗長メモリアレーの上記第２
の冗長ワード線を選択し、 上記欠陥救済プログラム回路は上記第１の欠陥のアドレ
スと上記アドレス信号とが一致するときには上記第１の
センスアンプのセンス動作を禁止すると共に上記第２の
センスアンプのセンス動作を許可し、上記第１の欠陥の
アドレスと上記アドレス信号とが不一致のときには上記
第２のセンスアンプのセンス動作を禁止すると共に上記
第１のセンスアンプのセンス動作を許可することを特徴
とする半導体メモリ。 - 【請求項２】正規メインワード線と、冗長メインワード
線とをさらに有し、上記正規メインワード線の信号は上
記第１の正規ワードデコーダと上記第２の正規ワードデ
コーダとに入力され、上記冗長メインワード線の信号は
上記第１の冗長デコーダと上記第２の冗長ワードデコー
ダとに入力され、 上記第１の正規ワードデコーダは、上記欠陥救済プログ
ラム回路を介さずに入力される上記アドレス信号及び上
記正規メインワード線の信号によって上記第１のメモリ
アレーブロックの上記第１の正規メモリアレーの上記第
１の正規ワード線を選択し、 上記第２の正規ワードデコーダは、上記欠陥救済プログ
ラム回路を介さずに入力される上記アドレス信号及び上
記正規メインワード線の信号によって上記第２のメモリ
アレーブロックの上記第２の正規メモリアレーの上記第
２の正規ワード線を選択し、 上記第１の冗長ワードデコーダは、上記欠陥救済プログ
ラム回路を介さずに入力される上記アドレス信号と上記
冗長メインワード線の信号によって上記第１のメモリア
レーブロックの上記第１の冗長メモリアレーの上記第１
の冗長ワード線を選択し、 上記第２の冗長ワードデコーダは、上記欠陥救済プログ
ラム回路を介さずに入力される上記第２のアドレス信号
と上記冗長メインワード線の信号によって上記第２のメ
モリアレーブロックの第２の冗長メモリアレーの上記第
２の冗長ワード線を選択することを特徴とする特許請求
の範囲第１項に記載の半導体メモリ。 - 【請求項３】上記正規メモリセル及び上記冗長メモリセ
ルは、スタティック型メモリセルからなることを特徴と
する特許請求の範囲第１項又は第２項に記載の半導体メ
モリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168708A JP2776835B2 (ja) | 1988-07-08 | 1988-07-08 | 欠陥救済用の冗長回路を有する半導体メモリ |
| KR1019890009592A KR970002070B1 (ko) | 1988-07-08 | 1989-07-06 | 결함구제용의 용장회로를 갖는 반도체 메모리 |
| US07/376,245 US5021944A (en) | 1988-07-08 | 1989-07-06 | Semiconductor memory having redundancy circuit for relieving defects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168708A JP2776835B2 (ja) | 1988-07-08 | 1988-07-08 | 欠陥救済用の冗長回路を有する半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221500A JPH0221500A (ja) | 1990-01-24 |
| JP2776835B2 true JP2776835B2 (ja) | 1998-07-16 |
Family
ID=15872980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168708A Expired - Fee Related JP2776835B2 (ja) | 1988-07-08 | 1988-07-08 | 欠陥救済用の冗長回路を有する半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5021944A (ja) |
| JP (1) | JP2776835B2 (ja) |
| KR (1) | KR970002070B1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| JP3112018B2 (ja) * | 1989-09-20 | 2000-11-27 | 株式会社日立製作所 | 冗長メモリを有する半導体記憶装置 |
| JPH041991A (ja) * | 1990-04-18 | 1992-01-07 | Nec Corp | 冗長構成ｌｓｉメモリ |
| KR940002272B1 (ko) * | 1991-05-24 | 1994-03-19 | 삼성전자 주식회사 | 리던던시 기능을 가지는 반도체 메모리 장치 |
| JPH05189996A (ja) * | 1991-09-05 | 1993-07-30 | Hitachi Ltd | 半導体記憶装置 |
| US5392247A (en) * | 1991-09-19 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including redundancy circuit |
| JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
| JPH05242693A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05334895A (ja) * | 1992-05-28 | 1993-12-17 | Texas Instr Japan Ltd | 半導体記憶装置 |
| JP2870320B2 (ja) * | 1992-09-29 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路 |
| US5396124A (en) * | 1992-09-30 | 1995-03-07 | Matsushita Electric Industrial Co., Ltd. | Circuit redundancy having a variable impedance circuit |
| KR950004623B1 (ko) * | 1992-12-07 | 1995-05-03 | 삼성전자주식회사 | 리던던시 효율이 향상되는 반도체 메모리 장치 |
| US5508963A (en) * | 1993-03-12 | 1996-04-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US5471431A (en) * | 1993-04-22 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Structure to recover a portion of a partially functional embedded memory |
| EP0632380A1 (en) * | 1993-06-30 | 1995-01-04 | International Business Machines Corporation | A circuit allowing a two-pass fuse blow to memory chips combining abist and redundancy capabilities |
| US5479609A (en) * | 1993-08-17 | 1995-12-26 | Silicon Storage Technology, Inc. | Solid state peripheral storage device having redundent mapping memory algorithm |
| JP3077868B2 (ja) * | 1993-12-27 | 2000-08-21 | 日本電気株式会社 | 半導体記憶回路装置 |
| US5555212A (en) * | 1994-09-19 | 1996-09-10 | Kabushiki Kaisha Toshiba | Method and apparatus for redundancy word line replacement in a semiconductor memory device |
| JP3782840B2 (ja) | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| US6072735A (en) * | 1998-06-22 | 2000-06-06 | Lucent Technologies, Inc. | Built-in redundancy architecture for computer memories |
| KR100281284B1 (ko) * | 1998-06-29 | 2001-02-01 | 김영환 | 컬럼 리던던시 회로 |
| JP4260247B2 (ja) * | 1998-09-02 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001084791A (ja) * | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7362697B2 (en) * | 2003-01-09 | 2008-04-22 | International Business Machines Corporation | Self-healing chip-to-chip interface |
| JP2005339674A (ja) | 2004-05-27 | 2005-12-08 | Hitachi Ltd | 半導体記憶装置 |
| KR100802805B1 (ko) | 2006-07-25 | 2008-02-12 | 현대자동차주식회사 | 트레일러 장착 차량의 후방 감지 장치 및 방법 |
| JP5218228B2 (ja) * | 2008-04-23 | 2013-06-26 | 新東工業株式会社 | 搬送装置及びブラスト加工装置 |
| JP2010146665A (ja) * | 2008-12-19 | 2010-07-01 | Toshiba Corp | 抵抗変化型不揮発性半導体メモリ |
| JP2011113620A (ja) * | 2009-11-27 | 2011-06-09 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| KR20140094668A (ko) * | 2013-01-17 | 2014-07-30 | 삼성전자주식회사 | 리던던시 회로 및 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| JPS56100A (en) * | 1979-06-15 | 1981-01-06 | Fujitsu Ltd | Semiconductor memory device |
| JPS56156997A (en) * | 1980-05-06 | 1981-12-03 | Oki Electric Ind Co Ltd | Defective bit relief circuit |
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| JPS57179998A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Memory device having redundancy |
| JPS58164094A (ja) * | 1982-03-24 | 1983-09-28 | Hitachi Ltd | メモリ試験方法 |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JPS60160100A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | メモリの誤り部分或いは欠陥部分の訂正・修正回路方式 |
| US4695981A (en) * | 1984-12-04 | 1987-09-22 | Hewlett-Packard Company | Integrated circuit memory cell array using a segmented word line |
| JPS6246497A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-07-08 JP JP63168708A patent/JP2776835B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-06 KR KR1019890009592A patent/KR970002070B1/ko not_active Expired - Fee Related
- 1989-07-06 US US07/376,245 patent/US5021944A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5021944A (en) | 1991-06-04 |
| KR970002070B1 (ko) | 1997-02-21 |
| KR900002332A (ko) | 1990-02-28 |
| JPH0221500A (ja) | 1990-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2776835B2 (ja) | 欠陥救済用の冗長回路を有する半導体メモリ | |
| KR100417056B1 (ko) | 반도체기억장치 | |
| JP2845713B2 (ja) | 並列ビットテストモード内蔵半導体メモリ | |
| JP3631277B2 (ja) | メモリモジュール | |
| US5907515A (en) | Semiconductor memory device | |
| JPH08195099A (ja) | 半導体記憶装置及びその試験方法 | |
| KR890015132A (ko) | 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법 | |
| JP2919213B2 (ja) | 半導体メモリ装置 | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| US5973976A (en) | Logic semiconductor integrated circuit device having embedded dynamic random-access memory | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| JPH0778994B2 (ja) | 半導体記憶装置 | |
| US5615156A (en) | Semiconductor memory device having plural memory mats with centrally located reserve bit or word lines | |
| JPH07118188B2 (ja) | 集積回路メモリ | |
| JP2518401B2 (ja) | 半導体記憶装置 | |
| JP3688443B2 (ja) | 半導体記憶装置 | |
| US5546537A (en) | Method and apparatus for parallel testing of memory | |
| JPH01125799A (ja) | 半導体記憶装置 | |
| US6330198B1 (en) | Semiconductor storage device | |
| KR100963552B1 (ko) | 반도체 메모리 | |
| EP0640917A2 (en) | Roll call circuit for semi-conductor memory | |
| JP2000030487A (ja) | 半導体記憶装置 | |
| JP2707516B2 (ja) | ダイナミック型ｒａｍ | |
| JP2000076885A (ja) | 半導体メモリ装置 | |
| US5337287A (en) | Dual port semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |