JPS6246497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6246497A JPS6246497A JP60184121A JP18412185A JPS6246497A JP S6246497 A JPS6246497 A JP S6246497A JP 60184121 A JP60184121 A JP 60184121A JP 18412185 A JP18412185 A JP 18412185A JP S6246497 A JPS6246497 A JP S6246497A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- address signal
- inversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したダイナミック型RAM (
ランダム・アクセス・メモリ)に利用して有効な技術に
関するものである。
予備メモリアレイを内蔵したダイナミック型RAM (
ランダム・アクセス・メモリ)に利用して有効な技術に
関するものである。
例えば、ダイナミック型RAMのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路(予備メモリアレイ)のような付加回路が設けら
れる。
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路(予備メモリアレイ)のような付加回路が設けら
れる。
上記記憶回路は、例えばポリシリコンによって形成され
たヒユーズ手段を用いて、それを電気的に溶断(切断)
させることにより、その記憶を行うものである。この場
合、不良アドレスの書込みのために、アドレスバッファ
を通して内部アドレス信号が利用される。上記内部アド
レス信号は、外部端子から供給されるアドレス信号と同
相の非反転の内部アドレス信号か又は逆相の反転の内部
アドレス信号のいずれか一方を利用するものであるため
、アドレスバッファ側から見た負荷容量にアンバランス
が生じてしまう、これによって、一方の内部アドレス信
号の変化が遅くなり、その分アドレスデコーダ等の動作
タイミングを遅らせる結果となる。
たヒユーズ手段を用いて、それを電気的に溶断(切断)
させることにより、その記憶を行うものである。この場
合、不良アドレスの書込みのために、アドレスバッファ
を通して内部アドレス信号が利用される。上記内部アド
レス信号は、外部端子から供給されるアドレス信号と同
相の非反転の内部アドレス信号か又は逆相の反転の内部
アドレス信号のいずれか一方を利用するものであるため
、アドレスバッファ側から見た負荷容量にアンバランス
が生じてしまう、これによって、一方の内部アドレス信
号の変化が遅くなり、その分アドレスデコーダ等の動作
タイミングを遅らせる結果となる。
そこで、本願発明者は、上記不良アドレスの記憶回路が
複数個設けられることに着目して、不良アドレスの書込
みに使用されるアドレス信号として、上記非反転のアド
レス信号と反転のアドレス信号の双方を均等に使用する
ことにより、アドレスバッファの負荷容量をバランスさ
せることを考えた。
複数個設けられることに着目して、不良アドレスの書込
みに使用されるアドレス信号として、上記非反転のアド
レス信号と反転のアドレス信号の双方を均等に使用する
ことにより、アドレスバッファの負荷容量をバランスさ
せることを考えた。
なお、冗長回路を付加したダイナミック型RAMの例と
して、日経マグロウヒル社1980年71i′ 月21日イ寸「日経エレクトロニクスJの頁189
:。
して、日経マグロウヒル社1980年71i′ 月21日イ寸「日経エレクトロニクスJの頁189
:。
1:
〜頁201がある・
□:。
□:。
〔発明の目的〕
:この発明の目的は、冗長回路を備えつつ、高
速 ト:動作化を図った半導体記憶装置を提
供することにある。
:この発明の目的は、冗長回路を備えつつ、高
速 ト:動作化を図った半導体記憶装置を提
供することにある。
この発明の前記ならびにそのイ也の目的と新規な
1′・:特徴は、この明細書の記述および添付図
面から明らかになるであろう。
1′・:特徴は、この明細書の記述および添付図
面から明らかになるであろう。
本願において開示される発明のうち代表的なも
1゜のの概要を簡単に説明すれば、下記の通りであ
る。
1゜のの概要を簡単に説明すれば、下記の通りであ
る。
すなわち、少なくとも、記憶された2つの不良アドレス
に対して設けられた一対の比較回路に、アドレスバッフ
ァからの非反転の内部アドレス信号と、反転の内部アド
レス信号とをそれぞれ供給することによって、アドレス
バッファに対する負荷容量をバランスさせるものである
。
に対して設けられた一対の比較回路に、アドレスバッフ
ァからの非反転の内部アドレス信号と、反転の内部アド
レス信号とをそれぞれ供給することによって、アドレス
バッファに対する負荷容量をバランスさせるものである
。
第1図には、この発明の一実施例のダイナミック型RA
Mのブロック図が示されている。同図のダイナミック型
RAMは、特に制限されないが、8ビツトの単位でアク
セスするダイナミック型RAMであり、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような半
導体基板上において形成される。
Mのブロック図が示されている。同図のダイナミック型
RAMは、特に制限されないが、8ビツトの単位でアク
セスするダイナミック型RAMであり、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような半
導体基板上において形成される。
この実施例では、特に制限されないが、イモリアレイは
、M−ARYI、M−ARY2のように左右2つに分け
て配置されている。各メモリアレイM−ARY1.M−
ARY2のそれぞれにおいて、4対(8本)の相補デー
タ線対が一組とされ、同図においては縦方向に走るよう
形成されている。
、M−ARYI、M−ARY2のように左右2つに分け
て配置されている。各メモリアレイM−ARY1.M−
ARY2のそれぞれにおいて、4対(8本)の相補デー
タ線対が一組とされ、同図においては縦方向に走るよう
形成されている。
すなわち、メモリアレイを8ブロツク(マント)に分け
て構成するのではなく、8ピントのデータ線、同一のメ
モリアレイ内の互いに隣合う4対の相補データ線対を単
位として、これが同図では横方向に順に配置される。こ
のようにすることによって、メモリアレイ及びその周辺
回路の簡素化を図ることができる。上記メモリアレイM
−ARY1、M−ARY2にマトリックス配置されるメ
モリセルは、情報記憶用のキャパシタとアドレス選
□と駅用のMOSFETとからなる1MO3型
のグイオ<sp、M:!1%、ヤ/L/ 、6<□い、
ゎ4− Z (D / % ’J ’□セ
ルのアドレス選択用のMOS F ETのゲートは、
[ワード線に結合され、そのドレイン(ソー
ス)は、 ト□データ線に結合される。
ト11:′ ロウ系アドレス選択線(ワード線)は、上記各
1゜メモリアレイM−ARYI、M−ARY2に対
し 1″て共通に横方向に走るよう形成さ
れ、同図では縦方向に順に配置される。
て構成するのではなく、8ピントのデータ線、同一のメ
モリアレイ内の互いに隣合う4対の相補データ線対を単
位として、これが同図では横方向に順に配置される。こ
のようにすることによって、メモリアレイ及びその周辺
回路の簡素化を図ることができる。上記メモリアレイM
−ARY1、M−ARY2にマトリックス配置されるメ
モリセルは、情報記憶用のキャパシタとアドレス選
□と駅用のMOSFETとからなる1MO3型
のグイオ<sp、M:!1%、ヤ/L/ 、6<□い、
ゎ4− Z (D / % ’J ’□セ
ルのアドレス選択用のMOS F ETのゲートは、
[ワード線に結合され、そのドレイン(ソー
ス)は、 ト□データ線に結合される。
ト11:′ ロウ系アドレス選択線(ワード線)は、上記各
1゜メモリアレイM−ARYI、M−ARY2に対
し 1″て共通に横方向に走るよう形成さ
れ、同図では縦方向に順に配置される。
よE工f、−1932、ヵウ、ユ42.。−81゜Wl
、C−3W2を介して8本の共通相補データ線(又は入
出力線■10)対CD1.CD2に選 ′:
′択的に接続される。同図おいては、上記共通相補f’
−911AM 4**71″IC!qr&’!・00
ゞ1mm1i 。
、C−3W2を介して8本の共通相補データ線(又は入
出力線■10)対CD1.CD2に選 ′:
′択的に接続される。同図おいては、上記共通相補f’
−911AM 4**71″IC!qr&’!・00
ゞ1mm1i 。
データ線対CD1.CD2は、メインアンプMA1□
1、MARの入力端子にそれぞれ接続される。
センスアンプSAI、SA2は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φpaにより動作状態とされ上記読み出し電圧に
従って相補データ線対をノ\イレベル/ロウレベルに増
幅するものである。
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φpaにより動作状態とされ上記読み出し電圧に
従って相補データ線対をノ\イレベル/ロウレベルに増
幅するものである。
ロウアドレスバッファR−ADBは、外部端子からのm
+lビットのアドレス信号RADを受け、内部相補アド
レス信号aQ−am、a’Q〜amを形成して、ロウア
ドレスデコーダR−DCHに送出する。なお、以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばaQ、丁0を内部相補アドレス信号上Oと表すこ
とにする。
+lビットのアドレス信号RADを受け、内部相補アド
レス信号aQ−am、a’Q〜amを形成して、ロウア
ドレスデコーダR−DCHに送出する。なお、以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばaQ、丁0を内部相補アドレス信号上Oと表すこ
とにする。
したがって、上記内部相補アドレス信号aO〜am、a
Q 〜amは、内部相補アドレス信号10〜1mと表す
。
Q 〜amは、内部相補アドレス信号10〜1mと表す
。
ロウアドレスデコーダR−DCRは、上記アドレス信号
a□−amに従って1本のワード線をワード線選択タイ
ミング信号φXに同期して選択する。
a□−amに従って1本のワード線をワード線選択タイ
ミング信号φXに同期して選択する。
カラムアドレスバッファC−ADBは、外部端子からの
n+1ビットのアドレス信号CADを受け、内部相補ア
ドレス信号BQ−an、ao〜丁nを形成して、カラム
アドレスデコーダC−DCR1,C−DCR2に送出す
る。なお、上記内部相補アドレス信号の表し方に従って
、図面及び以下の説明では、上記内部相補アドレス信号
aO〜an、aO〜丁nを内部相補アドレス信号上O〜
土nと表す。
n+1ビットのアドレス信号CADを受け、内部相補ア
ドレス信号BQ−an、ao〜丁nを形成して、カラム
アドレスデコーダC−DCR1,C−DCR2に送出す
る。なお、上記内部相補アドレス信号の表し方に従って
、図面及び以下の説明では、上記内部相補アドレス信号
aO〜an、aO〜丁nを内部相補アドレス信号上O〜
土nと表す。
カラムアドレスデコーダC−DCRは、上記アドレス信
号上Q w a nに従って8本の相補データ線対を選
択するためのデータ線選択タイミング信号φyに同期し
た選択信号を形成する。
号上Q w a nに従って8本の相補データ線対を選
択するためのデータ線選択タイミング信号φyに同期し
た選択信号を形成する。
カラムスイッチC−3WI、C−3W2は、上記選択信
号を受け、上記8対の相補データ線を対応する8対の共
通相補データ線に接続する。なお、同図では、例示的に
示された上記相補データ線対及び共通相補データ線対は
、1本の線により現している。
号を受け、上記8対の相補データ線を対応する8対の共
通相補データ線に接続する。なお、同図では、例示的に
示された上記相補データ線対及び共通相補データ線対は
、1本の線により現している。
入出力回路I10は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ人カバソファとにより構
成され、読み出し時には、動作状態にされた一方のメイ
ンアンプMAL又はMA2の出力信号を増幅して外部端
子DAに送出する。
ファと、書込みのためのデータ人カバソファとにより構
成され、読み出し時には、動作状態にされた一方のメイ
ンアンプMAL又はMA2の出力信号を増幅して外部端
子DAに送出する。
また、書込み動作時には、その書込み出力を上記共通相
補データ線対CDI、CD2に供給する。
補データ線対CDI、CD2に供給する。
同図では、この書込み用の信号経路を省略して描かれて
いる。
いる。
内部制御信号発生回路TOは、2つの外部制御信号CS
(チップセレクト信号)、WE(ライトイネーブル信号
)と、特に制限されないが、上記アドレス信号ao−a
m及びaQxanを受けるアドレス信号変化検出回路A
TDで形成されたアト【/ス信号の変化検出信号φとを
受けて、メモリ動作に必要な各種タイミング信号を形成
して送出される。上記のようなアドレス信号変化検出回
路ATDにより形成された検出信号φに基づいて内部動
作のための一連のタイミングを形成することによりRA
Mを内部同期式により動作させる。これにより、上記の
ようなダイナミック型メモリセルを用いたにもかかわら
ず、外部からはスタティック型RAMと同じようにアク
セスすることができる(いわゆる、擬似スタティック型
RAMを構成するものである)。このような動作のため
に、上記アドレスバッファR−ADB、C−ADB及び
アドレスデコーダR−DCR,C−DCRI。
(チップセレクト信号)、WE(ライトイネーブル信号
)と、特に制限されないが、上記アドレス信号ao−a
m及びaQxanを受けるアドレス信号変化検出回路A
TDで形成されたアト【/ス信号の変化検出信号φとを
受けて、メモリ動作に必要な各種タイミング信号を形成
して送出される。上記のようなアドレス信号変化検出回
路ATDにより形成された検出信号φに基づいて内部動
作のための一連のタイミングを形成することによりRA
Mを内部同期式により動作させる。これにより、上記の
ようなダイナミック型メモリセルを用いたにもかかわら
ず、外部からはスタティック型RAMと同じようにアク
セスすることができる(いわゆる、擬似スタティック型
RAMを構成するものである)。このような動作のため
に、上記アドレスバッファR−ADB、C−ADB及び
アドレスデコーダR−DCR,C−DCRI。
C−DCR2等の周辺回路は、後述するようなCMOS
(相補型MO5)スタティック型回路によって構成さ
れる。
(相補型MO5)スタティック型回路によって構成さ
れる。
上記メモリアレイM−ARY1.メモリアレイM−AR
Y2における欠陥を救済するため、これらのメモリアレ
イM−ARY1.M−ARY2に対して予備メモリアレ
イYR−ARYI、YR−ARY2がそれぞれ設けられ
る。これらの予備メモリアレイYR−ARYIとYR−
ARY2への切り換えを行うため、不良ビットアドレス
を記憶するアドレス記憶回路と、この不良アドレス信号
と、アクセスのためにアドレスバッファC−ADBから
供給されたアドレス信号i0〜anとを比較して記憶さ
れた不良アドレスが入力されたことを検出するアドレス
比較回路とからなる2組のアドレスコンベアAC1,A
C2が設けられる。このアドレスコンベアAct (
又はAC2)は、不良アドレスに対するメモリアクセス
を検出して、対応されたアドレスデコーダC−DCRI
(又はC−DCR2)の選択動作を禁止させる信号φ
kを形成するとともに、上記冗長用メモリアレイY11
j−ARYI (又はYR−ARY2)のデータ線を上
記不良ピントのアレイに代えて共通相補データ線に接続
させるという選択信号を形成する。特に制限されないが
、この実施例では、ポリシリコン層を利用したヒユーズ
手段を用いて不良アドレスの記憶を行う、このため、ヒ
ユーズ手段の選択的な切断(?8断)のために、アドレ
スバッファC−ADBを通したアドレス信号が利用され
る。この場合、アドレスバッファC−ADBに対する負
荷容量を均等にするため、上記アドレスバッファC−A
DBから送出される相補アドレス信号上0〜anのうち
、例えば非反転のアドレス信号aO〜anがアドレスコ
ンベアActの記憶回路及びアドレス比較回路に供給さ
れ、反転のアドレス信号TO〜anがアドレスコンベア
AC2の記憶回路及びアドレス比較回路に供給される。
Y2における欠陥を救済するため、これらのメモリアレ
イM−ARY1.M−ARY2に対して予備メモリアレ
イYR−ARYI、YR−ARY2がそれぞれ設けられ
る。これらの予備メモリアレイYR−ARYIとYR−
ARY2への切り換えを行うため、不良ビットアドレス
を記憶するアドレス記憶回路と、この不良アドレス信号
と、アクセスのためにアドレスバッファC−ADBから
供給されたアドレス信号i0〜anとを比較して記憶さ
れた不良アドレスが入力されたことを検出するアドレス
比較回路とからなる2組のアドレスコンベアAC1,A
C2が設けられる。このアドレスコンベアAct (
又はAC2)は、不良アドレスに対するメモリアクセス
を検出して、対応されたアドレスデコーダC−DCRI
(又はC−DCR2)の選択動作を禁止させる信号φ
kを形成するとともに、上記冗長用メモリアレイY11
j−ARYI (又はYR−ARY2)のデータ線を上
記不良ピントのアレイに代えて共通相補データ線に接続
させるという選択信号を形成する。特に制限されないが
、この実施例では、ポリシリコン層を利用したヒユーズ
手段を用いて不良アドレスの記憶を行う、このため、ヒ
ユーズ手段の選択的な切断(?8断)のために、アドレ
スバッファC−ADBを通したアドレス信号が利用され
る。この場合、アドレスバッファC−ADBに対する負
荷容量を均等にするため、上記アドレスバッファC−A
DBから送出される相補アドレス信号上0〜anのうち
、例えば非反転のアドレス信号aO〜anがアドレスコ
ンベアActの記憶回路及びアドレス比較回路に供給さ
れ、反転のアドレス信号TO〜anがアドレスコンベア
AC2の記憶回路及びアドレス比較回路に供給される。
このようなアドレスコンベアACIとAc1の具体的構
成は、後に第2図を参照して詳細に説明する。
成は、後に第2図を参照して詳細に説明する。
なお、ワード線に対しても同様な冗長用メモリアレイを
設けるものであってもよい。
設けるものであってもよい。
特に制限されないが、この実施例では自動リフレッシュ
回路REFCが内蔵される。自動リフレッシュ回路RE
P Cは、リフレッシュアドレスカウンタ、タイマー
等を含んでおり、外部端子から供給されたリフレッシュ
信号REFをロウレベルにすることにより起動される。
回路REFCが内蔵される。自動リフレッシュ回路RE
P Cは、リフレッシュアドレスカウンタ、タイマー
等を含んでおり、外部端子から供給されたリフレッシュ
信号REFをロウレベルにすることにより起動される。
すなわち、チップ選択信号C8がハイレベルのときにリ
フレッシュ信号REFをロウレベルにすると自動リフレ
ッシ工回路REFCは、図示しない制御信号によってロ
ウアドレスバッファR−ADBに設けられたマルチプレ
クサを切り換えて、内蔵のリフレッシュアドレスカウン
タにより形成されたリフレッシュアドレス信号をロウデ
コーダR−DCHに伝えて一本のワード線選択と、セン
スアンプSAの増幅動作とによるリフレッシエ動作(オ
ートリフレッシュ)を行う、また、リフレッシュ信号R
EFをロウレベルにしつづけるとタイマーが作動して、
一定時間毎にリフレッシエアドレスカウンタが歩進させ
られて、この間連続的なりフレッシェ動作(セルフリフ
レッシュ)を行うものである。すなわち、アドレスコン
ベアAC1,AC2を設けても、何ら支障なくリフレッ
シュ動作を行い得る。
フレッシュ信号REFをロウレベルにすると自動リフレ
ッシ工回路REFCは、図示しない制御信号によってロ
ウアドレスバッファR−ADBに設けられたマルチプレ
クサを切り換えて、内蔵のリフレッシュアドレスカウン
タにより形成されたリフレッシュアドレス信号をロウデ
コーダR−DCHに伝えて一本のワード線選択と、セン
スアンプSAの増幅動作とによるリフレッシエ動作(オ
ートリフレッシュ)を行う、また、リフレッシュ信号R
EFをロウレベルにしつづけるとタイマーが作動して、
一定時間毎にリフレッシエアドレスカウンタが歩進させ
られて、この間連続的なりフレッシェ動作(セルフリフ
レッシュ)を行うものである。すなわち、アドレスコン
ベアAC1,AC2を設けても、何ら支障なくリフレッ
シュ動作を行い得る。
第2図には、上記アドレスコンベアActとAc1の具
体的一実施例の回路図が示されている。
体的一実施例の回路図が示されている。
上記一方のアドレスコンベアActは、アドレス信号の
ビット数(1+1)に応じた数だけの不良アドレスの記
憶回路及びアドレス比較回路と、1つのイネーブル回路
とにより構成される。
ビット数(1+1)に応じた数だけの不良アドレスの記
憶回路及びアドレス比較回路と、1つのイネーブル回路
とにより構成される。
端子P1〜P4は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子Pi、P3には電源電圧Vccが与えら
れ、端子P2.P4には回路の接地電位が与えられる。
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子Pi、P3には電源電圧Vccが与えら
れ、端子P2.P4には回路の接地電位が与えられる。
上記イネーブル回路は、次の各回路素子により構成され
る。負荷MO3FETQIと駆動MO8FETQ2とは
インバータを構成し、負荷MO3FETQIのドレイン
、ゲートは、端子P3に接 1、あわ6.
。。6,2、−ヶ。8カ21.5.−8211□□+□
、。5FETQ3Oヶー、91□ 接続される。このMO5FETQ3のドレインと
□端子P1と0間ゝI=z−XFIが設けられ
・そ″1ソースは端子P2に接続される。また、上記M
O’5FETQ2のゲートは、端子P4に接続される。
る。負荷MO3FETQIと駆動MO8FETQ2とは
インバータを構成し、負荷MO3FETQIのドレイン
、ゲートは、端子P3に接 1、あわ6.
。。6,2、−ヶ。8カ21.5.−8211□□+□
、。5FETQ3Oヶー、91□ 接続される。このMO5FETQ3のドレインと
□端子P1と0間ゝI=z−XFIが設けられ
・そ″1ソースは端子P2に接続される。また、上記M
O’5FETQ2のゲートは、端子P4に接続される。
□□
上記端子P4と電源電圧Vccの間には抵抗R2が
:!1I=t 6 h?い6.よお5.−□
1.21゜、 1されないが、ポリシリコンによ
って構成されてい6、ヶ。、D4ア、−□6゜よ。9、
ヨイ211、P3には電源電圧Vccが与えられ、端子
P2゜P4には回路の接地電位が与えられる。この結果
、上記インバータの出力はハイレベルとなり、駆動
□MO5FETQ3がオン状態にされるため
、ヒユーズF1が自動的に切断される。
:!1I=t 6 h?い6.よお5.−□
1.21゜、 1されないが、ポリシリコンによ
って構成されてい6、ヶ。、D4ア、−□6゜よ。9、
ヨイ211、P3には電源電圧Vccが与えられ、端子
P2゜P4には回路の接地電位が与えられる。この結果
、上記インバータの出力はハイレベルとなり、駆動
□MO5FETQ3がオン状態にされるため
、ヒユーズF1が自動的に切断される。
このヒユーズF1が溶断しているか否かを判別するため
に、次のCMOSインバータ及びランチ回路が設けられ
ている。
に、次のCMOSインバータ及びランチ回路が設けられ
ている。
CMOSナントゲート回路Glと02の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。
力とが互いに交差結線されることによりラッチ回路が構
成される。
上記MO3FETQ3ドレイン出力は、CMOSインバ
ータ回路N1人力と上記ラッチ回路を構成する一方のナ
ントゲート回路G2の他方の入力に供給される。上記C
MOSインバータ回路N1の出力は、上記ランチ回路を
構成する他方のナントゲート回路G1の他方の入力と上
記駆動MO3FETQ3に並列形態とされた帰還用のM
O3FETQ4のゲートに伝えられる。上記他方のナン
トゲート回路G2の出力は、CMOSインバータ回路N
2の入力に供給される。このCMOSインバータ回路N
2の出力からイネーブル信号φkが出力される。
ータ回路N1人力と上記ラッチ回路を構成する一方のナ
ントゲート回路G2の他方の入力に供給される。上記C
MOSインバータ回路N1の出力は、上記ランチ回路を
構成する他方のナントゲート回路G1の他方の入力と上
記駆動MO3FETQ3に並列形態とされた帰還用のM
O3FETQ4のゲートに伝えられる。上記他方のナン
トゲート回路G2の出力は、CMOSインバータ回路N
2の入力に供給される。このCMOSインバータ回路N
2の出力からイネーブル信号φkが出力される。
不良アドレスの記憶回路及びアドレス比較回路は、次の
各回路素子によって構成される。
各回路素子によって構成される。
不良アドレスの記憶回路は、上記イネーブル回路と同様
なMO5FETQ5ないしQ9及びヒユーズF2と、C
MOSインバータ回路N3及びランチ形態のCMOSナ
ントゲート回路G3.G4から構成される。不良アドレ
スの書込みのために、アドレスバッファC−ADBから
送出される非反転のアドレス信号aOは、インバータを
構成する駆動MO3FETQ6と並列形態とされたMO
5F E T Q 7のゲートに供給される。所定の不
良アドレスを書込むときに、上記のように端子P1゜P
3には電源電圧Vccが与えられ、端子P2.P4には
回路の接地電位が与えられている。書込むべき不良アド
レス信号aOがハイレベルならMO3FETQ7はオン
状態にされる。これにより、ヒユーズF2に結合された
駆動MO3FETQBがオフ状態にされるため、ヒユー
ズF2に切断電流が流れないことより、ヒユーズF2の
切断が行われない、上記不良アドレス信号aOがロウレ
ベルならMO3FETQ7はオフ状態にされる。これに
より、ヒユーズF2に結合された駆動MOSFETQ8
がオン状態にされるため、ヒユーズF2に切断電流が流
れることになり、ヒユーズF2の切断が行われる。
なMO5FETQ5ないしQ9及びヒユーズF2と、C
MOSインバータ回路N3及びランチ形態のCMOSナ
ントゲート回路G3.G4から構成される。不良アドレ
スの書込みのために、アドレスバッファC−ADBから
送出される非反転のアドレス信号aOは、インバータを
構成する駆動MO3FETQ6と並列形態とされたMO
5F E T Q 7のゲートに供給される。所定の不
良アドレスを書込むときに、上記のように端子P1゜P
3には電源電圧Vccが与えられ、端子P2.P4には
回路の接地電位が与えられている。書込むべき不良アド
レス信号aOがハイレベルならMO3FETQ7はオン
状態にされる。これにより、ヒユーズF2に結合された
駆動MO3FETQBがオフ状態にされるため、ヒユー
ズF2に切断電流が流れないことより、ヒユーズF2の
切断が行われない、上記不良アドレス信号aOがロウレ
ベルならMO3FETQ7はオフ状態にされる。これに
より、ヒユーズF2に結合された駆動MOSFETQ8
がオン状態にされるため、ヒユーズF2に切断電流が流
れることになり、ヒユーズF2の切断が行われる。
上記ヒユーズF2が切断されているか否かを判別するた
めに、上記同様なCMOSインバータ回路N3とその帰
還用MO3FETQ9及びラッチ形態にされたナントゲ
ート回路G3.G4が設けられている。
めに、上記同様なCMOSインバータ回路N3とその帰
還用MO3FETQ9及びラッチ形態にされたナントゲ
ート回路G3.G4が設けられている。
上記不良アドレスに対応された1ビット分のアドレス比
較回路は、直列形態とされたPチャンネルM OS F
E T Q 10 、 Q 11とNチャンネルMO
3FETQI 2.Ql 3及びPチャンネルMO5F
ETQ14.G15とNチャンネルMO3FETQ16
.G17と、CMOSインバータ回路N4とにより構成
される。上記2つの直列MO5FET回路におけるMO
SFETQI 1とG12の接続点及びMOSFETQ
I5とG16の接続点は、共通接続されて出力端子とさ
れる。
較回路は、直列形態とされたPチャンネルM OS F
E T Q 10 、 Q 11とNチャンネルMO
3FETQI 2.Ql 3及びPチャンネルMO5F
ETQ14.G15とNチャンネルMO3FETQ16
.G17と、CMOSインバータ回路N4とにより構成
される。上記2つの直列MO5FET回路におけるMO
SFETQI 1とG12の接続点及びMOSFETQ
I5とG16の接続点は、共通接続されて出力端子とさ
れる。
アドレスバッファC−ADBから出力される非反転のア
ドレス信号aOは、一方の直列MO3FET回路におけ
るMOSFETQI 1.Ql 2のゲートに供給され
る。これと対応された他方の直列MO5FET回路にお
けるMOSFETQI 5゜G16のゲートには、イン
バータ回路N4により反転されたアドレス信号TOが供
給される。
ドレス信号aOは、一方の直列MO3FET回路におけ
るMOSFETQI 1.Ql 2のゲートに供給され
る。これと対応された他方の直列MO5FET回路にお
けるMOSFETQI 5゜G16のゲートには、イン
バータ回路N4により反転されたアドレス信号TOが供
給される。
ヒユーズF2の切断の有無に従った不良アドレス信号a
O°と丁0°は上記2つの直列MO5FET回路におけ
る残りのMOSFETQI OとG17及びG13とG
14のように、PチャンネルMOS F ETとNチャ
ンネル間O8FETに対して交差的に供給される。
O°と丁0°は上記2つの直列MO5FET回路におけ
る残りのMOSFETQI OとG17及びG13とG
14のように、PチャンネルMOS F ETとNチャ
ンネル間O8FETに対して交差的に供給される。
上記同様な各回路が残りのアドレス信号al〜anに対
しても設けられる。
しても設けられる。
今、不良アドレスとして、アドレス信号aOをハイレベ
ルとして(論理“1”)を記憶させた場合、言い換える
ならば、ヒユーズF2が切断されていない場合、CM
OSラッチ回路を構成するナントゲート回路G3の出力
aO°はハイレベル。
ルとして(論理“1”)を記憶させた場合、言い換える
ならば、ヒユーズF2が切断されていない場合、CM
OSラッチ回路を構成するナントゲート回路G3の出力
aO°はハイレベル。
ナントゲート回路G4の出カフ0°はロウレベルになる
。したがって、NチャンネルM OS F E TQ1
7とPチャンネルMO3FETQI 4とがオン状態に
なっている。
。したがって、NチャンネルM OS F E TQ1
7とPチャンネルMO3FETQI 4とがオン状態に
なっている。
メモリアクセスにより入力されたアドレス信号aoがロ
ウレベルならPチャンネルMOS F ETQIOがオ
ン状態に、インバータ回路N4で反転されたアドレス信
号aOのハイレベルによりNチャンネルMO5FETQ
I 6がオン状態にされる。
ウレベルならPチャンネルMOS F ETQIOがオ
ン状態に、インバータ回路N4で反転されたアドレス信
号aOのハイレベルによりNチャンネルMO5FETQ
I 6がオン状態にされる。
このように、両アドレス信号が不一致のときには、上記
オン状態のNチャンネルMO3FETQI 6゜Q17
とによりロウレベル(論理“0”)の出力信号COが送
出される。
オン状態のNチャンネルMO3FETQI 6゜Q17
とによりロウレベル(論理“0”)の出力信号COが送
出される。
メモリアクセスにより入力されたアドレス信号aOがハ
イレベルならNチャンネルMO3FETQ12がオン状
態に、インバータ回路N4で反転されたアドレス信号a
OOロウレベルによりPチャンネルMO3FETQ15
がオン状態にされる。
イレベルならNチャンネルMO3FETQ12がオン状
態に、インバータ回路N4で反転されたアドレス信号a
OOロウレベルによりPチャンネルMO3FETQ15
がオン状態にされる。
このように、両アドレス信号が一致のときには、上記オ
ン状態のPチャンネルMO5FETQI 4゜Q15と
によりハイレベル(論理“1”)の出力信号COが送出
される。残りのアドレス信号a1〜anに対応した上記
回路から出力信号C1〜Cnが送出される。
ン状態のPチャンネルMO5FETQI 4゜Q15と
によりハイレベル(論理“1”)の出力信号COが送出
される。残りのアドレス信号a1〜anに対応した上記
回路から出力信号C1〜Cnが送出される。
アドレス信号の全ビットについて、上記ハイレベル(論
理″1”)の一致出力信号cO〜cnと、イネーブル信
号φにの論理“1″とが得られたとき、論理和回路(図
示せず)の出力により、不良アドレスの検出信号が形成
、される、なお、イネ−ドア″信号$に′!・不良″“
J−kJ′(7)選択を禁止す するため
、例えばカラムアドレスデコーダC−DCjRに供給さ
れるデータ線選択タイミング信号φy :
の伝達を禁止する。また、イネーブル信号φには、
□その論理“0″出力により上記冗長メモリア
レイへの切り換えを禁止する。
理″1”)の一致出力信号cO〜cnと、イネーブル信
号φにの論理“1″とが得られたとき、論理和回路(図
示せず)の出力により、不良アドレスの検出信号が形成
、される、なお、イネ−ドア″信号$に′!・不良″“
J−kJ′(7)選択を禁止す するため
、例えばカラムアドレスデコーダC−DCjRに供給さ
れるデータ線選択タイミング信号φy :
の伝達を禁止する。また、イネーブル信号φには、
□その論理“0″出力により上記冗長メモリア
レイへの切り換えを禁止する。
上記他方のアドレスコンベアAC2は、上記同様な各回
路により構成される。ただし、同図に例示的に示されて
いるる1ビット分(TO)の記憶回路と比較回路のよう
に、記憶回路を構成するMOSFETQ22のゲート、
及び比較回路を構成するMOSFETQ26.Q27の
ゲート並びにその反転信号を形成するCMOSインバー
タ回路N6の入力には、アドレスバッファC−ADBか
ら供給される反転のアドレス信号aOが供給される0図
示しない他のと2トにおける同様な記憶回路及び比較回
路にも、上記同様に反転のアドレス信号71〜丁nが用
いられる。
路により構成される。ただし、同図に例示的に示されて
いるる1ビット分(TO)の記憶回路と比較回路のよう
に、記憶回路を構成するMOSFETQ22のゲート、
及び比較回路を構成するMOSFETQ26.Q27の
ゲート並びにその反転信号を形成するCMOSインバー
タ回路N6の入力には、アドレスバッファC−ADBか
ら供給される反転のアドレス信号aOが供給される0図
示しない他のと2トにおける同様な記憶回路及び比較回
路にも、上記同様に反転のアドレス信号71〜丁nが用
いられる。
このようにすることによって、アドレスバッファC−A
DBにおける非反転のアドレス信号aO〜anと反転の
アドレス信号子Q w a nを形成する出力回路に対
する負荷容量をはゾ均等にできるものである。これによ
り、メモリアクセスにより外部端子から供給されるアド
レス信号の変化に対して、相補内部アドレス信号10〜
土nの変化タイミングをほり等しくできる。
DBにおける非反転のアドレス信号aO〜anと反転の
アドレス信号子Q w a nを形成する出力回路に対
する負荷容量をはゾ均等にできるものである。これによ
り、メモリアクセスにより外部端子から供給されるアド
レス信号の変化に対して、相補内部アドレス信号10〜
土nの変化タイミングをほり等しくできる。
(効 果〕
(1)記憶回路及び/又はアドレス比較回路に供給され
るアドレス信号として、非反転のアドレス信号と反転の
アドレス信号の双方を均等に複数組のアドレスコンベア
に供給することにより、アドレスバッファの負荷容量を
均等に低減できる。これにより、内部相補アドレス信号
の変化がはり等しく高速になるため、動作の高速化を図
ることができるという効果が得られる。すなわち、アド
レスデコーダの動作タイミングを、従来の冗長回路内蔵
のRAMのように、一方の内部アドレス信号の変化が遅
くされることを考慮して一定の時間マージンを持たせて
遅くする必要がないから、そのアト′8デ3−ダ0動作
夕<tyy’を早く7きるも0 、、。
るアドレス信号として、非反転のアドレス信号と反転の
アドレス信号の双方を均等に複数組のアドレスコンベア
に供給することにより、アドレスバッファの負荷容量を
均等に低減できる。これにより、内部相補アドレス信号
の変化がはり等しく高速になるため、動作の高速化を図
ることができるという効果が得られる。すなわち、アド
レスデコーダの動作タイミングを、従来の冗長回路内蔵
のRAMのように、一方の内部アドレス信号の変化が遅
くされることを考慮して一定の時間マージンを持たせて
遅くする必要がないから、そのアト′8デ3−ダ0動作
夕<tyy’を早く7きるも0 、、。
となる、
1(2)上記(1)により、内部相補アド
レス信号における信号レベルの切り替わりがはり同時に
相補的に行 :ねれるため、アドレスデコ
ーダ等を構成するCM ’O8回路にお
ける貫通電流を小さくできるという効果が得られる。す
なわち、上記信号レールの変 1:′:1 化に大きな差が生じると、早く変化する信号と遅
1□ く変化する信号との組み合わせによりPチャンネ
1□ルMO3FETとNチャンネルMOSFE
Tとが L同時に比較的長い期間にわたっ
てオン状態にされ 1′る場合が生じるか
らである。 1以上
本発明者によってなされた発明を実施例に基づき具体的
に説明したが、この発明は上記実施 ::
(PJK−834ttor&tr、K <、や。−−お
、1:ない範囲で種々変更可能であることはいうまでも
ない。例えば、ロウ系の予備メモリアレイについて、ア
ドレスコンベアACを設けてよい。不良アドレスの記憶
回路は、所定の配線をレーザー光線を利用して選択的に
切断するもの等何であってもよい。この場合には、アド
レスバッファから記憶回路にアドレス信号を供給する必
要が無くなるが、アドレス比較回路には、上記記憶され
た不良アドレス信号と、メモリアクセスにより供給され
たアドレス信号とを比較するアドレス比較回路が設けら
れるものであるので、この比較回路の入力容量や配線容
量が上記アドレスバッファに対する負荷容量とされる。
1(2)上記(1)により、内部相補アド
レス信号における信号レベルの切り替わりがはり同時に
相補的に行 :ねれるため、アドレスデコ
ーダ等を構成するCM ’O8回路にお
ける貫通電流を小さくできるという効果が得られる。す
なわち、上記信号レールの変 1:′:1 化に大きな差が生じると、早く変化する信号と遅
1□ く変化する信号との組み合わせによりPチャンネ
1□ルMO3FETとNチャンネルMOSFE
Tとが L同時に比較的長い期間にわたっ
てオン状態にされ 1′る場合が生じるか
らである。 1以上
本発明者によってなされた発明を実施例に基づき具体的
に説明したが、この発明は上記実施 ::
(PJK−834ttor&tr、K <、や。−−お
、1:ない範囲で種々変更可能であることはいうまでも
ない。例えば、ロウ系の予備メモリアレイについて、ア
ドレスコンベアACを設けてよい。不良アドレスの記憶
回路は、所定の配線をレーザー光線を利用して選択的に
切断するもの等何であってもよい。この場合には、アド
レスバッファから記憶回路にアドレス信号を供給する必
要が無くなるが、アドレス比較回路には、上記記憶され
た不良アドレス信号と、メモリアクセスにより供給され
たアドレス信号とを比較するアドレス比較回路が設けら
れるものであるので、この比較回路の入力容量や配線容
量が上記アドレスバッファに対する負荷容量とされる。
また、第1図に示したRAMにおいて、その書き込み又
は読み出しを4ビツト又は1ビア)の単位で行うもの等
種々の実施形態を採ることができる。ダイナミック型R
AMの各回路ブロックの具体的回路構成は、種々の実施
形態を採ることができるものである。例えば、外部端子
から供給するアドレス信号は、共通の外部端子からロウ
アドレス信号とカラムアドレス信号とをストローブ信号
RASとCASに同期させて時分割方式により供給する
ものであってもよい。
は読み出しを4ビツト又は1ビア)の単位で行うもの等
種々の実施形態を採ることができる。ダイナミック型R
AMの各回路ブロックの具体的回路構成は、種々の実施
形態を採ることができるものである。例えば、外部端子
から供給するアドレス信号は、共通の外部端子からロウ
アドレス信号とカラムアドレス信号とをストローブ信号
RASとCASに同期させて時分割方式により供給する
ものであってもよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型RAM (擬似スタティ
ック型RAM)に適用した場合について説明したが、そ
れに限定されるものではなく、例えば上記のような欠陥
救済方式を採用したスタティック型RAMや各種ROM
(リード・オンリー・メモリ)等の半導体記憶装置に
広く利用することができる。
利用分野であるダイナミック型RAM (擬似スタティ
ック型RAM)に適用した場合について説明したが、そ
れに限定されるものではなく、例えば上記のような欠陥
救済方式を採用したスタティック型RAMや各種ROM
(リード・オンリー・メモリ)等の半導体記憶装置に
広く利用することができる。
第1図は、この発明に係るダイナミック型RAMの一実
施例を示す内部構成ブロック図、第2図は、そのアドレ
スコンベアの要部一実施例を示す回路図である。 M−ARYI、M−ARY2・・メモリアレイ、SAI
、SA2・・センスアンプ、R−ADB・・ロウアドレ
スバッファ、c−swi、c−sw2・・カラムスイッ
チ、C−ADB・・カラムアドレスバッファ、R−DC
R・・ロウアドレスデコーダ、C−DCRI、C−DC
R2・・カラムアドレスデコーダ、MAL、MA2・・
メインアンプ、TG・・内部制御信号発生回路、ATD
・・アドレス信号変化検出回路、Ilo・・入出力回路
、ACI、AC2・・アドレスコンベア、REFC・・
自動リフレッシュ回路 第1図 C^000〜071
施例を示す内部構成ブロック図、第2図は、そのアドレ
スコンベアの要部一実施例を示す回路図である。 M−ARYI、M−ARY2・・メモリアレイ、SAI
、SA2・・センスアンプ、R−ADB・・ロウアドレ
スバッファ、c−swi、c−sw2・・カラムスイッ
チ、C−ADB・・カラムアドレスバッファ、R−DC
R・・ロウアドレスデコーダ、C−DCRI、C−DC
R2・・カラムアドレスデコーダ、MAL、MA2・・
メインアンプ、TG・・内部制御信号発生回路、ATD
・・アドレス信号変化検出回路、Ilo・・入出力回路
、ACI、AC2・・アドレスコンベア、REFC・・
自動リフレッシュ回路 第1図 C^000〜071
Claims (1)
- 【特許請求の範囲】 1、アドレスバッファから供給される非反転の内部アド
レス信号と記憶された不良アドレス信号とを受ける第1
の比較回路と、上記アドレスバッファから供給される反
転の内部アドレス信号と記憶された不良アドレス信号と
を受ける第2の比較回路とからなる一対の不良アドレス
検出回路と、不良アドレス検出回路の検出出力により、
予備メモリアレイに切り換える冗長回路を内蔵すること
を特徴とする半導体記憶装置。 2、上記第1の比較回路に供給される不良アドレス信号
は、上記アドレスバッファから供給される非反転の内部
アドレス信号により指示された不良アドレスのレベルに
より、その切断が選択的に行われるヒューズ手段を含む
記憶回路により形成され、上記第2の比較回路に供給さ
れる不良アドレス信号は、上記アドレスバッファから供
給される反転の内部アドレス信号により指示された不良
アドレスのレベルにより、その切断が選択的に行われる
ヒューズ手段を含む記憶回路により形成されるものであ
ることを特徴とする特許請求の範囲第1項記載の半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184121A JPS6246497A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184121A JPS6246497A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6246497A true JPS6246497A (ja) | 1987-02-28 |
Family
ID=16147741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60184121A Pending JPS6246497A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6246497A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5021944A (en) * | 1988-07-08 | 1991-06-04 | Hitachi, Ltd. | Semiconductor memory having redundancy circuit for relieving defects |
JPH03203100A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 |
US5452252A (en) * | 1992-10-22 | 1995-09-19 | Sanyo Electric Co., Ltd. | Semiconductor memory unit |
JP2000030485A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | カラムリダンダンシ―回路 |
KR100328828B1 (ko) * | 1999-07-16 | 2002-03-14 | 박종섭 | 칼럼 리던던시 회로의 칼럼 인에이블 장치 |
-
1985
- 1985-08-23 JP JP60184121A patent/JPS6246497A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5021944A (en) * | 1988-07-08 | 1991-06-04 | Hitachi, Ltd. | Semiconductor memory having redundancy circuit for relieving defects |
JPH03203100A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 |
US5452252A (en) * | 1992-10-22 | 1995-09-19 | Sanyo Electric Co., Ltd. | Semiconductor memory unit |
JP2000030485A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | カラムリダンダンシ―回路 |
JP4696328B2 (ja) * | 1998-06-29 | 2011-06-08 | 株式会社ハイニックスセミコンダクター | カラムリダンダンシー回路 |
KR100328828B1 (ko) * | 1999-07-16 | 2002-03-14 | 박종섭 | 칼럼 리던던시 회로의 칼럼 인에이블 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4780852A (en) | Semiconductor memory | |
US6172916B1 (en) | Semiconductor memory device having a large band width and allowing efficient execution of redundant repair | |
US6650572B2 (en) | Compact analog-multiplexed global sense amplifier for rams | |
US6542428B2 (en) | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area | |
KR960008452B1 (ko) | 반도체 기억장치 | |
JPH0632217B2 (ja) | 半導体記憶装置 | |
JPS6199999A (ja) | 半導体記憶装置 | |
JPS6177946A (ja) | 半導体記憶装置 | |
KR100304771B1 (ko) | 복수의뱅크를구비한반도체메모리장치 | |
JPS6251093A (ja) | 半導体記憶装置 | |
JP2700640B2 (ja) | 半導体記憶装置 | |
KR100498466B1 (ko) | 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 fcram 및 이에 대한 데이터 마스킹 방법 | |
JPS6246497A (ja) | 半導体記憶装置 | |
KR19980085565A (ko) | 반도체 메모리 | |
JPH01125799A (ja) | 半導体記憶装置 | |
JPH0628846A (ja) | 半導体記憶装置 | |
US6519193B2 (en) | Semiconductor integrated circuit device having spare word lines | |
JPH0711917B2 (ja) | ダイナミツク型ram | |
US20020001904A1 (en) | Semiconductor memory device including spare memory cell | |
JPS62241198A (ja) | ダイナミツク型ram | |
US4833654A (en) | Method of and circuitry for generating staggered restore timing signals in block partitioned DRAM | |
JPS61294689A (ja) | ダイナミツク型ram | |
JPS61104500A (ja) | 半導体集積回路装置 | |
JP5263015B2 (ja) | 半導体メモリ | |
JPH04238193A (ja) | 半導体記憶装置 |