JPS6246497A

JPS6246497A - 半導体記憶装置

Info

Publication number: JPS6246497A
Application number: JP60184121A
Authority: JP
Inventors: Eiji Miyamoto; 英治宮本; Jiro Sawada; 沢田　二郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したダイナミック型ＲＡＭ　（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路（予備メモリアレイ）のような付加回路が設けら
れる。

上記記憶回路は、例えばポリシリコンによって形成され
たヒユーズ手段を用いて、それを電気的に溶断（切断）
させることにより、その記憶を行うものである。この場
合、不良アドレスの書込みのために、アドレスバッファ
を通して内部アドレス信号が利用される。上記内部アド
レス信号は、外部端子から供給されるアドレス信号と同
相の非反転の内部アドレス信号か又は逆相の反転の内部
アドレス信号のいずれか一方を利用するものであるため
、アドレスバッファ側から見た負荷容量にアンバランス
が生じてしまう、これによって、一方の内部アドレス信
号の変化が遅くなり、その分アドレスデコーダ等の動作
タイミングを遅らせる結果となる。

そこで、本願発明者は、上記不良アドレスの記憶回路が
複数個設けられることに着目して、不良アドレスの書込
みに使用されるアドレス信号として、上記非反転のアド
レス信号と反転のアドレス信号の双方を均等に使用する
ことにより、アドレスバッファの負荷容量をバランスさ
せることを考えた。

なお、冗長回路を付加したダイナミック型ＲＡＭの例と
して、日経マグロウヒル社１９８０年７１ｉ′ 月２１日イ寸「日経エレクトロニクスＪの頁１８９　　
　　　　　：。

１：〜頁２０１がある・　　　　　　　　　　　　　　　　
　　　　　□：。

〔発明の目的〕　　　　　　　　　　　　　　　　　　
　　　　：この発明の目的は、冗長回路を備えつつ、高
速　　　　　　ト：動作化を図った半導体記憶装置を提
供することにある。

この発明の前記ならびにそのイ也の目的と新規な　　　
　　　１′・：特徴は、この明細書の記述および添付図
面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも　　　　
　　１゜のの概要を簡単に説明すれば、下記の通りであ
る。

すなわち、少なくとも、記憶された２つの不良アドレス
に対して設けられた一対の比較回路に、アドレスバッフ
ァからの非反転の内部アドレス信号と、反転の内部アド
レス信号とをそれぞれ供給することによって、アドレス
バッファに対する負荷容量をバランスさせるものである
。

〔実施例〕

第１図には、この発明の一実施例のダイナミック型ＲＡ
Ｍのブロック図が示されている。同図のダイナミック型
ＲＡＭは、特に制限されないが、８ビツトの単位でアク
セスするダイナミック型ＲＡＭであり、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような半
導体基板上において形成される。

この実施例では、特に制限されないが、イモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹ１．Ｍ−
ＡＲＹ２のそれぞれにおいて、４対（８本）の相補デー
タ線対が一組とされ、同図においては縦方向に走るよう
形成されている。

すなわち、メモリアレイを８ブロツク（マント）に分け
て構成するのではなく、８ピントのデータ線、同一のメ
モリアレイ内の互いに隣合う４対の相補データ線対を単
位として、これが同図では横方向に順に配置される。こ
のようにすることによって、メモリアレイ及びその周辺
回路の簡素化を図ることができる。上記メモリアレイＭ
−ＡＲＹ１、Ｍ−ＡＲＹ２にマトリックス配置されるメ
モリセルは、情報記憶用のキャパシタとアドレス選　　
　　　　□と駅用のＭＯＳＦＥＴとからなる１ＭＯ３型
のグイオ＜ｓｐ、Ｍ：！１％、ヤ／Ｌ／　、６＜□い、
ゎ４−　Ｚ　（Ｄ　／　％　’Ｊ　　　　　　　’□セ
ルのアドレス選択用のＭＯＳ　Ｆ　ＥＴのゲートは、　
　　　　　［ワード線に結合され、そのドレイン（ソー
ス）は、　　　　　　ト□データ線に結合される。　　
　　　　　　　　　　　　　　　　ト１１：′ ロウ系アドレス選択線（ワード線）は、上記各　　　　
　　１゜メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対
し　　　　　　　１″て共通に横方向に走るよう形成さ
れ、同図では縦方向に順に配置される。

よＥ工ｆ、−１９３２、ヵウ、ユ４２．。−８１゜Ｗｌ
、Ｃ−３Ｗ２を介して８本の共通相補データ線（又は入
出力線■１０）対ＣＤ１．ＣＤ２に選　　　　　　′：
′択的に接続される。同図おいては、上記共通相補ｆ’
　−９１１ＡＭ　４＊＊７１″ＩＣ！ｑｒ＆’！・００
ゞ１ｍｍ１ｉ　　　　　。

データ線対ＣＤ１．ＣＤ２は、メインアンプＭＡ１□ １、ＭＡＲの入力端子にそれぞれ接続される。

センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をノ＼イレベル／ロウレベルに増
幅するものである。

ロウアドレスバッファＲ−ＡＤＢは、外部端子からのｍ
＋ｌビットのアドレス信号ＲＡＤを受け、内部相補アド
レス信号ａＱ−ａｍ、ａ’Ｑ〜ａｍを形成して、ロウア
ドレスデコーダＲ−ＤＣＨに送出する。なお、以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばａＱ、丁０を内部相補アドレス信号上Ｏと表すこ
とにする。

したがって、上記内部相補アドレス信号ａＯ〜ａｍ、ａ
Ｑ　〜ａｍは、内部相補アドレス信号１０〜１ｍと表す
。

ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
ａ□−ａｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎ＋１ビットのアドレス信号ＣＡＤを受け、内部相補ア
ドレス信号ＢＱ−ａｎ、ａｏ〜丁ｎを形成して、カラム
アドレスデコーダＣ−ＤＣＲ１，Ｃ−ＤＣＲ２に送出す
る。なお、上記内部相補アドレス信号の表し方に従って
、図面及び以下の説明では、上記内部相補アドレス信号
ａＯ〜ａｎ、ａＯ〜丁ｎを内部相補アドレス信号上Ｏ〜
土ｎと表す。

カラムアドレスデコーダＣ−ＤＣＲは、上記アドレス信
号上Ｑ　ｗ　ａ　ｎに従って８本の相補データ線対を選
択するためのデータ線選択タイミング信号φｙに同期し
た選択信号を形成する。

カラムスイッチＣ−３ＷＩ、Ｃ−３Ｗ２は、上記選択信
号を受け、上記８対の相補データ線を対応する８対の共
通相補データ線に接続する。なお、同図では、例示的に
示された上記相補データ線対及び共通相補データ線対は
、１本の線により現している。

入出力回路Ｉ１０は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ人カバソファとにより構
成され、読み出し時には、動作状態にされた一方のメイ
ンアンプＭＡＬ又はＭＡ２の出力信号を増幅して外部端
子ＤＡに送出する。

また、書込み動作時には、その書込み出力を上記共通相
補データ線対ＣＤＩ、ＣＤ２に供給する。

同図では、この書込み用の信号経路を省略して描かれて
いる。

内部制御信号発生回路ＴＯは、２つの外部制御信号ＣＳ
（チップセレクト信号）、ＷＥ（ライトイネーブル信号
）と、特に制限されないが、上記アドレス信号ａｏ−ａ
ｍ及びａＱｘａｎを受けるアドレス信号変化検出回路Ａ
ＴＤで形成されたアト【／ス信号の変化検出信号φとを
受けて、メモリ動作に必要な各種タイミング信号を形成
して送出される。上記のようなアドレス信号変化検出回
路ＡＴＤにより形成された検出信号φに基づいて内部動
作のための一連のタイミングを形成することによりＲＡ
Ｍを内部同期式により動作させる。これにより、上記の
ようなダイナミック型メモリセルを用いたにもかかわら
ず、外部からはスタティック型ＲＡＭと同じようにアク
セスすることができる（いわゆる、擬似スタティック型
ＲＡＭを構成するものである）。このような動作のため
に、上記アドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢ及び
アドレスデコーダＲ−ＤＣＲ，Ｃ−ＤＣＲＩ。

Ｃ−ＤＣＲ２等の周辺回路は、後述するようなＣＭＯＳ
　（相補型ＭＯ５）スタティック型回路によって構成さ
れる。

上記メモリアレイＭ−ＡＲＹ１．メモリアレイＭ−ＡＲ
Ｙ２における欠陥を救済するため、これらのメモリアレ
イＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に対して予備メモリアレ
イＹＲ−ＡＲＹＩ、ＹＲ−ＡＲＹ２がそれぞれ設けられ
る。これらの予備メモリアレイＹＲ−ＡＲＹＩとＹＲ−
ＡＲＹ２への切り換えを行うため、不良ビットアドレス
を記憶するアドレス記憶回路と、この不良アドレス信号
と、アクセスのためにアドレスバッファＣ−ＡＤＢから
供給されたアドレス信号ｉ０〜ａｎとを比較して記憶さ
れた不良アドレスが入力されたことを検出するアドレス
比較回路とからなる２組のアドレスコンベアＡＣ１，Ａ
Ｃ２が設けられる。このアドレスコンベアＡｃｔ　　（
又はＡＣ２）は、不良アドレスに対するメモリアクセス
を検出して、対応されたアドレスデコーダＣ−ＤＣＲＩ
　（又はＣ−ＤＣＲ２）の選択動作を禁止させる信号φ
ｋを形成するとともに、上記冗長用メモリアレイＹ１１
ｊ−ＡＲＹＩ　（又はＹＲ−ＡＲＹ２）のデータ線を上
記不良ピントのアレイに代えて共通相補データ線に接続
させるという選択信号を形成する。特に制限されないが
、この実施例では、ポリシリコン層を利用したヒユーズ
手段を用いて不良アドレスの記憶を行う、このため、ヒ
ユーズ手段の選択的な切断（？８断）のために、アドレ
スバッファＣ−ＡＤＢを通したアドレス信号が利用され
る。この場合、アドレスバッファＣ−ＡＤＢに対する負
荷容量を均等にするため、上記アドレスバッファＣ−Ａ
ＤＢから送出される相補アドレス信号上０〜ａｎのうち
、例えば非反転のアドレス信号ａＯ〜ａｎがアドレスコ
ンベアＡｃｔの記憶回路及びアドレス比較回路に供給さ
れ、反転のアドレス信号ＴＯ〜ａｎがアドレスコンベア
ＡＣ２の記憶回路及びアドレス比較回路に供給される。

このようなアドレスコンベアＡＣＩとＡｃ１の具体的構
成は、後に第２図を参照して詳細に説明する。

なお、ワード線に対しても同様な冗長用メモリアレイを
設けるものであってもよい。

特に制限されないが、この実施例では自動リフレッシュ
回路ＲＥＦＣが内蔵される。自動リフレッシュ回路ＲＥ
　Ｐ　Ｃは、リフレッシュアドレスカウンタ、タイマー
等を含んでおり、外部端子から供給されたリフレッシュ
信号ＲＥＦをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＦをロウレベルにすると自動リフレ
ッシ工回路ＲＥＦＣは、図示しない制御信号によってロ
ウアドレスバッファＲ−ＡＤＢに設けられたマルチプレ
クサを切り換えて、内蔵のリフレッシュアドレスカウン
タにより形成されたリフレッシュアドレス信号をロウデ
コーダＲ−ＤＣＨに伝えて一本のワード線選択と、セン
スアンプＳＡの増幅動作とによるリフレッシエ動作（オ
ートリフレッシュ）を行う、また、リフレッシュ信号Ｒ
ＥＦをロウレベルにしつづけるとタイマーが作動して、
一定時間毎にリフレッシエアドレスカウンタが歩進させ
られて、この間連続的なりフレッシェ動作（セルフリフ
レッシュ）を行うものである。すなわち、アドレスコン
ベアＡＣ１，ＡＣ２を設けても、何ら支障なくリフレッ
シュ動作を行い得る。

第２図には、上記アドレスコンベアＡｃｔとＡｃ１の具
体的一実施例の回路図が示されている。

上記一方のアドレスコンベアＡｃｔは、アドレス信号の
ビット数（１＋１）に応じた数だけの不良アドレスの記
憶回路及びアドレス比較回路と、１つのイネーブル回路
とにより構成される。

端子Ｐ１〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子Ｐｉ、Ｐ３には電源電圧Ｖｃｃが与えら
れ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる。

上記イネーブル回路は、次の各回路素子により構成され
る。負荷ＭＯ３ＦＥＴＱＩと駆動ＭＯ８ＦＥＴＱ２とは
インバータを構成し、負荷ＭＯ３ＦＥＴＱＩのドレイン
、ゲートは、端子Ｐ３に接　　　　　　　１、あわ６．
。。６，２、−ヶ。８カ２１．５．−８２１１□□＋□
、。５ＦＥＴＱ３Ｏヶー、９１□ 接続される。このＭＯ５ＦＥＴＱ３のドレインと　　　
　　　　□端子Ｐ１と０間ゝＩ＝ｚ−ＸＦＩが設けられ
・そ″１ソースは端子Ｐ２に接続される。また、上記Ｍ
Ｏ’５ＦＥＴＱ２のゲートは、端子Ｐ４に接続される。

　　　　　　□□ 上記端子Ｐ４と電源電圧Ｖｃｃの間には抵抗Ｒ２が　　
　　　　　：！１Ｉ＝ｔ　６　ｈ？い６．よお５．−□
１．２１゜、　　　　１されないが、ポリシリコンによ
って構成されてい６、ヶ。、Ｄ４ア、−□６゜よ。９、
ヨイ２１１、Ｐ３には電源電圧Ｖｃｃが与えられ、端子
Ｐ２゜Ｐ４には回路の接地電位が与えられる。この結果
、上記インバータの出力はハイレベルとなり、駆動　　
　　　　　□ＭＯ５ＦＥＴＱ３がオン状態にされるため
、ヒユーズＦ１が自動的に切断される。

このヒユーズＦ１が溶断しているか否かを判別するため
に、次のＣＭＯＳインバータ及びランチ回路が設けられ
ている。

ＣＭＯＳナントゲート回路Ｇｌと０２の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。

上記ＭＯ３ＦＥＴＱ３ドレイン出力は、ＣＭＯＳインバ
ータ回路Ｎ１人力と上記ラッチ回路を構成する一方のナ
ントゲート回路Ｇ２の他方の入力に供給される。上記Ｃ
ＭＯＳインバータ回路Ｎ１の出力は、上記ランチ回路を
構成する他方のナントゲート回路Ｇ１の他方の入力と上
記駆動ＭＯ３ＦＥＴＱ３に並列形態とされた帰還用のＭ
Ｏ３ＦＥＴＱ４のゲートに伝えられる。上記他方のナン
トゲート回路Ｇ２の出力は、ＣＭＯＳインバータ回路Ｎ
２の入力に供給される。このＣＭＯＳインバータ回路Ｎ
２の出力からイネーブル信号φｋが出力される。

不良アドレスの記憶回路及びアドレス比較回路は、次の
各回路素子によって構成される。

不良アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯ５ＦＥＴＱ５ないしＱ９及びヒユーズＦ２と、Ｃ
ＭＯＳインバータ回路Ｎ３及びランチ形態のＣＭＯＳナ
ントゲート回路Ｇ３．Ｇ４から構成される。不良アドレ
スの書込みのために、アドレスバッファＣ−ＡＤＢから
送出される非反転のアドレス信号ａＯは、インバータを
構成する駆動ＭＯ３ＦＥＴＱ６と並列形態とされたＭＯ
５Ｆ　Ｅ　Ｔ　Ｑ　７のゲートに供給される。所定の不
良アドレスを書込むときに、上記のように端子Ｐ１゜Ｐ
３には電源電圧Ｖｃｃが与えられ、端子Ｐ２．Ｐ４には
回路の接地電位が与えられている。書込むべき不良アド
レス信号ａＯがハイレベルならＭＯ３ＦＥＴＱ７はオン
状態にされる。これにより、ヒユーズＦ２に結合された
駆動ＭＯ３ＦＥＴＱＢがオフ状態にされるため、ヒユー
ズＦ２に切断電流が流れないことより、ヒユーズＦ２の
切断が行われない、上記不良アドレス信号ａＯがロウレ
ベルならＭＯ３ＦＥＴＱ７はオフ状態にされる。これに
より、ヒユーズＦ２に結合された駆動ＭＯＳＦＥＴＱ８
がオン状態にされるため、ヒユーズＦ２に切断電流が流
れることになり、ヒユーズＦ２の切断が行われる。

上記ヒユーズＦ２が切断されているか否かを判別するた
めに、上記同様なＣＭＯＳインバータ回路Ｎ３とその帰
還用ＭＯ３ＦＥＴＱ９及びラッチ形態にされたナントゲ
ート回路Ｇ３．Ｇ４が設けられている。

上記不良アドレスに対応された１ビット分のアドレス比
較回路は、直列形態とされたＰチャンネルＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　１０　、　Ｑ　１１とＮチャンネルＭＯ
３ＦＥＴＱＩ　２．Ｑｌ　３及びＰチャンネルＭＯ５Ｆ
ＥＴＱ１４．Ｇ１５とＮチャンネルＭＯ３ＦＥＴＱ１６
．Ｇ１７と、ＣＭＯＳインバータ回路Ｎ４とにより構成
される。上記２つの直列ＭＯ５ＦＥＴ回路におけるＭＯ
ＳＦＥＴＱＩ　１とＧ１２の接続点及びＭＯＳＦＥＴＱ
Ｉ５とＧ１６の接続点は、共通接続されて出力端子とさ
れる。

アドレスバッファＣ−ＡＤＢから出力される非反転のア
ドレス信号ａＯは、一方の直列ＭＯ３ＦＥＴ回路におけ
るＭＯＳＦＥＴＱＩ　１．Ｑｌ　２のゲートに供給され
る。これと対応された他方の直列ＭＯ５ＦＥＴ回路にお
けるＭＯＳＦＥＴＱＩ　５゜Ｇ１６のゲートには、イン
バータ回路Ｎ４により反転されたアドレス信号ＴＯが供
給される。

ヒユーズＦ２の切断の有無に従った不良アドレス信号ａ
Ｏ°と丁０°は上記２つの直列ＭＯ５ＦＥＴ回路におけ
る残りのＭＯＳＦＥＴＱＩ　ＯとＧ１７及びＧ１３とＧ
１４のように、ＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャ
ンネル間Ｏ８ＦＥＴに対して交差的に供給される。

上記同様な各回路が残りのアドレス信号ａｌ〜ａｎに対
しても設けられる。

今、不良アドレスとして、アドレス信号ａＯをハイレベ
ルとして（論理“１”）を記憶させた場合、言い換える
ならば、ヒユーズＦ２が切断されていない場合、ＣＭ　
ＯＳラッチ回路を構成するナントゲート回路Ｇ３の出力
ａＯ°はハイレベル。

ナントゲート回路Ｇ４の出カフ０°はロウレベルになる
。したがって、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　ＴＱ１
７とＰチャンネルＭＯ３ＦＥＴＱＩ　４とがオン状態に
なっている。

メモリアクセスにより入力されたアドレス信号ａｏがロ
ウレベルならＰチャンネルＭＯＳ　Ｆ　ＥＴＱＩＯがオ
ン状態に、インバータ回路Ｎ４で反転されたアドレス信
号ａＯのハイレベルによりＮチャンネルＭＯ５ＦＥＴＱ
Ｉ　６がオン状態にされる。

このように、両アドレス信号が不一致のときには、上記
オン状態のＮチャンネルＭＯ３ＦＥＴＱＩ　６゜Ｑ１７
とによりロウレベル（論理“０”）の出力信号ＣＯが送
出される。

メモリアクセスにより入力されたアドレス信号ａＯがハ
イレベルならＮチャンネルＭＯ３ＦＥＴＱ１２がオン状
態に、インバータ回路Ｎ４で反転されたアドレス信号ａ
ＯＯロウレベルによりＰチャンネルＭＯ３ＦＥＴＱ１５
がオン状態にされる。

このように、両アドレス信号が一致のときには、上記オ
ン状態のＰチャンネルＭＯ５ＦＥＴＱＩ　４゜Ｑ１５と
によりハイレベル（論理“１”）の出力信号ＣＯが送出
される。残りのアドレス信号ａ１〜ａｎに対応した上記
回路から出力信号Ｃ１〜Ｃｎが送出される。

アドレス信号の全ビットについて、上記ハイレベル（論
理″１”）の一致出力信号ｃＯ〜ｃｎと、イネーブル信
号φにの論理“１″とが得られたとき、論理和回路（図
示せず）の出力により、不良アドレスの検出信号が形成
、される、なお、イネ−ドア″信号＄に′！・不良″“
Ｊ−ｋＪ′（７）選択を禁止す　　　　　　　するため
、例えばカラムアドレスデコーダＣ−ＤＣｊＲに供給さ
れるデータ線選択タイミング信号φｙ　　　　　　　：
の伝達を禁止する。また、イネーブル信号φには、　　
　　　　□その論理“０″出力により上記冗長メモリア
レイへの切り換えを禁止する。

上記他方のアドレスコンベアＡＣ２は、上記同様な各回
路により構成される。ただし、同図に例示的に示されて
いるる１ビット分（ＴＯ）の記憶回路と比較回路のよう
に、記憶回路を構成するＭＯＳＦＥＴＱ２２のゲート、
及び比較回路を構成するＭＯＳＦＥＴＱ２６．Ｑ２７の
ゲート並びにその反転信号を形成するＣＭＯＳインバー
タ回路Ｎ６の入力には、アドレスバッファＣ−ＡＤＢか
ら供給される反転のアドレス信号ａＯが供給される０図
示しない他のと２トにおける同様な記憶回路及び比較回
路にも、上記同様に反転のアドレス信号７１〜丁ｎが用
いられる。

このようにすることによって、アドレスバッファＣ−Ａ
ＤＢにおける非反転のアドレス信号ａＯ〜ａｎと反転の
アドレス信号子Ｑ　ｗ　ａ　ｎを形成する出力回路に対
する負荷容量をはゾ均等にできるものである。これによ
り、メモリアクセスにより外部端子から供給されるアド
レス信号の変化に対して、相補内部アドレス信号１０〜
土ｎの変化タイミングをほり等しくできる。

（効　果〕（１）記憶回路及び／又はアドレス比較回路に供給され
るアドレス信号として、非反転のアドレス信号と反転の
アドレス信号の双方を均等に複数組のアドレスコンベア
に供給することにより、アドレスバッファの負荷容量を
均等に低減できる。これにより、内部相補アドレス信号
の変化がはり等しく高速になるため、動作の高速化を図
ることができるという効果が得られる。すなわち、アド
レスデコーダの動作タイミングを、従来の冗長回路内蔵
のＲＡＭのように、一方の内部アドレス信号の変化が遅
くされることを考慮して一定の時間マージンを持たせて
遅くする必要がないから、そのアト′８デ３−ダ０動作
夕＜ｔｙｙ’を早く７きるも０　　　　　　　、、。

となる、　　　　　　　　　　　　　　　　　　　　　
　　　　　　１（２）上記（１）により、内部相補アド
レス信号における信号レベルの切り替わりがはり同時に
相補的に行　　　　　　　：ねれるため、アドレスデコ
ーダ等を構成するＣＭ　　　　　　　　’Ｏ８回路にお
ける貫通電流を小さくできるという効果が得られる。す
なわち、上記信号レールの変　　　　　　　１：′：１化に大きな差が生じると、早く変化する信号と遅　　　
　　　　１□ く変化する信号との組み合わせによりＰチャンネ　　　
　　　　１□ルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦＥ
Ｔとが　　　　　　　Ｌ同時に比較的長い期間にわたっ
てオン状態にされ　　　　　　　１′る場合が生じるか
らである。　　　　　　　　　　　　　　　　　１以上
本発明者によってなされた発明を実施例に基づき具体的
に説明したが、この発明は上記実施　　　　　　　：：
（ＰＪＫ−８３４ｔｔｏｒ＆ｔｒ、Ｋ　＜、や。−−お
、１：ない範囲で種々変更可能であることはいうまでも
ない。例えば、ロウ系の予備メモリアレイについて、ア
ドレスコンベアＡＣを設けてよい。不良アドレスの記憶
回路は、所定の配線をレーザー光線を利用して選択的に
切断するもの等何であってもよい。この場合には、アド
レスバッファから記憶回路にアドレス信号を供給する必
要が無くなるが、アドレス比較回路には、上記記憶され
た不良アドレス信号と、メモリアクセスにより供給され
たアドレス信号とを比較するアドレス比較回路が設けら
れるものであるので、この比較回路の入力容量や配線容
量が上記アドレスバッファに対する負荷容量とされる。

また、第１図に示したＲＡＭにおいて、その書き込み又
は読み出しを４ビツト又は１ビア）の単位で行うもの等
種々の実施形態を採ることができる。ダイナミック型Ｒ
ＡＭの各回路ブロックの具体的回路構成は、種々の実施
形態を採ることができるものである。例えば、外部端子
から供給するアドレス信号は、共通の外部端子からロウ
アドレス信号とカラムアドレス信号とをストローブ信号
ＲＡＳとＣＡＳに同期させて時分割方式により供給する
ものであってもよい。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭ　（擬似スタティ
ック型ＲＡＭ）に適用した場合について説明したが、そ
れに限定されるものではなく、例えば上記のような欠陥
救済方式を採用したスタティック型ＲＡＭや各種ＲＯＭ
　（リード・オンリー・メモリ）等の半導体記憶装置に
広く利用することができる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す内部構成ブロック図、第２図は、そのアドレ
スコンベアの要部一実施例を示す回路図である。Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ
、ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレ
スバッファ、ｃ−ｓｗｉ、ｃ−ｓｗ２・・カラムスイッ
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒ・・ロウアドレスデコーダ、Ｃ−ＤＣＲＩ、Ｃ−ＤＣ
Ｒ２・・カラムアドレスデコーダ、ＭＡＬ、ＭＡ２・・
メインアンプ、ＴＧ・・内部制御信号発生回路、ＡＴＤ
・・アドレス信号変化検出回路、Ｉｌｏ・・入出力回路
、ＡＣＩ、ＡＣ２・・アドレスコンベア、ＲＥＦＣ・・
自動リフレッシュ回路第１図Ｃ＾０００〜０７１

Claims

【特許請求の範囲】１、アドレスバッファから供給される非反転の内部アド
レス信号と記憶された不良アドレス信号とを受ける第１
の比較回路と、上記アドレスバッファから供給される反
転の内部アドレス信号と記憶された不良アドレス信号と
を受ける第２の比較回路とからなる一対の不良アドレス
検出回路と、不良アドレス検出回路の検出出力により、
予備メモリアレイに切り換える冗長回路を内蔵すること
を特徴とする半導体記憶装置。２、上記第１の比較回路に供給される不良アドレス信号
は、上記アドレスバッファから供給される非反転の内部
アドレス信号により指示された不良アドレスのレベルに
より、その切断が選択的に行われるヒューズ手段を含む
記憶回路により形成され、上記第２の比較回路に供給さ
れる不良アドレス信号は、上記アドレスバッファから供
給される反転の内部アドレス信号により指示された不良
アドレスのレベルにより、その切断が選択的に行われる
ヒューズ手段を含む記憶回路により形成されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。