JP2700640B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、予備メモリアレイを内蔵するダイナミック型RAM
（ランダム・アクセス・メモリ）に利用して有効な技術
に関するものである。 〔従来の技術〕 ダイナミック型RAM等の半導体記憶装置においては、
予めメモリアレイに予備のメモリアレイを用意し、欠陥
メモリセルが発見されたワード線又はデータ線をこれら
の予備メモリアレイに切り換えるいわゆる欠陥ビット救
済が行われ、製品歩留りの向上が図られる。このため、
メモリアレイの不良アドレスを記憶し、メモリアクセス
に際して外部から供給されるアドレス信号とこの不良ア
ドレスを比較し、不良アドレスが指定された場合にその
アドレスを予備メモリアレイのアドレスに切り換えるた
めの冗長アドレス切り換え回路が設けられる。 このような冗長アドレス切り換え回路を備えるダイナ
ミック型RAMについては、例えば日経マグロウヒル社発
行、1985年６月３日付『日経エレクトロニクス』の209
頁〜231頁に記載されている。 〔発明が解決しようとする問題点〕 上記のような冗長アドレス切り換え回路を有するダイ
ナミック型RAM等では、製品試験の段階で欠陥メモリセ
ルが識別され、その欠陥メモリセルが結合されるワード
線又はデータ線のアドレスが冗長アドレス切り換え回路
内のROM（リード・オンリー・メモリ）に登録される。
この後、これらの不良アドレスが指定されると、冗長ア
ドレス切り換え回路に含まれるアドレス比較回路のアド
レス一致信号が出力され、対応する予備メモリアレイへ
の切り換えが行われる。また、各予備メモリアレイに対
応するアドレス比較回路のアドレス一致信号を所定の外
部端子に出力するアドレスロール機能が設けられ、欠陥
メモリセルが結合されるワード線又はデータ線のロウア
ドレス又はカラムアドレスを識別できるようにしてい
る。 しかしながら、上記アドレスロール機能では、欠陥メ
モリセルが結合されるワード線又はデータ線のロウアド
レス又はカラムアドレスまでは識別できるが、欠陥メモ
リセルのアドレスをビット単位で識別することはできな
い。また、冗長アドレス切り換え回路による予備メモリ
アレイへの切り換え動作は、不良アドレスが登録される
と無条件に行われるため、欠陥メモリセルをアクセスし
てその欠陥内容を調べたり、そのアドレスをビット単位
で識別することはできない。このため、製品完成後、例
えばフェイルビットマップ（Fail Bit Map）等を作成し
て、ダイナミック型RAMの不良発生状況の統計調査や故
障発生時の障害分析等を行うことができない。 この発明の目的は、予備メモリアレイへの切り換え動
作を制御しうる半導体記憶装置を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
不良アドレスと外部から指定されるアドレスとを比較し
両アドレスが一致した場合に予備メモリアレイへの切り
換えを行う冗長アドレス切り換え回路の動作を、外部か
ら供給される所定の制御信号に従って選択的に禁止でき
るようにするものである。 〔作用〕 上記した手段によれば、製品完成後でも、外部から供
給される制御信号に従って予備メモリアレイへの切り換
えを選択的に禁止し欠陥メモリセルを意図的にアクセス
することができるため、欠陥メモリセルのアドレスや欠
陥の具体的な内容を識別することができ、半導体記憶装
置の不良発生状況の統計調査や故障発生時の障害分析等
を容易に行うことができる。 〔実施例〕 第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路素子は、公知のCMOS（相補型MOS）集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。同図にお
いて、チャンネル（バックゲート）部に矢印が付加され
たMOSFETはＰチャンネル型であり、矢印の付加されない
ＮチャンネルMOSFETと区別される。 この実施例のダイナミック型RAMには、特に制限され
ないが、４本の予備ワード線Wr0〜Wr3が用意される。こ
れらの予備ワード線は、冗長アドレス切り換え回路RAC
によって選択・指定される。冗長アドレス切り換え回路
RACは、タイミング制御回路TCにおいて外部から制御信
号として供給される冗長アドレスイネーブル信号RAEに
より形成される内部制御信号raeに従って選択的に動作
状態とされる。これにより、ダイナミック型RAMの完成
後も、この制御信号によって冗長アドレス切り換え回路
RACの動作を禁止することができ、欠陥メモリセルを意
図的にアクセスすることができる。 また、この実施例のダイナミック型RAMには、ダイナ
ミック型RAMに欠陥メモリセルが検出されその不良アド
レスが冗長アドレス切り換え回路RACに登録されたこと
を記憶する冗長イネーブル回路RENが設けられ、この冗
長イネーブル回路RENの出力信号として得られる内部制
御信号reによって、冗長アドレス切り換え回路RACのア
ドレス比較動作が制御される。これにより、ダイナミッ
ク型RAMに欠陥メモリセルが検出されず不良アドレスの
登録が行われなかった場合に、不良アドレス記憶用のRO
Mが初期状態（例えばアドレス“0"）であることから特
定のアドレスが不本意に予備メモリアレイに切り換えら
れることを防止することができる。この内部制御信号re
は、図示されない信号経路を介してタイミング制御回路
TCにも供給され、内部タイミング信号が形成されるタイ
ミングを欠陥メモリセルの有無に応じて調整するために
用いられる。 さらに、この実施例のダイナミック型RAMでは、アド
レスマルチプレクス方式が採られ、Ｘアドレス信号AX0
〜AXi及びＹアドレス信号AY0〜AYiが同一の外部端子A0
〜Aiを介して供給される。また、自動リフレッシュ動作
モードにおいて、リフレッシュするワード線を指定する
ためのリフレッシュアドレスカウンタREFCと、このリフ
レッシュアドレスカウンタREFCにより形成されるリフレ
ッシュアドレス信号cx0〜cxiと外部から供給されるＸア
ドレス信号AX0〜AXiを切り換え・選択してロウアドレス
バッファRADBに伝達するためのアドレスマルチプレクサ
AMXが設けられる。 第２図において、特に制限されないが、メモリアレイ
Ｍ−ARYは２交点方式とされ、第２図の水平方向に配置
されるｎ＋１組の相補データ線D0・▲▼〜Dn・▲
▼と、垂直方向に配置されるｍ＋１本のワード線W0〜
Wm及び欠陥ビット救済用の４本の予備ワード線Wr0〜Wr3
が設けられる。これらの相補データ線とワード線の交点
には、（ｍ＋５）×（ｎ＋１）個のメモリセルが格子状
に配置される。それぞれの相補データ線には、相補デー
タ線D0・▲▼及びDn・▲▼に代表して示される
ように、アドレス選択用MOSFETQmと情報記憶用キャパシ
タCsとからなるｍ＋５個のメモリセルが、所定の規則性
をもってそれぞれ結合される。 各相補データ線の非反転信号線及び反転信号線の間に
は、MOSFETQ7及びQ8に代表されるスイッチMOSFETからな
るプリチャージ回路PCが設けられる。これらのスイッチ
MOSFETのゲートは共通接続され、後述するタイミング制
御回路TCから、タイミング信号φpcが供給される。この
タイミング信号φpcは、ダイナミック型RAMの非動作状
態においてハイレベルとされ、動作状態においてロウレ
ベルとされる。これにより、タイミング信号φpcがハイ
レベルとされるダイナミック型RAMの非動作状態におい
て、スイッチMOSFETQ7〜Q8がオン状態となり、相補デー
タ線の両信号線を短絡して電源電圧Vccの約1/2のような
ハーフプリチャージレベルとする。このため、各相補デ
ータ線の両信号線のレベルは、このハーフプリチャージ
レベルからハイレベル又はロウレベルに向かって変化さ
れ、読み出し動作が高速化される。 センスアンプSAは、ｎ＋１個の単位回路USAにより構
成される。各単位回路USAは、第２図に例示的に示され
るように、ＰチャンネルMOSFETQ3,Q4及びＮチャンネルM
OSFETQ5,Q6からなるCMOラッチ回路で構成される。これ
らのラッチ回路の入出力カードは、対応する相補データ
線D0・▲▼〜Dn・▲▼にそれぞれ結合される。
また、上記センスアンプSAの単位回路には、特に制限さ
れないが、並列形態のＰチャンネルMOSFETQ1,Q2を介し
て電源電圧Vccが供給され、並列形態のＮチャンネルMOS
FETQ13,Q14を介して回路の接地電圧が供給される。これ
らの駆動MOSFETQ1,Q2及びMOSFETQ13,Q14は、同じメモリ
マット内に設けられる単位回路に対して共通に用いられ
る。すなわち、同じメモリマットに含まれるセンスアン
プ単位回路USAを構成するＰチャンネルMOSFETQ1,Q2とＮ
チャンネルMOSFETQ13,Q14のソースは、共通ソース線PS
及びNSにそれぞれ共通接続される。 上記MOSFETQ1,Q13のゲートには、センスアンプSAを活
性化させるための相補タイミング信号φpa1,▲
▼が供給され、MOSFETQ2,Q14のゲートには、上記タイミ
ング信号φpa1,▲▼よりやや遅れて形成される
相補タイミング信号φpa2,▲▼が供給される。
これにより、センスアンプSAの動作は２段階に行われ
る。すなわち、タイミング信号φpa1,▲▼が供
給される第１段階において、比較的小さいコンダクタン
スを持つようにされるMOSFETQ1及びQ13がオン状態とな
り、その電流制限作用によって、メモリセルから対応す
る相補データ線に与えられる微小読み出し電圧は不所望
なレベル変動を受けることなく増幅される。上記センス
アンプSAの増幅動作によって相補データ線の電位差があ
る程度大きくされた後、タイミング信号φpa2,▲
▼が供給される。これにより、比較的大きなコンダク
タンスを持つMOSFETQ2,Q14がイオン状態となる。センス
アンプSAの増幅動作は、MOSFETQ2,Q14がオン状態になる
ことによって速くされ、相補データ線のレベルは急速に
ハイレベル又はロウレベルに推移する。このように、セ
ンスアンプSAの増幅動作を２段階に分けて行わせること
によって、相補データ線の不所望なレベル変化を防止し
つつ、データの高速読み出しを行うことができる。 相補データ線は、上記センスアンプSAの反対側におい
て、カラムスイッチCSWを構成するスイッチMOSFETに結
合される。カラムスイッチCSWは、代表として示されるM
OSFETQ9,Q10及びQ11,Q12に代表されるようなｎ＋１組の
スイッチMOSFET対により構成され、指定された相補デー
タ線と共通相補データ線CD・▲▼を選択的に結合さ
せる。これらのスイッチMOSFET対Q9・Q10〜Q11・Q12の
ゲートはそれぞれ共通接続され、カラムデコータCDCRに
よって形成されるデータ線選択信号Y0〜Ynが供給され
る。 一方、メモリアレイＭ−ARYの同じ行に配置されるメ
モリセルのアドレス選択用MOSFETQmのゲートは、対応す
るワード線W0〜Wm又は予備ワード線Wr0〜Wr3に結合され
る。ワード線W0〜Wmは、ロウアドレスデコーダに結合さ
れそのうちの一本が選択・指定される。また、予備ワー
ド線Wr0〜Wr3は、後述する冗長アドレス切り換え回路RA
Cによって選択・指定される。 特に制限されないが、ロウアドレスデコーダは２段構
造とされ、１次ロウアドレスデコーダRDCR1と２次ロウ
アドレスデコーダRDCR2によって構成される。１次ロウ
アドレスデコーダRDCR1は、下位２ビットの相補内部ア
ドレス信号ａx0及びａx1（ここで例えば外部アドレス信
号AX0と同相の内部アドレス信号ax0と逆相の内部アドレ
ス信号▲▼をあわせて相補内部アドレス信号ａx0
と表す。以下同じ）をデコーダして、タイミング制御回
路TCから供給されるタイミング信号φｘに同期した４つ
のワード線選択タイミング信号φx00ないしφx11を形成
する。これらのワード線選択タイミング信号は、下位２
ビットを除く相補内部アドレス信号ａx2〜ａxiをデコー
ドする２次ロウアドレスデコーダRDCR2により形成され
る共通選択信号と組み合わされることによって、Ｘアド
レス信号AX0〜AXiに指定される一本のワード線を選択す
るためのワード線選択信号（W0〜Wm）が形成される。１
次ロウアドレスデコーダRDCR1の選択動作は、外部から
指定されるアドレスが不良アドレスと一致した場合に冗
長アドレス切り換え回路RACによって形成されるハイレ
ベルのタイミング信号φseによって禁止される。 ロウアドレス系の選択回路を以上のような２段構成と
することで、２次ロウアドレスデコーダRDCR2の単位回
路のレイアウトピッチ（間隔）とワード線のレイアウト
ピッチとを合わせることができ、半導体基板上のレイア
ウトを効率的なものとすることができる。 ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから供給されるロウアドレス信号を受け、それを
保持するとともに、相補内部アドレス信号ａx0〜ａxiを
形成して、１次ロウアドレスデコーダRDCR1,2次ロウア
ドレスデコーダRDCR2及び冗長アドレス切り換え回路RAC
に供給する。 前述のように、この実施例のダイナミック型RAMで
は、メモリセルの記憶データを所定の周期内に読み出
し、再書き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を指定するためのリフレッシュアド
レスカウンタREFCが設けられる。アドレスマルチプレク
サAMXは、タイミング制御回路TCから供給されるタイミ
ング信号φrefがロウレベルとされる通常のメモリアク
セスモードにおいて、外部端子A0〜Aiを介して外部の装
置から供給されるＸアドレス信号AX0〜AXiを選択し、ロ
ウアドレスバッファRADBに伝達する。また、タイミング
信号φrefがハイレベルとされる自動リフレッシュモー
ドにおいて、リフレッシュアドレスカウンタREFCから出
力されるリフレッシュアドレス信号cx0〜cxiを選択す
る。 Ｘアドレス信号AX0〜AXiは、外部から制御信号として
供給されるロウアドレスストローブ信号▲▼の立
ち下がりに同期して供給されるため、ロウアドレスバッ
ファRADBによるロウアドレス信号の取り込みは、タイミ
ング制御回路TCによってロウアドレスストローブ信号▲
▼の立ち下がりを検出して形成されるタイミング
信号φarに従って行われる。 リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュ動作モードにおいて動作し、
タイミング制御回路TCから供給されるタイミング信号φ
ｃを計数して、リフレッシュするワード線を指定するた
めのリフレッシュアドレス信号cx0〜cxiを形成し、アド
レスマルチプレクサAMXに供給する。 カラムアドレスバッファCADBは、アドレス信号入力端
子A0〜Aiを介して、カラムアドレスストローブ信号▲
▼の立ち下がりに同期して供給されるＹアドレス信
号AY0〜AYiを、タイミング制御回路TCにおいてカラムア
ドレスストローブ信号▲▼の立ち下がりを検出し
て形成されるタイミング信号φacによって取り込む。カ
ラムアドレスバッファCADBは、これらのＹアドレス信号
AY0〜AYiにより相補内部アドレス信号ａy0〜ａyiを形成
し、カラムアドレスデコーダCDCRに供給する。 カラムアドレスデコーダCDCRは、上記カラムアドレス
バッファCADBから供給される相補内部アドレス信号ａy0
〜ａyiをデコードし、タイミング制御回路TCから供給さ
れるデータ線選択タイミング信号φｙに従って、データ
線選択信号Y0〜Ynを形成し、カラムスイッチCSWに供給
する。 カラムスイッチCSWによって指定された相補データ線
が選択的に接続される共通相補データ線CD・▲▼
は、メインアンプMAの入力端子に結合されるとともに、
データ入力バッファDIBの出力端子に結合される。メイ
ンアンプMAの出力端子は、さらにデータ出力バッファDO
Bの入力端子に結合される。 メインアンプMAは、タイミング制御回路TCから供給さ
れるタイミング信号φmaのハイレベルによって動作状態
とされ、選択されたメモリセルから相補共通データ線CD
・▲▼を介して入力される読み出しデータをさらに
増幅し、データ出力バッファDOBに伝達する。 データ出力バッファDOBは、ダイナミック型RAMの読み
出し動作モードにおいて、タイミング制御回路TCから供
給されるタイミング信号φｒのハイレベルにより動作状
態とされ、上記メインアンプMAの出力信号をデータ出力
端子Doutに出力する。ダイナミック型RAMの非動作状態
あるいは書き込み動作モードにおいて、データ出力バッ
ファDOBの出力はハイインピーダンス状態とされる。 データ入力バッファDIBは、ダイナミック型RAMの書き
込み動作モードにおいて、タイミング制御回路TCから供
給されるタイミング信号φｗのハイレベルにより動作状
態とされ、データ入力端子Dinから供給される書き込み
データを相補書き込み信号とし、相補共通データ線CD・
▲▼に供給する。ダイナミック型RAMの非動作状態
あるいは読み出し動作モードにおいて、データ入力バッ
ファDIBの出力はハイインピーダンス状態とされる。 冗長アドレス切り換え回路RACは、後述するように、
予備ワード線Wr0〜Wr3に対応してそれぞれ設けられる不
良アドレス記憶回路ROM0〜ROM3と、アドレス比較回路AC
0〜AC3及びこのアドレス比較回路の出力信号に従って対
応する予備ワード線を駆動するための予備ワード線駆動
回路RWD0〜RWD3を主な構成要素とする。 冗長アドレス切り換え回路RACのアドレス比較回路AC0
〜AC3は、冗長イネーブル回路RENから供給される内部制
御信号reのハイレベルにより動作状態とされ、各予備ワ
ード線ごとに対応する不良アドレス記憶回路ROM0〜ROM3
に登録された不良アドレスとアドレスマルチプレクサAM
Xから供給される相補内部アドレス信号ａx0〜ａxiをビ
ットごとに比較する。これらの両アドレスが全ビット一
致すると、アドレス比較回路AC0〜AC3の出力信号がハイ
レベルとなり、予備ワード線駆動回路RWD0〜RWD3によっ
て対応する予備ワード線Wr0〜Wr3がハイレベルの選択状
態とされる。また、４本の予備ワード線のいずれかが選
択状態とされた場合、タイミング信号φseがハイレベル
とされ、１次ロウアドレスデコーダRDCR1の選択動作は
禁止される。 冗長アドレス切り換え回路RACの具体的な構成とその
動作の概要については、後に詳細に説明する。 冗長イネーブル回路RENは、ヒューズ手段を用いた図
示されない記憶回路と、この記憶回路の出力信号によっ
てセットされるフリップフロップにより構成される。冗
長イネーブル回路RENの記憶回路を構成するヒューズ手
段は、上記冗長アドレス切り換え回路RACのいずれかの
アドレス記憶回路に不良アドレスの書き込みが行われ
と、自動的に切断される。これにより、冗長イネーブル
回路RENの記憶回路は、このダイナミック型RAMのメモリ
アレイに欠陥メモリセルが検出され、その不良アドレス
が冗長アドレス切り換え回路RACに登録されたことを記
憶するものとなる。このヒューズ手段が切断されること
により、冗長イネーブル回路RENのフリップフロップが
セット状態とされる。フリップフロップの出力信号は、
内部制御信号reとして、冗長アドレス切り換え回路RAC
及びタイミング制御回路TCに伝達される。 タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及び冗長アドレスイネーブル信号▲
▼によって上記各種のタイミング信号や内部制御信号
を形成し、各回路に供給する。これらのタイミング信号
のうちのいくつかは、上記冗長イネーブル回路RENから
供給される内部制御信号reがハイレベルとされることに
よって、所定の時間遅延されて形成される。内部制御信
号reがロウレベルである場合、すなわちこのダイナミッ
ク型RAMのメモリアレイに欠陥メモリセルが検出されな
い場合、これらのタイミング信号は遅延されることなく
形成され、動作の高速化が図られる。 第１図には、第２図のダイナミック型RAMの冗長アド
レス切り換え回路RACの一実施例の回路ブロック図が示
されている。 第１図において、冗長アドレス切り換え回路RACは、
４本の予備ワード線Wr0〜Wr3に対応して設けられる不良
アドレス記憶回路ROM0〜ROM3,アドレス比較回路AC0〜AC
3及び予備ワード線駆動回路RWD0〜RWD3をその主な構成
要素とする。 不良アドレス記憶回路ROM0〜ROM3は、それぞれ相補内
部アドレス信号ａx0〜ａxiに対応して設けられるｉ＋１
ビットの記憶素子により構成される。これらの記憶素子
は、例えば電気的に切断されるヒューズ手段により構成
され、このヒューズ手段が切断されない初期の状態にお
いて、各ROMの対応する出力信号はロウレベルとされ
る。ダイナミック型RAMのウェハー試験の段階で欠陥メ
モリセルが検出された場合、図示されな切断用のパッド
を介して、欠陥メモリセルが結合されるワード線のアド
レスのうち論理“1"のビットに対応する記憶素子に切断
電流が供給され、そのヒューズ手段が切断される。これ
により、その記憶素子に対応するROMの出力信号は、ハ
イレベルとされる。 不良アドレス記憶回路ROM〜ROM3の出力信号は、対応
するアドレス比較回路AC0〜AC3の対応するビットの一方
の入力端子にそれぞれ供給される。アドレス比較回路AC
0〜AC3の各ビットの他方の入力端子には、ロウアドレス
バッファRADBから対応する相補内部アドレス信号ａx0〜
ａxiがそれぞれ供給される。また、アドレス比較回路AC
0〜AC3には、冗長イネーブル回路RENから内部制御信号r
eが供給される。 アドレス比較回路AC0〜AC3は、対応する不良アドレス
記憶回路ROM0〜ROM3から供給される不良アドレスとロウ
アドレスバッファRADBから共通に供給される相補内部ア
ドレス信号ａx0〜ａxiをビットごとに比較する。アドレ
ス比較回路AC0〜AC3の出力信号は、通常ロウレベルとさ
れ、両アドレスが全ビット一致すると、その出力信号は
ハイレベルとされる。 アドレス比較回路AC0〜AC3の出力信号は、対応するア
ンドゲート回路AG1〜AG4の一方の入力端子に供給され
る。これらのアンドゲート回路AG1〜AG4の他方の入力端
子には、タイミング制御回路TCから内部制御信号raeが
共通に供給される。 内部制御信号raeは、特に制限されないが、タイミン
グ制御回路TCにおいて、外部の装置から制御信号として
供給される冗長アドレスイネーブル信号▲▼をイ
ンバータ回路N1により反転することによって形成され
る。冗長アドレスイネーブル信号▲▼は、冗長ア
ドレス切り換え回路RACによる予備メモリアレイへの切
り換え動作を行わせる場合にロウレベルとされ、この切
り換え動作を禁止する場合にハイレベルとされる。 これにより、アンドゲート回路AG1〜AG4の出力信号am
0〜am3は、内部制御信号raeがハイレベルすなわち冗長
アドレスイネーブル信号▲▼がロウレベルである
場合に、対応するアドレス比較回路AC0〜AC3の出力信号
がハイレベルすなわち不良アドレスと外部から指定され
たアドレスとが一致した場合において、ハイレベルとな
る。 アンドゲート回路AG1〜AG4の出力信号am0〜am3は、そ
れぞれ対応する予備ワード線駆動回路RWD0〜RWD3に供給
されるとともに、オアゲート回路OG1の第１〜第４の入
力端子に供給される。 予備ワード線駆動回路RWD0〜RWD3は、対応するアンド
ゲート回路AG1〜AG4の出力信号am0〜am3に従って、対応
する予備ワード線Wr0〜Wr3を選択状態とする。すなわ
ち、対応するアンドゲート回路AG1〜AG4の出力信号am0
〜am3がハイレベルになると、予備ワード線駆動回路RWD
0〜RWD3は、対応する予備ワード線Wr0〜Wr3をハイレベ
ルの選択状態とする。対応するアンドゲート回路AG1〜A
G4の出力信号am0〜am3がロウレベルの場合、予備ワード
線Wr0〜Wr3はロウレベルの非選択状態とされる。また、
外部から供給される冗長アドレスイネーブル信号▲
▼がハイレベルとされ内部制御信号raeがロウレベル
とされる場合、アンドゲート回路AG1〜AG4の出力信号am
0〜am3は、アドレス比較回路AC0〜AC3によるアドレス比
較動作の結果に関係なくロウレベルとされる。これによ
り、冗長アドレス切り換え回路RACの予備メモリアレイ
への切り換え動作は禁止される。 オアゲート回路OG1の第１〜第４の入力端子には、ア
ンドゲート回路AG1〜AG4の出力信号am0〜am3が供給さ
れ、その出力信号は、タイミング信号φseとして、１次
ロウアドレスデコーダRDCR1に供給される。オアゲート
回路OG1の出力信号すなわちタイミング信号φseは、ア
ンドゲート回路AG1〜AG4の出力信号am0〜am3のいずれか
一つがハイレベルとなり予備ワード線Wr0〜Wr3のいずれ
かが選択状態とされた場合に、ハイレベルとなる。この
タイミング信号φseのハイレベルにより、１次ロウアド
レスデコーダRDCR1によるワード線の選択動作は禁止さ
れ、予備ワード線Wr0〜Wr3への切り換えが行われる。 以上のように、この実施例のダイナミック型RAMで
は、冗長アドレス切り換え回路RACのアドレス比較回路A
C0〜AC3と対応する予備ワード線駆動回路RWD0〜RWD3と
の間にアンドゲート回路AG1〜AG4が設けられ、アドレス
比較回路AC0〜AC3の出力信号は、外部から制御信号とし
て供給される冗長アドレスイネーブル信号▲▼に
従って選択的に対応する予備ワード線駆動回路RWD0〜RW
D3に伝達される。このため、冗長アドレスイネーブル信
号▲▼をハイレベルにすることによって、冗長ア
ドレス切り換え回路RACによる予備メモリアレイへの切
り換え動作を禁止することができ、製品完成後のダイナ
ミック型RAMの機能試験を欠陥救済を行わない状態で行
うことができる。したがって、例えば全メモリセルにつ
いて、書き込み・読み出し試験を実施することで、ダイ
ナミック型RAMのフェイル・ビット・マップ（Fail Bit
Map）を作成して欠陥メモリセルのアドレスを識別する
ことができるし、そのメモリセルの欠陥の内容を知るこ
ともできる。 以上の本実施例に示されるように、この発明を予備メ
モリアレイを有するダイナミック型RAM等の半導体装置
に適用することにより、次のような効果が得られる。す
なわち、 （１）不良アドレス記憶回路に記憶される不良アドレス
と外部から指定されるアドレスとを比較し両アドレスが
一致したときに予備メモリアレイへの切り換えを行う冗
長アドレス切り換え回路の動作を、外部から供給する所
定の制御信号に従って選択的に禁止しうるようにするこ
とで、欠陥メモリセルを意図的にアクセスすることがで
き、製品完成後のダイナミック型RAM等の半導体記憶装
置の機能試験等を、欠陥救済されない状態で実施するこ
とができるという効果が得られる。 （２）欠陥救済された状態での機能試験と欠陥救済され
ない状態での機能試験を適当に組み合わせて実施するこ
とで、ダイナミック型RAM等の半導体記憶装置の機能試
験をより効果的に実施することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、製品完成後の
ダイナミック型RAM等の半導体記憶装置に含まれる欠陥
メモリセルのアドレスや欠陥の具体的な内容を識別する
ことができるという効果が得られる。 （４）上記（１）項〜（３）項により、製品完成後のダ
イナミック型RAM等の半導体記憶装置の不良発生状況の
統計調査や故障発生時の障害分析等を容易に行うことが
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
のダイナミック型RAMでは、ロウアドレスすなわちワー
ド線に予備メモリアレイを設けているが、カラムアドレ
スすなわち相補データ線又はワード線と相補データ線の
両方に予備メモリアレイを設けるものとしてもよい。ま
た、第１図の冗長イネーブル回路RENや冗長アドレス切
り換え回路RACのアドレス記憶回路の記憶素子は、ヒュ
ーズ手段を用いるものでなく、例えばレーザ光線等によ
って特定の配線を切断するようなものであってもよい
し、冗長イネーブル回路RENは設けられなくてもよい。
冗長アドレスイネーブル信号▲▼は、この実施例
のように個別の外部端子を介して供給するものでなく、
例えばアドレス信号用等所定の既存の外部端子に高電圧
を印加することによって冗長アドレスイネーブル信号▲
▼とするものであってもよい。第１図では、アド
レス比較回路AC0〜AC3の出力信号をアンドゲート回路AG
1〜AG4に入力し、冗長アドレスイネーブル信号▲
▼に従って選択的に予備ワード線駆動回路RWD0〜RWD3に
伝達することで冗長アドレス切り換え回路RACの切り換
え動作を禁止しているが、冗長アドレスイネーブル回路
RENから供給される内部制御信号reを冗長イネーブル信
号▲▼によって選択的にアドレス比較回路AC0〜A
C3に伝達するようにしてもよい。さらに、第１図の冗長
アドレス切り換え回路RACの構成は、例えばアドレス比
較回路AC0〜AC3の出力信号を所定の外部端子から出力す
るアドレスロールコール機能等を持たせてもよい。ま
た、第２図のダイナミック型RAMのブロック構成は、例
えばメモリアレイを複数のメモリマットにより構成した
り、記憶データの書き込み・読み出しを複数ビットの単
位で行わせるようにする等、種々の実施形態を採りう
る。 以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、スタティック型RAM等の
各種の半導体記憶装置にも適用できる。本発明は、少な
くとも予備メモリアレイを有し冗長アドレス切り換え機
能を有する半導体記憶装置及びそのような半導体記憶装
置を含む装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、冗長アドレス切り換え回路の動作を外
部から供給する所定の制御信号に従って選択的に禁止で
きるようにすることで、欠陥メモリセルを意図的にアク
セスすることができ、製品として完成された後のダイナ
ミック型RAM等の半導体記憶装置の機能試験等を、欠陥
救済されない状態で実施し、欠陥メモリセルのアドレス
や欠陥の具体的な内容を識別することができ、半導体記
憶装置の不良発生の統計調査や故障発生時の障害分析等
を容易に行なうことができるものである。

【図面の簡単な説明】 第１図は、この発明が適用されたダイナミック型RAMの
冗長アドレス切り換え回路の一実施例を示す回路ブロッ
ク図、 第２図は、第１図の冗長アドレス切り換え回路を含むダ
イナミック型RAMの一実施例を示すブロック図である。 RAC……冗長アドレス切り換え回路、REN……冗長イネー
ブル回路、TC……タイミング制御回路、ROM0〜ROM3……
不良アドレス記憶回路、AC0〜AC3……アドレス比較回
路、RWD0〜RWD3……予備ワード線駆動回路、AG1〜AG4…
…アンドゲート回路、OG1……オアゲート回路、N1……
インバータ回路。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ、USA……センスアンプ単位回路、CS
W……カラムスイッチ、RDCR1……１次ロウアドレスデコ
ーダ,RDCR2……２次ロウアドレスデコーダ、CDCR……カ
ラムアドレスデコーダ、RADB……ロウアドレスバッフ
ァ、AMX……アドレスマルチプレクサ、CADB……カラム
アドレスバッファ、MA……メインアンプ、DOB……デー
タ出力バッファ、DIB……データ入力バッファ、REFC…
…リフレッシュカウンタ。 Cs……情報蓄積用キャパシタ、Qm……アドレス選択MOSF
ET、Q1〜Q4……ＰチャンネルMOSFET、Q5〜Q14……Ｎチ
ャンネルMOSFET。

フロントページの続き (72)発明者 松浦 展巳 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 検見崎 兼秀 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 岡山 修 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (56)参考文献 特開 昭62−217497（ＪＰ，Ａ) 特開 昭59−185099（ＪＰ，Ａ) 特開 昭59−210596（ＪＰ，Ａ) 特開 昭59−117799（ＪＰ，Ａ) 特開 昭60−89899（ＪＰ，Ａ) 実開 昭60−77100（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 １．正規メモリアレイと、 上記正規メモリアレイの選択単位に対応して置き換え可
   能にされる単位の複数を持つ予備メモリアレイと、 それぞれ上記正規メモリアレイの上記予備メモリアレイ
   に置き換えられるべき選択単位に対応するアドレス信号
   を記憶する複数の不良アドレス記憶回路と、 動作状態においてそれぞれ上記複数の不良アドレス記憶
   回路に記憶された不良アドレス信号と外部から供給され
   たアドレス信号とを比較し、それぞれの一致出力により
   それぞれ上記予備メモリアレイの対応する単位を選択す
   る選択信号を形成するとともにそれぞれの一致出力に応
   じて所定のタイミング信号を形成するアドレス切り替え
   回路と、 動作状態において上記正規メモリアレイのメモリセルを
   選択するように上記外部から供給されるアドレス信号を
   デコードし、かつ上記アドレス切り替え回路から供給さ
   れる上記所定のタイミング信号によってその選択動作が
   禁止されるアドレスデコーダとを備え、 メモリセル単位での欠陥内容を調べるときに供給される
   制御信号により、上記一致出力の出力を無効にして上記
   正規メモリアレイのメモリセルを上記アドレス信号に従
   って選択させる機能を設けたことを特徴とする半導体記
   憶装置。 ２．上記アドレス切り替え回路は、上記それぞれの一致
   出力を論理和合成することにより上記タイミング信号を
   形成する論理回路を含んでなり、 上記タイミング信号は上記アドレスデコーダの動作禁止
   信号として上記アドレスデコーダへ供給されるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３．上記予備メモリアレイは、複数の相補データ線と、
   複数の予備ワード線と、上記複数の相補データ線と上記
   複数の予備ワード線との所望の交点に設けられた複数の
   メモリセルとからなり、 上記予備メモリアレイの上記相補データ線のそれぞれ
   は、上記正規メモリアレイの対応する相補データ線と共
   通にされてなることを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体記憶装置。 ４．上記制御信号は、所定のアドレス信号用外部端子に
   通常動作時の信号ハイレベルに対して高電圧が印加され
   ることによって形成されるものであることを特徴とする
   特許請求の範囲第１項ないし第３項のうちの１つに記載
   の半導体記憶装置。