JPS59210596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59210596A JPS59210596A JP58082624A JP8262483A JPS59210596A JP S59210596 A JPS59210596 A JP S59210596A JP 58082624 A JP58082624 A JP 58082624A JP 8262483 A JP8262483 A JP 8262483A JP S59210596 A JPS59210596 A JP S59210596A
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- JP
- Japan
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- output
- circuit
- signal
- level
- semiconductor memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
欠陥ピント救済のための冗長回路を具備したＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ
ー・メモリ）のような半導体記憶装置に有効な技術に関
するものである。
欠陥ピント救済のための冗長回路を具備したＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ
ー・メモリ）のような半導体記憶装置に有効な技術に関
するものである。
ＦＡＭＯ３（フローティングゲート・アバランシュイン
ジェクションＭ ＯＳ ）のような記憶素子を用いた半
導体記憶装置において、その製品歩留りを向上させるた
めに、欠陥ビット救済方式を利用することが考えられて
いる。欠陥ピント救済方式を採用するために、半導体記
憶装置には、例えばそれのメモリアレイ内の不良アドレ
スを記憶する適当な記憶手段及びアドレス比較回路から
なるアドレスコンベアと、及び冗長用メモリアレイ （
予備メモリアレーｆ＞のような付加回路が設けられる。
ジェクションＭ ＯＳ ）のような記憶素子を用いた半
導体記憶装置において、その製品歩留りを向上させるた
めに、欠陥ビット救済方式を利用することが考えられて
いる。欠陥ピント救済方式を採用するために、半導体記
憶装置には、例えばそれのメモリアレイ内の不良アドレ
スを記憶する適当な記憶手段及びアドレス比較回路から
なるアドレスコンベアと、及び冗長用メモリアレイ （
予備メモリアレーｆ＞のような付加回路が設けられる。
半導体記憶装置に、その内部の欠陥ビットを指示するよ
うなアドレス信号が入力されると、そのアドレス信号は
、アドレス比較回路のような回路によって検出される。
うなアドレス信号が入力されると、そのアドレス信号は
、アドレス比較回路のような回路によって検出される。
その結果、アドレス比較回路のような回路の出力に応じ
て冗長メモリセルが欠陥ピッｌ−の代わりに選択される
。
て冗長メモリセルが欠陥ピッｌ−の代わりに選択される
。
このような欠陥ピント救済機能を持つ半導体記憶装置に
おいては、上記冗長用メモリアレ・イへの切り換えを行
った製品か否かを区別する必要がある。すなわち、その
品質管理のだめのデータとして必要であるとともに、完
全良品であるか冗長用回路を用いた製品であるかをユー
ザーに明示する必要があるからである。このため、半導
体ウェハ上でのブロービング時に所定のマークを付する
こと、その後の組立工程での仕分けを行う等の極めて面
倒な作業が必要となる。
おいては、上記冗長用メモリアレ・イへの切り換えを行
った製品か否かを区別する必要がある。すなわち、その
品質管理のだめのデータとして必要であるとともに、完
全良品であるか冗長用回路を用いた製品であるかをユー
ザーに明示する必要があるからである。このため、半導
体ウェハ上でのブロービング時に所定のマークを付する
こと、その後の組立工程での仕分けを行う等の極めて面
倒な作業が必要となる。
そこで、本願発明者は、電気的に上記仕分けを行うこと
のできる回路機能を半導体記憶装置内に設けることを考
えた。
のできる回路機能を半導体記憶装置内に設けることを考
えた。
冗長用メモリアレイを使用しているか否かを識別するこ
との出来る回路機能を含んだ半導体記憶装置を提供する
ことにある。
との出来る回路機能を含んだ半導体記憶装置を提供する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細−の記述および添付図面から明らかになるであ
ろう。
この明細−の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうぢ代表的なものの概要
庖簡単に説明すれば、下記の通りである。
庖簡単に説明すれば、下記の通りである。
すなわち、不良アドレスを記憶する記憶手段と同様な記
憶手段に、特定の外部端子を利用して通宙の動作信号レ
ベルより大きな＋８号を供給するごとによって、イ良ア
ドレスを記憶させたか否かを記憶さ一ピるとともに３状
態出力機能を持つ出力回路を利Ｊ１３シてその記憶情報
の読み出しを行い、冗長メモリアレイを使用しているが
否かを識別するものである。
憶手段に、特定の外部端子を利用して通宙の動作信号レ
ベルより大きな＋８号を供給するごとによって、イ良ア
ドレスを記憶させたか否かを記憶さ一ピるとともに３状
態出力機能を持つ出力回路を利Ｊ１３シてその記憶情報
の読み出しを行い、冗長メモリアレイを使用しているが
否かを識別するものである。
第１図には、この発明をＥＰＲＯＭに適用した場合のメ
モリアレイ部の一実施例の回路図が示されている。
モリアレイ部の一実施例の回路図が示されている。
同図の各回路素子は、公知のＭＯ３半導体集梼回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。
造技術によって、シリコンのような半導体基板上におい
て形成される。
この実施例ＥＰＲＯＭ装置は、外部端子ＡＸ。
ＡＹから供給されるアドレス信号を受２プるアドレスバ
ッファＸＡＤＢ、ＹＡＤＢを通して形成された相補アド
レス信号がアドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲに
入力される。
ッファＸＡＤＢ、ＹＡＤＢを通して形成された相補アド
レス信号がアドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲに
入力される。
アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。アドレスデコーダＹ−ＤＣＲは、その相
補アドレス信号に従ったメモリアレイＭ−ＡＲＹのデー
タ線りの選択信号を形成する。
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。アドレスデコーダＹ−ＤＣＲは、その相
補アドレス信号に従ったメモリアレイＭ−ＡＲＹのデー
タ線りの選択信号を形成する。
上記メモリアレイＭ ＡＲＹは、その代表として示さ
れている複数のＦＡＭＯ３）ランジスタ（不揮発性メモ
リ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ
、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されている
。
れている複数のＦＡＭＯ３）ランジスタ（不揮発性メモ
リ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ
、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されている
。
上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ３ｌ−ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗｌ （Ｗ２）に接続され、同し列に配置されたＦＡ
ＭＯ３ｌ−ランジスタＱｌ。
れたＦＡＭＯ３ｌ−ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗｌ （Ｗ２）に接続され、同し列に配置されたＦＡ
ＭＯ３ｌ−ランジスタＱｌ。
Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。
タ線Ｄ１〜Ｄｎに接続されている。
上記メモリアレイＭ−ＡＲＹの欠陥ビット救済のために
、上記同様な冗長用ワード線と冗長用データ線が設けら
れ、それぞれの交叉点に上記ＦＡＭＯ３）ランジスタが
同様に設けられ、冗長用メモリアレイが形成されている
（図示せず）。
、上記同様な冗長用ワード線と冗長用データ線が設けら
れ、それぞれの交叉点に上記ＦＡＭＯ３）ランジスタが
同様に設けられ、冗長用メモリアレイが形成されている
（図示せず）。
そして、上記ＦＡＭＯ３ｌ−ランジスタの共通ソース線
Ｃ８は、特に制限されないが、書込み信号ｗｅを受ける
ディプレッション型ＭＯ３ＦＥＴＱｌＯを介して接地さ
れている。また、上記各データ線Ｄ１〜Ｄｎは、カラム
（列）選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して、
共通データ線ＣＤに接続されている。
Ｃ８は、特に制限されないが、書込み信号ｗｅを受ける
ディプレッション型ＭＯ３ＦＥＴＱｌＯを介して接地さ
れている。また、上記各データ線Ｄ１〜Ｄｎは、カラム
（列）選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して、
共通データ線ＣＤに接続されている。
この共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ人力バッファ
Ｉ）ＩＢの出力端子が接続される。
れる書込み信号を受ける書込み用のデータ人力バッファ
Ｉ）ＩＢの出力端子が接続される。
また、次に説明するレベルリミッタ回路と、このレベル
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出力バッファＤＯ
Ｂとが設けられている。
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出力バッファＤＯ
Ｂとが設けられている。
上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。リミッタ用ＭＯ３ＦＥＴＱＩ
３及び増幅用ＭＯ３ＦＥＴＱ１５ソースは、共に上記
共通データ線ＣＤに接続される。そして、上記ＭＯ３Ｆ
ＥＴＱＩ ３のドレインは、電源電圧Ｖｃｃに接続され
、上記ＭＯ３ＦＥＴＱ１５のドレインは、負荷ＭＯ３Ｆ
ＥＴＱＩ ４を介して電源電圧Ｖｃｃに接続される。ま
た、上記ＭＯ３ＦＥＴＧ）、１３，０．１５のゲートに
は所定の中間レベルのバイアス電圧ＶＢが印加され、同
様に所定の中間レベルのバイアス電圧ＶＢ”がＭＯ３Ｆ
ＥＴＱ１６のゲートに印加される。このＭＯ３ＦＥＴＱ
１ Ｇのソースは接地され、そのド１／インは上記共通
データ線ＣＤに接続されている。
ような回路構成とされる。リミッタ用ＭＯ３ＦＥＴＱＩ
３及び増幅用ＭＯ３ＦＥＴＱ１５ソースは、共に上記
共通データ線ＣＤに接続される。そして、上記ＭＯ３Ｆ
ＥＴＱＩ ３のドレインは、電源電圧Ｖｃｃに接続され
、上記ＭＯ３ＦＥＴＱ１５のドレインは、負荷ＭＯ３Ｆ
ＥＴＱＩ ４を介して電源電圧Ｖｃｃに接続される。ま
た、上記ＭＯ３ＦＥＴＧ）、１３，０．１５のゲートに
は所定の中間レベルのバイアス電圧ＶＢが印加され、同
様に所定の中間レベルのバイアス電圧ＶＢ”がＭＯ３Ｆ
ＥＴＱ１６のゲートに印加される。このＭＯ３ＦＥＴＱ
１ Ｇのソースは接地され、そのド１／インは上記共通
データ線ＣＤに接続されている。
なお、上記増幅用のＭＯ３ＦＥＴＱ１５は、ゲート接地
型ソース入力の増幅動作を行い、次段の差動増幅回路で
構成されたセンスアンプＳＡにその出力を伝えるｅそし
て、このセンスアンプＳＡの出力は、データ出力へ゛ン
ファＤＯＢを介して上記外部端子■／○から送出される
。
型ソース入力の増幅動作を行い、次段の差動増幅回路で
構成されたセンスアンプＳＡにその出力を伝えるｅそし
て、このセンスアンプＳＡの出力は、データ出力へ゛ン
ファＤＯＢを介して上記外部端子■／○から送出される
。
制ａ回路ＣＯＮ Ｔ ハ、外部端子ＣＦ、、 ＯＥ、
ＰＲＧ及びＶｐｐに供給されるチップイネーブル信号
。
ＰＲＧ及びＶｐｐに供給されるチップイネーブル信号
。
アウトプット−イネーブル信号、プログラム信号及び書
込み用高電圧に応じて、後述する内部制御信号ｃｅ、ｗ
ｅ、 青等を形成する。
込み用高電圧に応じて、後述する内部制御信号ｃｅ、ｗ
ｅ、 青等を形成する。
メモリセルの記憶情報の読み出し７時において、ＴＦ’
レス７’＋−ダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択さ
れたメモリセルには、上記ＭＯ３ＦＥＴＱ１３を介して
バイアス電圧が与えられる。選択されたメモリセルは、
書込みデータに従って、ワード線選択レベルに対して、
高いしきい値電圧か又は低いしきい値電圧を持つもので
ある。
レス７’＋−ダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択さ
れたメモリセルには、上記ＭＯ３ＦＥＴＱ１３を介して
バイアス電圧が与えられる。選択されたメモリセルは、
書込みデータに従って、ワード線選択レベルに対して、
高いしきい値電圧か又は低いしきい値電圧を持つもので
ある。
選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱＩ ３によって比較的ハイレベルにされ
る。一方、選択されたメモリセルがワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
はロウレベルにされる。この共通データ線ＣＤのロウレ
ベルは、ＭＯ３ＦＥＴＱＩ ３及びＭＯ３ＦＥＴＱＩ
５とメモリセルを構成するＭＯＳＦＥＴとの寸法比を適
当に設定することによって比較的高いレベルにされる。
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱＩ ３によって比較的ハイレベルにされ
る。一方、選択されたメモリセルがワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
はロウレベルにされる。この共通データ線ＣＤのロウレ
ベルは、ＭＯ３ＦＥＴＱＩ ３及びＭＯ３ＦＥＴＱＩ
５とメモリセルを構成するＭＯＳＦＥＴとの寸法比を適
当に設定することによって比較的高いレベルにされる。
このような共通データ線ＣＤ”のハイレベルとロウレベ
ルとを制限すると、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにもかかわ
らず、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短くすることが
できる。
ルとを制限すると、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにもかかわ
らず、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短くすることが
できる。
上記欠陥ビットのあるワード線又はデータ線を冗長用メ
モリアレイのワード線又はデータ線に切り換えるため、
アドレスコンベアＡＣが設けられている。このアドレス
コンベアＡＣは、不良アドレスを記憶する記憶回路と、
指定されたアドレス信号と上記記憶された不良アドレス
とを比較して、不良アドレスへの指定を検出するアドレ
ス比較回路及びその検出出力により、上記アドレスデコ
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲの動作を禁止（欠陥ビット
の選択の禁止）するとともに、冗長用ワード線又はデー
タ線を選択する切り換え回路とを含んでいる。なお、端
子Ｐは、上記不良アドレスの書込みに用いられる電圧を
供給するポンディングパッドである。このポンディング
パッドに電源電圧Ｖｃｃのような電圧が供給されること
によって、特に制限されないが、導電性ポリシリコンで
構成されたヒユーズ手段の溶断が行われる。
モリアレイのワード線又はデータ線に切り換えるため、
アドレスコンベアＡＣが設けられている。このアドレス
コンベアＡＣは、不良アドレスを記憶する記憶回路と、
指定されたアドレス信号と上記記憶された不良アドレス
とを比較して、不良アドレスへの指定を検出するアドレ
ス比較回路及びその検出出力により、上記アドレスデコ
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲの動作を禁止（欠陥ビット
の選択の禁止）するとともに、冗長用ワード線又はデー
タ線を選択する切り換え回路とを含んでいる。なお、端
子Ｐは、上記不良アドレスの書込みに用いられる電圧を
供給するポンディングパッドである。このポンディング
パッドに電源電圧Ｖｃｃのような電圧が供給されること
によって、特に制限されないが、導電性ポリシリコンで
構成されたヒユーズ手段の溶断が行われる。
この実施例では、上記冗長用メモリアレイへの切り換え
を行った製品か否かを回路的に識別できる機能を付加す
るため、その記憶と読み出しを行う識別回路ＲＭが設け
られている。この識別回路ＲＭは、特に制限されないが
、上記いずれかの外部端子のうち、端子ＯＥと端子Ｖｐ
ｌ）からの特定の信号を受けて、上記書込みと読み出し
動作を行うものであり、その読み出し信号は、上記デー
タ出力バッファＤＯＢの出力状態制御信号とされ、端子
Ｉ／６から出力される。
を行った製品か否かを回路的に識別できる機能を付加す
るため、その記憶と読み出しを行う識別回路ＲＭが設け
られている。この識別回路ＲＭは、特に制限されないが
、上記いずれかの外部端子のうち、端子ＯＥと端子Ｖｐ
ｌ）からの特定の信号を受けて、上記書込みと読み出し
動作を行うものであり、その読み出し信号は、上記デー
タ出力バッファＤＯＢの出力状態制御信号とされ、端子
Ｉ／６から出力される。
第２図には、上記識別回路ＲＭの具体的−・実施例の回
路図が示されている。
路図が示されている。
特に制限されないか、外部端子ＯＥからの信号を受ける
レベル変換回路ＬＶを通した信号がＭＯ３ＦＥＴＱＩＩ
のゲートに印加される。このＮ′１０ＳＦＥ’ＴＱＩＩ
のドレインは、上記端子Ｐに接続され、そのソースには
、ディプレッション型ＭＯ３ＦＥＴＱ１２で構成された
負荷手段が設けられている。特に制限されないが、上記
レベル変換回路Ｌ■ば、通常のアウトプソ１イネーブル
信号のハイレベルの信号より高い、例えば１２Ｖ程度の
高い電圧が印加された時、上記ＭＯ３ＦＥＴＱ１１をオ
ン状態とするような信号レベルの変換を行う。上記ＭＯ
３ＦＥＴＱＩ １のソース出力は、ＭＯ３ＦＥＴＱ１３
のゲートに供給されている。このＭＯ３ＦＥＴＱＩ ３
のド・レインには、特に制限されないが、導電性ポリシ
リコンで構成されたヒユーズ手段Ｆが設けられ、そのオ
ン状態によってヒユーズ手段Ｆの溶断電流を形成する。
レベル変換回路ＬＶを通した信号がＭＯ３ＦＥＴＱＩＩ
のゲートに印加される。このＮ′１０ＳＦＥ’ＴＱＩＩ
のドレインは、上記端子Ｐに接続され、そのソースには
、ディプレッション型ＭＯ３ＦＥＴＱ１２で構成された
負荷手段が設けられている。特に制限されないが、上記
レベル変換回路Ｌ■ば、通常のアウトプソ１イネーブル
信号のハイレベルの信号より高い、例えば１２Ｖ程度の
高い電圧が印加された時、上記ＭＯ３ＦＥＴＱ１１をオ
ン状態とするような信号レベルの変換を行う。上記ＭＯ
３ＦＥＴＱＩ １のソース出力は、ＭＯ３ＦＥＴＱ１３
のゲートに供給されている。このＭＯ３ＦＥＴＱＩ ３
のド・レインには、特に制限されないが、導電性ポリシ
リコンで構成されたヒユーズ手段Ｆが設けられ、そのオ
ン状態によってヒユーズ手段Ｆの溶断電流を形成する。
したがって、上記冗長用メモリアレイへの切り換えを行
った場合には、上記端子ＯＥのレベルを上述のような高
レベルとすることによって、ＭＯ３ＦＥＴＱ１１及びＱ
１３をオン状態とし、ヒユーズ手段Ｆを溶断させる。
った場合には、上記端子ＯＥのレベルを上述のような高
レベルとすることによって、ＭＯ３ＦＥＴＱ１１及びＱ
１３をオン状態とし、ヒユーズ手段Ｆを溶断させる。
このヒユーズ手段Ｆが溶断されているか否かを識別する
ため、次の各回路素子が設けられる。
ため、次の各回路素子が設けられる。
上記ヒユーズ手段Ｆが溶断されているとき、Ｍ○５ＦＥ
ＴＱ１３のドレイン電位を回路の接地電位のようなロウ
レベルとするため、上記ＭＯ３ＦＥＴＱ１３に対して並
列形態に高抵抗手段Ｒが設げられる。上記Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ １３のドレ・イン出力は、ディプＩ／ソ
ション型負荷ＭＯＳ Ｆ Ｅ Ｔ Ｑ １４と駆動ＭＯ
３ＦＥＴＱＬ５で構成されたインバー タによ−）７反
転サレ、上記ＭＯ３ＦＥＴＱ１３のドレイン出力と上記
反転信号とを受けるブツシュプル形態のＭ ＯＳ、 Ｆ
″ＥＴＱ１６．Ｑ１０−お通して出力される。この出力
信号は１．特に制限されないが、ノアゲート回路Ｇ１の
入力に伝えられる。
ＴＱ１３のドレイン電位を回路の接地電位のようなロウ
レベルとするため、上記ＭＯ３ＦＥＴＱ１３に対して並
列形態に高抵抗手段Ｒが設げられる。上記Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ １３のドレ・イン出力は、ディプＩ／ソ
ション型負荷ＭＯＳ Ｆ Ｅ Ｔ Ｑ １４と駆動ＭＯ
３ＦＥＴＱＬ５で構成されたインバー タによ−）７反
転サレ、上記ＭＯ３ＦＥＴＱ１３のドレイン出力と上記
反転信号とを受けるブツシュプル形態のＭ ＯＳ、 Ｆ
″ＥＴＱ１６．Ｑ１０−お通して出力される。この出力
信号は１．特に制限されないが、ノアゲート回路Ｇ１の
入力に伝えられる。
このノアデー１−回路Ｇ１には、内部出力状態制御信号
ＬＴ ｅと、上記外部端子ｖｐｐからの信号を受ける１
′ンバータＸｖで形成された反転信号とが供給される。
ＬＴ ｅと、上記外部端子ｖｐｐからの信号を受ける１
′ンバータＸｖで形成された反転信号とが供給される。
上記インバータＩ Ｖは、上記外部端子■ｐｐのレベル
が約１２ Ｖ程度の高い電圧となった時、その出力をロ
ウレベルに変換するあのであり、出力の反転動作ととも
にＬ・ベル変換ｍ能２″Ｃ持っている。上記ノアゲート
回路Ｇ１の出力と上記製御信号四とは、ノアゲート回路
Ｇ２に入力され、このノアゲート回路Ｇ２の出力信号が
３状態出力（ハイレベル、ロウレベル及び高出力インピ
ータンス）機能を持つ、データ出力バッファＩ） ＯＢ
Ｏ制御信号として用いられる。後に詳しくのべるが、こ
の制御信号によってデータ出力バッファＤＯＢの出力状
態が決められる。
が約１２ Ｖ程度の高い電圧となった時、その出力をロ
ウレベルに変換するあのであり、出力の反転動作ととも
にＬ・ベル変換ｍ能２″Ｃ持っている。上記ノアゲート
回路Ｇ１の出力と上記製御信号四とは、ノアゲート回路
Ｇ２に入力され、このノアゲート回路Ｇ２の出力信号が
３状態出力（ハイレベル、ロウレベル及び高出力インピ
ータンス）機能を持つ、データ出力バッファＩ） ＯＢ
Ｏ制御信号として用いられる。後に詳しくのべるが、こ
の制御信号によってデータ出力バッファＤＯＢの出力状
態が決められる。
上記ヒユーズ手段Ｆが溶断されているか否かを識別する
とき、言い換えれば、冗長用メモリアレイを使用してい
るか否かを識別するとき、上記端子Ｖｌ）Ｐに約１２Ｖ
のような高電圧を供給する。これにより、インバータＩ
Ｖの出力は、ロウレベル（論理“０”）となっている。
とき、言い換えれば、冗長用メモリアレイを使用してい
るか否かを識別するとき、上記端子Ｖｌ）Ｐに約１２Ｖ
のような高電圧を供給する。これにより、インバータＩ
Ｖの出力は、ロウレベル（論理“０”）となっている。
また、上記端子ＯＥをロウレベルとして、その内部制御
信号−もロウレベルとする。この状態で、もしもヒユー
ズ手段Ｆが溶断されていなければ、上記インバーテンド
プッシュプル出力回路の出力信−号がハイレベル（論理
“１”）となるので、ノアゲート回路Ｇ１の出力は、ロ
ウレベルとなる。この時には、上記内部制御信号ｏｅが
ロウレベルであるので、ノアゲート回路Ｇ２の出力がハ
イレベルとなって、データ出力バッファＤＯＢを高出力
インピーダンス（出力フローティイング）状態とする。
信号−もロウレベルとする。この状態で、もしもヒユー
ズ手段Ｆが溶断されていなければ、上記インバーテンド
プッシュプル出力回路の出力信−号がハイレベル（論理
“１”）となるので、ノアゲート回路Ｇ１の出力は、ロ
ウレベルとなる。この時には、上記内部制御信号ｏｅが
ロウレベルであるので、ノアゲート回路Ｇ２の出力がハ
イレベルとなって、データ出力バッファＤＯＢを高出力
インピーダンス（出力フローティイング）状態とする。
一方、もしもヒユーズ手段Ｆが溶断されていれば、上記
インバーテツドプッシュプル出力回路の出力信号がロウ
レベルとなるので、ノアゲート回路Ｇ１の出力信号はハ
イレベルとなる。この時には、上記内部制御信号Ｏｅが
ロウレベルであるので、ノアゲート回路Ｇ２の出力がロ
ウレベルとなって、データ出カバソファＤＯＢの出力を
その時の入力信号に応じてハイレベル又はロウレベルと
する。なお、一定の出力レベルとするため、上記ノアゲ
ート回路Ｇ２の出力信号を用いて、出力信号レベルを制
御するものであってもよい。
インバーテツドプッシュプル出力回路の出力信号がロウ
レベルとなるので、ノアゲート回路Ｇ１の出力信号はハ
イレベルとなる。この時には、上記内部制御信号Ｏｅが
ロウレベルであるので、ノアゲート回路Ｇ２の出力がロ
ウレベルとなって、データ出カバソファＤＯＢの出力を
その時の入力信号に応じてハイレベル又はロウレベルと
する。なお、一定の出力レベルとするため、上記ノアゲ
ート回路Ｇ２の出力信号を用いて、出力信号レベルを制
御するものであってもよい。
なお、通常の動作状態におていは、上記端子ＯＥには、
１２Ｖもの高い電圧が印加されること、及び端子Ｐには
何も電圧が供給されないことより、ヒユーズ手段Ｆを誤
って溶断させるようなことは生じない。また、読み出し
動作では、端子ｖｐｐが１２Ｖもの高い電圧になること
はない。したがって、インバータＩＶの出力信号は、定
常的にハイレベルになっているので、実質的にデータ出
カバソファＤＯＢは、内部制御信号ｏｅにのみによって
制御されることになる。
１２Ｖもの高い電圧が印加されること、及び端子Ｐには
何も電圧が供給されないことより、ヒユーズ手段Ｆを誤
って溶断させるようなことは生じない。また、読み出し
動作では、端子ｖｐｐが１２Ｖもの高い電圧になること
はない。したがって、インバータＩＶの出力信号は、定
常的にハイレベルになっているので、実質的にデータ出
カバソファＤＯＢは、内部制御信号ｏｅにのみによって
制御されることになる。
（１）電気的に冗長回路を使用しているか否かを簡単に
識別できるので、その品質管理等に極めて便利なものと
なるという効果が得られる。
識別できるので、その品質管理等に極めて便利なものと
なるという効果が得られる。
（２）上記（１）により、識別マーク等の付加すること
が不用となるので、ブロービング工程以降の半導体チッ
プの取扱が極めて簡便になるという効果が得られる。
が不用となるので、ブロービング工程以降の半導体チッ
プの取扱が極めて簡便になるという効果が得られる。
（３）上記識別のために特別の外部端子を増加させるこ
とがないので、従来の半導体記憶装置と同じパッケージ
を用いることができ、従来の同種の半導体記憶装置とコ
ンパチブルに使用することができるという効果が得られ
る。
とがないので、従来の半導体記憶装置と同じパッケージ
を用いることができ、従来の同種の半導体記憶装置とコ
ンパチブルに使用することができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、書込み動作に
用いる外部入力端子と読み出し動作に用いる外部端子は
、１常の動作状態では有り得ない信号レベルとすること
によって、制御信号端子の他アドレス信号端子等種々の
組合せとすることができる。また、上記のような情報記
憶手段としては、他の記憶手段を用いるものであっても
よい。この場合、不良アドレスの記憶手段と、上記識別
用の記憶手段とは同じ情報記憶手段を用いることが便利
である。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、書込み動作に
用いる外部入力端子と読み出し動作に用いる外部端子は
、１常の動作状態では有り得ない信号レベルとすること
によって、制御信号端子の他アドレス信号端子等種々の
組合せとすることができる。また、上記のような情報記
憶手段としては、他の記憶手段を用いるものであっても
よい。この場合、不良アドレスの記憶手段と、上記識別
用の記憶手段とは同じ情報記憶手段を用いることが便利
である。
以上の説明では主として本願発明者によってなされた発
明をその背景となったＥ Ｐ ＲＯＭに３考用した場合
について説明したが、これに限定されるものでなく、上
述のように欠陥ビット救済のための冗長用メモリアレイ
とその切り換え制御回路を含む半導体記憶回路、例えば
ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）
、スタティック型ＲＡＭ、各種プログラマブルＲ（１，
４（リード・オンリー・メモリ）等に広く適用すること
ができるものである。
明をその背景となったＥ Ｐ ＲＯＭに３考用した場合
について説明したが、これに限定されるものでなく、上
述のように欠陥ビット救済のための冗長用メモリアレイ
とその切り換え制御回路を含む半導体記憶回路、例えば
ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）
、スタティック型ＲＡＭ、各種プログラマブルＲ（１，
４（リード・オンリー・メモリ）等に広く適用すること
ができるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その識別回路の一実施例を示す回路図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、ＤＩＢ
・・データ人カバソファ、ＤｏＢ・・データ出カバソフ
ァ、Ｘ Ａ Ｄ Ｂ・・Ｘアドレスバッファ、ＹＡＤＢ
・・Ｙアドレスコンベア、ＡＣ・・アドレスコンベア、
ＲＭ・・識別回路代理パＩｉ′”ｃ ｉｔ％橋 門人
層−・、、。
、その識別回路の一実施例を示す回路図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、ＤＩＢ
・・データ人カバソファ、ＤｏＢ・・データ出カバソフ
ァ、Ｘ Ａ Ｄ Ｂ・・Ｘアドレスバッファ、ＹＡＤＢ
・・Ｙアドレスコンベア、ＡＣ・・アドレスコンベア、
ＲＭ・・識別回路代理パＩｉ′”ｃ ｉｔ％橋 門人
層−・、、。
Claims (1)
- 【特許請求の範囲】 １、冗長用メモリアレイと、不良アドレスを記憶する記
憶手段と、不良アドレスへのアクセスを検出して冗長用
メモリアレイに切り換える切り換え制御回路と、３状態
出力機能を持つ出力回路と、特定の外部端子を利用して
その入力信号レベルを通常の動作信号レベルより大きく
することによって上記不良アドレスの書込みが行われた
ことを記憶する記憶手段と、この記憶手段の記憶情報を
特定の外部端子の信号レベルを通常の動作信号レベルよ
り大きくすることによって、上記出力回路を通して出力
させる読み出し回路とを含むことを特徴とする半導体記
憶装置。 ２、上記不良アドレスの記憶及びその不良アドレスの書
込みが行われたことを記憶する記憶手段は、導電性ポリ
シリコンで構成されたヒュ・−ズ手段であることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記外部端子は、動作制御信号であることを特徴と
する特許請求の範囲第１又は第２項記載の半導体記憶装
置。 ４、上記メモリアレイを構成するメモリセルは、ＦＡＭ
Ｏ３）ラツジスタであることを特徴とする特許請求の範
囲第１、第２又は第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082624A JPS59210596A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082624A JPS59210596A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210596A true JPS59210596A (ja) | 1984-11-29 |
Family
ID=13779601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082624A Pending JPS59210596A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210596A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS63205899A (ja) * | 1987-02-20 | 1988-08-25 | Rohm Co Ltd | 半導体メモリ駆動装置 |
| JPH01189099A (ja) * | 1988-01-22 | 1989-07-28 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
| EP0805451A2 (en) * | 1996-04-29 | 1997-11-05 | Motorola, Inc. | Integrated circuit memory using fusible links in a scan chain |
-
1983
- 1983-05-13 JP JP58082624A patent/JPS59210596A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPH0349160B2 (ja) * | 1984-05-31 | 1991-07-26 | Fujitsu Ltd | |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS63205899A (ja) * | 1987-02-20 | 1988-08-25 | Rohm Co Ltd | 半導体メモリ駆動装置 |
| JPH01189099A (ja) * | 1988-01-22 | 1989-07-28 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
| EP0805451A2 (en) * | 1996-04-29 | 1997-11-05 | Motorola, Inc. | Integrated circuit memory using fusible links in a scan chain |
| EP0805451A3 (en) * | 1996-04-29 | 1999-03-10 | Motorola, Inc. | Integrated circuit memory using fusible links in a scan chain |
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